JP3125685B2 - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
- Publication number
- JP3125685B2 JP3125685B2 JP08213778A JP21377896A JP3125685B2 JP 3125685 B2 JP3125685 B2 JP 3125685B2 JP 08213778 A JP08213778 A JP 08213778A JP 21377896 A JP21377896 A JP 21377896A JP 3125685 B2 JP3125685 B2 JP 3125685B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- internal
- input
- internal signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dram (AREA)
Description
装置に関する。
しく、それに伴って、半導体記憶装置(半導体メモリ)
の高速化を要望する声が高まってきている。半導体記憶
装置の高速化や高集積化は、これまで、加工技術の微細
化により達成されてきたが、プロセス微細化の物理的限
界や大容量化に伴うチップサイズの増大により、高速化
に対する要望は必ずしも十分に達成されているわけでは
ない。また、高速化のためには微細化とともに回路的な
工夫も進められており、高速メモリとして、内部パイプ
ライン構造を有し、外部クロック信号に同期して信号の
入出力が行われる同期型半導体記憶装置(同期型半導体
メモリ)が提案されている。
て、RASB(RAS=Row Address Strobe:行アドレスス
トローブ)、CASB(CAS=Column Address Strobe:列
アドレスストローブ)、WEB(WE=Write Enable:ライ
トイネーブル)、OEB(OE=Output Enable:アウトプ
ットイネーブル)など信号がそれぞれ入力する制御端子
を有しており、これらの制御端子への入力レベル、入力
タイミングの前後関係により、様々な動作を規定してい
た。ここで各信号名の末尾の付加されている文字"B"
は、負論理であることを表示するためのバー記号(オー
バーライン)を信号名や端子名に付記する代りに、その
信号や端子が負論理であることを示すために用いられて
いる。
クロック(CLK)に同期してコマンドを入力すること
により動作制御を行っている。すなわち、図4に示すよ
うに、コマンド入力端子として、RASB、CASB、
WEB、DQM及びCSB(チップセレクト)の各信号
がそれぞれ入力する外部端子があり、これらの外部端子
の論理レベルの組み合わせにより、様々なコマンドを実
行できるようになっている。また、この同期型半導体装
置には、一般にADDで表わされるアドレス信号が入力
する複数のアドレス入力端子が設けられている。この同
期型半導体装置では、メモリセルアレイでのバンク切り
替えを行うために、これら複数のアドレス信号のうちア
ドレス信号A11が使用されている。さらに同期型半導
体記憶装置には、システムクロックCLKの入力端子、
クロックイネーブル信号CKEの入力端子が備えられて
いる。
憶装置の内部には、信号ADD,CSB,A11,RAS
B,CASB,WEB,DQMがそれぞれ入力する入力回
路1,2,6,7,8,9,10と、システムクロックCLK
及びクロックイネーブル信号CKEに基づいて内部クロ
ックICLKを生成する内部クロック発生回路3と、入
力回路2を介して入力するチップセレクト信号CSBに
応じ、入力回路1,6を介して入力するアドレス信号A
DD,A11を内部クロックICLKに同期してラッチ
し、内部アドレス信号IADDとして出力するアドレス
ラッチ回路4と、この同期型半導体記憶装置の内部で使
用される各種の信号を生成するコマンドデコーダ5と
が、設けられている。具体的には、コマンドデコーダ5
は、入力回路22,6,7,8,9,10を介してそれぞれ
入力する信号CSB,A11,RASB,CASB,WE
B,DQMに基づいて、内部クロックICLKに同期し
て、2系統の行選択制御信号ARAS,BRAS、列選
択制御信号CAS、読み出し信号READ、書き込み信
号WRITE、バンク活性化信号BANKを出力する。
コマンド入力に対するスペックとしては、図5に示すよ
うに、各信号(図5では入力信号INPUTによって代
表させている)の立上りあるいは立下がりからシステム
クロックCLKの立上りまでの時間であるセットアップ
タイムtSと、システムクロックCLKの立ち上がりか
ら各信号の立上りあるいは立下がりまでの時間であるホ
ールドタイムtHとがある。ここで各信号としては、上
述した信号RASB,CASB,WEB,CSB,DQM,
CKE,ADD,Allのほか、複数のデータ入力端子に
それぞれ入力するデータ信号DQが含まれる。同期型半
導体記憶装置が正常に動作するためには、それぞれの信
号について、それぞれに予め規定されているセットアッ
プタイムtS及びホールドタイムtHが確保されていな
ければならない。
コマンド入力端子に供給される信号のうちチップセレク
ト信号CSBは、この信号がローレベルのときにのみそ
の同期型半導体記憶装置における各端子の入力を有効に
するという機能を有する。このチップセレクト信号CS
Bは、同期型半導体記憶装置をマトリクス的に並ベて多
量に使用する場合や、SIMM(Single In-line Memory
Module)といったモジュール構成とする際に、複数の同
期型半導体記憶装置から特定のものを選択する際に有効
に使用される。
は例えばハイレベルに固定されており(あるいは不定値
となっており)、メモリサイクルの中で有効アドレスを
与える期間(イネーブル期間)だけ、それぞれ、所望の
アドレスを表現するためにハイレベルあるいはローレベ
ルとなる。また、チップセレクト信号CSBも、通常時
にはハイレベルに固定されており、メモリサイクルの中
の特定の期間だけローレベルとなる。同期型半導体記憶
装置にアクセスするためには、システムクロックに同期
してチップセレクト信号CSBをローレベルとすると同
時に所望のアドレスを指定するアドレス信号ADDをそ
の同期型半導体記憶装置に与えなければならない。
て、外部端子に信号が入力してからアドレスラッチ回路
4で内部クロックICLKに同期して内部アドレス信号
IADDを出力するまでの構成を詳細に説明する。図6
は、従来の同期型半導体記憶装置において内部アドレス
信号IADDを生成する部分の構成を示す回路図であ
る。なお、以下の説明において、バンク切り替えに使用
されるアドレス信号A11を他のアドレス信号と区別せ
ず、アドレス信号ADDで総称することにする。
号ADDを受ける入力回路1の出力側には、5個のイン
バータINV1〜INV5が直列に接続しており、5段
目のインバータINV5の出力が内部信号CADDとな
っている。同様に、外部端子に入力したチップセレクト
信号CSBを受ける入力回路2の出力側には、5個のイ
ンバータINV6〜INV10が直列に接続しており、
5段目のインバータINV10の出力が内部信号CCS
Bとなっている。内部信号CADDと内部信号CCSB
は、NORゲートNR1に入力しており、NORゲート
NR1の出力が、内部信号EADDとしてアドレスラッ
チ回路4に入力している。内部信号CCSBは、コマン
ドデコーダ5にも入力している。内部クロックICLK
は、システムクロックCLK及びクロックイネーブル信
号CKEに基づいて内部クロック発生回路3において生
成され、アドレスラッチ回路4及びコマンドデコーダ5
に供給されている。
RゲートNR1を設けて内部信号CCSBをこのNOR
ゲートNR1に入力し、アドレス信号ADDから生成す
る内部信号CADDが内部信号CCSBの値に応じてア
ドレスラッチ回路4に入力されたり入力されなかったり
するようにしているのは(すなわち内部信号CSSBに
よってマスクしているのは)、同期型半導体記憶装置を
マトリクス的に並ベて多量に使用する場合やSIMM構
成とする際に、選択された同期型半導体記憶装置のみを
活性化するためである。すなわち、使用されていない同
期型半導体記憶装置あるいはその時点ではアクセスされ
ない同期型半導体記憶装置において、チップセレクト信
号CSB用の外部端子をハイレベルとすることにより、
その同期型半導体記憶装置の各入力端子へ入力を無効に
し、電流の削減を図っている。したがって、上述の図6
では内部信号CCSBによって動作するNORゲートが
1つのアドレス端子に対応して設けられているように描
かれているが、実際には内部信号CCSBによって作動
するNORゲートは、各アドレス端子に対応して設けら
れるとともに、必要に応じて各コマンド入力端子に対応
して設けられる。さらに、内部信号CCSBは、このよ
うに同期型半導体記憶装置を活性化させたり不活性化さ
せるための重要な信号であるため、同期型半導体記憶装
置内の多くの回路に供給されている。
動作について、図7を用いて説明する。
ロックICLKが生成している。また、アドレス端子に
入力するアドレス信号ADDとコマンド入力端子に入力
するチップセレクト信号とがそれぞれローレベルとなる
と、内部信号CCSB,CADDは、それぞれ所定の遅
延時間後に、いずれもローレベルとなり、これによって
内部信号EADDがハイレベルとなる。一方、アドレス
信号ADDとチップセレクタ信号CSBとがそれぞれハ
イレベルとなると、内部信号CCSB,CADDがそれ
ぞれハイレベルになり、内部信号EADDがローレベル
となる。
8に示すように、アドレス端子に入力するアドレス信号
ADDとコマンド入力端子に入力するチップセレクト信
号CSBがそれぞれローレベルとなった場合に、内部信
号CCSBがローレベルに変化するタイミングの方が、
内部信号CADDがローレベルに変化するタイミングよ
りも遅いと、内部信号EADDの変化のタイミングは内
部信号CCSBによって制約を受けることになり、アド
レス信号ADDのセットアップタイム(tAS)がチッ
プセレクト信号CSBによって制限されてしまうことに
なる。ここでセットアップタイム(tAS)が制限され
るとは、アドレス信号ADDとして、システムクロック
CLKに対して十分なセットアップタイムを有するもの
をアドレス端子に入力したとしても、同期型半導体記憶
装置の内部で内部信号EADDの変化が遅れたために、
アドレスラッチ回路の入力端において、内部信号EAD
Dの確定から内部クロックICLKの立上りまでの間隔
が、入力したアドレス信号ADDにおけるセットアップ
タイムよりも相当に短くなってしまうことをいう。すな
わち、アドレスラッチ回路4は、アドレスを表わす内部
信号EADDを内部クロックICLKの立上りでラッチ
するところ、このラッチ動作のための内部的なセットア
ップタイムが十分に確保できなくなることをいう。
ADDとチップセレクト信号CSBがそれぞれハイレベ
ルになったときに、内部信号CCSBがハイレベルにな
るタイミングよりも内部信号CADDがハイレベルにな
るタイミングが遅いと、内部信号EADDの変化のタイ
ミングは内部信号CCSBによって制約を受けることに
なり、アドレス信号のホールドタイム(tAH)がチッ
プセレクト信号CSBによって制限されてしまうことに
なる。すなわち、内部クロックICLKの立上りから、
内部信号EADDが無効になるまでの時間を十分に確保
できなくなることがある。
の同期型半導体記憶装置では、アドレスについての内部
信号CADDがローレベルあるいはハイレベルで確定し
てイネーブルになるのと同時かそれより前に内部信号C
CSBがローレベルになるようでないと、アドレスのセ
ットアップタイム(tAS)がチップセレクト信号CS
Bで制限され、また、内部信号CADDがディセーブル
になる(すなわち内部信号CADDが無効になる)と同
時かそれよりも後に内部信号CCSBがハイレベルにな
るのでないと、内部信号CADDのイネーブル期間の後
端が削られることとなってアドレスのホールドタイム
(tAH)がチップセレクト信号CSBで制限されてし
まうという問題点がある。
生成される内部信号CCSBは、各アドレス端子にそれ
ぞれ入力するアドレス信号ADDから生成する内部信号
CADDをマスクするために使用されるほか、同期型半
導体記憶装置内のその他の各種の回路にも入力する。チ
ップセレクト信号CSBもアドレス信号ADDも、一般
には、CPUなどからに接続するアドレスバス上の信号
から得られるものであり、チップセレクト信号CSBが
ローレベルである期間の長さとアドレス信号ADDがイ
ネーブルである期間の長さはほぼ等しいと考えられるこ
とを考慮すると、内部信号CCSBのタイミングを内部
信号CADDのタイミングと一致させることは困難であ
る。すなわち、それぞれアドレス端子に対応した複数の
内部信号CADDの一つ一つについて、内部信号CCS
Bがローレベルになるのと内部信号CADDがイネーブ
ルになるのが同時になるようにし、かつ内部信号CCS
Bがハイレベルになるのと内部信号CADDがディセー
ブルになるのを同時にするというのは事実上不可能であ
る。結局、従来の同期型半導体記憶装置では、アドレス
のセットアップタイム(tAS)かホールドタイム(t
AH)の少なくとも一方がチップセレクト信号CSBで
制限されている。
アップタイム(tAS)とホールドタイム(tAH)
が、それぞれ、チップセレクト信号CSBで制限されな
い同期型半導体記憶装置を提供することにある。
導体記憶装置は、アドレス信号とチップセレクト信号と
が入力し、チップセレクト信号に基づく第2の内部信号
がディセーブルとなるによってアドレス信号に基づく第
1の内部信号がマスクされる回路を有する同期型半導体
記憶装置において、第2の内部信号が第1の内部信号に
先行してイネーブルとなり、第2の内部信号が第1の内
部信号に遅れてディセーブルとなる。
アドレス信号とチップセレクト信号とが入力し、アドレ
ス信号に基づいて第1の内部信号が生成し、チップセレ
クト信号に基づいて第2の内部信号が生成し、第2の内
部信号の値によって第1の内部信号をマスクするための
ゲート回路を有し、ゲート回路の出力に応じて内部アド
レス信号が生成される同期型半導体記憶装置において、
アドレス信号の入力端からゲート回路の入力端までの信
号遅延時間を第1の遅延時間とし、チップセレクト信号
の入力端からゲート回路の入力端までの信号遅延時間を
第2の遅延時間として、第1の内部信号をマスクからア
ンマスクとするときには第2の遅延時間が第1の遅延時
間より短く、第1の内部信号をアンマスクからマスクと
するときには第2の遅延時間が第1の遅延時間より長
い。
アドレス信号が入力する第1の入力回路と、チップセレ
クト信号が入力する第2の入力回路と、第1の入力回路
の出力を所定の時間遅延させて第1の内部信号とする第
1の内部信号生成回路と、第2の入力回路の出力に基づ
いて第2の内部信号を生成する第2の内部信号生成回路
と、第2の内部信号の値によって第1の内部信号をマス
クするためのゲート回路とを有し、第1の内部信号生成
回路での信号遅延時間を第1の遅延時間とし、第2の内
部信号生成回路での信号遅延時間を第2の遅延時間とし
て、第1の内部信号をマスクからアンマスクとするとき
には第2の遅延時間が第1の遅延時間より短く、第1の
内部信号をアンマスクからマスクとするときには第2の
遅延時間が第1の遅延時間より長い。
て図面を参照して説明する。図1は本発明の実施の一形
態の同期型半導体記憶装置における内部アドレス信号I
ADDを生成する部分の構成を示す回路図である。本実
施の形態の同期型半導体記憶装置は、図4に示した従来
の同期型半導体記憶装置と同様の構成のものであるが、
図1に示すように、アドレス信号ADDとチップセレク
ト信号CSBとを受けて内部アドレス信号IADDを生
成する部分の回路構成が、図4に示した従来の同期型半
導体記憶装置と異なっている。
ADDを受ける入力回路1の出力側には、5個のインバ
ータINV1〜INV5が直列に接続しており、5段目
のインバータINV5の出力が内部信号CADDとなっ
ている。一方、外部入力端子に入力したチップセレクト
信号CSBを受ける入力回路2の出力は2つに分岐して
おり、分岐の一方には、5個のインバータINV6〜I
NV10が直列に接続しており、5段目のインバータI
NV10の出力が内部信号CCSBとして、コマンドデ
コーダ5に供給されている。入力回路2の分岐した出力
のうち他方はインバータINV11に入力し、このイン
バータINV11の出力は第1のNANDゲートND1
の一方の入力端子に入力している。第1のNANDゲー
トND1の出力は、第2のNANDゲートND2の一方
の入力端子に入力するとともにインバータINV12に
入力している。第2のNANDゲートND2の出力は、
第1のNANDゲートND1の他方の入力端子に入力し
ている。さらに、インバータINV8の出力を受けるイ
ンバータINVl3が設けられており、インバータIN
V13の出力が第2のNANDゲートND2の他方の入
力端子に入力している。
ートND1,ND2はRSフリップフロップを構成して
おり、インバータINV11の出力がこのRSフリップ
フロップへのセット信号となり、インバータINV13
の出力がこのRSフリップフロップへのリセット信号と
なる。そして、このRSフリップフロップの出力をイン
バータINV12で反転した信号が内部信号CCSAD
Bとなり、内部信号CCSADBは、アドレス信号側の
内部信号CADDとともに、NORゲートNR1に入力
している。NORゲートNR1の出力が内部信号EAD
Dとしてアドレスラッチ回路4に入力している。
デコーダ5には、内部クロックICLKが供給されてお
り、この内部クロックICLKは、システムクロックC
LKとクロックイネーブル信号CKEとから内部クロッ
ク発生回路3において生成する。アドレスラッチ回路4
は、内部信号EADDを内部クロックICLKに同期し
てラッチし、内部アドレス信号IADDとして出力す
る。
置の動作について、図2を用いて説明する。本実施の形
態の同期型半導体記憶装置では、入力回路1と入力回路
2では信号遅延時間が実質的に同じであるとする。ま
た、各論理ゲート(インバータ、NANDゲート及びN
ORゲート)ごとのゲート遅延時間もほぼ同じであっ
て、論理パスでの遅延時間をゲート段数で表わすことが
できるものとする。
Dとコマンド入力端子に入力するチップセレクト信号C
SBがほぼ同時にローレベルになったとすると、インバ
ータINV11の出力がローレベルとなり、上述のRS
フリップフロップがセットされ、インバータINV12
から出力される内部信号CCSADBがローレベルにな
る。入力回路1からインバータINV5までのゲート段
数と、インバータINV11を介するパスでの入力回路
2からインバータINV12までのゲート段数の差によ
り、この時点では内部信号CADDはハイレベルのまま
であり、したがって、内部信号EADDもローレベルの
ままである。その後、内部信号CADDがローレベルに
遷移して、内部信号EADDがハイレベルに変化する。
なお、インバータINV11を介するパスでの入力回路
2からインバータINV12までのゲート段数と入力回
路2からインバータINV10までのゲート段数との差
により、内部信号CCSBよりも内部信号CCSADB
の方が早くローレベルに変化している。
Dとコマンド入力端子に入力するチップセレクト信号C
SBがほぼ同時にハイレベルになったとすると、内部信
号CADDがハイレベルとなり、内部信号EADDがロ
ーレベルとなる。このとき、入力回路1からインバータ
INV5までのゲート段数と、インバータINV13を
介するパスでの入力回路2からインバータINV12ま
でのゲート段数の差により、インバータINV13の出
力はハイレベルのままである。その後、インバータIN
V13の出力がローレベルとなり、RSフリップフロッ
プがセットされ、インバータINV12から出力される
内部信号CCSADBがハイレベルになるが、内部信号
EADDはローレベルのままである。なお、インバータ
INV13を介するパスでの入力回路2からインバータ
INV12までのゲート段数と入力回路2からインバー
タINV10までのゲート段数との差により、内部信号
CCSADBよりも内部信号CCSBの方が早くハイレ
ベルに変化している。
ADDから生成される内部信号CADDがイネーブルと
なるより早く内部信号CCSADBがローレベルとな
り、内部信号CADDがディセーブルとなってから内部
信号CCSADBがハイレベルとなるので、アドレスの
セットアップタイム(tAS)やホールドタイム(tA
H)がチップセレクト信号CSBによって制限されるこ
とがない。
導体記憶装置について、図3を用いて説明する。図3
は、この同期型半導体記憶装置における内部アドレス信
号IADDを生成する部分の構成を示す回路図である。
同期型半導体記憶装置において、インバータINV11
〜INV13及びNANDゲートND1,ND2の代り
に、インバータINV14,15、遅延素子DL1及び
NORゲートNR2を設けた構成となっている。すなわ
ち、入力回路2の出力は、インバータINV6の他に、
インバータINV14と遅延素子DL1に入力し、イン
バータINV14の出力はインバータINV15に入力
し、インバータINV15の出力と遅延素子DL1の出
力とがNORゲートNR2に入力し、NORゲートNR
2の出力が信号CCSADBとしてNORゲートNR1
に入力している。遅延素子DL1による遅延時間は、例
えば、ゲート段数に換算して5段分に相当する値とす
る。
説明する。
Dとコマンド入力端子に入力するチップセレクト信号C
SBがほぼ同時にローレベルになったとすると、インバ
ータINV15の出力がハイレベルとなり、NORゲー
トNR2から出力される内部信号CCSADBがローレ
ベルになる。入力回路1からインバータINV5までの
ゲート段数と、インバータINV14を介するパスでの
入力回路2からNORゲートNR2までのゲート段数の
差により、この時点では内部信号CADDはハイレベル
のままであり、したがって、内部信号EADDもローレ
ベルのままである。その後、内部信号CADDがローレ
ベルに遷移して、内部信号EADDがハイレベルに変化
する。なお、ゲート段数の差により、内部信号CCSB
よりも内部信号CCSADBの方が早くローレベルに変
化している。
Dとコマンド入力端子に入力するチップセレクト信号C
SBがほぼ同時にハイレベルになったとすると、内部信
号CADDがハイレベルとなり、内部信号EADDがロ
ーレベルとなる。このとき、遅延素子DL1の出力はハ
イレベルのままであってNORゲートNR2の出力され
る内部信号CCSADBはローレベルのままである。そ
の後、インバータINV14の出力と遅延素子DL1の
出力がともにローレベルとなってNORゲートNR2か
らの内部信号CCSADBがハイレベルになるが、内部
信号EADDはローレベルのままである。なお、遅延時
間の差により、内部信号CCSADBよりも内部信号C
CSBの方が早くハイレベルに変化している。
においても、本実施の形態では、アドレス信号ADDか
ら生成される内部信号CADDがイネーブルとなるより
早く内部信号CCSADBがローレベルとなり、内部信
号CADDがディセーブルとなってから内部信号CCS
ADBがハイレベルとなるので、アドレスのセットアッ
プタイム(tAS)やホールドタイム(tAH)がチッ
プセレクト信号CSBが制限されることがない。
レクト信号に基づく内部信号がアドレス信号に基づく内
部信号に先行してイネーブルとなり、またこのチップセ
レクト信号に基づく内部信号がアドレス信号に基づく内
部信号に遅れてディセーブルとなるように構成すること
により、アドレスのセットアップタイム(tAS)とホ
ールドタイム(tAH)がいずれもチップセレクト信号
によっては制限されないようになるという効果を有す
る。
の主要部の構成を示す回路図である。
する動作波形図である。
置の主要部の構成を示す回路図である。
である。
Hを説明する波形図である。
示す回路図である。
作の一例を説明する波形図である。
作の別の例を説明する波形図である。
作のさらに別の例を説明する波形図である。
Claims (4)
- 【請求項1】 アドレス信号とチップセレクト信号とが
入力し、前記チップセレクト信号に基づく第2の内部信
号がディセーブルとなることによって前記アドレス信号
に基づく第1の内部信号がマスクされる回路を有する同
期型半導体記憶装置において、 前記第2の内部信号が前記第1の内部信号に先行してイ
ネーブルとなり、前記第2の内部信号が前記第1の内部
信号に遅れてディセーブルとなることを特徴とする同期
型半導体記憶装置。 - 【請求項2】 アドレス信号とチップセレクト信号とが
入力し、前記アドレス信号に基づいて第1の内部信号が
生成し、前記チップセレクト信号に基づいて第2の内部
信号が生成し、前記第2の内部信号の値によって前記第
1の内部信号をマスクするためのゲート回路を有し、前
記ゲート回路の出力に応じて内部アドレス信号が生成さ
れる同期型半導体記憶装置において、 前記アドレス信号の入力端から前記ゲート回路の入力端
までの信号遅延時間を第1の遅延時間とし、前記チップ
セレクト信号の入力端から前記ゲート回路の入力端まで
の信号遅延時間を第2の遅延時間として、前記第1の内
部信号をマスクからアンマスクとするときには前記第2
の遅延時間が前記第1の遅延時間より短く、前記第1の
内部信号をアンマスクからマスクとするときには前記第
2の遅延時間が前記第1の遅延時間より長いことを特徴
とする同期型半導体記憶装置。 - 【請求項3】 アドレス信号が入力する第1の入力回路
と、チップセレクト信号が入力する第2の入力回路と、
前記第1の入力回路の出力を所定の時間遅延させて第1
の内部信号とする第1の内部信号生成回路と、前記第2
の入力回路の出力に基づいて第2の内部信号を生成する
第2の内部信号生成回路と、前記第2の内部信号の値に
よって前記第1の内部信号をマスクするためのゲート回
路とを有し、 前記第1の内部信号生成回路での信号遅延時間を第1の
遅延時間とし、前記第2の内部信号生成回路での信号遅
延時間を第2の遅延時間として、前記第1の内部信号を
マスクからアンマスクとするときには前記第2の遅延時
間が前記第1の遅延時間より短く、前記第1の内部信号
をアンマスクからマスクとするときには前記第2の遅延
時間が前記第1の遅延時間より長い同期型半導体記憶装
置。 - 【請求項4】 入力するシステムクロックに基づいて内
部クロックを発生する内部クロック発生回路と、前記内
部クロックに同期して前記ゲート回路の出力をラッチし
て内部アドレス信号とするアドレスラッチ回路と、前記
第2の入力回路の出力を所定の時間遅延させて内部チッ
プセレクト信号とする内部チップセレクト信号生成回路
と、前記内部チップセレクト信号と前記内部クロックと
が入力するコマンドデコーダとをさらに有する請求項3
に記載の同期型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08213778A JP3125685B2 (ja) | 1996-08-13 | 1996-08-13 | 同期型半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08213778A JP3125685B2 (ja) | 1996-08-13 | 1996-08-13 | 同期型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1055665A JPH1055665A (ja) | 1998-02-24 |
JP3125685B2 true JP3125685B2 (ja) | 2001-01-22 |
Family
ID=16644887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08213778A Expired - Fee Related JP3125685B2 (ja) | 1996-08-13 | 1996-08-13 | 同期型半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3125685B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4717373B2 (ja) | 2004-05-20 | 2011-07-06 | 富士通セミコンダクター株式会社 | 半導体メモリ |
-
1996
- 1996-08-13 JP JP08213778A patent/JP3125685B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1055665A (ja) | 1998-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7865685B2 (en) | Semiconductor memory asynchronous pipeline | |
US10860469B2 (en) | Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories | |
KR100719377B1 (ko) | 데이터 패턴을 읽는 반도체 메모리 장치 | |
JPH09198875A (ja) | 同期型半導体記憶装置 | |
US6160754A (en) | Synchronous memory device of a wave pipeline structure | |
US20110058442A1 (en) | Semiconductor device having ODT function and data processing system including the same | |
KR100377840B1 (ko) | 반도체 기억 장치 | |
US7230864B2 (en) | Circuit for generating data strobe signal of semiconductor memory device | |
CA2805213A1 (en) | Semiconductor memory asynchronous pipeline | |
JP2009093769A (ja) | 半導体記憶装置、およびアドレスラッチの高速化方法 | |
JP2000030456A (ja) | メモリデバイス | |
US6693844B2 (en) | Sending signal through integrated circuit during setup time | |
US7835204B2 (en) | Semiconductor memory device for generating column address | |
US5748553A (en) | Semiconductor memory device having extended margin in latching input signal | |
US6166970A (en) | Priority determining apparatus using the least significant bit and CAS latency signal in DDR SDRAM device | |
US6292430B1 (en) | Synchronous semiconductor memory device | |
US6671788B2 (en) | Synchronous semiconductor memory device having a burst mode for improving efficiency of using the data bus | |
US5970021A (en) | Synchronous semiconductor memory device having function of inhibiting output of invalid data | |
US6407962B1 (en) | Memory module having data switcher in high speed memory device | |
US7492661B2 (en) | Command generating circuit and semiconductor memory device having the same | |
KR100388317B1 (ko) | 반도체메모리소자 | |
JP3125685B2 (ja) | 同期型半導体記憶装置 | |
US6504767B1 (en) | Double data rate memory device having output data path with different number of latches | |
KR100536598B1 (ko) | 클럭활성화 시점을 선택하는 반도체메모리장치 | |
KR100924017B1 (ko) | 오토 프리차지 회로 및 오토 프리차지 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071102 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 13 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |