JP3125685B2 - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JP3125685B2 JP3125685B2 JP08213778A JP21377896A JP3125685B2 JP 3125685 B2 JP3125685 B2 JP 3125685B2 JP 08213778 A JP08213778 A JP 08213778A JP 21377896 A JP21377896 A JP 21377896A JP 3125685 B2 JP3125685 B2 JP 3125685B2
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Description
【０００１】
【発明の属する技術分野】本発明は、同期型半導体記憶
装置に関する。
装置に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサの高速化は著
しく、それに伴って、半導体記憶装置（半導体メモリ）
の高速化を要望する声が高まってきている。半導体記憶
装置の高速化や高集積化は、これまで、加工技術の微細
化により達成されてきたが、プロセス微細化の物理的限
界や大容量化に伴うチップサイズの増大により、高速化
に対する要望は必ずしも十分に達成されているわけでは
ない。また、高速化のためには微細化とともに回路的な
工夫も進められており、高速メモリとして、内部パイプ
ライン構造を有し、外部クロック信号に同期して信号の
入出力が行われる同期型半導体記憶装置（同期型半導体
メモリ）が提案されている。
しく、それに伴って、半導体記憶装置（半導体メモリ）
の高速化を要望する声が高まってきている。半導体記憶
装置の高速化や高集積化は、これまで、加工技術の微細
化により達成されてきたが、プロセス微細化の物理的限
界や大容量化に伴うチップサイズの増大により、高速化
に対する要望は必ずしも十分に達成されているわけでは
ない。また、高速化のためには微細化とともに回路的な
工夫も進められており、高速メモリとして、内部パイプ
ライン構造を有し、外部クロック信号に同期して信号の
入出力が行われる同期型半導体記憶装置（同期型半導体
メモリ）が提案されている。
【０００３】従来型の半導体記憶装置は、外部端子とし
て、ＲＡＳＢ（RAS=Row Address Strobe:行アドレスス
トローブ）、ＣＡＳＢ（CAS=Column Address Strobe:列
アドレスストローブ）、ＷＥＢ（WE=Write Enable:ライ
トイネーブル）、ＯＥＢ（OE=Output Enable:アウトプ
ットイネーブル）など信号がそれぞれ入力する制御端子
を有しており、これらの制御端子への入力レベル、入力
タイミングの前後関係により、様々な動作を規定してい
た。ここで各信号名の末尾の付加されている文字"Ｂ"
は、負論理であることを表示するためのバー記号（オー
バーライン）を信号名や端子名に付記する代りに、その
信号や端子が負論理であることを示すために用いられて
いる。
て、ＲＡＳＢ（RAS=Row Address Strobe:行アドレスス
トローブ）、ＣＡＳＢ（CAS=Column Address Strobe:列
アドレスストローブ）、ＷＥＢ（WE=Write Enable:ライ
トイネーブル）、ＯＥＢ（OE=Output Enable:アウトプ
ットイネーブル）など信号がそれぞれ入力する制御端子
を有しており、これらの制御端子への入力レベル、入力
タイミングの前後関係により、様々な動作を規定してい
た。ここで各信号名の末尾の付加されている文字"Ｂ"
は、負論理であることを表示するためのバー記号（オー
バーライン）を信号名や端子名に付記する代りに、その
信号や端子が負論理であることを示すために用いられて
いる。
【０００４】一方、同期型半導体記憶装置は、システム
クロック（ＣＬＫ）に同期してコマンドを入力すること
により動作制御を行っている。すなわち、図４に示すよ
うに、コマンド入力端子として、ＲＡＳＢ、ＣＡＳＢ、
ＷＥＢ、ＤＱＭ及びＣＳＢ（チップセレクト）の各信号
がそれぞれ入力する外部端子があり、これらの外部端子
の論理レベルの組み合わせにより、様々なコマンドを実
行できるようになっている。また、この同期型半導体装
置には、一般にＡＤＤで表わされるアドレス信号が入力
する複数のアドレス入力端子が設けられている。この同
期型半導体装置では、メモリセルアレイでのバンク切り
替えを行うために、これら複数のアドレス信号のうちア
ドレス信号Ａ１１が使用されている。さらに同期型半導
体記憶装置には、システムクロックＣＬＫの入力端子、
クロックイネーブル信号ＣＫＥの入力端子が備えられて
いる。
クロック（ＣＬＫ）に同期してコマンドを入力すること
により動作制御を行っている。すなわち、図４に示すよ
うに、コマンド入力端子として、ＲＡＳＢ、ＣＡＳＢ、
ＷＥＢ、ＤＱＭ及びＣＳＢ（チップセレクト）の各信号
がそれぞれ入力する外部端子があり、これらの外部端子
の論理レベルの組み合わせにより、様々なコマンドを実
行できるようになっている。また、この同期型半導体装
置には、一般にＡＤＤで表わされるアドレス信号が入力
する複数のアドレス入力端子が設けられている。この同
期型半導体装置では、メモリセルアレイでのバンク切り
替えを行うために、これら複数のアドレス信号のうちア
ドレス信号Ａ１１が使用されている。さらに同期型半導
体記憶装置には、システムクロックＣＬＫの入力端子、
クロックイネーブル信号ＣＫＥの入力端子が備えられて
いる。
【０００５】そして、図４に示す従来の同期型半導体記
憶装置の内部には、信号ＡＤＤ,ＣＳＢ,Ａ１１,ＲＡＳ
Ｂ,ＣＡＳＢ,ＷＥＢ,ＤＱＭがそれぞれ入力する入力回
路１,２,６,７,８,９,１０と、システムクロックＣＬＫ
及びクロックイネーブル信号ＣＫＥに基づいて内部クロ
ックＩＣＬＫを生成する内部クロック発生回路３と、入
力回路２を介して入力するチップセレクト信号ＣＳＢに
応じ、入力回路１,６を介して入力するアドレス信号Ａ
ＤＤ,Ａ１１を内部クロックＩＣＬＫに同期してラッチ
し、内部アドレス信号ＩＡＤＤとして出力するアドレス
ラッチ回路４と、この同期型半導体記憶装置の内部で使
用される各種の信号を生成するコマンドデコーダ５と
が、設けられている。具体的には、コマンドデコーダ５
は、入力回路２２,６,７,８,９,１０を介してそれぞれ
入力する信号ＣＳＢ,Ａ１１,ＲＡＳＢ,ＣＡＳＢ,ＷＥ
Ｂ,ＤＱＭに基づいて、内部クロックＩＣＬＫに同期し
て、２系統の行選択制御信号ＡＲＡＳ,ＢＲＡＳ、列選
択制御信号ＣＡＳ、読み出し信号ＲＥＡＤ、書き込み信
号ＷＲＩＴＥ、バンク活性化信号ＢＡＮＫを出力する。
憶装置の内部には、信号ＡＤＤ,ＣＳＢ,Ａ１１,ＲＡＳ
Ｂ,ＣＡＳＢ,ＷＥＢ,ＤＱＭがそれぞれ入力する入力回
路１,２,６,７,８,９,１０と、システムクロックＣＬＫ
及びクロックイネーブル信号ＣＫＥに基づいて内部クロ
ックＩＣＬＫを生成する内部クロック発生回路３と、入
力回路２を介して入力するチップセレクト信号ＣＳＢに
応じ、入力回路１,６を介して入力するアドレス信号Ａ
ＤＤ,Ａ１１を内部クロックＩＣＬＫに同期してラッチ
し、内部アドレス信号ＩＡＤＤとして出力するアドレス
ラッチ回路４と、この同期型半導体記憶装置の内部で使
用される各種の信号を生成するコマンドデコーダ５と
が、設けられている。具体的には、コマンドデコーダ５
は、入力回路２２,６,７,８,９,１０を介してそれぞれ
入力する信号ＣＳＢ,Ａ１１,ＲＡＳＢ,ＣＡＳＢ,ＷＥ
Ｂ,ＤＱＭに基づいて、内部クロックＩＣＬＫに同期し
て、２系統の行選択制御信号ＡＲＡＳ,ＢＲＡＳ、列選
択制御信号ＣＡＳ、読み出し信号ＲＥＡＤ、書き込み信
号ＷＲＩＴＥ、バンク活性化信号ＢＡＮＫを出力する。
【０００６】このような同期型半導体記憶装置における
コマンド入力に対するスペックとしては、図５に示すよ
うに、各信号（図５では入力信号ＩＮＰＵＴによって代
表させている）の立上りあるいは立下がりからシステム
クロックＣＬＫの立上りまでの時間であるセットアップ
タイムｔＳと、システムクロックＣＬＫの立ち上がりか
ら各信号の立上りあるいは立下がりまでの時間であるホ
ールドタイムｔＨとがある。ここで各信号としては、上
述した信号ＲＡＳＢ,ＣＡＳＢ,ＷＥＢ,ＣＳＢ,ＤＱＭ,
ＣＫＥ,ＡＤＤ,Ａｌｌのほか、複数のデータ入力端子に
それぞれ入力するデータ信号ＤＱが含まれる。同期型半
導体記憶装置が正常に動作するためには、それぞれの信
号について、それぞれに予め規定されているセットアッ
プタイムｔＳ及びホールドタイムｔＨが確保されていな
ければならない。
コマンド入力に対するスペックとしては、図５に示すよ
うに、各信号（図５では入力信号ＩＮＰＵＴによって代
表させている）の立上りあるいは立下がりからシステム
クロックＣＬＫの立上りまでの時間であるセットアップ
タイムｔＳと、システムクロックＣＬＫの立ち上がりか
ら各信号の立上りあるいは立下がりまでの時間であるホ
ールドタイムｔＨとがある。ここで各信号としては、上
述した信号ＲＡＳＢ,ＣＡＳＢ,ＷＥＢ,ＣＳＢ,ＤＱＭ,
ＣＫＥ,ＡＤＤ,Ａｌｌのほか、複数のデータ入力端子に
それぞれ入力するデータ信号ＤＱが含まれる。同期型半
導体記憶装置が正常に動作するためには、それぞれの信
号について、それぞれに予め規定されているセットアッ
プタイムｔＳ及びホールドタイムｔＨが確保されていな
ければならない。
【０００７】上述した同期型半導体記憶装置において、
コマンド入力端子に供給される信号のうちチップセレク
ト信号ＣＳＢは、この信号がローレベルのときにのみそ
の同期型半導体記憶装置における各端子の入力を有効に
するという機能を有する。このチップセレクト信号ＣＳ
Ｂは、同期型半導体記憶装置をマトリクス的に並ベて多
量に使用する場合や、ＳＩＭＭ(Single In-line Memory
Module)といったモジュール構成とする際に、複数の同
期型半導体記憶装置から特定のものを選択する際に有効
に使用される。
コマンド入力端子に供給される信号のうちチップセレク
ト信号ＣＳＢは、この信号がローレベルのときにのみそ
の同期型半導体記憶装置における各端子の入力を有効に
するという機能を有する。このチップセレクト信号ＣＳ
Ｂは、同期型半導体記憶装置をマトリクス的に並ベて多
量に使用する場合や、ＳＩＭＭ(Single In-line Memory
Module)といったモジュール構成とする際に、複数の同
期型半導体記憶装置から特定のものを選択する際に有効
に使用される。
【０００８】なお、各アドレス信号ＡＤＤは、通常時に
は例えばハイレベルに固定されており（あるいは不定値
となっており）、メモリサイクルの中で有効アドレスを
与える期間（イネーブル期間）だけ、それぞれ、所望の
アドレスを表現するためにハイレベルあるいはローレベ
ルとなる。また、チップセレクト信号ＣＳＢも、通常時
にはハイレベルに固定されており、メモリサイクルの中
の特定の期間だけローレベルとなる。同期型半導体記憶
装置にアクセスするためには、システムクロックに同期
してチップセレクト信号ＣＳＢをローレベルとすると同
時に所望のアドレスを指定するアドレス信号ＡＤＤをそ
の同期型半導体記憶装置に与えなければならない。
は例えばハイレベルに固定されており（あるいは不定値
となっており）、メモリサイクルの中で有効アドレスを
与える期間（イネーブル期間）だけ、それぞれ、所望の
アドレスを表現するためにハイレベルあるいはローレベ
ルとなる。また、チップセレクト信号ＣＳＢも、通常時
にはハイレベルに固定されており、メモリサイクルの中
の特定の期間だけローレベルとなる。同期型半導体記憶
装置にアクセスするためには、システムクロックに同期
してチップセレクト信号ＣＳＢをローレベルとすると同
時に所望のアドレスを指定するアドレス信号ＡＤＤをそ
の同期型半導体記憶装置に与えなければならない。
【０００９】以下、従来の同期型半導体記憶装置におい
て、外部端子に信号が入力してからアドレスラッチ回路
４で内部クロックＩＣＬＫに同期して内部アドレス信号
ＩＡＤＤを出力するまでの構成を詳細に説明する。図６
は、従来の同期型半導体記憶装置において内部アドレス
信号ＩＡＤＤを生成する部分の構成を示す回路図であ
る。なお、以下の説明において、バンク切り替えに使用
されるアドレス信号Ａ１１を他のアドレス信号と区別せ
ず、アドレス信号ＡＤＤで総称することにする。
て、外部端子に信号が入力してからアドレスラッチ回路
４で内部クロックＩＣＬＫに同期して内部アドレス信号
ＩＡＤＤを出力するまでの構成を詳細に説明する。図６
は、従来の同期型半導体記憶装置において内部アドレス
信号ＩＡＤＤを生成する部分の構成を示す回路図であ
る。なお、以下の説明において、バンク切り替えに使用
されるアドレス信号Ａ１１を他のアドレス信号と区別せ
ず、アドレス信号ＡＤＤで総称することにする。
【００１０】各外部アドレス端子に入力したアドレス信
号ＡＤＤを受ける入力回路１の出力側には、５個のイン
バータＩＮＶ１〜ＩＮＶ５が直列に接続しており、５段
目のインバータＩＮＶ５の出力が内部信号ＣＡＤＤとな
っている。同様に、外部端子に入力したチップセレクト
信号ＣＳＢを受ける入力回路２の出力側には、５個のイ
ンバータＩＮＶ６〜ＩＮＶ１０が直列に接続しており、
５段目のインバータＩＮＶ１０の出力が内部信号ＣＣＳ
Ｂとなっている。内部信号ＣＡＤＤと内部信号ＣＣＳＢ
は、ＮＯＲゲートＮＲ１に入力しており、ＮＯＲゲート
ＮＲ１の出力が、内部信号ＥＡＤＤとしてアドレスラッ
チ回路４に入力している。内部信号ＣＣＳＢは、コマン
ドデコーダ５にも入力している。内部クロックＩＣＬＫ
は、システムクロックＣＬＫ及びクロックイネーブル信
号ＣＫＥに基づいて内部クロック発生回路３において生
成され、アドレスラッチ回路４及びコマンドデコーダ５
に供給されている。
号ＡＤＤを受ける入力回路１の出力側には、５個のイン
バータＩＮＶ１〜ＩＮＶ５が直列に接続しており、５段
目のインバータＩＮＶ５の出力が内部信号ＣＡＤＤとな
っている。同様に、外部端子に入力したチップセレクト
信号ＣＳＢを受ける入力回路２の出力側には、５個のイ
ンバータＩＮＶ６〜ＩＮＶ１０が直列に接続しており、
５段目のインバータＩＮＶ１０の出力が内部信号ＣＣＳ
Ｂとなっている。内部信号ＣＡＤＤと内部信号ＣＣＳＢ
は、ＮＯＲゲートＮＲ１に入力しており、ＮＯＲゲート
ＮＲ１の出力が、内部信号ＥＡＤＤとしてアドレスラッ
チ回路４に入力している。内部信号ＣＣＳＢは、コマン
ドデコーダ５にも入力している。内部クロックＩＣＬＫ
は、システムクロックＣＬＫ及びクロックイネーブル信
号ＣＫＥに基づいて内部クロック発生回路３において生
成され、アドレスラッチ回路４及びコマンドデコーダ５
に供給されている。
【００１１】この同期型半導体記憶装置において、ＮＯ
ＲゲートＮＲ１を設けて内部信号ＣＣＳＢをこのＮＯＲ
ゲートＮＲ１に入力し、アドレス信号ＡＤＤから生成す
る内部信号ＣＡＤＤが内部信号ＣＣＳＢの値に応じてア
ドレスラッチ回路４に入力されたり入力されなかったり
するようにしているのは（すなわち内部信号ＣＳＳＢに
よってマスクしているのは）、同期型半導体記憶装置を
マトリクス的に並ベて多量に使用する場合やＳＩＭＭ構
成とする際に、選択された同期型半導体記憶装置のみを
活性化するためである。すなわち、使用されていない同
期型半導体記憶装置あるいはその時点ではアクセスされ
ない同期型半導体記憶装置において、チップセレクト信
号ＣＳＢ用の外部端子をハイレベルとすることにより、
その同期型半導体記憶装置の各入力端子へ入力を無効に
し、電流の削減を図っている。したがって、上述の図６
では内部信号ＣＣＳＢによって動作するＮＯＲゲートが
１つのアドレス端子に対応して設けられているように描
かれているが、実際には内部信号ＣＣＳＢによって作動
するＮＯＲゲートは、各アドレス端子に対応して設けら
れるとともに、必要に応じて各コマンド入力端子に対応
して設けられる。さらに、内部信号ＣＣＳＢは、このよ
うに同期型半導体記憶装置を活性化させたり不活性化さ
せるための重要な信号であるため、同期型半導体記憶装
置内の多くの回路に供給されている。
ＲゲートＮＲ１を設けて内部信号ＣＣＳＢをこのＮＯＲ
ゲートＮＲ１に入力し、アドレス信号ＡＤＤから生成す
る内部信号ＣＡＤＤが内部信号ＣＣＳＢの値に応じてア
ドレスラッチ回路４に入力されたり入力されなかったり
するようにしているのは（すなわち内部信号ＣＳＳＢに
よってマスクしているのは）、同期型半導体記憶装置を
マトリクス的に並ベて多量に使用する場合やＳＩＭＭ構
成とする際に、選択された同期型半導体記憶装置のみを
活性化するためである。すなわち、使用されていない同
期型半導体記憶装置あるいはその時点ではアクセスされ
ない同期型半導体記憶装置において、チップセレクト信
号ＣＳＢ用の外部端子をハイレベルとすることにより、
その同期型半導体記憶装置の各入力端子へ入力を無効に
し、電流の削減を図っている。したがって、上述の図６
では内部信号ＣＣＳＢによって動作するＮＯＲゲートが
１つのアドレス端子に対応して設けられているように描
かれているが、実際には内部信号ＣＣＳＢによって作動
するＮＯＲゲートは、各アドレス端子に対応して設けら
れるとともに、必要に応じて各コマンド入力端子に対応
して設けられる。さらに、内部信号ＣＣＳＢは、このよ
うに同期型半導体記憶装置を活性化させたり不活性化さ
せるための重要な信号であるため、同期型半導体記憶装
置内の多くの回路に供給されている。
【００１２】次に、この従来の同期型半導体記憶装置の
動作について、図７を用いて説明する。
動作について、図７を用いて説明する。
【００１３】システムクロックＣＬＫに同期して内部ク
ロックＩＣＬＫが生成している。また、アドレス端子に
入力するアドレス信号ＡＤＤとコマンド入力端子に入力
するチップセレクト信号とがそれぞれローレベルとなる
と、内部信号ＣＣＳＢ,ＣＡＤＤは、それぞれ所定の遅
延時間後に、いずれもローレベルとなり、これによって
内部信号ＥＡＤＤがハイレベルとなる。一方、アドレス
信号ＡＤＤとチップセレクタ信号ＣＳＢとがそれぞれハ
イレベルとなると、内部信号ＣＣＳＢ,ＣＡＤＤがそれ
ぞれハイレベルになり、内部信号ＥＡＤＤがローレベル
となる。
ロックＩＣＬＫが生成している。また、アドレス端子に
入力するアドレス信号ＡＤＤとコマンド入力端子に入力
するチップセレクト信号とがそれぞれローレベルとなる
と、内部信号ＣＣＳＢ,ＣＡＤＤは、それぞれ所定の遅
延時間後に、いずれもローレベルとなり、これによって
内部信号ＥＡＤＤがハイレベルとなる。一方、アドレス
信号ＡＤＤとチップセレクタ信号ＣＳＢとがそれぞれハ
イレベルとなると、内部信号ＣＣＳＢ,ＣＡＤＤがそれ
ぞれハイレベルになり、内部信号ＥＡＤＤがローレベル
となる。
【００１４】この従来の同期型半導体記憶装置では、図
８に示すように、アドレス端子に入力するアドレス信号
ＡＤＤとコマンド入力端子に入力するチップセレクト信
号ＣＳＢがそれぞれローレベルとなった場合に、内部信
号ＣＣＳＢがローレベルに変化するタイミングの方が、
内部信号ＣＡＤＤがローレベルに変化するタイミングよ
りも遅いと、内部信号ＥＡＤＤの変化のタイミングは内
部信号ＣＣＳＢによって制約を受けることになり、アド
レス信号ＡＤＤのセットアップタイム（ｔＡＳ）がチッ
プセレクト信号ＣＳＢによって制限されてしまうことに
なる。ここでセットアップタイム（ｔＡＳ）が制限され
るとは、アドレス信号ＡＤＤとして、システムクロック
ＣＬＫに対して十分なセットアップタイムを有するもの
をアドレス端子に入力したとしても、同期型半導体記憶
装置の内部で内部信号ＥＡＤＤの変化が遅れたために、
アドレスラッチ回路の入力端において、内部信号ＥＡＤ
Ｄの確定から内部クロックＩＣＬＫの立上りまでの間隔
が、入力したアドレス信号ＡＤＤにおけるセットアップ
タイムよりも相当に短くなってしまうことをいう。すな
わち、アドレスラッチ回路４は、アドレスを表わす内部
信号ＥＡＤＤを内部クロックＩＣＬＫの立上りでラッチ
するところ、このラッチ動作のための内部的なセットア
ップタイムが十分に確保できなくなることをいう。
８に示すように、アドレス端子に入力するアドレス信号
ＡＤＤとコマンド入力端子に入力するチップセレクト信
号ＣＳＢがそれぞれローレベルとなった場合に、内部信
号ＣＣＳＢがローレベルに変化するタイミングの方が、
内部信号ＣＡＤＤがローレベルに変化するタイミングよ
りも遅いと、内部信号ＥＡＤＤの変化のタイミングは内
部信号ＣＣＳＢによって制約を受けることになり、アド
レス信号ＡＤＤのセットアップタイム（ｔＡＳ）がチッ
プセレクト信号ＣＳＢによって制限されてしまうことに
なる。ここでセットアップタイム（ｔＡＳ）が制限され
るとは、アドレス信号ＡＤＤとして、システムクロック
ＣＬＫに対して十分なセットアップタイムを有するもの
をアドレス端子に入力したとしても、同期型半導体記憶
装置の内部で内部信号ＥＡＤＤの変化が遅れたために、
アドレスラッチ回路の入力端において、内部信号ＥＡＤ
Ｄの確定から内部クロックＩＣＬＫの立上りまでの間隔
が、入力したアドレス信号ＡＤＤにおけるセットアップ
タイムよりも相当に短くなってしまうことをいう。すな
わち、アドレスラッチ回路４は、アドレスを表わす内部
信号ＥＡＤＤを内部クロックＩＣＬＫの立上りでラッチ
するところ、このラッチ動作のための内部的なセットア
ップタイムが十分に確保できなくなることをいう。
【００１５】同様に、図９に示すように、アドレス信号
ＡＤＤとチップセレクト信号ＣＳＢがそれぞれハイレベ
ルになったときに、内部信号ＣＣＳＢがハイレベルにな
るタイミングよりも内部信号ＣＡＤＤがハイレベルにな
るタイミングが遅いと、内部信号ＥＡＤＤの変化のタイ
ミングは内部信号ＣＣＳＢによって制約を受けることに
なり、アドレス信号のホールドタイム（ｔＡＨ）がチッ
プセレクト信号ＣＳＢによって制限されてしまうことに
なる。すなわち、内部クロックＩＣＬＫの立上りから、
内部信号ＥＡＤＤが無効になるまでの時間を十分に確保
できなくなることがある。
ＡＤＤとチップセレクト信号ＣＳＢがそれぞれハイレベ
ルになったときに、内部信号ＣＣＳＢがハイレベルにな
るタイミングよりも内部信号ＣＡＤＤがハイレベルにな
るタイミングが遅いと、内部信号ＥＡＤＤの変化のタイ
ミングは内部信号ＣＣＳＢによって制約を受けることに
なり、アドレス信号のホールドタイム（ｔＡＨ）がチッ
プセレクト信号ＣＳＢによって制限されてしまうことに
なる。すなわち、内部クロックＩＣＬＫの立上りから、
内部信号ＥＡＤＤが無効になるまでの時間を十分に確保
できなくなることがある。
【００１６】
【発明が解決しようとする課題】上述したように、従来
の同期型半導体記憶装置では、アドレスについての内部
信号ＣＡＤＤがローレベルあるいはハイレベルで確定し
てイネーブルになるのと同時かそれより前に内部信号Ｃ
ＣＳＢがローレベルになるようでないと、アドレスのセ
ットアップタイム（ｔＡＳ）がチップセレクト信号ＣＳ
Ｂで制限され、また、内部信号ＣＡＤＤがディセーブル
になる（すなわち内部信号ＣＡＤＤが無効になる）と同
時かそれよりも後に内部信号ＣＣＳＢがハイレベルにな
るのでないと、内部信号ＣＡＤＤのイネーブル期間の後
端が削られることとなってアドレスのホールドタイム
（ｔＡＨ）がチップセレクト信号ＣＳＢで制限されてし
まうという問題点がある。
の同期型半導体記憶装置では、アドレスについての内部
信号ＣＡＤＤがローレベルあるいはハイレベルで確定し
てイネーブルになるのと同時かそれより前に内部信号Ｃ
ＣＳＢがローレベルになるようでないと、アドレスのセ
ットアップタイム（ｔＡＳ）がチップセレクト信号ＣＳ
Ｂで制限され、また、内部信号ＣＡＤＤがディセーブル
になる（すなわち内部信号ＣＡＤＤが無効になる）と同
時かそれよりも後に内部信号ＣＣＳＢがハイレベルにな
るのでないと、内部信号ＣＡＤＤのイネーブル期間の後
端が削られることとなってアドレスのホールドタイム
（ｔＡＨ）がチップセレクト信号ＣＳＢで制限されてし
まうという問題点がある。
【００１７】ところで、チップセレクト信号ＣＳＢから
生成される内部信号ＣＣＳＢは、各アドレス端子にそれ
ぞれ入力するアドレス信号ＡＤＤから生成する内部信号
ＣＡＤＤをマスクするために使用されるほか、同期型半
導体記憶装置内のその他の各種の回路にも入力する。チ
ップセレクト信号ＣＳＢもアドレス信号ＡＤＤも、一般
には、ＣＰＵなどからに接続するアドレスバス上の信号
から得られるものであり、チップセレクト信号ＣＳＢが
ローレベルである期間の長さとアドレス信号ＡＤＤがイ
ネーブルである期間の長さはほぼ等しいと考えられるこ
とを考慮すると、内部信号ＣＣＳＢのタイミングを内部
信号ＣＡＤＤのタイミングと一致させることは困難であ
る。すなわち、それぞれアドレス端子に対応した複数の
内部信号ＣＡＤＤの一つ一つについて、内部信号ＣＣＳ
Ｂがローレベルになるのと内部信号ＣＡＤＤがイネーブ
ルになるのが同時になるようにし、かつ内部信号ＣＣＳ
Ｂがハイレベルになるのと内部信号ＣＡＤＤがディセー
ブルになるのを同時にするというのは事実上不可能であ
る。結局、従来の同期型半導体記憶装置では、アドレス
のセットアップタイム（ｔＡＳ）かホールドタイム（ｔ
ＡＨ）の少なくとも一方がチップセレクト信号ＣＳＢで
制限されている。
生成される内部信号ＣＣＳＢは、各アドレス端子にそれ
ぞれ入力するアドレス信号ＡＤＤから生成する内部信号
ＣＡＤＤをマスクするために使用されるほか、同期型半
導体記憶装置内のその他の各種の回路にも入力する。チ
ップセレクト信号ＣＳＢもアドレス信号ＡＤＤも、一般
には、ＣＰＵなどからに接続するアドレスバス上の信号
から得られるものであり、チップセレクト信号ＣＳＢが
ローレベルである期間の長さとアドレス信号ＡＤＤがイ
ネーブルである期間の長さはほぼ等しいと考えられるこ
とを考慮すると、内部信号ＣＣＳＢのタイミングを内部
信号ＣＡＤＤのタイミングと一致させることは困難であ
る。すなわち、それぞれアドレス端子に対応した複数の
内部信号ＣＡＤＤの一つ一つについて、内部信号ＣＣＳ
Ｂがローレベルになるのと内部信号ＣＡＤＤがイネーブ
ルになるのが同時になるようにし、かつ内部信号ＣＣＳ
Ｂがハイレベルになるのと内部信号ＣＡＤＤがディセー
ブルになるのを同時にするというのは事実上不可能であ
る。結局、従来の同期型半導体記憶装置では、アドレス
のセットアップタイム（ｔＡＳ）かホールドタイム（ｔ
ＡＨ）の少なくとも一方がチップセレクト信号ＣＳＢで
制限されている。
【００１８】本発明の目的は、アドレスに対するセット
アップタイム（ｔＡＳ）とホールドタイム（ｔＡＨ）
が、それぞれ、チップセレクト信号ＣＳＢで制限されな
い同期型半導体記憶装置を提供することにある。
アップタイム（ｔＡＳ）とホールドタイム（ｔＡＨ）
が、それぞれ、チップセレクト信号ＣＳＢで制限されな
い同期型半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明の第１の同期型半
導体記憶装置は、アドレス信号とチップセレクト信号と
が入力し、チップセレクト信号に基づく第２の内部信号
がディセーブルとなるによってアドレス信号に基づく第
１の内部信号がマスクされる回路を有する同期型半導体
記憶装置において、第２の内部信号が第１の内部信号に
先行してイネーブルとなり、第２の内部信号が第１の内
部信号に遅れてディセーブルとなる。
導体記憶装置は、アドレス信号とチップセレクト信号と
が入力し、チップセレクト信号に基づく第２の内部信号
がディセーブルとなるによってアドレス信号に基づく第
１の内部信号がマスクされる回路を有する同期型半導体
記憶装置において、第２の内部信号が第１の内部信号に
先行してイネーブルとなり、第２の内部信号が第１の内
部信号に遅れてディセーブルとなる。
【００２０】本発明の第２の同期型半導体記憶装置は、
アドレス信号とチップセレクト信号とが入力し、アドレ
ス信号に基づいて第１の内部信号が生成し、チップセレ
クト信号に基づいて第２の内部信号が生成し、第２の内
部信号の値によって第１の内部信号をマスクするための
ゲート回路を有し、ゲート回路の出力に応じて内部アド
レス信号が生成される同期型半導体記憶装置において、
アドレス信号の入力端からゲート回路の入力端までの信
号遅延時間を第１の遅延時間とし、チップセレクト信号
の入力端からゲート回路の入力端までの信号遅延時間を
第２の遅延時間として、第１の内部信号をマスクからア
ンマスクとするときには第２の遅延時間が第１の遅延時
間より短く、第１の内部信号をアンマスクからマスクと
するときには第２の遅延時間が第１の遅延時間より長
い。
アドレス信号とチップセレクト信号とが入力し、アドレ
ス信号に基づいて第１の内部信号が生成し、チップセレ
クト信号に基づいて第２の内部信号が生成し、第２の内
部信号の値によって第１の内部信号をマスクするための
ゲート回路を有し、ゲート回路の出力に応じて内部アド
レス信号が生成される同期型半導体記憶装置において、
アドレス信号の入力端からゲート回路の入力端までの信
号遅延時間を第１の遅延時間とし、チップセレクト信号
の入力端からゲート回路の入力端までの信号遅延時間を
第２の遅延時間として、第１の内部信号をマスクからア
ンマスクとするときには第２の遅延時間が第１の遅延時
間より短く、第１の内部信号をアンマスクからマスクと
するときには第２の遅延時間が第１の遅延時間より長
い。
【００２１】本発明の第３の同期型半導体記憶装置は、
アドレス信号が入力する第１の入力回路と、チップセレ
クト信号が入力する第２の入力回路と、第１の入力回路
の出力を所定の時間遅延させて第１の内部信号とする第
１の内部信号生成回路と、第２の入力回路の出力に基づ
いて第２の内部信号を生成する第２の内部信号生成回路
と、第２の内部信号の値によって第１の内部信号をマス
クするためのゲート回路とを有し、第１の内部信号生成
回路での信号遅延時間を第１の遅延時間とし、第２の内
部信号生成回路での信号遅延時間を第２の遅延時間とし
て、第１の内部信号をマスクからアンマスクとするとき
には第２の遅延時間が第１の遅延時間より短く、第１の
内部信号をアンマスクからマスクとするときには第２の
遅延時間が第１の遅延時間より長い。
アドレス信号が入力する第１の入力回路と、チップセレ
クト信号が入力する第２の入力回路と、第１の入力回路
の出力を所定の時間遅延させて第１の内部信号とする第
１の内部信号生成回路と、第２の入力回路の出力に基づ
いて第２の内部信号を生成する第２の内部信号生成回路
と、第２の内部信号の値によって第１の内部信号をマス
クするためのゲート回路とを有し、第１の内部信号生成
回路での信号遅延時間を第１の遅延時間とし、第２の内
部信号生成回路での信号遅延時間を第２の遅延時間とし
て、第１の内部信号をマスクからアンマスクとするとき
には第２の遅延時間が第１の遅延時間より短く、第１の
内部信号をアンマスクからマスクとするときには第２の
遅延時間が第１の遅延時間より長い。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の一形
態の同期型半導体記憶装置における内部アドレス信号Ｉ
ＡＤＤを生成する部分の構成を示す回路図である。本実
施の形態の同期型半導体記憶装置は、図４に示した従来
の同期型半導体記憶装置と同様の構成のものであるが、
図１に示すように、アドレス信号ＡＤＤとチップセレク
ト信号ＣＳＢとを受けて内部アドレス信号ＩＡＤＤを生
成する部分の回路構成が、図４に示した従来の同期型半
導体記憶装置と異なっている。
て図面を参照して説明する。図１は本発明の実施の一形
態の同期型半導体記憶装置における内部アドレス信号Ｉ
ＡＤＤを生成する部分の構成を示す回路図である。本実
施の形態の同期型半導体記憶装置は、図４に示した従来
の同期型半導体記憶装置と同様の構成のものであるが、
図１に示すように、アドレス信号ＡＤＤとチップセレク
ト信号ＣＳＢとを受けて内部アドレス信号ＩＡＤＤを生
成する部分の回路構成が、図４に示した従来の同期型半
導体記憶装置と異なっている。
【００２３】外部アドレス端子に入力したアドレス信号
ＡＤＤを受ける入力回路１の出力側には、５個のインバ
ータＩＮＶ１〜ＩＮＶ５が直列に接続しており、５段目
のインバータＩＮＶ５の出力が内部信号ＣＡＤＤとなっ
ている。一方、外部入力端子に入力したチップセレクト
信号ＣＳＢを受ける入力回路２の出力は２つに分岐して
おり、分岐の一方には、５個のインバータＩＮＶ６〜Ｉ
ＮＶ１０が直列に接続しており、５段目のインバータＩ
ＮＶ１０の出力が内部信号ＣＣＳＢとして、コマンドデ
コーダ５に供給されている。入力回路２の分岐した出力
のうち他方はインバータＩＮＶ１１に入力し、このイン
バータＩＮＶ１１の出力は第１のＮＡＮＤゲートＮＤ１
の一方の入力端子に入力している。第１のＮＡＮＤゲー
トＮＤ１の出力は、第２のＮＡＮＤゲートＮＤ２の一方
の入力端子に入力するとともにインバータＩＮＶ１２に
入力している。第２のＮＡＮＤゲートＮＤ２の出力は、
第１のＮＡＮＤゲートＮＤ１の他方の入力端子に入力し
ている。さらに、インバータＩＮＶ８の出力を受けるイ
ンバータＩＮＶｌ３が設けられており、インバータＩＮ
Ｖ１３の出力が第２のＮＡＮＤゲートＮＤ２の他方の入
力端子に入力している。
ＡＤＤを受ける入力回路１の出力側には、５個のインバ
ータＩＮＶ１〜ＩＮＶ５が直列に接続しており、５段目
のインバータＩＮＶ５の出力が内部信号ＣＡＤＤとなっ
ている。一方、外部入力端子に入力したチップセレクト
信号ＣＳＢを受ける入力回路２の出力は２つに分岐して
おり、分岐の一方には、５個のインバータＩＮＶ６〜Ｉ
ＮＶ１０が直列に接続しており、５段目のインバータＩ
ＮＶ１０の出力が内部信号ＣＣＳＢとして、コマンドデ
コーダ５に供給されている。入力回路２の分岐した出力
のうち他方はインバータＩＮＶ１１に入力し、このイン
バータＩＮＶ１１の出力は第１のＮＡＮＤゲートＮＤ１
の一方の入力端子に入力している。第１のＮＡＮＤゲー
トＮＤ１の出力は、第２のＮＡＮＤゲートＮＤ２の一方
の入力端子に入力するとともにインバータＩＮＶ１２に
入力している。第２のＮＡＮＤゲートＮＤ２の出力は、
第１のＮＡＮＤゲートＮＤ１の他方の入力端子に入力し
ている。さらに、インバータＩＮＶ８の出力を受けるイ
ンバータＩＮＶｌ３が設けられており、インバータＩＮ
Ｖ１３の出力が第２のＮＡＮＤゲートＮＤ２の他方の入
力端子に入力している。
【００２４】この構成から明らかなように、ＮＡＮＤゲ
ートＮＤ１,ＮＤ２はＲＳフリップフロップを構成して
おり、インバータＩＮＶ１１の出力がこのＲＳフリップ
フロップへのセット信号となり、インバータＩＮＶ１３
の出力がこのＲＳフリップフロップへのリセット信号と
なる。そして、このＲＳフリップフロップの出力をイン
バータＩＮＶ１２で反転した信号が内部信号ＣＣＳＡＤ
Ｂとなり、内部信号ＣＣＳＡＤＢは、アドレス信号側の
内部信号ＣＡＤＤとともに、ＮＯＲゲートＮＲ１に入力
している。ＮＯＲゲートＮＲ１の出力が内部信号ＥＡＤ
Ｄとしてアドレスラッチ回路４に入力している。
ートＮＤ１,ＮＤ２はＲＳフリップフロップを構成して
おり、インバータＩＮＶ１１の出力がこのＲＳフリップ
フロップへのセット信号となり、インバータＩＮＶ１３
の出力がこのＲＳフリップフロップへのリセット信号と
なる。そして、このＲＳフリップフロップの出力をイン
バータＩＮＶ１２で反転した信号が内部信号ＣＣＳＡＤ
Ｂとなり、内部信号ＣＣＳＡＤＢは、アドレス信号側の
内部信号ＣＡＤＤとともに、ＮＯＲゲートＮＲ１に入力
している。ＮＯＲゲートＮＲ１の出力が内部信号ＥＡＤ
Ｄとしてアドレスラッチ回路４に入力している。
【００２５】なお、アドレスラッチ回路４及びコマンド
デコーダ５には、内部クロックＩＣＬＫが供給されてお
り、この内部クロックＩＣＬＫは、システムクロックＣ
ＬＫとクロックイネーブル信号ＣＫＥとから内部クロッ
ク発生回路３において生成する。アドレスラッチ回路４
は、内部信号ＥＡＤＤを内部クロックＩＣＬＫに同期し
てラッチし、内部アドレス信号ＩＡＤＤとして出力す
る。
デコーダ５には、内部クロックＩＣＬＫが供給されてお
り、この内部クロックＩＣＬＫは、システムクロックＣ
ＬＫとクロックイネーブル信号ＣＫＥとから内部クロッ
ク発生回路３において生成する。アドレスラッチ回路４
は、内部信号ＥＡＤＤを内部クロックＩＣＬＫに同期し
てラッチし、内部アドレス信号ＩＡＤＤとして出力す
る。
【００２６】次に、本実施の形態の同期型半導体記憶装
置の動作について、図２を用いて説明する。本実施の形
態の同期型半導体記憶装置では、入力回路１と入力回路
２では信号遅延時間が実質的に同じであるとする。ま
た、各論理ゲート（インバータ、ＮＡＮＤゲート及びＮ
ＯＲゲート）ごとのゲート遅延時間もほぼ同じであっ
て、論理パスでの遅延時間をゲート段数で表わすことが
できるものとする。
置の動作について、図２を用いて説明する。本実施の形
態の同期型半導体記憶装置では、入力回路１と入力回路
２では信号遅延時間が実質的に同じであるとする。ま
た、各論理ゲート（インバータ、ＮＡＮＤゲート及びＮ
ＯＲゲート）ごとのゲート遅延時間もほぼ同じであっ
て、論理パスでの遅延時間をゲート段数で表わすことが
できるものとする。
【００２７】アドレス端子に入力するアドレス信号ＡＤ
Ｄとコマンド入力端子に入力するチップセレクト信号Ｃ
ＳＢがほぼ同時にローレベルになったとすると、インバ
ータＩＮＶ１１の出力がローレベルとなり、上述のＲＳ
フリップフロップがセットされ、インバータＩＮＶ１２
から出力される内部信号ＣＣＳＡＤＢがローレベルにな
る。入力回路１からインバータＩＮＶ５までのゲート段
数と、インバータＩＮＶ１１を介するパスでの入力回路
２からインバータＩＮＶ１２までのゲート段数の差によ
り、この時点では内部信号ＣＡＤＤはハイレベルのまま
であり、したがって、内部信号ＥＡＤＤもローレベルの
ままである。その後、内部信号ＣＡＤＤがローレベルに
遷移して、内部信号ＥＡＤＤがハイレベルに変化する。
なお、インバータＩＮＶ１１を介するパスでの入力回路
２からインバータＩＮＶ１２までのゲート段数と入力回
路２からインバータＩＮＶ１０までのゲート段数との差
により、内部信号ＣＣＳＢよりも内部信号ＣＣＳＡＤＢ
の方が早くローレベルに変化している。
Ｄとコマンド入力端子に入力するチップセレクト信号Ｃ
ＳＢがほぼ同時にローレベルになったとすると、インバ
ータＩＮＶ１１の出力がローレベルとなり、上述のＲＳ
フリップフロップがセットされ、インバータＩＮＶ１２
から出力される内部信号ＣＣＳＡＤＢがローレベルにな
る。入力回路１からインバータＩＮＶ５までのゲート段
数と、インバータＩＮＶ１１を介するパスでの入力回路
２からインバータＩＮＶ１２までのゲート段数の差によ
り、この時点では内部信号ＣＡＤＤはハイレベルのまま
であり、したがって、内部信号ＥＡＤＤもローレベルの
ままである。その後、内部信号ＣＡＤＤがローレベルに
遷移して、内部信号ＥＡＤＤがハイレベルに変化する。
なお、インバータＩＮＶ１１を介するパスでの入力回路
２からインバータＩＮＶ１２までのゲート段数と入力回
路２からインバータＩＮＶ１０までのゲート段数との差
により、内部信号ＣＣＳＢよりも内部信号ＣＣＳＡＤＢ
の方が早くローレベルに変化している。
【００２８】アドレス端子に入力するアドレス信号ＡＤ
Ｄとコマンド入力端子に入力するチップセレクト信号Ｃ
ＳＢがほぼ同時にハイレベルになったとすると、内部信
号ＣＡＤＤがハイレベルとなり、内部信号ＥＡＤＤがロ
ーレベルとなる。このとき、入力回路１からインバータ
ＩＮＶ５までのゲート段数と、インバータＩＮＶ１３を
介するパスでの入力回路２からインバータＩＮＶ１２ま
でのゲート段数の差により、インバータＩＮＶ１３の出
力はハイレベルのままである。その後、インバータＩＮ
Ｖ１３の出力がローレベルとなり、ＲＳフリップフロッ
プがセットされ、インバータＩＮＶ１２から出力される
内部信号ＣＣＳＡＤＢがハイレベルになるが、内部信号
ＥＡＤＤはローレベルのままである。なお、インバータ
ＩＮＶ１３を介するパスでの入力回路２からインバータ
ＩＮＶ１２までのゲート段数と入力回路２からインバー
タＩＮＶ１０までのゲート段数との差により、内部信号
ＣＣＳＡＤＢよりも内部信号ＣＣＳＢの方が早くハイレ
ベルに変化している。
Ｄとコマンド入力端子に入力するチップセレクト信号Ｃ
ＳＢがほぼ同時にハイレベルになったとすると、内部信
号ＣＡＤＤがハイレベルとなり、内部信号ＥＡＤＤがロ
ーレベルとなる。このとき、入力回路１からインバータ
ＩＮＶ５までのゲート段数と、インバータＩＮＶ１３を
介するパスでの入力回路２からインバータＩＮＶ１２ま
でのゲート段数の差により、インバータＩＮＶ１３の出
力はハイレベルのままである。その後、インバータＩＮ
Ｖ１３の出力がローレベルとなり、ＲＳフリップフロッ
プがセットされ、インバータＩＮＶ１２から出力される
内部信号ＣＣＳＡＤＢがハイレベルになるが、内部信号
ＥＡＤＤはローレベルのままである。なお、インバータ
ＩＮＶ１３を介するパスでの入力回路２からインバータ
ＩＮＶ１２までのゲート段数と入力回路２からインバー
タＩＮＶ１０までのゲート段数との差により、内部信号
ＣＣＳＡＤＢよりも内部信号ＣＣＳＢの方が早くハイレ
ベルに変化している。
【００２９】すなわち本実施の形態では、アドレス信号
ＡＤＤから生成される内部信号ＣＡＤＤがイネーブルと
なるより早く内部信号ＣＣＳＡＤＢがローレベルとな
り、内部信号ＣＡＤＤがディセーブルとなってから内部
信号ＣＣＳＡＤＢがハイレベルとなるので、アドレスの
セットアップタイム（ｔＡＳ）やホールドタイム（ｔＡ
Ｈ）がチップセレクト信号ＣＳＢによって制限されるこ
とがない。
ＡＤＤから生成される内部信号ＣＡＤＤがイネーブルと
なるより早く内部信号ＣＣＳＡＤＢがローレベルとな
り、内部信号ＣＡＤＤがディセーブルとなってから内部
信号ＣＣＳＡＤＢがハイレベルとなるので、アドレスの
セットアップタイム（ｔＡＳ）やホールドタイム（ｔＡ
Ｈ）がチップセレクト信号ＣＳＢによって制限されるこ
とがない。
【００３０】次に、本発明の別の実施の形態の同期型半
導体記憶装置について、図３を用いて説明する。図３
は、この同期型半導体記憶装置における内部アドレス信
号ＩＡＤＤを生成する部分の構成を示す回路図である。
導体記憶装置について、図３を用いて説明する。図３
は、この同期型半導体記憶装置における内部アドレス信
号ＩＡＤＤを生成する部分の構成を示す回路図である。
【００３１】この同期型半導体記憶装置は、図１に示す
同期型半導体記憶装置において、インバータＩＮＶ１１
〜ＩＮＶ１３及びＮＡＮＤゲートＮＤ１,ＮＤ２の代り
に、インバータＩＮＶ１４,１５、遅延素子ＤＬ１及び
ＮＯＲゲートＮＲ２を設けた構成となっている。すなわ
ち、入力回路２の出力は、インバータＩＮＶ６の他に、
インバータＩＮＶ１４と遅延素子ＤＬ１に入力し、イン
バータＩＮＶ１４の出力はインバータＩＮＶ１５に入力
し、インバータＩＮＶ１５の出力と遅延素子ＤＬ１の出
力とがＮＯＲゲートＮＲ２に入力し、ＮＯＲゲートＮＲ
２の出力が信号ＣＣＳＡＤＢとしてＮＯＲゲートＮＲ１
に入力している。遅延素子ＤＬ１による遅延時間は、例
えば、ゲート段数に換算して５段分に相当する値とす
る。
同期型半導体記憶装置において、インバータＩＮＶ１１
〜ＩＮＶ１３及びＮＡＮＤゲートＮＤ１,ＮＤ２の代り
に、インバータＩＮＶ１４,１５、遅延素子ＤＬ１及び
ＮＯＲゲートＮＲ２を設けた構成となっている。すなわ
ち、入力回路２の出力は、インバータＩＮＶ６の他に、
インバータＩＮＶ１４と遅延素子ＤＬ１に入力し、イン
バータＩＮＶ１４の出力はインバータＩＮＶ１５に入力
し、インバータＩＮＶ１５の出力と遅延素子ＤＬ１の出
力とがＮＯＲゲートＮＲ２に入力し、ＮＯＲゲートＮＲ
２の出力が信号ＣＣＳＡＤＢとしてＮＯＲゲートＮＲ１
に入力している。遅延素子ＤＬ１による遅延時間は、例
えば、ゲート段数に換算して５段分に相当する値とす
る。
【００３２】次に、この同期型半導体記憶装置の動作を
説明する。
説明する。
【００３３】アドレス端子に入力するアドレス信号ＡＤ
Ｄとコマンド入力端子に入力するチップセレクト信号Ｃ
ＳＢがほぼ同時にローレベルになったとすると、インバ
ータＩＮＶ１５の出力がハイレベルとなり、ＮＯＲゲー
トＮＲ２から出力される内部信号ＣＣＳＡＤＢがローレ
ベルになる。入力回路１からインバータＩＮＶ５までの
ゲート段数と、インバータＩＮＶ１４を介するパスでの
入力回路２からＮＯＲゲートＮＲ２までのゲート段数の
差により、この時点では内部信号ＣＡＤＤはハイレベル
のままであり、したがって、内部信号ＥＡＤＤもローレ
ベルのままである。その後、内部信号ＣＡＤＤがローレ
ベルに遷移して、内部信号ＥＡＤＤがハイレベルに変化
する。なお、ゲート段数の差により、内部信号ＣＣＳＢ
よりも内部信号ＣＣＳＡＤＢの方が早くローレベルに変
化している。
Ｄとコマンド入力端子に入力するチップセレクト信号Ｃ
ＳＢがほぼ同時にローレベルになったとすると、インバ
ータＩＮＶ１５の出力がハイレベルとなり、ＮＯＲゲー
トＮＲ２から出力される内部信号ＣＣＳＡＤＢがローレ
ベルになる。入力回路１からインバータＩＮＶ５までの
ゲート段数と、インバータＩＮＶ１４を介するパスでの
入力回路２からＮＯＲゲートＮＲ２までのゲート段数の
差により、この時点では内部信号ＣＡＤＤはハイレベル
のままであり、したがって、内部信号ＥＡＤＤもローレ
ベルのままである。その後、内部信号ＣＡＤＤがローレ
ベルに遷移して、内部信号ＥＡＤＤがハイレベルに変化
する。なお、ゲート段数の差により、内部信号ＣＣＳＢ
よりも内部信号ＣＣＳＡＤＢの方が早くローレベルに変
化している。
【００３４】アドレス端子に入力するアドレス信号ＡＤ
Ｄとコマンド入力端子に入力するチップセレクト信号Ｃ
ＳＢがほぼ同時にハイレベルになったとすると、内部信
号ＣＡＤＤがハイレベルとなり、内部信号ＥＡＤＤがロ
ーレベルとなる。このとき、遅延素子ＤＬ１の出力はハ
イレベルのままであってＮＯＲゲートＮＲ２の出力され
る内部信号ＣＣＳＡＤＢはローレベルのままである。そ
の後、インバータＩＮＶ１４の出力と遅延素子ＤＬ１の
出力がともにローレベルとなってＮＯＲゲートＮＲ２か
らの内部信号ＣＣＳＡＤＢがハイレベルになるが、内部
信号ＥＡＤＤはローレベルのままである。なお、遅延時
間の差により、内部信号ＣＣＳＡＤＢよりも内部信号Ｃ
ＣＳＢの方が早くハイレベルに変化している。
Ｄとコマンド入力端子に入力するチップセレクト信号Ｃ
ＳＢがほぼ同時にハイレベルになったとすると、内部信
号ＣＡＤＤがハイレベルとなり、内部信号ＥＡＤＤがロ
ーレベルとなる。このとき、遅延素子ＤＬ１の出力はハ
イレベルのままであってＮＯＲゲートＮＲ２の出力され
る内部信号ＣＣＳＡＤＢはローレベルのままである。そ
の後、インバータＩＮＶ１４の出力と遅延素子ＤＬ１の
出力がともにローレベルとなってＮＯＲゲートＮＲ２か
らの内部信号ＣＣＳＡＤＢがハイレベルになるが、内部
信号ＥＡＤＤはローレベルのままである。なお、遅延時
間の差により、内部信号ＣＣＳＡＤＢよりも内部信号Ｃ
ＣＳＢの方が早くハイレベルに変化している。
【００３５】すなわち図３に示す同期型半導体記憶装置
においても、本実施の形態では、アドレス信号ＡＤＤか
ら生成される内部信号ＣＡＤＤがイネーブルとなるより
早く内部信号ＣＣＳＡＤＢがローレベルとなり、内部信
号ＣＡＤＤがディセーブルとなってから内部信号ＣＣＳ
ＡＤＢがハイレベルとなるので、アドレスのセットアッ
プタイム（ｔＡＳ）やホールドタイム（ｔＡＨ）がチッ
プセレクト信号ＣＳＢが制限されることがない。
においても、本実施の形態では、アドレス信号ＡＤＤか
ら生成される内部信号ＣＡＤＤがイネーブルとなるより
早く内部信号ＣＣＳＡＤＢがローレベルとなり、内部信
号ＣＡＤＤがディセーブルとなってから内部信号ＣＣＳ
ＡＤＢがハイレベルとなるので、アドレスのセットアッ
プタイム（ｔＡＳ）やホールドタイム（ｔＡＨ）がチッ
プセレクト信号ＣＳＢが制限されることがない。
【００３６】
【発明の効果】以上説明したように本発明は、チップセ
レクト信号に基づく内部信号がアドレス信号に基づく内
部信号に先行してイネーブルとなり、またこのチップセ
レクト信号に基づく内部信号がアドレス信号に基づく内
部信号に遅れてディセーブルとなるように構成すること
により、アドレスのセットアップタイム（ｔＡＳ）とホ
ールドタイム（ｔＡＨ）がいずれもチップセレクト信号
によっては制限されないようになるという効果を有す
る。
レクト信号に基づく内部信号がアドレス信号に基づく内
部信号に先行してイネーブルとなり、またこのチップセ
レクト信号に基づく内部信号がアドレス信号に基づく内
部信号に遅れてディセーブルとなるように構成すること
により、アドレスのセットアップタイム（ｔＡＳ）とホ
ールドタイム（ｔＡＨ）がいずれもチップセレクト信号
によっては制限されないようになるという効果を有す
る。
【図１】本発明の実施の一形態の同期型半導体記憶装置
の主要部の構成を示す回路図である。
の主要部の構成を示す回路図である。
【図２】図１に示す同期型半導体記憶装置の動作を説明
する動作波形図である。
する動作波形図である。
【図３】本発明の別の実施の形態の同期型半導体記憶装
置の主要部の構成を示す回路図である。
置の主要部の構成を示す回路図である。
【図４】同期型半導体記憶装置の構成を示すブロック図
である。
である。
【図５】セットアップタイムｔＳ及びホールドタイムｔ
Ｈを説明する波形図である。
Ｈを説明する波形図である。
【図６】従来の同期型半導体記憶装置の主要部の構成を
示す回路図である。
示す回路図である。
【図７】図６に示す従来の同期型半導体記憶装置での動
作の一例を説明する波形図である。
作の一例を説明する波形図である。
【図８】図６に示す従来の同期型半導体記憶装置での動
作の別の例を説明する波形図である。
作の別の例を説明する波形図である。
【図９】図６に示す従来の同期型半導体記憶装置での動
作のさらに別の例を説明する波形図である。
作のさらに別の例を説明する波形図である。
１,２,６〜１０ 入力回路 ３ 内部クロック発生回路 ４ アドレスラッチ回路 ５ コマンドデコーダ ＩＮＶｌ〜ＩＮＶ１５ インバータ ＮＲｌ〜ＮＲ２ ＮＯＲゲート ＮＤｌ〜ＮＤ２ ＮＡＮＤゲート ＤＬｌ 遅延素子
Claims (4)
- 【請求項１】 アドレス信号とチップセレクト信号とが
入力し、前記チップセレクト信号に基づく第２の内部信
号がディセーブルとなることによって前記アドレス信号
に基づく第１の内部信号がマスクされる回路を有する同
期型半導体記憶装置において、 前記第２の内部信号が前記第１の内部信号に先行してイ
ネーブルとなり、前記第２の内部信号が前記第１の内部
信号に遅れてディセーブルとなることを特徴とする同期
型半導体記憶装置。 - 【請求項２】 アドレス信号とチップセレクト信号とが
入力し、前記アドレス信号に基づいて第１の内部信号が
生成し、前記チップセレクト信号に基づいて第２の内部
信号が生成し、前記第２の内部信号の値によって前記第
１の内部信号をマスクするためのゲート回路を有し、前
記ゲート回路の出力に応じて内部アドレス信号が生成さ
れる同期型半導体記憶装置において、 前記アドレス信号の入力端から前記ゲート回路の入力端
までの信号遅延時間を第１の遅延時間とし、前記チップ
セレクト信号の入力端から前記ゲート回路の入力端まで
の信号遅延時間を第２の遅延時間として、前記第１の内
部信号をマスクからアンマスクとするときには前記第２
の遅延時間が前記第１の遅延時間より短く、前記第１の
内部信号をアンマスクからマスクとするときには前記第
２の遅延時間が前記第１の遅延時間より長いことを特徴
とする同期型半導体記憶装置。 - 【請求項３】 アドレス信号が入力する第１の入力回路
と、チップセレクト信号が入力する第２の入力回路と、
前記第１の入力回路の出力を所定の時間遅延させて第１
の内部信号とする第１の内部信号生成回路と、前記第２
の入力回路の出力に基づいて第２の内部信号を生成する
第２の内部信号生成回路と、前記第２の内部信号の値に
よって前記第１の内部信号をマスクするためのゲート回
路とを有し、 前記第１の内部信号生成回路での信号遅延時間を第１の
遅延時間とし、前記第２の内部信号生成回路での信号遅
延時間を第２の遅延時間として、前記第１の内部信号を
マスクからアンマスクとするときには前記第２の遅延時
間が前記第１の遅延時間より短く、前記第１の内部信号
をアンマスクからマスクとするときには前記第２の遅延
時間が前記第１の遅延時間より長い同期型半導体記憶装
置。 - 【請求項４】 入力するシステムクロックに基づいて内
部クロックを発生する内部クロック発生回路と、前記内
部クロックに同期して前記ゲート回路の出力をラッチし
て内部アドレス信号とするアドレスラッチ回路と、前記
第２の入力回路の出力を所定の時間遅延させて内部チッ
プセレクト信号とする内部チップセレクト信号生成回路
と、前記内部チップセレクト信号と前記内部クロックと
が入力するコマンドデコーダとをさらに有する請求項３
に記載の同期型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08213778A JP3125685B2 (ja) | 1996-08-13 | 1996-08-13 | 同期型半導体記憶装置 |
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