JPH11185471A - 内部クロック信号生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 用途の異なる複数の入力バッファを備えつ
つ、レイアウト面積が削減された内部クロック信号生成
回路を提供する。 【解決手段】 外部クロック信号Ｅｘｔ．ＣＬＫをバッ
ファリングする入力バッファ５０，５１と、遅延回路４
５０と、入力バッファ５０，５１のいずれか一方と遅延
回路４５０とを接続する切換回路５２と、遅延回路４５
０に接続された論理ゲート４６４，４６５と、入力バッ
ファ５０に接続されたインバータ４５１および論理ゲー
ト４６４，４６５に接続されたＮＡＮＤ回路４５９〜４
６２と、遅延回路４５０に接続されたインバータ４５２
および入力バッファ５１に接続されたインバータ４４９
に接続されたＮＡＮＤ回路４６３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、供給された外部ク
ロック信号をバッファリングして内部クロック信号を生
成する内部クロック信号生成回路に関し、さらに詳しく
は、同期型半導体記憶装置（Synchronous DRAM）に備え
られる内部クロック信号生成回路を一例とするものであ
る。

【０００２】

【従来の技術】図９は、同期型半導体記憶装置の全体構
成を示すブロック図である。図９に示されるように、こ
の同期型半導体記憶装置は、列アドレスバッファ１と、
アドレスカウンタ３と、列デコーダ５，２１と、センス
アンプ−Ｉ／Ｏバス７，２３と、行デコーダ９，２５
と、メモリアレイ（第１バンクおよび第２バンク）１
１，２７と、メインアンプ１３，２９と、ラッチ／レジ
スタ回路１５と、出力バッファ１７と、行アドレスバッ
ファ１９と、入力バッファ３１と、ライトバッファ３
３，３５と、ＣＡＳレイテンシやバースト長などを設定
する初期設定回路３７と、動作モードを解読するコマン
ドデコーダ３９と、制御タイミング回路４１と、外部制
御信号Ｅｘｔ．／ＣＳ，Ｅｘｔ．／ＷＥ，Ｅｘｔ．／Ｒ
ＡＳ，Ｅｘｔ．／ＣＡＳ，Ｅｘｔ．ＣＫＥをバッファリ
ングして対応する内部制御信号を生成し、コマンドデコ
ーダ３９に供給する入力バッファ４３と、外部クロック
（マスタクロック）信号Ｅｘｔ．ＣＬＫをバッファリン
グして内部クロック信号Ｉｎｔ．ＣＬＫを生成し、初期
設定回路３７とコマンドデコーダ３９および入力バッフ
ァ４３に供給する入力バッファ４５とを１チップ上に備
える。このような構成を有する同期型半導体記憶装置
は、外部クロック信号Ｅｘｔ．ＣＬＫと同期させてすべ
てのデータを入出力し、内部タイミングの制御を外部ク
ロック信号に同期して行なうものであるため、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）の性能を十分
に引出した高速設計が可能である。

【０００３】図１０は、図９に示される入力バッファ４
５の構成を示す図である。図１０に示されるように、入
力バッファ４５はＰチャネルＭＯＳトランジスタＰＴ５
０〜ＰＴ５２と、ＮチャネルＭＯＳトランジスタＮＴ５
１，ＮＴ５２と、遅延回路４５０と、インバータ４５１
〜４５７と、ＮＡＮＤ回路４５８〜４６３と、論理ゲー
ト４６４，４６５とを備える。

【０００４】ここで、入力バッファ４５へは外部クロッ
ク信号Ｅｘｔ．ＣＬＫが入力され、内部クロック信号Ｉ
ｎｔ．ＣＬＫとして、制御信号やアドレスデータの入力
トリガ用の内部クロック信号ＣＬＫ、出力タイミングシ
フタ用の内部クロック信号ＣＬＫＣ、データ入力トリガ
用の内部クロック信号ＣＬＫＤ、データ出力トリガ用の
内部クロック信号ＣＬＫＱ、信号ＣＫＥ発生用の内部ク
ロック信号ＣＬＫＥの他、コラムのバーストアドレスカ
ウントアップ用の内部クロック信号、昇圧電圧（ＶＰ
Ｐ）生成時のポンプアップ用の内部クロック信号などが
生成される。このうち、信号ＣＫＥ発生用の内部クロッ
ク信号ＣＬＫＥは同期型半導体記憶装置が有するセルフ
リフレッシュモードのとき以外において常に生成される
ものであり、他の内部クロック信号ＣＬＫＣ，ＣＬＫ
Ｄ，ＣＬＫＱなどは同期型半導体記憶装置がロウアクテ
ィブ状態（信号ＡＣＴ＝Ｈ）のときのみ生成されるもの
である。

【０００５】ここで、入力バッファ４５は、外部クロッ
ク信号Ｅｘｔ．ＣＬＫの立上がりエッジにより内部クロ
ック信号ＣＬＫ，ＣＬＫＣ，ＣＬＫＤ，ＣＬＫＱ，ＣＬ
ＫＥを発生する。そして、この内部クロック信号ＣＬＫ
などのパルス幅は遅延回路４５０により決定される。

【０００６】

【発明が解決しようとする課題】しかしながら、近年、
この外部クロック信号Ｅｘｔ．ＣＬＫをバッファリング
する入力バッファ４５では、同期型半導体記憶装置のス
タンバイ状態のときに生ずる貫通電流が問題となってい
る。

【０００７】すなわち、図１０に示されるように、入力
バッファ４５にカレントミラー型を用いた場合は、参照
電圧Ｖｒｅｆがゲートに入力されるＮチャネルＭＯＳト
ランジスタＮＴ５１は常に一定の貫通電流が流れる。し
たがって、スタンバイ状態のときに生ずる貫通電流を小
さくするためにはカレントミラーを構成するＮチャネル
ＭＯＳトランジスタＮＴ５１，ＮＴ５２のサイズを小さ
くすることが必要である。

【０００８】一方、制御信号の入力トリガ用の内部クロ
ック信号ＣＬＫ、データ出力トリガ用の内部クロック信
号ＣＬＫＱはその遅延時間が直接アクセススピードにか
かわってくるため、なるべく速く発生させる必要があ
り、そのためにはできるだけサイズの大きなＮチャネル
ＭＯＳトランジスタでカレントミラーの出力信号を接地
レベルまで引下げる必要がある。

【０００９】そこで、最近では、たとえば特開平８−１
０２１８９号公報に開示されるように、入力バッファ４
５を図１１に示される入力バッファ４６と図１２に示さ
れる入力バッファ４７の２つに分割し、スタンバイ状態
時に常に動作する入力バッファ４７にはサイズの小さな
トランジスタを使用して貫通電流を抑え、制御信号の入
力トリガ用の内部クロック信号ＣＬＫやデータ出力トリ
ガ用の内部クロック信号ＣＬＫＱを生成する入力バッフ
ァ４６にはサイズの大きなトランジスタを使用してアク
セススピードを速くするという方法が提案されている。

【００１０】しかしながら、内部クロック信号のパルス
幅は遅延回路４５０によって定められるものであるた
め、外部クロック信号Ｅｘｔ．ＣＬＫの入力バッファと
して複数の入力バッファ４６，４７を用いるとレイアウ
ト面積の大きい遅延回路４５０も入力バッファ４６，４
７の数だけ必要となり、内部クロック信号発生のために
大きなレイアウト面積が必要になるという問題がある。

【００１１】そこで、本発明は、貫通電流を減らすため
用途の異なる複数の入力バッファを備え、かつ、レイア
ウト面積が削減された内部クロック信号生成回路を提供
することを目的とする。

【００１２】

【課題を解決するための手段】請求項１に係る内部クロ
ック信号生成回路は、外部クロック信号をバッファリン
グする第１のバッファと、上記外部クロック信号をバッ
ファリングする第２のバッファと、第１のバッファまた
は第２のバッファのいずれか一方に接続された遅延手段
と、第１のバッファおよび遅延手段に接続され、外部ク
ロック信号に応じた第１の内部クロック信号を生成する
第１の出力手段と、第２のバッファおよび遅延手段に接
続され、外部クロック信号に応じた第２の内部クロック
信号を生成する第２の出力手段とを備えるものである。

【００１３】請求項２に係る内部クロック信号生成回路
は、請求項１に記載の内部クロック信号生成回路であっ
て、遅延手段を、供給される切換信号に応じて、第１の
バッファまたは第２のバッファのいずれか一方に接続す
る切換手段をさらに備えるものである。

【００１４】請求項３に係る内部クロック信号生成回路
は、請求項２に記載の内部クロック信号生成回路であっ
て、スタンバイ状態と活性状態とを有する同期型半導体
記憶装置に備えられ、第１の出力手段は活性状態におい
て活性化され、切換手段は活性状態で遅延手段を第１の
バッファに接続するとともに、スタンバイ状態で遅延手
段を第２のバッファに接続するものである。

【００１５】請求項４に係る内部クロック信号生成回路
は、請求項３に記載の内部クロック信号生成回路であっ
て、第１のバッファは切換手段が遅延手段を第２のバッ
ファに接続するとき切換信号に応じて不活性化されるも
のである。

【００１６】請求項５に係る内部クロック信号生成回路
は、請求項１に記載の内部クロック信号生成回路であっ
て、遅延手段は、第２のバッファに接続されるものであ
る。

【００１７】請求項６に係る内部クロック信号生成回路
は、請求項５に記載の内部クロック信号生成回路であっ
て、スタンバイ状態と活性状態とを有する同期型半導体
記憶装置に備えられ、第１の出力手段は活性状態におい
て活性化されるものである。

【００１８】請求項７に係る内部クロック信号生成回路
は、請求項６に記載の内部クロック信号生成回路であっ
て、第１のバッファは第１の出力手段が不活性化された
ときに不活性化されるものである。

【００１９】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。

【００２０】［実施の形態１］図１は、本発明の実施の
形態１に係る内部クロック信号生成回路の構成を示す回
路図である。

【００２１】図１に示される内部クロック信号生成回路
は、同期型半導体記憶装置に備えられ、外部クロック信
号Ｅｘｔ．ＣＬＫをバッファリングする入力バッファ５
０と、セルフリフレッシュモード時以外常に活性化さ
れ、外部クロック信号Ｅｘｔ．ＣＬＫをバッファリング
する入力バッファ５１と、入力バッファ５０に接続され
たインバータ４５１と、入力バッファ５１に接続された
インバータ４４９と、インバータ４４９，４５１の出力
を選択的に出力する切換回路５２と、切換回路５２に接
続された遅延回路４５０と、インバータ４５２〜４５７
と、ＮＡＮＤ回路４５８〜４６３と、論理ゲート４６
４，４６５とを備える。

【００２２】ここで、入力バッファ５０は、Ｐチャネル
ＭＯＳトランジスタＰＴ５０〜ＰＴ５２と、Ｎチャネル
ＭＯＳトランジスタＮＴ５１，ＮＴ５２とを含むカレン
トミラー回路からなり、入力バッファ５１は、各々が入
力バッファ５０を構成するトランジスタよりサイズ（チ
ャネル幅）の小さいＰチャネルＭＯＳトランジスタＰＴ
５〜ＴＰ７と、ＮチャネルＭＯＳトランジスタＮＴ５，
ＮＴ６とを含むカレントミラー回路からなる。そして、
ＮチャネルＭＯＳトランジスタＮＴ５，ＮＴ５１のゲー
トには参照電圧Ｖｒｅｆが供給され、ＮチャネルＭＯＳ
トランジスタＮＴ６，ＮＴ５２のゲートに外部クロック
信号Ｅｘｔ．ＣＬＫが供給される。また、ＰチャネルＭ
ＯＳトランジスタＰＴ７，ＰＴ５０は、それぞれ入力バ
ッファ５０，５１の活性または不活性を切換えるスイッ
チの役割を果たすものであり、ＰチャネルＭＯＳトラン
ジスタＰＴ７，ＰＴ５０のゲートには信号ＰＤＥ，／Ｃ
ＫＥＰＣがそれぞれ供給される。なお、信号ＰＤＥ，／
ＣＫＥＰＣがどのように生成されるかについては後に説
明する。

【００２３】一方、切換回路５２は、ＮチャネルＭＯＳ
トランジスタＮＴ１，ＮＴ２とＰチャネルＭＯＳトラン
ジスタＰＴ１，ＰＴ２とを含み、ＮチャネルＭＯＳトラ
ンジスタＮＴ１とＰチャネルＭＯＳトランジスタＰＴ２
のゲートには信号ＣＫＥが供給され、ＮチャネルＭＯＳ
トランジスタＮＴ２とＰチャネルＭＯＳトランジスタＰ
Ｔ１のゲートには信号／ＣＫＥが供給される。なお、信
号ＣＫＥがどのように生成されるかについては後に説明
する。

【００２４】一方、遅延回路４５０は、たとえば偶数段
のインバータなどから構成されるものである。

【００２５】また、ＮＡＮＤ回路４５８へは信号ＣＫＥ
と信号ＡＣＴが供給され、論理ゲート４６４へは信号／
ＣＫＥが供給される。なお、信号ＡＣＴがどのように生
成されるかについても後に説明する。

【００２６】図７は、上記内部クロック信号生成回路を
含む同期型半導体記憶装置の各動作モードおよびその関
連を示す図である。なお、この同期型半導体記憶装置の
全体構成は、図９に示される同期型半導体記憶装置と同
様なものであって、外部制御信号Ｅｘｔ．／ＲＡＳ，Ｅ
ｘｔ．／ＣＡＳ，Ｅｘｔ．／ＣＳなどが制御信号用の入
力バッファ４３に供給され、内部クロック信号ＣＬＫで
同期をとった後にコマンドデコーダ３９で読出信号、書
込信号、信号ＡＣＴなどの各動作モード信号が生成され
る。

【００２７】図７に示されるように、この同期型半導体
記憶装置は、信号ＡＣＴがＨレベルとなることによりノ
ーマルモード（スタンバイ状態）からロウアクティブ状
態となり、ワード線が活性化されてデータの書込／読出
が可能な状態となる。また、ロウアクティブ状態で信号
ＣＫＥがＬレベルとなると、内部クロック信号の生成を
止めるクロックサスペンド状態となる。また、ノーマル
モードにおいて信号ＲＦＳがＨレベルとなるとセルフリ
フレッシュモードとなり、信号ＣＫＥがＬレベルとなる
ことによって、パワーダウンモード（スタンバイ状態）
となる。

【００２８】次に、図１に示された内部クロック信号生
成回路の動作を説明する。信号ＣＫＥがＨレベルのと
き、信号／ＣＫＥＰＣがロー（Ｌ）レベルとなり、Ｐチ
ャネルＭＯＳトランジスタＰＴ５０がオンして入力バッ
ファ５０が活性化される。またこのとき、ＮチャネルＭ
ＯＳトランジスタＮＴ１およびＰチャネルＭＯＳトラン
ジスタＰＴ１がオンして、入力バッファ５０がインバー
タ４５１を介して遅延回路４５０と接続される。また、
信号ＣＫＥがＨレベルのときＮＡＮＤ回路４５９が活性
化され、さらに信号ＡＣＴがＨレベルとなるロウアクテ
ィブ状態においてＮＡＮＤ回路４６０〜４６２が活性化
される。これより、入力バッファ５０がインバータ４５
１を介してＮＡＮＤ回路４５９〜４６２に接続されるた
め、入力バッファ５０の出力信号の立上がりエッジに応
じて内部クロック信号ＣＬＫがＨレベルとなるととも
に、ロウアクティブ状態のときのみ内部クロック信号Ｃ
ＬＫＣ，ＣＬＫＤ，ＣＬＫＱがＨレベルとされる。そし
て、これらの内部クロック信号ＣＬＫ，ＣＬＫＣ，ＣＬ
ＫＤ，ＣＬＫＱのパルス幅は遅延回路４５０における信
号の遅延時間によって決定される。

【００２９】一方、信号ＣＫＥがＬレベルのときは、信
号／ＣＫＥＰＣがＨレベルとなり、ＰチャネルＭＯＳト
ランジスタＰＴ５０がオフして入力バッファ５０が不活
性化され、ＰチャネルＭＯＳトランジスタＰＴ２とＮチ
ャネルＭＯＳトランジスタＮＴ２がオンして入力バッフ
ァ５１がインバータ４４９を介して遅延回路４５０と接
続される。なおこのとき、信号ＰＤＥは、後に説明する
ように信号ＲＦＳがＨレベルとなるセルフリフレッシュ
モードのときだけＨレベルとなり、ＰチャネルＭＯＳト
ランジスタＰＴ７をオフして入力バッファ５１を不活性
化させるが、それ以外のときは入力バッファ５１を常に
活性化する。

【００３０】これより、入力バッファ５１はインバータ
４４９を介してＮＡＮＤ回路４６３に接続されるため、
入力バッファ５１の出力信号の立上がりエッジに応じて
内部クロック信号ＣＬＫＥがＨレベルとなるとともに、
パルス幅が遅延回路４５０における信号の遅延時間によ
って決定される。

【００３１】以上より、ロウアクティブ状態のときだけ
生成される内部クロック信号ＣＬＫＣ，ＣＬＫＤ，ＣＬ
ＫＱのパルス幅と、信号ＣＫＥがＬレベルであってセル
フリフレッシュモード以外のとき常に生成される内部ク
ロック信号ＣＬＫＥのパルス幅とは、ともに遅延回路４
５０の遅延時間によって決定される。このことは、回路
構成上において２つの入力バッファ５０，５１で遅延回
路４５０を共有することを意味し、このことにより内部
クロック信号生成回路のレイアウト面積が従来より削減
される。

【００３２】図２は、信号ＣＫＥ，／ＣＫＥの他、信号
／ＢＵＦＣＫＥ，／ＣＫＥＰＣ，／ＣＫＥ０を生成する
回路の構成を示す回路図である。

【００３３】図２に示されるように、この回路はＮチャ
ネルＭＯＳトランジスタＮＴ５３〜ＮＴ５５と、Ｐチャ
ネルＭＯＳトランジスタＰＴ５３〜ＰＴ５５と、インバ
ータ５３〜６２と、ＮＡＮＤ回路６３〜７０とを備え
る。ここで、ＮチャネルＭＯＳトランジスタＮＴ５３の
ゲートには参照電圧Ｖｒｅｆが供給され、ＮチャネルＭ
ＯＳトランジスタＮＴ５４のゲートには信号Ｅｘｔ．Ｃ
ＫＥが供給される。

【００３４】また、ＰチャネルＭＯＳトランジスタＰＴ
５５のゲートおよび論理ゲート６３，６４，６７，６８
には図１で示された回路で生成される内部クロック信号
ＣＬＫＥが供給され、ＮチャネルＭＯＳトランジスタＮ
Ｔ５５のゲートには信号／ＣＬＫＥが供給される。

【００３５】これにより、入力される信号Ｅｘｔ．ＣＫ
Ｅに応じ、インバータ５４の出力として信号／ＢＵＦＣ
ＫＥが得られ、インバータ５９の出力として信号／ＣＫ
Ｅ０が、インバータ６０の出力として信号／ＣＫＥＰＣ
が、インバータ６１の出力として信号ＣＫＥが、インバ
ータ６２の出力として信号／ＣＫＥがそれぞれ内部クロ
ック信号ＣＬＫＥに同期して得られる。ここで、信号／
ＣＫＥＰＣは、外部制御信号Ｅｘｔ．ＣＫＥがＬレベル
のときＨレベルとなり、図１に示されたＰチャネルＭＯ
ＳトランジスタＰＴ５０がオフされる。

【００３６】図３は、図１に示されたＰチャネルＭＯＳ
トランジスタＰＴ７のゲートに供給される信号ＰＤＥを
生成する回路の構成を示す回路図である。図３に示され
るように、この回路は信号／ＢＵＦＣＫＥが供給される
インバータ７１と、インバータ７２〜７４と、信号ＢＵ
ＦＣＫＥ，ＲＦＳが供給されるＮＡＮＤ回路７５と、信
号ＲＦＳ，／ＣＫＥが供給されるＮＡＮＤ回路７６と、
論理ゲート７７とを備える。

【００３７】ここで、信号ＰＤＥは、インバータ７４か
ら出力されるが、信号ＣＫＥがＬレベルで、かつ、信号
ＲＦＳがＨレベルとなるリフレッシュモード時だけＨレ
ベルに活性化される。

【００３８】図４は、信号ＲＦＳを生成する回路の構成
を示す回路図である。図４に示される回路は、信号ＲＡ
Ｓ０，ＣＡＳ０，／ＷＥ０が供給されるＮＡＮＤ回路７
８と、信号ＣＳ０，／ＣＫＥ０が供給されるＮＡＮＤ回
路７９と、ＮＡＮＤ回路７８，７９に接続され信号ＲＦ
Ｓを出力するＮＡＮＤ回路８０とを備える。

【００３９】図５は、外部制御信号Ｅｘｔ．／ＷＥに応
じて内部制御信号ＷＥ０，／ＷＥ０を生成する回路の構
成を示す図である。図５に示されるように、この回路
は、バッファ８１と、インバータ８２〜８７と、トラン
スファゲート８８と、ＮＡＮＤ回路８９，９０とを備
え、トランスファゲート８８とＮＡＮＤ回路８９，９０
へは内部クロック信号ＣＬＫが供給される。

【００４０】なお、この回路は内部クロック信号ＣＬＫ
に同期させて外部制御信号Ｅｘｔ．／ＷＥに応じた内部
制御信号ＷＥ０，／ＷＥ０を生成するものであるが、外
部制御信号Ｅｘｔ．／ＲＡＳ，Ｅｘｔ．／ＣＡＳ，Ｅｘ
ｔ．／ＣＳに応じた内部制御信号ＲＡＳ０，／ＲＡＳ
０，ＣＡＳ０，／ＣＡＳ０，ＣＳ０，／ＣＳ０も同様な
回路により生成される。

【００４１】図６は、図１に示された信号ＡＣＴを生成
する回路の構成を示す回路図である。図６に示されるよ
うに、この回路は、内部制御信号ＣＳ０，ＲＡＳ０が供
給されるＮＡＮＤ回路９１と、内部制御信号／ＣＡＳ
０，／ＷＥ０が供給されるＮＡＮＤ回路９２と、ＮＡＮ
Ｄ回路９１，９２に接続され信号ＡＣＴを出力する論理
ゲート９３とを備える。

【００４２】［実施の形態２］図８は、本発明の実施の
形態２に係る内部クロック信号生成回路の構成を示す図
である。図８に示されるように、この内部クロック信号
生成回路は、図１に示された上記実施の形態１に係る内
部クロック信号生成回路と同様な構成を有するが、遅延
回路４５０はインバータ４４９を介して入力バッファ５
１にのみ接続される点で相違する。

【００４３】このような構成をとることにより、内部ク
ロック信号ＣＬＫ，ＣＬＫＣ，ＣＬＫＤ，ＣＬＫＱの立
上がりエッジは入力バッファ５０の出力信号の立上がり
エッジに応じて発生され、内部クロック信号ＣＬＫＥの
立上がりエッジは入力バッファ５１の出力信号の立上が
りエッジに応じて発生される一方、内部クロック信号Ｃ
ＬＫ，ＣＬＫＣ，ＣＬＫＤ，ＣＬＫＱおよび内部クロッ
ク信号ＣＬＫＥのパルス幅は、ともに入力バッファ５１
の出力信号に応じて決定される。

【００４４】ここで、入力バッファ５１を構成するトラ
ンジスタのサイズ（チャネル幅）は、入力バッファ５０
を構成するトランジスタのサイズ（チャネル幅）より小
さいので、上記のような構成を有する回路により内部ク
ロック信号を生成すれば、セルフリフレッシュモード時
以外常時活性化される入力バッファ５１の貫通電流を減
少させることによって消費電力を低減し、かつ、遅延回
路の占有面積を削減することができる。

【００４５】なお、上記実施の形態においては、同期型
半導体記憶装置に備えられた内部クロック信号生成回路
について説明したが、本発明はこれらに限られるもので
はなく、クロック信号に同期して作動するプロセッサな
どへの適用も考えられる。

【００４６】

【発明の効果】請求項１に係る内部クロック信号生成回
路によれば、第１および第２の内部クロック信号を生成
するために必要な遅延手段の占有面積を削減することが
できる。

【００４７】請求項２に係る内部クロック信号生成回路
によれば、さらに、第１または第２の内部クロック信号
を選択的に生成することができる。

【００４８】請求項３に係る内部クロック信号生成回路
によれば、同期型半導体記憶装置において活性状態で生
成される第１の内部クロック信号およびスタンバイ状態
で生成される第２の内部クロック信号のパルス幅を決定
する遅延手段が共有され、必要な遅延手段の占有面積が
削減される。

【００４９】請求項４に係る内部クロック信号生成回路
によれば、さらに、消費電力の低減を図ることができ
る。

【００５０】請求項５に係る内部クロック信号生成回路
によれば、第１および第２の内部クロック信号を生成す
るために必要な遅延手段の占有面積を削減するととも
に、消費電力の低減を図ることができる。

【００５１】請求項６に係る内部クロック信号生成回路
によれば、同期型半導体記憶装置において活性状態で生
成される第１の内部クロック信号のパルス幅が第２の内
部クロック信号のパルス幅を決定する遅延手段で決定さ
れることにより、遅延手段が共有され占有面積が削減さ
れる。

【００５２】請求項７に係る内部クロック信号生成回路
によれば、さらに消費電力の低減を図ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係る内部クロック信
号生成回路の構成を示す図である。

【図２】 図１に示された信号ＣＫＥ，／ＣＫＥ，／Ｃ
ＫＥＰＣの他、信号／ＢＵＦＣＫＥ，／ＣＫＥ０を生成
する回路の構成を示す回路図である。

【図３】 図１に示された信号ＰＤＥを生成する回路の
構成を示す回路図である。

【図４】 図３に示された信号ＲＦＳを生成する回路の
構成を示す回路図である。

【図５】 外部制御信号Ｅｘｔ．／ＷＥに応じた内部制
御信号ＷＥ０，／ＷＥ０を生成する回路の構成を示す図
である。

【図６】 図１に示された信号ＡＣＴを生成する回路の
構成を示す回路図である。

【図７】 図１に示された内部クロック信号生成回路を
含む同期型半導体記憶装置の各動作モードおよびその関
連を示す図である。

【図８】 本発明の実施の形態２に係る内部クロック信
号生成回路の構成を示す図である。

【図９】 従来の同期型半導体記憶装置の全体構成を示
すブロック図である。

【図１０】 図９に示された外部クロック信号用の入力
バッファの構成を示す図である。

【図１１】 図１０に示された入力バッファを分割する
ことにより得られ、ロウアクティブ状態において内部ク
ロック信号を生成する入力バッファの構成を示す図であ
る。

【図１２】 図１０に示された入力バッファを分割する
ことにより得られ、スタンバイ状態時に常に動作する入
力バッファの構成を示す図である。

【符号の説明】

５０，５１ 入力バッファ、５２ 切換回路、４５０
遅延回路、４５３〜４５７ インバータ、４５８〜４６
３ ＮＡＮＤ回路、４６４，４６５ 論理ゲート。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号をバッファリングする
   第１のバッファと、 前記外部クロック信号をバッファリングする第２のバッ
   ファと、 前記第１のバッファまたは前記第２のバッファのいずれ
   か一方に接続された遅延手段と、 前記第１のバッファおよび前記遅延手段に接続され、前
   記外部クロック信号に応じた第１の内部クロック信号を
   生成する第１の出力手段と、 前記第２のバッファおよび前記遅延手段に接続され、前
   記外部クロック信号に応じた第２の内部クロック信号を
   生成する第２の出力手段とを備えた、内部クロック信号
   生成回路。
2. 【請求項２】 前記遅延手段を、供給される切換信号に
   応じて、前記第１のバッファまたは前記第２のバッファ
   のいずれか一方に接続する切換手段をさらに備えた、請
   求項１に記載の内部クロック信号生成回路。
3. 【請求項３】 前記内部クロック信号生成回路は、スタ
   ンバイ状態と活性状態とを有する同期型半導体記憶装置
   に備えられるものであって、 前記第１の出力手段は、前記活性状態において活性化さ
   れ、 前記切換手段は、前記活性状態で前記遅延手段を前記第
   １のバッファに接続するとともに、前記スタンバイ状態
   で前記遅延手段を前記第２のバッファに接続する、請求
   項２に記載の内部クロック信号生成回路。
4. 【請求項４】 前記第１のバッファは、前記切換手段が
   前記遅延手段を前記第２のバッファに接続するとき、前
   記切換信号に応じて不活性化される、請求項３に記載の
   内部クロック信号生成回路。
5. 【請求項５】 前記遅延手段は、前記第２のバッファに
   接続された、請求項１に記載の内部クロック信号生成回
   路。
6. 【請求項６】 前記内部クロック信号生成回路は、スタ
   ンバイ状態と活性状態とを有する同期型半導体記憶装置
   に備えられるものであって、 前記第１の出力手段は、前記活性状態において活性化さ
   れる、請求項５に記載の内部クロック信号生成回路。
7. 【請求項７】 前記第１のバッファは、前記第１の出力
   手段が不活性化されたときに不活性化される、請求項６
   に記載の内部クロック信号生成回路。