JPH11354747A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11354747A JPH11354747A JP10164500A JP16450098A JPH11354747A JP H11354747 A JPH11354747 A JP H11354747A JP 10164500 A JP10164500 A JP 10164500A JP 16450098 A JP16450098 A JP 16450098A JP H11354747 A JPH11354747 A JP H11354747A
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Abstract
(57)【要約】
【課題】メモリセルにおけるシリンダ型蓄積電極の側壁
部と底部の各膜厚をそれぞれ独立に決定でき、各膜厚を
異なるものにすることを可能にする。 【解決手段】下層層間絶縁膜103の上に形成した絶縁
膜107の蓄積電極110の形成予定領域に下層層間絶
縁膜103に達する開口部を設け、該開口部内に多結晶
シリコンをその最上面が絶縁膜107の最上面よりも低
くなるように形成する。絶縁膜107の内側側壁部にの
み酸化膜109aを形成し、この酸化膜109aをマス
クとして多結晶シリコンをエッチングし、エッチングさ
れずに残る多結晶シリコンの膜厚が酸化膜の膜厚109
aと異なるようにする。
部と底部の各膜厚をそれぞれ独立に決定でき、各膜厚を
異なるものにすることを可能にする。 【解決手段】下層層間絶縁膜103の上に形成した絶縁
膜107の蓄積電極110の形成予定領域に下層層間絶
縁膜103に達する開口部を設け、該開口部内に多結晶
シリコンをその最上面が絶縁膜107の最上面よりも低
くなるように形成する。絶縁膜107の内側側壁部にの
み酸化膜109aを形成し、この酸化膜109aをマス
クとして多結晶シリコンをエッチングし、エッチングさ
れずに残る多結晶シリコンの膜厚が酸化膜の膜厚109
aと異なるようにする。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に関し、特に、円筒形状の蓄積電極を有す
る半導体記憶装置及びその製造方法に関する。
その製造方法に関し、特に、円筒形状の蓄積電極を有す
る半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】高集積半導体メモリ(または、DRA
M)用メモリセルのうち、1つのトランジスタと1つの
キャパシタから構成されるメモリセル(以下「メモリセ
ル」と略す)は、構成要素が少なく、かつ、メモリセル
面積の縮小が容易であるため、広く使われている。
M)用メモリセルのうち、1つのトランジスタと1つの
キャパシタから構成されるメモリセル(以下「メモリセ
ル」と略す)は、構成要素が少なく、かつ、メモリセル
面積の縮小が容易であるため、広く使われている。
【0003】メモリセルから得られる出力電圧はメモリ
セル内のキャパシタ(容量)の値に比例するため、メモ
リセルを小型化、高集積化する場合であっても、安定な
動作を保証するためには、そのキャパシタ値(容量値)
を十分に大きくする必要がある。このようなキャパシタ
値(容量値)を大きくしたメモリセル用キャパシタとし
て、特開平5−218332号公報、特開平6−151
747号公報、特開平8−153858号公報及び特開
平8−316435号公報において開示されているよう
に、円筒形状(シリンダ)を有する蓄積電極構造を有し
たキャパシタがある。
セル内のキャパシタ(容量)の値に比例するため、メモ
リセルを小型化、高集積化する場合であっても、安定な
動作を保証するためには、そのキャパシタ値(容量値)
を十分に大きくする必要がある。このようなキャパシタ
値(容量値)を大きくしたメモリセル用キャパシタとし
て、特開平5−218332号公報、特開平6−151
747号公報、特開平8−153858号公報及び特開
平8−316435号公報において開示されているよう
に、円筒形状(シリンダ)を有する蓄積電極構造を有し
たキャパシタがある。
【0004】図12乃至15は、特開平5−21833
2号公報に示された、円筒形状(シリンダ)を有する蓄
積電極を用いたメモリセル構造とシリンダ型蓄積電極の
製造方法を示している。
2号公報に示された、円筒形状(シリンダ)を有する蓄
積電極を用いたメモリセル構造とシリンダ型蓄積電極の
製造方法を示している。
【0005】以下、このシリンダ型蓄積電極の製造方法
を図12乃至15を参照して説明する。
を図12乃至15を参照して説明する。
【0006】先ず、図12に示すように、通常の半導体
装置の製造方法に従い、半導体基板10上にトランジス
タ及びキャパシタを形成する。この段階における半導体
装置の表面は下層層間絶縁膜11で覆われている。
装置の製造方法に従い、半導体基板10上にトランジス
タ及びキャパシタを形成する。この段階における半導体
装置の表面は下層層間絶縁膜11で覆われている。
【0007】次いで、下層層間絶縁膜11の上に窒化膜
12と酸化膜13とを順次積層し、これら二つの膜から
なる絶縁膜層14を形成する。この後、図13に示すよ
うに、絶縁膜層14の蓄積電極の形成予定領域において
下層層間絶縁膜11に達する開口部15を設ける。
12と酸化膜13とを順次積層し、これら二つの膜から
なる絶縁膜層14を形成する。この後、図13に示すよ
うに、絶縁膜層14の蓄積電極の形成予定領域において
下層層間絶縁膜11に達する開口部15を設ける。
【0008】次いで、図14に示すように、開口部15
の内壁表面及び底面上に薄い多結晶シリコン膜16を形
成する。この多結晶シリコン膜16の膜厚は、開口部1
5を完全に埋めこむことがなく、かつ、シリンダ型蓄積
電極の側壁の膜厚として充分なものに設定する。多結晶
シリコン膜16をこのように形成することにより、多結
晶シリコン膜16の内部に凹部16aが形成される。こ
の凹部16aは酸化膜17で埋め込まれる。
の内壁表面及び底面上に薄い多結晶シリコン膜16を形
成する。この多結晶シリコン膜16の膜厚は、開口部1
5を完全に埋めこむことがなく、かつ、シリンダ型蓄積
電極の側壁の膜厚として充分なものに設定する。多結晶
シリコン膜16をこのように形成することにより、多結
晶シリコン膜16の内部に凹部16aが形成される。こ
の凹部16aは酸化膜17で埋め込まれる。
【0009】次いで、酸化膜14の上に形成された多結
晶シリコン16b(破線で示す)をドライエッチング技
術によりエッチバックし、除去する。この後、酸化膜1
4をエッチングにより除去する。
晶シリコン16b(破線で示す)をドライエッチング技
術によりエッチバックし、除去する。この後、酸化膜1
4をエッチングにより除去する。
【0010】このようにして、シリンダ型蓄積電極18
が得られる。さらに、図15に示すように、容量プレー
ト(対向電極)19でシリンダ型蓄積電極18を覆う。
このようにして形成されたシリンダ型蓄積電極18にお
いては、容量膜としてのシリンダ型蓄積電極18の側壁
の外側表面20と容量プレート(対向電極)19とによ
り、容量Cが形成されている。
が得られる。さらに、図15に示すように、容量プレー
ト(対向電極)19でシリンダ型蓄積電極18を覆う。
このようにして形成されたシリンダ型蓄積電極18にお
いては、容量膜としてのシリンダ型蓄積電極18の側壁
の外側表面20と容量プレート(対向電極)19とによ
り、容量Cが形成されている。
【0011】
【発明が解決しようとする課題】このシリンダ型蓄積電
極18においては、シリンダの外壁表面と内壁表面とが
容量を形成するための有効領域として使用できるため、
直方体ブロック状の蓄積電極と比較して、容量の増大が
容易である。
極18においては、シリンダの外壁表面と内壁表面とが
容量を形成するための有効領域として使用できるため、
直方体ブロック状の蓄積電極と比較して、容量の増大が
容易である。
【0012】しかしながら、従来のシリンダ型蓄積電極
18は、シリンダを構成する側壁部の構造上の安定性に
関する問題を有していた。すなわち、シリンダを構成す
る側壁部がその形成後の製造プロセスにおいて倒壊する
ことがあり、この構造的な不安定性が半導体記憶装置の
製造プロセスを円滑に実施する際の阻害要因となってい
た。
18は、シリンダを構成する側壁部の構造上の安定性に
関する問題を有していた。すなわち、シリンダを構成す
る側壁部がその形成後の製造プロセスにおいて倒壊する
ことがあり、この構造的な不安定性が半導体記憶装置の
製造プロセスを円滑に実施する際の阻害要因となってい
た。
【0013】逆に、構造上の安定性を求めて、シリンダ
型蓄積電極18の側壁部を構成する多結晶シリコン膜の
膜厚を厚くすると、シリンダの側壁部の内周面の表面積
が小さくなり、容量値が小さくなってしまうという問題
が生じる。
型蓄積電極18の側壁部を構成する多結晶シリコン膜の
膜厚を厚くすると、シリンダの側壁部の内周面の表面積
が小さくなり、容量値が小さくなってしまうという問題
が生じる。
【0014】このような問題が生じるのは、従来のシリ
ンダ型蓄積電極18においては、シリンダ型蓄積電極1
8を構成する側壁部の膜厚と底部の膜厚とが同じになっ
ていたためである。すなわち、図14に示すように、従
来のシリンダ型蓄積電極18の製造方法においては、同
一の過程で絶縁膜14の開口部15内に多結晶シリコン
膜16を形成していたため、多結晶シリコン膜16の膜
厚、すなわち、シリンダの側壁部の膜厚と底部の膜厚と
は一定にしかならなかった。
ンダ型蓄積電極18においては、シリンダ型蓄積電極1
8を構成する側壁部の膜厚と底部の膜厚とが同じになっ
ていたためである。すなわち、図14に示すように、従
来のシリンダ型蓄積電極18の製造方法においては、同
一の過程で絶縁膜14の開口部15内に多結晶シリコン
膜16を形成していたため、多結晶シリコン膜16の膜
厚、すなわち、シリンダの側壁部の膜厚と底部の膜厚と
は一定にしかならなかった。
【0015】このため、メモリセルの面積を縮小しなけ
ればならないときには、必然的に、側壁部が相互に接触
しないように、側壁部の膜厚を薄くすることが必要であ
った。側壁部の膜厚と底部の膜厚とは常に同一であるた
め、側壁部の膜厚を薄くすると、それにつれて底部の膜
厚も薄くなってしまい、シリンダ型蓄積電極の構造的な
安定性を欠くことになる。
ればならないときには、必然的に、側壁部が相互に接触
しないように、側壁部の膜厚を薄くすることが必要であ
った。側壁部の膜厚と底部の膜厚とは常に同一であるた
め、側壁部の膜厚を薄くすると、それにつれて底部の膜
厚も薄くなってしまい、シリンダ型蓄積電極の構造的な
安定性を欠くことになる。
【0016】特に、側壁部と底部の接続部分における膜
厚が薄くなるため、この接続部分において側壁部が底部
から脱落しやすくなっていた。
厚が薄くなるため、この接続部分において側壁部が底部
から脱落しやすくなっていた。
【0017】本発明はこのような従来のシリンダ型蓄積
電極における問題点に鑑みてなされたものであり、シリ
ンダ型蓄積電極を構成する側壁部と底部の各膜厚をそれ
ぞれ独立に決定することができ、ひいては、各膜厚を異
なるものにすることができるような、シリンダ型蓄積電
極を有する半導体記憶装置及びその製造方法を提供する
ことを目的とする。
電極における問題点に鑑みてなされたものであり、シリ
ンダ型蓄積電極を構成する側壁部と底部の各膜厚をそれ
ぞれ独立に決定することができ、ひいては、各膜厚を異
なるものにすることができるような、シリンダ型蓄積電
極を有する半導体記憶装置及びその製造方法を提供する
ことを目的とする。
【0018】
【課題を解決するための手段】この目的を達成するた
め、本発明のうち、請求項1は、一つのトランジスタと
一つのキャパシタとからなるメモリセルを有し、円筒形
状の蓄積電極を有する半導体記憶装置において、円筒形
状の蓄積電極を構成する側壁部の膜厚と底部の膜厚とが
相互に異なるように形成されていることを特徴とする半
導体記憶装置を提供する。
め、本発明のうち、請求項1は、一つのトランジスタと
一つのキャパシタとからなるメモリセルを有し、円筒形
状の蓄積電極を有する半導体記憶装置において、円筒形
状の蓄積電極を構成する側壁部の膜厚と底部の膜厚とが
相互に異なるように形成されていることを特徴とする半
導体記憶装置を提供する。
【0019】この半導体記憶装置は、例えば、請求項2
に記載されているように、円筒形状の蓄積電極を構成す
る底部の膜厚が側壁部の膜厚よりも大きくなるように形
成することができる。
に記載されているように、円筒形状の蓄積電極を構成す
る底部の膜厚が側壁部の膜厚よりも大きくなるように形
成することができる。
【0020】このように、シリンダ型蓄積電極の底部の
膜厚を側壁部の膜厚よりも厚くすることによって、側壁
部の倒壊や脱落の危険性を大幅に低下させることがで
き、構造上の安定性が増し、さらには、容量増大効果の
大きい半導体記憶装置を実現することができる。
膜厚を側壁部の膜厚よりも厚くすることによって、側壁
部の倒壊や脱落の危険性を大幅に低下させることがで
き、構造上の安定性が増し、さらには、容量増大効果の
大きい半導体記憶装置を実現することができる。
【0021】シリンダ型蓄積電極の底部の膜厚を側壁部
の膜厚よりも厚くすることができるのは、後述するよう
に、本発明に係る半導体記憶装置においては、従来のシ
リンダ型蓄積電極とは異なり、シリンダ型蓄積電極の底
部と側壁部とはそれぞれ独立に形成されるため、底部及
び側壁部の膜厚はそれぞれ独立に決定することができる
ためである。
の膜厚よりも厚くすることができるのは、後述するよう
に、本発明に係る半導体記憶装置においては、従来のシ
リンダ型蓄積電極とは異なり、シリンダ型蓄積電極の底
部と側壁部とはそれぞれ独立に形成されるため、底部及
び側壁部の膜厚はそれぞれ独立に決定することができる
ためである。
【0022】また、請求項3に記載されているように、
側壁部の膜厚は底部に向かうに従って大きくなるように
テーパ状に設定することが好ましい。
側壁部の膜厚は底部に向かうに従って大きくなるように
テーパ状に設定することが好ましい。
【0023】このように底部に近いほど膜厚が大きくな
るように側壁部の膜厚を設定すると、側壁部の最下位置
における膜厚が最も大きくなる。従って、シリンダ型蓄
積電極の側壁部と底部との接合部分が大きくなり、ひい
ては、接合強度が大きくなり、側壁部が底部との接続部
分において脱落するという構造的不安定性を解消するこ
とができる。
るように側壁部の膜厚を設定すると、側壁部の最下位置
における膜厚が最も大きくなる。従って、シリンダ型蓄
積電極の側壁部と底部との接合部分が大きくなり、ひい
ては、接合強度が大きくなり、側壁部が底部との接続部
分において脱落するという構造的不安定性を解消するこ
とができる。
【0024】請求項4に記載されているように、側壁部
の外側表面は、側壁部の周囲に形成される容量プレート
に対して、全て露出させることが好ましい。
の外側表面は、側壁部の周囲に形成される容量プレート
に対して、全て露出させることが好ましい。
【0025】このように構成することにより、下層層間
絶縁膜上に絶縁膜を残したままの状態と比較して、容量
膜としての側壁部の外側表面の表面積が増大するので、
容量増大を図ることができる。
絶縁膜上に絶縁膜を残したままの状態と比較して、容量
膜としての側壁部の外側表面の表面積が増大するので、
容量増大を図ることができる。
【0026】本発明のうち、請求項5は、一つのトラン
ジスタと一つのキャパシタとからなるメモリセルを有
し、円筒形状の蓄積電極を有する半導体記憶装置の製造
方法において、下層層間絶縁膜の上に形成した絶縁膜の
蓄積電極の形成予定領域に下層層間絶縁膜に達する少な
くとも一つの開口部を設ける第一の過程と、開口部内に
多結晶シリコンをその最上面が絶縁膜の最上面よりも低
くなるように形成する第二の過程と、絶縁膜及び多結晶
シリコンを覆う酸化膜を形成する第三の過程と、酸化膜
をエッチバックし、絶縁膜の側壁部にのみ酸化膜を残す
第四の過程と、酸化膜をマスクとして多結晶シリコンを
エッチングし、エッチングされずに残る多結晶シリコン
の膜厚が酸化膜の膜厚と異なるようにする第五の過程
と、からなる半導体記憶装置の製造方法を提供する。
ジスタと一つのキャパシタとからなるメモリセルを有
し、円筒形状の蓄積電極を有する半導体記憶装置の製造
方法において、下層層間絶縁膜の上に形成した絶縁膜の
蓄積電極の形成予定領域に下層層間絶縁膜に達する少な
くとも一つの開口部を設ける第一の過程と、開口部内に
多結晶シリコンをその最上面が絶縁膜の最上面よりも低
くなるように形成する第二の過程と、絶縁膜及び多結晶
シリコンを覆う酸化膜を形成する第三の過程と、酸化膜
をエッチバックし、絶縁膜の側壁部にのみ酸化膜を残す
第四の過程と、酸化膜をマスクとして多結晶シリコンを
エッチングし、エッチングされずに残る多結晶シリコン
の膜厚が酸化膜の膜厚と異なるようにする第五の過程
と、からなる半導体記憶装置の製造方法を提供する。
【0027】本製造方法によれば、シリンダ型蓄積電極
の側壁部の膜厚は、絶縁膜の側壁部にのみ残された酸化
膜の厚さにより決定される。一方、シリンダ型蓄積電極
の底部の膜厚は、多結晶シリコンのエッチング条件に従
って決定される。このように、シリンダ型蓄積電極の側
壁部と底部の各膜厚は異なるファクターに従って決定さ
れるので、従来のシリンダ型蓄積電極のように側壁部と
底部の膜厚が常に同一になることはなく、各膜厚を任意
に決定することができる。
の側壁部の膜厚は、絶縁膜の側壁部にのみ残された酸化
膜の厚さにより決定される。一方、シリンダ型蓄積電極
の底部の膜厚は、多結晶シリコンのエッチング条件に従
って決定される。このように、シリンダ型蓄積電極の側
壁部と底部の各膜厚は異なるファクターに従って決定さ
れるので、従来のシリンダ型蓄積電極のように側壁部と
底部の膜厚が常に同一になることはなく、各膜厚を任意
に決定することができる。
【0028】このため、請求項6に記載されているよう
に、第五の過程において、エッチングされずに残る多結
晶シリコンの膜厚が酸化膜の膜厚よりも大きくなるよう
にすることができる。
に、第五の過程において、エッチングされずに残る多結
晶シリコンの膜厚が酸化膜の膜厚よりも大きくなるよう
にすることができる。
【0029】このように、シリンダ型蓄積電極の底部の
膜厚を側壁部の膜厚よりも厚くすることによって、側壁
部の倒壊や脱落の危険性を大幅に低下させることがで
き、構造上の安定性が増し、さらには、容量増大効果の
大きい半導体記憶装置を実現することができる。
膜厚を側壁部の膜厚よりも厚くすることによって、側壁
部の倒壊や脱落の危険性を大幅に低下させることがで
き、構造上の安定性が増し、さらには、容量増大効果の
大きい半導体記憶装置を実現することができる。
【0030】上述の半導体記憶装置製造方法における第
二の過程は、例えば、請求項7に記載されているよう
に、開口部内に多結晶シリコンを埋め込む過程と、多結
晶シリコンをその最上面が絶縁膜の最上面よりも低くな
るようにエッチバックする過程と、から構成することが
できる。 また、シリンダ型蓄積電極の底部の膜厚を決
定する多結晶シリコンのエッチング条件として最も容易
なものは、請求項8に記載されているように、多結晶シ
リコンのエッチング時間を制御することである。
二の過程は、例えば、請求項7に記載されているよう
に、開口部内に多結晶シリコンを埋め込む過程と、多結
晶シリコンをその最上面が絶縁膜の最上面よりも低くな
るようにエッチバックする過程と、から構成することが
できる。 また、シリンダ型蓄積電極の底部の膜厚を決
定する多結晶シリコンのエッチング条件として最も容易
なものは、請求項8に記載されているように、多結晶シ
リコンのエッチング時間を制御することである。
【0031】さらに、請求項9に記載されているよう
に、多結晶シリコンのエッチングに際しては、側壁部の
膜厚が底部に向かうに従って大きくなるように、多結晶
シリコンをテーパ状にエッチングすることが好ましい。
に、多結晶シリコンのエッチングに際しては、側壁部の
膜厚が底部に向かうに従って大きくなるように、多結晶
シリコンをテーパ状にエッチングすることが好ましい。
【0032】このように底部に近いほど膜厚が大きくな
るように側壁部の膜厚を設定すると、側壁部の最下位置
における膜厚が最も大きくなる。従って、シリンダ型蓄
積電極の側壁部と底部との接合部分が大きくなり、ひい
ては、接合強度が大きくなり、側壁部が底部との接続部
分において脱落するという構造的不安定性を解消するこ
とができる。
るように側壁部の膜厚を設定すると、側壁部の最下位置
における膜厚が最も大きくなる。従って、シリンダ型蓄
積電極の側壁部と底部との接合部分が大きくなり、ひい
ては、接合強度が大きくなり、側壁部が底部との接続部
分において脱落するという構造的不安定性を解消するこ
とができる。
【0033】また、請求項10に記載されているよう
に、上述の半導体記憶装置製造方法は、絶縁膜を下層層
間絶縁膜が露出するまで全て除去する第六の過程を備え
ることができる。
に、上述の半導体記憶装置製造方法は、絶縁膜を下層層
間絶縁膜が露出するまで全て除去する第六の過程を備え
ることができる。
【0034】このように構成することにより、下層層間
絶縁膜上に絶縁膜を残したままの状態と比較して、容量
膜としての側壁部の外側表面の表面積が増大するので、
容量増大を図ることができる。
絶縁膜上に絶縁膜を残したままの状態と比較して、容量
膜としての側壁部の外側表面の表面積が増大するので、
容量増大を図ることができる。
【0035】
【発明の実施の形態】図8に、本発明に係る半導体記憶
装置の一実施形態の断面図を示す。図8においては、説
明を単純化するために、メモリセルの構成要素であるス
イッチ用トランジスタ及びビット線等は省略し、蓄積電
極と接続される一方のソース・ドレイン領域のみを示し
ている。
装置の一実施形態の断面図を示す。図8においては、説
明を単純化するために、メモリセルの構成要素であるス
イッチ用トランジスタ及びビット線等は省略し、蓄積電
極と接続される一方のソース・ドレイン領域のみを示し
ている。
【0036】本実施形態に係る半導体記憶装置において
は、図8に示すように、シリコン基板101に形成され
た一方のソース・ドレイン領域102は、層間絶縁膜1
03に形成され、かつ、埋め込みポリシリコン106で
埋設されている容量コンタクト孔105を介して、蓄積
電極110と電気的に接続されている。蓄積電極110
はシリンダ形状を有しており、シリンダの底部の膜厚d
は、その側壁部の膜厚tよりも厚くなっている。
は、図8に示すように、シリコン基板101に形成され
た一方のソース・ドレイン領域102は、層間絶縁膜1
03に形成され、かつ、埋め込みポリシリコン106で
埋設されている容量コンタクト孔105を介して、蓄積
電極110と電気的に接続されている。蓄積電極110
はシリンダ形状を有しており、シリンダの底部の膜厚d
は、その側壁部の膜厚tよりも厚くなっている。
【0037】このように、シリンダ型蓄積電極の底部の
膜厚dを側壁部の膜厚tよりも厚くすることによって、
側壁部の倒壊や脱落の危険性を大幅に低下させることが
できる。
膜厚dを側壁部の膜厚tよりも厚くすることによって、
側壁部の倒壊や脱落の危険性を大幅に低下させることが
できる。
【0038】また、図10に示すように、シリンダ型蓄
積電極110の側壁部の膜厚は底部に向かうに従って大
きくなるようにテーパ状に設定することも可能である。
積電極110の側壁部の膜厚は底部に向かうに従って大
きくなるようにテーパ状に設定することも可能である。
【0039】このような構成により、シリンダ型蓄積電
極の側壁部と底部との接合面積、ひいては、接合強度を
大きくすることができ、側壁部が底部との接続部分にお
ける側壁部の脱落を防止することができる。
極の側壁部と底部との接合面積、ひいては、接合強度を
大きくすることができ、側壁部が底部との接続部分にお
ける側壁部の脱落を防止することができる。
【0040】また、図10に示した下層層間絶縁膜10
3上の絶縁膜104を全て除去し、図11に示すよう
に、シリンダ型蓄積電極110の側壁部の外側表面が、
側壁部の周囲に形成される容量プレートに対して、全て
露出しているようにすることもできる。
3上の絶縁膜104を全て除去し、図11に示すよう
に、シリンダ型蓄積電極110の側壁部の外側表面が、
側壁部の周囲に形成される容量プレートに対して、全て
露出しているようにすることもできる。
【0041】このように構成することにより、容量膜と
しての側壁部の外側表面の表面積が増大するので、本半
導体記憶装置の容量増大を図ることができる。
しての側壁部の外側表面の表面積が増大するので、本半
導体記憶装置の容量増大を図ることができる。
【0042】次いで、上述の実施形態に係るシリンダ型
蓄積電極を有する半導体記憶装置の製造方法を以下に述
べる。
蓄積電極を有する半導体記憶装置の製造方法を以下に述
べる。
【0043】先ず、図1に示すように、P型シリコン基
板101にn型不純物を導入し、ソース・ドレイン領域
102を形成する。次いで、例えばCVD法を用いて、
P型シリコン基板101上に下層層間絶縁膜103とし
てのシリコン酸化膜を堆積させる。
板101にn型不純物を導入し、ソース・ドレイン領域
102を形成する。次いで、例えばCVD法を用いて、
P型シリコン基板101上に下層層間絶縁膜103とし
てのシリコン酸化膜を堆積させる。
【0044】続いて、通常のリソグラフィー技術及びド
ライエッチング技術を用いて、容量コンタクト孔105
を下層層間絶縁膜103に開口させる。次いで、n型不
純物が導入されたポリシリコンを下層層間絶縁膜103
上の全体にCVD法で成膜した後、ドライエッチング技
術を用いてエッチバックし、容量コンタクト孔105内
に埋めこみポリシリコン106を形成する。
ライエッチング技術を用いて、容量コンタクト孔105
を下層層間絶縁膜103に開口させる。次いで、n型不
純物が導入されたポリシリコンを下層層間絶縁膜103
上の全体にCVD法で成膜した後、ドライエッチング技
術を用いてエッチバックし、容量コンタクト孔105内
に埋めこみポリシリコン106を形成する。
【0045】次に、図2に示すように、CVD法を用い
て、下層層間絶縁膜103上にシリコン窒化膜104を
形成する。
て、下層層間絶縁膜103上にシリコン窒化膜104を
形成する。
【0046】その後、例えばCVD法を用いて、酸化膜
を形成する。次いで、通常のリソグラフィー技術及びド
ライエッチング技術を用いて、この酸化膜に埋め込みポ
リシリコン106が露出するように開口部107aを形
成する。以後、酸化膜はスペーサ酸化膜107として用
いられる。
を形成する。次いで、通常のリソグラフィー技術及びド
ライエッチング技術を用いて、この酸化膜に埋め込みポ
リシリコン106が露出するように開口部107aを形
成する。以後、酸化膜はスペーサ酸化膜107として用
いられる。
【0047】続いて、図4に示すように、例えば、CV
D法を用いて、n型不純物が導入されたポリシリコンを
開口部107aが完全に埋め込まれるように堆積させ
る。次いで、ドライエッチングにより、ポリシリコンの
エッチバックを行い、スペーサ酸化膜107の最上面よ
りも低い位置にその最上面が位置するように、ポリシリ
コン108を形成する。
D法を用いて、n型不純物が導入されたポリシリコンを
開口部107aが完全に埋め込まれるように堆積させ
る。次いで、ドライエッチングにより、ポリシリコンの
エッチバックを行い、スペーサ酸化膜107の最上面よ
りも低い位置にその最上面が位置するように、ポリシリ
コン108を形成する。
【0048】続いて、図5に示すように、例えばCVD
法を用いて、シリコン酸化膜109をスペーサー酸化膜
107及びポリシリコン108の全面に形成する。スペ
ーサー酸化膜107の内側側壁部上に形成されているシ
リコン酸化膜109の膜厚Tが、後に形成されるシリン
ダ型蓄積電極の側壁部の膜厚をほぼ決定する。このた
め、シリコン酸化膜109の膜厚Tが所望の厚さになる
ように、シリコン酸化膜109の膜厚を設定する。
法を用いて、シリコン酸化膜109をスペーサー酸化膜
107及びポリシリコン108の全面に形成する。スペ
ーサー酸化膜107の内側側壁部上に形成されているシ
リコン酸化膜109の膜厚Tが、後に形成されるシリン
ダ型蓄積電極の側壁部の膜厚をほぼ決定する。このた
め、シリコン酸化膜109の膜厚Tが所望の厚さになる
ように、シリコン酸化膜109の膜厚を設定する。
【0049】さらに、図6に示すように、ドライエッチ
ングにより、シリコン酸化膜109がスペーサ酸化膜1
07の側壁部分にのみ残置されるようにエッチバックを
施し、スペーサー酸化膜107及びポリシリコン108
上のシリコン酸化膜109を除去する。
ングにより、シリコン酸化膜109がスペーサ酸化膜1
07の側壁部分にのみ残置されるようにエッチバックを
施し、スペーサー酸化膜107及びポリシリコン108
上のシリコン酸化膜109を除去する。
【0050】こうして得られたシリコン酸化膜109a
をエッチングマスクとして、図7に示すように、ドライ
エッチング技術により、ポリシリコン108を異方性エ
ッチングし、シリンダ内部開口113を形成する。これ
によって、ほぼ垂直な側壁部を有する蓄積電極110が
形成される。ポリシリコン108の異方性エッチングに
際しては、蓄積電極110の側壁部の膜厚t(図8参
照)よりも、底部の膜厚d(図8参照)の方が厚くなる
ように、エッチング時間を設定する。
をエッチングマスクとして、図7に示すように、ドライ
エッチング技術により、ポリシリコン108を異方性エ
ッチングし、シリンダ内部開口113を形成する。これ
によって、ほぼ垂直な側壁部を有する蓄積電極110が
形成される。ポリシリコン108の異方性エッチングに
際しては、蓄積電極110の側壁部の膜厚t(図8参
照)よりも、底部の膜厚d(図8参照)の方が厚くなる
ように、エッチング時間を設定する。
【0051】この後、希弗酸などの溶液を用いて、酸化
膜スペーサ107とシリコン酸化膜109aとをエッチ
ング除去する。これにより、図8に示すように、シリン
ダ形状を有する蓄積電極110が形成される。このシリ
ンダ型蓄積電極110においては、底部の膜厚dの方が
側壁部の膜厚tよりも大きくなっている。
膜スペーサ107とシリコン酸化膜109aとをエッチ
ング除去する。これにより、図8に示すように、シリン
ダ形状を有する蓄積電極110が形成される。このシリ
ンダ型蓄積電極110においては、底部の膜厚dの方が
側壁部の膜厚tよりも大きくなっている。
【0052】続いて、このシリンダ型蓄積電極110を
ランプ加熱により窒化する。さらに、CVD法によりシ
リコン窒化膜を全面に形成した後、熱酸化を行って、シ
リコン窒化膜と酸化膜との積層膜からなる容量絶縁膜1
11をシリンダ型蓄積電極110の周囲に、及び、シリ
コン窒化膜104上に形成する。
ランプ加熱により窒化する。さらに、CVD法によりシ
リコン窒化膜を全面に形成した後、熱酸化を行って、シ
リコン窒化膜と酸化膜との積層膜からなる容量絶縁膜1
11をシリンダ型蓄積電極110の周囲に、及び、シリ
コン窒化膜104上に形成する。
【0053】さらに、n型不純物が導入されたポリシリ
コンを成長させることにより、図9に示すように、容量
プレート112が形成される。
コンを成長させることにより、図9に示すように、容量
プレート112が形成される。
【0054】本半導体記憶装置の容量は、シリンダ型蓄
積電極110、容量絶縁膜111及び容量プレート11
2から構成される。
積電極110、容量絶縁膜111及び容量プレート11
2から構成される。
【0055】本実施形態に係る半導体記憶装置の製造方
法によれば、シリンダ型蓄積電極110の側壁部の膜厚
tは、スペーサー酸化膜107の内側側壁部にのみ残さ
れた酸化膜109aの厚さにより決定される。一方、シ
リンダ型蓄積電極110の底部の膜厚dは、ポリシリコ
ン108のエッチング条件、例えば、エッチング時間に
従って決定される。
法によれば、シリンダ型蓄積電極110の側壁部の膜厚
tは、スペーサー酸化膜107の内側側壁部にのみ残さ
れた酸化膜109aの厚さにより決定される。一方、シ
リンダ型蓄積電極110の底部の膜厚dは、ポリシリコ
ン108のエッチング条件、例えば、エッチング時間に
従って決定される。
【0056】従来のシリンダ型蓄積電極の製造方法にお
いては、シリンダ型蓄積電極の側壁部及び底部は同一工
程で形成されていたため、それらの膜厚はエッチング条
件に従って一意に決定されていた。すなわち、従来のシ
リンダ型蓄積電極においては、側壁部と底部の膜厚は常
に同一に形成されていた。
いては、シリンダ型蓄積電極の側壁部及び底部は同一工
程で形成されていたため、それらの膜厚はエッチング条
件に従って一意に決定されていた。すなわち、従来のシ
リンダ型蓄積電極においては、側壁部と底部の膜厚は常
に同一に形成されていた。
【0057】これに対して、本実施形態に係る半導体記
憶装置の製造方法によれば、上述のように、シリンダ型
蓄積電極110の側壁部と底部の各膜厚は異なるファク
ターに従って決定されるので、各膜厚を任意に決定する
ことができる。
憶装置の製造方法によれば、上述のように、シリンダ型
蓄積電極110の側壁部と底部の各膜厚は異なるファク
ターに従って決定されるので、各膜厚を任意に決定する
ことができる。
【0058】従って、シリンダ型蓄積電極110の底部
の膜厚dを側壁部の膜厚tよりも大きく形成することが
可能である。このように、シリンダ型蓄積電極の底部の
膜厚を側壁部の膜厚よりも厚くすることによって、側壁
部の倒壊や脱落の危険性を大幅に低下させることがで
き、シリンダ型蓄積電極の構造上の安定性を増すことが
できる。
の膜厚dを側壁部の膜厚tよりも大きく形成することが
可能である。このように、シリンダ型蓄積電極の底部の
膜厚を側壁部の膜厚よりも厚くすることによって、側壁
部の倒壊や脱落の危険性を大幅に低下させることがで
き、シリンダ型蓄積電極の構造上の安定性を増すことが
できる。
【0059】なお、上述の実施形態においては、容量絶
縁膜111として窒化膜と酸化膜の積層膜を例示した
が、タンタル酸化膜を用いた、いわゆる高誘電率膜を用
いることもできる。
縁膜111として窒化膜と酸化膜の積層膜を例示した
が、タンタル酸化膜を用いた、いわゆる高誘電率膜を用
いることもできる。
【0060】上述の実施形態は種々の変更が可能であ
る。以下に、変更例を示す。図7に示したようにポリシ
リコン108をエッチングし、シリンダ内部開口113
を形成する際に、そのエッチング条件を、ポリシリコン
108がテーパ状にエッチングされるように、設定する
ことができる。このようなエッチング条件の下にポリシ
リコン108をエッチングすることにより、シリンダの
内側側壁部に図10に示すようなテーパを形成すること
ができる。
る。以下に、変更例を示す。図7に示したようにポリシ
リコン108をエッチングし、シリンダ内部開口113
を形成する際に、そのエッチング条件を、ポリシリコン
108がテーパ状にエッチングされるように、設定する
ことができる。このようなエッチング条件の下にポリシ
リコン108をエッチングすることにより、シリンダの
内側側壁部に図10に示すようなテーパを形成すること
ができる。
【0061】シリンダ型蓄積電極110の側壁部の内側
表面をテーパ状に形成することにより、側壁部と底部と
の間の接合面積を大きくすることができ、ひいては、シ
リンダ型蓄積電極110の側壁部の構造安定性を増すこ
とができる。
表面をテーパ状に形成することにより、側壁部と底部と
の間の接合面積を大きくすることができ、ひいては、シ
リンダ型蓄積電極110の側壁部の構造安定性を増すこ
とができる。
【0062】この場合、上述の実施例よりも容量の増大
効果は低くなるが、シリンダ型蓄積電極110の高さを
より高く設定することにより、所望の容量値を確保する
ことが可能である。
効果は低くなるが、シリンダ型蓄積電極110の高さを
より高く設定することにより、所望の容量値を確保する
ことが可能である。
【0063】また、図11に示すように、下層層間絶縁
膜103上に形成されているシリコン窒化膜104をド
ライエッチング、または、リン酸を用いたエッチングに
より、除去し、シリンダ型蓄積電極110の側壁部の外
側表面を全て露出させるようにしてもよい。
膜103上に形成されているシリコン窒化膜104をド
ライエッチング、または、リン酸を用いたエッチングに
より、除去し、シリンダ型蓄積電極110の側壁部の外
側表面を全て露出させるようにしてもよい。
【0064】このように構成することにより、下層層間
絶縁膜103上にシリコン窒化膜104を残したままの
状態(例えば、図10参照)と比較して、容量膜として
の側壁部の外側表面の表面積を増大させることができる
ので、本半導体記憶装置の容量増大を図ることができ
る。
絶縁膜103上にシリコン窒化膜104を残したままの
状態(例えば、図10参照)と比較して、容量膜として
の側壁部の外側表面の表面積を増大させることができる
ので、本半導体記憶装置の容量増大を図ることができ
る。
【0065】また、図11に示した構造においては、水
素を通しにくいシリコン窒化膜104をシリンダ型蓄積
電極110の底部から除去することにより、デバイス
(メモリセル)形成時のエッチングなどにより発生した
界面準位を除去する水素処理が有効に施され、メモリの
保持特性を改善することができるといった副次的効果を
得ることもできる。
素を通しにくいシリコン窒化膜104をシリンダ型蓄積
電極110の底部から除去することにより、デバイス
(メモリセル)形成時のエッチングなどにより発生した
界面準位を除去する水素処理が有効に施され、メモリの
保持特性を改善することができるといった副次的効果を
得ることもできる。
【0066】
【発明の効果】メモリセル面積を縮小する場合には、シ
リンダ型蓄積電極のシリンダを構成する側壁部の膜厚を
小さくしなければならない。これは、シリンダの内部開
口径が小さくなり、容量増大効果が薄れることを防止す
るとともに、シリンダの側壁が相互に接触し、内壁部が
容量確保のための有効領域として機能しないことを防止
するためである。
リンダ型蓄積電極のシリンダを構成する側壁部の膜厚を
小さくしなければならない。これは、シリンダの内部開
口径が小さくなり、容量増大効果が薄れることを防止す
るとともに、シリンダの側壁が相互に接触し、内壁部が
容量確保のための有効領域として機能しないことを防止
するためである。
【0067】本発明に係る半導体記憶装置又はその製造
方法によれば、シリンダ型蓄積電極を構成する側壁部の
膜厚と底部の膜厚を独立に決定することができ、ひいて
は、底部の膜厚を側壁部の膜厚よりも厚く構成すること
ができる。このため、側壁部の倒壊や脱落の危険がな
く、構造的に安定であり、かつ、容量増大効果の高いシ
リンダ型蓄積電極を得ることができる。
方法によれば、シリンダ型蓄積電極を構成する側壁部の
膜厚と底部の膜厚を独立に決定することができ、ひいて
は、底部の膜厚を側壁部の膜厚よりも厚く構成すること
ができる。このため、側壁部の倒壊や脱落の危険がな
く、構造的に安定であり、かつ、容量増大効果の高いシ
リンダ型蓄積電極を得ることができる。
【図1】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図2】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図3】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図4】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図5】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図6】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図7】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図8】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図9】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図10】本発明に係る半導体記憶装置の製造方法の一
実施形態の変形例を示す半導体記憶装置の断面図であ
る。
実施形態の変形例を示す半導体記憶装置の断面図であ
る。
【図11】本発明に係る半導体記憶装置の製造方法の一
実施形態の変形例を示す半導体記憶装置の断面図であ
る。
実施形態の変形例を示す半導体記憶装置の断面図であ
る。
【図12】従来の半導体記憶装置の製造方法における一
過程を示す半導体記憶装置の断面図である。
過程を示す半導体記憶装置の断面図である。
【図13】従来の半導体記憶装置の製造方法における一
過程を示す半導体記憶装置の断面図である。
過程を示す半導体記憶装置の断面図である。
【図14】従来の半導体記憶装置の製造方法における一
過程を示す半導体記憶装置の断面図である。
過程を示す半導体記憶装置の断面図である。
【図15】従来の半導体記憶装置の製造方法における一
過程を示す半導体記憶装置の断面図である。
過程を示す半導体記憶装置の断面図である。
10 半導体基板 11 下層層間絶縁膜 12 窒化膜 13 酸化膜 14 絶縁膜層 15 開口部 16 多結晶シリコン膜 17 酸化膜 18 シリンダ型蓄積電極 19 容量プレート 101 P型半導体基板 102 ソース・ドレイン領域 103 下層層間絶縁膜 104 シリコン窒化膜 105 容量コンタクト孔 106 埋込ポリシリコン 107 スペーサ酸化膜 108 ポリシリコン 109 シリコン酸化膜 110 シリンダ型蓄積電極 111 容量絶縁膜 112 容量プレート
Claims (10)
- 【請求項1】 一つのトランジスタと一つのキャパシタ
とからなるメモリセルを有し、円筒形状の蓄積電極を有
する半導体記憶装置において、 前記円筒形状の蓄積電極を構成する側壁部の膜厚と底部
の膜厚とが相互に異なるように形成されていることを特
徴とする半導体記憶装置。 - 【請求項2】 一つのトランジスタと一つのキャパシタ
とからなるメモリセルを有し、円筒形状の蓄積電極を有
する半導体記憶装置において、 前記円筒形状の蓄積電極を構成する底部の膜厚が側壁部
の膜厚よりも大きくなるように形成されていることを特
徴とする半導体記憶装置。 - 【請求項3】 前記側壁部の膜厚は前記底部に向かうに
従って大きくなるようにテーパ状に設定されていること
を特徴とする請求項1又は2に記載の半導体記憶装置。 - 【請求項4】 前記側壁部の外側表面は、前記側壁部の
周囲に形成される容量プレートに対して、全て露出して
いることを特徴とする請求項1乃至3の何れか一項に記
載の半導体記憶装置。 - 【請求項5】 一つのトランジスタと一つのキャパシタ
とからなるメモリセルを有し、円筒形状の蓄積電極を有
する半導体記憶装置の製造方法において、 下層層間絶縁膜の上に形成した絶縁膜の前記蓄積電極の
形成予定領域に前記下層層間絶縁膜に達する少なくとも
一つの開口部を設ける第一の過程と、 前記開口部内に多結晶シリコンをその最上面が前記絶縁
膜の最上面よりも低くなるように形成する第二の過程
と、 前記絶縁膜及び前記多結晶シリコンを覆う酸化膜を形成
する第三の過程と、 前記酸化膜をエッチバックし、前記絶縁膜の側壁部にの
み前記酸化膜を残す第四の過程と、 前記酸化膜をマスクとして前記多結晶シリコンをエッチ
ングし、エッチングされずに残る前記多結晶シリコンの
膜厚が前記酸化膜の膜厚と異なるようにする第五の過程
と、 からなる半導体記憶装置の製造方法。 - 【請求項6】 前記第五の過程において、エッチングさ
れずに残る前記多結晶シリコンの膜厚が前記酸化膜の膜
厚よりも大きくなるように前記多結晶シリコンをエッチ
ングすることを特徴とする請求項5に記載の半導体記憶
装置の製造方法。 - 【請求項7】 前記第二の過程は、 前記開口部内に前記多結晶シリコンを埋め込む過程と、 前記多結晶シリコンをその最上面が前記絶縁膜の最上面
よりも低くなるようにエッチバックする過程と、 からなることを特徴とする請求項5又は6に記載の半導
体記憶装置の製造方法。 - 【請求項8】 前記多結晶シリコンのエッチング時間を
制御することにより、エッチングされずに残る前記多結
晶シリコンの膜厚が前記酸化膜の膜厚よりも大きくなる
ようにすることを特徴とする請求項7に記載の半導体記
憶装置の製造方法。 - 【請求項9】 前記側壁部の膜厚が前記底部に向かうに
従って大きくなるように、前記多結晶シリコンをテーパ
状にエッチングすることを特徴とする請求項5乃至8の
何れか一項に記載の半導体記憶装置の製造方法。 - 【請求項10】 前記絶縁膜を前記下層層間絶縁膜が露
出するまで全て除去する第六の過程を備えることを特徴
とする請求項5乃至9の何れか一項に記載の半導体記憶
装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16450098A JP3214449B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体記憶装置の製造方法 |
US09/329,400 US6387752B1 (en) | 1998-06-12 | 1999-06-10 | Semiconductor memory device and method of fabricating the same |
KR1019990021801A KR100334980B1 (ko) | 1998-06-12 | 1999-06-11 | 반도체 메모리 장치 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16450098A JP3214449B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11354747A true JPH11354747A (ja) | 1999-12-24 |
JP3214449B2 JP3214449B2 (ja) | 2001-10-02 |
Family
ID=15794348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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