JPH09232539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09232539A JPH09232539A JP8041039A JP4103996A JPH09232539A JP H09232539 A JPH09232539 A JP H09232539A JP 8041039 A JP8041039 A JP 8041039A JP 4103996 A JP4103996 A JP 4103996A JP H09232539 A JPH09232539 A JP H09232539A
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Abstract
(57)【要約】
【課題】半導体記憶装置のスタック型のキャパシタとし
て、高い信頼性を有するシリンダ構造の情報蓄積電極の
製造方法を提供する。 【解決手段】半導体記憶装置のスタック型キャパシタの
情報蓄積電極形成方法が、半導体基板の所定の領域に形
成した拡散層と電気接続する下部電極を形成する工程
と、下部電極上にパターニングした絶縁体コアーを形成
する工程と、絶縁体コアー、下部電極および層間絶縁膜
を被覆する導電体薄膜を形成する工程と、絶縁体コアー
および下部電極の側壁に沿って前記導電体薄膜を残存さ
せる工程と、残存する導電体薄膜のうち突起状部分を酸
化物に変換する工程と、前記酸化物を弗酸系溶液でエッ
チング除去した後に残存する導電体薄膜を側部電極とし
前記下部電極と前記側部電極とで前記情報蓄積電極を形
成する工程とを含む。
て、高い信頼性を有するシリンダ構造の情報蓄積電極の
製造方法を提供する。 【解決手段】半導体記憶装置のスタック型キャパシタの
情報蓄積電極形成方法が、半導体基板の所定の領域に形
成した拡散層と電気接続する下部電極を形成する工程
と、下部電極上にパターニングした絶縁体コアーを形成
する工程と、絶縁体コアー、下部電極および層間絶縁膜
を被覆する導電体薄膜を形成する工程と、絶縁体コアー
および下部電極の側壁に沿って前記導電体薄膜を残存さ
せる工程と、残存する導電体薄膜のうち突起状部分を酸
化物に変換する工程と、前記酸化物を弗酸系溶液でエッ
チング除去した後に残存する導電体薄膜を側部電極とし
前記下部電極と前記側部電極とで前記情報蓄積電極を形
成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体記憶装置のキャパシタ電極の形成
方法に関する。
法に関し、特に半導体記憶装置のキャパシタ電極の形成
方法に関する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる１ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる１ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。
【０００５】このスタック型のキャパシタ（以下、スタ
ック型キャパシタと呼称する）としてシリンダ構造のも
のが種々に提案されている。例えば、特開平２−２６０
４５４号公報には、キャパシタの情報蓄積電極をシリン
ダ構造に形成して表面積を増加させようとする提案がな
されている。
ック型キャパシタと呼称する）としてシリンダ構造のも
のが種々に提案されている。例えば、特開平２−２６０
４５４号公報には、キャパシタの情報蓄積電極をシリン
ダ構造に形成して表面積を増加させようとする提案がな
されている。
【０００６】以下、図９を参照して従来の方法で形成さ
れるキャパシタ電極について説明する。ここで、図９は
従来のシリンダ構造のキャパシタ電極を有するメモリセ
ル部の断面図である。
れるキャパシタ電極について説明する。ここで、図９は
従来のシリンダ構造のキャパシタ電極を有するメモリセ
ル部の断面図である。
【０００７】図９に模式的に示すように、シリコン基板
２１の表面に素子分離絶縁膜であるフィールド酸化膜２
２を形成する。そして、メモリセルのトランスファトラ
ンジスタのゲート電極２３、ソース・ドレイン領域とな
る容量用拡散層２４とビット線用拡散層２５を形成す
る。また、ワード線２３’をフィールド酸化膜２２上に
形成する。次に、このゲート電極２３およびワード線２
３’を被覆する層間絶縁膜２６をシリコン酸化膜等で形
成し、ビット線コンタクトプラグ２７を前述のビット線
用拡散層２５上に形成する。そして、このビット線コン
タクトプラグ２７に電気接続するビット線パッド２７ａ
とビット線２７’を配設し、さらに、このビット線２
７’を被覆する層間絶縁膜２６を堆積させる。
２１の表面に素子分離絶縁膜であるフィールド酸化膜２
２を形成する。そして、メモリセルのトランスファトラ
ンジスタのゲート電極２３、ソース・ドレイン領域とな
る容量用拡散層２４とビット線用拡散層２５を形成す
る。また、ワード線２３’をフィールド酸化膜２２上に
形成する。次に、このゲート電極２３およびワード線２
３’を被覆する層間絶縁膜２６をシリコン酸化膜等で形
成し、ビット線コンタクトプラグ２７を前述のビット線
用拡散層２５上に形成する。そして、このビット線コン
タクトプラグ２７に電気接続するビット線パッド２７ａ
とビット線２７’を配設し、さらに、このビット線２
７’を被覆する層間絶縁膜２６を堆積させる。
【０００８】次に、前述の容量用拡散層２４上にコンタ
クト孔を開口し、キャパシタの情報蓄積電極となるリン
不純物を含有する下部電極２８と側部電極２９とを形成
する。ここで、この側部電極２９を形成する時に図９に
示すような箔状突起物３０が形成される。なお、下部電
極２８および側部電極２９がキャパシタの情報蓄積電極
を構成する。
クト孔を開口し、キャパシタの情報蓄積電極となるリン
不純物を含有する下部電極２８と側部電極２９とを形成
する。ここで、この側部電極２９を形成する時に図９に
示すような箔状突起物３０が形成される。なお、下部電
極２８および側部電極２９がキャパシタの情報蓄積電極
を構成する。
【０００９】次に、容量絶縁膜３１を下部電極２８、側
部電極２９および箔状突起物３０の側面に形成する。そ
して、この容量絶縁膜３１を被覆する上部電極３２を形
成する。このようにして、ＤＲＡＭのメモリセル部が形
成される。
部電極２９および箔状突起物３０の側面に形成する。そ
して、この容量絶縁膜３１を被覆する上部電極３２を形
成する。このようにして、ＤＲＡＭのメモリセル部が形
成される。
【００１０】
【発明が解決しようとする課題】以上に説明した従来の
方法で情報蓄積電極を形成する場合には、シリンダ構造
の情報蓄積電極を構成する側部電極の上部に、箔状突起
物が形成され残存するようになる。
方法で情報蓄積電極を形成する場合には、シリンダ構造
の情報蓄積電極を構成する側部電極の上部に、箔状突起
物が形成され残存するようになる。
【００１１】ここで、この箔状突起物がそのまま情報蓄
積電極の一部を構成する場合には、この箔状突起物の表
面に形成される容量絶縁膜に電界が集中する。このた
め、この部分の容量絶縁膜の絶縁破壊が生じ易くなり、
キャパシタの信頼性が低下するようになる。
積電極の一部を構成する場合には、この箔状突起物の表
面に形成される容量絶縁膜に電界が集中する。このた
め、この部分の容量絶縁膜の絶縁破壊が生じ易くなり、
キャパシタの信頼性が低下するようになる。
【００１２】また、側部電極上のこの箔状突起物は、半
導体装置の製造のための洗浄工程で壊れ易い。そして、
この壊れた箔状突起物は半導体装置の製造ラインのパー
ティクル汚染源となり、半導体装置を汚染しその歩留り
を低下させるようになる。
導体装置の製造のための洗浄工程で壊れ易い。そして、
この壊れた箔状突起物は半導体装置の製造ラインのパー
ティクル汚染源となり、半導体装置を汚染しその歩留り
を低下させるようになる。
【００１３】本発明の目的は、上記の問題点を解決し、
高い信頼性のあるシリンダ構造の情報蓄積電極の製造方
法を提供することにある。
高い信頼性のあるシリンダ構造の情報蓄積電極の製造方
法を提供することにある。
【００１４】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、半導体記憶装置の情報蓄積電極と
対向電極と容量絶縁膜とで構成されるスタック型のキャ
パシタ形成工程において、前記情報蓄積電極をシリンダ
構造に形成する工程と、前記シリンダ構造の情報蓄積電
極の表面を酸化処理し酸化物を形成する工程と、前記酸
化物を弗酸系溶液でエッチング除去する工程とを含む。
体装置の製造方法は、半導体記憶装置の情報蓄積電極と
対向電極と容量絶縁膜とで構成されるスタック型のキャ
パシタ形成工程において、前記情報蓄積電極をシリンダ
構造に形成する工程と、前記シリンダ構造の情報蓄積電
極の表面を酸化処理し酸化物を形成する工程と、前記酸
化物を弗酸系溶液でエッチング除去する工程とを含む。
【００１５】また、本発明の半導体装置の製造方法は、
半導体記憶装置の情報蓄積電極と対向電極と容量絶縁膜
とで構成されるスタック型のキャパシタ形成工程におい
て、半導体基板上の層間絶縁膜に設けたコンタクト孔を
通して、前記半導体基板の所定の領域に形成した拡散層
と電気接続する下部電極を形成する工程と、前記下部電
極上にパターニングした絶縁体コアーを形成する工程
と、前記絶縁体コアー、下部電極および層間絶縁膜を被
覆する導電体薄膜を形成する工程と、前記導電体薄膜を
異方性のドライエッチングでエッチバックし前記絶縁体
コアーおよび下部電極の側壁に沿って前記導電体薄膜を
残存させる工程と、前記残存する導電体薄膜のうち突起
状部分を酸化物に変換する工程と、前記酸化物を弗酸系
溶液でエッチング除去した後に残存する導電体薄膜を側
部電極とし前記下部電極と前記側部電極とで前記情報蓄
積電極を形成する工程とを含む。
半導体記憶装置の情報蓄積電極と対向電極と容量絶縁膜
とで構成されるスタック型のキャパシタ形成工程におい
て、半導体基板上の層間絶縁膜に設けたコンタクト孔を
通して、前記半導体基板の所定の領域に形成した拡散層
と電気接続する下部電極を形成する工程と、前記下部電
極上にパターニングした絶縁体コアーを形成する工程
と、前記絶縁体コアー、下部電極および層間絶縁膜を被
覆する導電体薄膜を形成する工程と、前記導電体薄膜を
異方性のドライエッチングでエッチバックし前記絶縁体
コアーおよび下部電極の側壁に沿って前記導電体薄膜を
残存させる工程と、前記残存する導電体薄膜のうち突起
状部分を酸化物に変換する工程と、前記酸化物を弗酸系
溶液でエッチング除去した後に残存する導電体薄膜を側
部電極とし前記下部電極と前記側部電極とで前記情報蓄
積電極を形成する工程とを含む。
【００１６】ここで、前記残存する導電体薄膜のうちの
突起状部分は、酸素ガスを含む酸化性雰囲気での熱酸化
で酸化物に変換される。
突起状部分は、酸素ガスを含む酸化性雰囲気での熱酸化
で酸化物に変換される。
【００１７】あるいは、前記残存する導電体薄膜のうち
の突起状部分は、オキシ塩化リンガスを含む酸化性雰囲
気で熱処理される。
の突起状部分は、オキシ塩化リンガスを含む酸化性雰囲
気で熱処理される。
【００１８】あるいは、前記残存する導電体薄膜のうち
の突起状部分は、酸化性の化学薬液中で酸化物に変換さ
れる。
の突起状部分は、酸化性の化学薬液中で酸化物に変換さ
れる。
【００１９】また、ここで、前記導電体薄膜は多結晶シ
リコン膜で構成される。
リコン膜で構成される。
【００２０】
【発明の実施の形態】本発明によりＤＲＡＭのメモリセ
ルをシリンダ構造のスタック型キャパシタで形成する場
合の実施の形態について、以下に図面を参照して説明す
る。図１乃至図８は、この実施の形態での工程要所に於
ける半導体装置の要部断面を模式的に示した図である。
ルをシリンダ構造のスタック型キャパシタで形成する場
合の実施の形態について、以下に図面を参照して説明す
る。図１乃至図８は、この実施の形態での工程要所に於
ける半導体装置の要部断面を模式的に示した図である。
【００２１】図１に示すように、先ず、ＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）等、通常の素子分離方法によりシリコン基板１上に
非活性領域であるフィールド酸化膜２を形成し、これら
により取り囲まれる素子活性領域を形成する。
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）等、通常の素子分離方法によりシリコン基板１上に
非活性領域であるフィールド酸化膜２を形成し、これら
により取り囲まれる素子活性領域を形成する。
【００２２】次に、素子活性領域上にゲート電極３、容
量用拡散層４、ビット線用拡散層５等からなるＭＯＳト
ランジスタを形成する。このＭＯＳトランジスタがメモ
リセルのトランスファトランジスタとなる。また、ワー
ド線３’をフィールド酸化膜２上に形成する。このワー
ド線３’は、隣接メモリセルのトランスファトランジス
タのゲート電極につながる。そして、このゲート電極３
およびワード線３’を被覆するように層間絶縁膜６を形
成する。ここで、層間絶縁膜６は、公知の化学気相成長
（ＣＶＤ）法により堆積したシリコン酸化膜を化学的機
械研磨（ＣＭＰ）法で平坦化したものである。
量用拡散層４、ビット線用拡散層５等からなるＭＯＳト
ランジスタを形成する。このＭＯＳトランジスタがメモ
リセルのトランスファトランジスタとなる。また、ワー
ド線３’をフィールド酸化膜２上に形成する。このワー
ド線３’は、隣接メモリセルのトランスファトランジス
タのゲート電極につながる。そして、このゲート電極３
およびワード線３’を被覆するように層間絶縁膜６を形
成する。ここで、層間絶縁膜６は、公知の化学気相成長
（ＣＶＤ）法により堆積したシリコン酸化膜を化学的機
械研磨（ＣＭＰ）法で平坦化したものである。
【００２３】次に、上記ＭＯＳトランジスタのビット線
用拡散層５上にコンタクト孔を開口し、このコンタクト
孔にタングステン、窒化チタン、タングステンシリサイ
ド等の導電体材を埋設しビット線コンタクトプラグ７を
形成する。そして、タングステン等の導電体膜を堆積し
た後、公知のフォトリソグラフィ技術とドライエッチン
グ技術とによりパターニングして、ビット線パッド７ａ
とビット線７’を形成する。
用拡散層５上にコンタクト孔を開口し、このコンタクト
孔にタングステン、窒化チタン、タングステンシリサイ
ド等の導電体材を埋設しビット線コンタクトプラグ７を
形成する。そして、タングステン等の導電体膜を堆積し
た後、公知のフォトリソグラフィ技術とドライエッチン
グ技術とによりパターニングして、ビット線パッド７ａ
とビット線７’を形成する。
【００２４】次に、このビット線パッド７ａとビット線
７’を被覆する層間絶縁膜６として再びシリコン酸化膜
をＣＶＤ法により成膜し、このシリコン酸化膜をＣＭＰ
法で平坦化する。
７’を被覆する層間絶縁膜６として再びシリコン酸化膜
をＣＶＤ法により成膜し、このシリコン酸化膜をＣＭＰ
法で平坦化する。
【００２５】次に、前記ＭＯＳトランジスタの容量用拡
散層４上に、公知のフォトリソグラフィ技術とドライエ
ッチング技術とを用いてコンタクト孔を開口し、続いて
ホスフィン（ＰＨ3 ）とシラン（ＳｉＨ4 ）又はジシラ
ン（Ｓｉ2 Ｈ6 ）からなるガス系より既知の減圧ＣＶＤ
法により、不純物としてリン（Ｐ）を１．５×１０20原
子／ｃｍ3 の濃度で含むアモルファス状の第１シリコン
膜８を１００〜３００ｎｍの膜厚に成膜する。
散層４上に、公知のフォトリソグラフィ技術とドライエ
ッチング技術とを用いてコンタクト孔を開口し、続いて
ホスフィン（ＰＨ3 ）とシラン（ＳｉＨ4 ）又はジシラ
ン（Ｓｉ2 Ｈ6 ）からなるガス系より既知の減圧ＣＶＤ
法により、不純物としてリン（Ｐ）を１．５×１０20原
子／ｃｍ3 の濃度で含むアモルファス状の第１シリコン
膜８を１００〜３００ｎｍの膜厚に成膜する。
【００２６】次に、常圧ＣＶＤ法によりコアー用絶縁膜
９としてＢＰＳＧ膜（ボロンガラスとリンガラスを含む
シリコン酸化膜）を膜厚３００〜６００ｎｍの範囲で設
定して成膜する。ここで、このＢＰＳＧ膜に含まれるボ
ロン不純物の濃度は１２モル％、リン不純物の濃度は５
モル％に設定される。
９としてＢＰＳＧ膜（ボロンガラスとリンガラスを含む
シリコン酸化膜）を膜厚３００〜６００ｎｍの範囲で設
定して成膜する。ここで、このＢＰＳＧ膜に含まれるボ
ロン不純物の濃度は１２モル％、リン不純物の濃度は５
モル％に設定される。
【００２７】次に、図２に示すように、公知のフォトリ
ソグラフィ技術とドライエッチング技術でコアー用絶縁
膜９と第１シリコン膜８とを所定の形状に加工する。こ
の微細加工で下部電極１０と絶縁体コアー１１とが形成
される。
ソグラフィ技術とドライエッチング技術でコアー用絶縁
膜９と第１シリコン膜８とを所定の形状に加工する。こ
の微細加工で下部電極１０と絶縁体コアー１１とが形成
される。
【００２８】次に、図３に示すように、層間絶縁膜６、
下部電極１０および絶縁体コアー１１を被覆する第２シ
リコン膜１２を堆積させる。ここで、導電体薄膜である
この第２シリコン膜１２は、第１シリコン膜８の成膜の
方法と同様にして形成され、その膜厚は１００ｎｍ程度
に設定される。
下部電極１０および絶縁体コアー１１を被覆する第２シ
リコン膜１２を堆積させる。ここで、導電体薄膜である
この第２シリコン膜１２は、第１シリコン膜８の成膜の
方法と同様にして形成され、その膜厚は１００ｎｍ程度
に設定される。
【００２９】次に、図４に示すように、異方性のドライ
エッチングにより、第２シリコン膜１２を、絶縁体コア
ー１１と下部電極８の側壁周囲のみに残す。すなわち、
第２シリコン膜１２のエッチバックを行う。そして、層
間絶縁膜６の表面を露出させる。ここで、この異方性の
ドライエッチングの反応ガスとして塩素（Ｃｌ2 ）、酸
素（Ｏ2 ）と臭化水素（ＨＢｒ）の混合ガスが用いられ
る。
エッチングにより、第２シリコン膜１２を、絶縁体コア
ー１１と下部電極８の側壁周囲のみに残す。すなわち、
第２シリコン膜１２のエッチバックを行う。そして、層
間絶縁膜６の表面を露出させる。ここで、この異方性の
ドライエッチングの反応ガスとして塩素（Ｃｌ2 ）、酸
素（Ｏ2 ）と臭化水素（ＨＢｒ）の混合ガスが用いられ
る。
【００３０】この第２シリコン膜１２のエッチバックの
工程後に、図４に示すように側部電極１３が形成される
が、同時に、この側部電極１３上に箔状突起物１４も形
成されるようになる。ここで、この箔状突起物１４の膜
厚は、このエッチバックの条件に大きく依存しており、
５ｎｍ〜２０ｎｍ程度になる。その他、この箔状突起物
は種々の形状を有する。
工程後に、図４に示すように側部電極１３が形成される
が、同時に、この側部電極１３上に箔状突起物１４も形
成されるようになる。ここで、この箔状突起物１４の膜
厚は、このエッチバックの条件に大きく依存しており、
５ｎｍ〜２０ｎｍ程度になる。その他、この箔状突起物
は種々の形状を有する。
【００３１】次に、絶縁体コアー１１を選択的に除去す
る。このようして、図５に示すように、シリンダ構造の
情報蓄積電極を構成するようになる下部電極１０と側部
電極１３を形成する。以下、この絶縁体コアー１１の選
択的エッチングの方法について説明する。
る。このようして、図５に示すように、シリンダ構造の
情報蓄積電極を構成するようになる下部電極１０と側部
電極１３を形成する。以下、この絶縁体コアー１１の選
択的エッチングの方法について説明する。
【００３２】この絶縁体コアー１１の選択的エッチング
は、特開平６−１８１１８８号公報に記載されているよ
うな選択気相ＨＦ処理の方法で行われる。すなわち、エ
ッチングチャンバー内に反応ガスとして６００Ｐａの気
相ＨＦガスと１Ｐａ以下の水蒸気との混合ガスが導入さ
れ、室温中で絶縁体コアー１１が所定の時間エッチング
される。このような条件では、絶縁体コアー１１のエッ
チング速度は１０００ｎｍ／ｍｉｎであり、層間絶縁膜
６のエッチング速度は１．５ｎｍ／ｍｉｎである。そこ
で、エッチング処理時間は１５秒程度に設定される。こ
の場合には、層間絶縁膜６を構成するシリコン酸化膜の
エッチング量は０．２ｎｍ程度であり問題とはならな
い。
は、特開平６−１８１１８８号公報に記載されているよ
うな選択気相ＨＦ処理の方法で行われる。すなわち、エ
ッチングチャンバー内に反応ガスとして６００Ｐａの気
相ＨＦガスと１Ｐａ以下の水蒸気との混合ガスが導入さ
れ、室温中で絶縁体コアー１１が所定の時間エッチング
される。このような条件では、絶縁体コアー１１のエッ
チング速度は１０００ｎｍ／ｍｉｎであり、層間絶縁膜
６のエッチング速度は１．５ｎｍ／ｍｉｎである。そこ
で、エッチング処理時間は１５秒程度に設定される。こ
の場合には、層間絶縁膜６を構成するシリコン酸化膜の
エッチング量は０．２ｎｍ程度であり問題とはならな
い。
【００３３】次に、温度が８００℃程度の炉内の酸化雰
囲気ガス中で熱酸化する。この熱酸化により、箔状突起
物１４を完全に酸化し、図６に示すような突起酸化物１
６を形成する。この時に、側部電極１３および下部電極
１０の表面にも酸化膜層１５が形成される。ここで、こ
れらの酸化膜層１５と突起酸化物１６はシリコン酸化膜
である。そこで、この酸化膜層１５の膜厚が厚くならな
いように酸化条件を設定する必要がある。
囲気ガス中で熱酸化する。この熱酸化により、箔状突起
物１４を完全に酸化し、図６に示すような突起酸化物１
６を形成する。この時に、側部電極１３および下部電極
１０の表面にも酸化膜層１５が形成される。ここで、こ
れらの酸化膜層１５と突起酸化物１６はシリコン酸化膜
である。そこで、この酸化膜層１５の膜厚が厚くならな
いように酸化条件を設定する必要がある。
【００３４】あるいは、この箔状突起物１４をオキシ塩
化リン（ＰＯＣｌ3 ）ガスの雰囲気中で熱処理する。こ
こで、この熱処理の温度は７００程度である。この熱処
理で、箔状突起物１４はリンガラスに変換される。ま
た、酸化膜層１５もリンガラスである。
化リン（ＰＯＣｌ3 ）ガスの雰囲気中で熱処理する。こ
こで、この熱処理の温度は７００程度である。この熱処
理で、箔状突起物１４はリンガラスに変換される。ま
た、酸化膜層１５もリンガラスである。
【００３５】あるいは、この箔状突起物１４を高温に保
管した硝酸液中で酸化処理する。箔状突起物の膜厚が非
常に薄い場合には、この酸化方法が効果的になる。
管した硝酸液中で酸化処理する。箔状突起物の膜厚が非
常に薄い場合には、この酸化方法が効果的になる。
【００３６】次に、この突起酸化物１６を希弗酸溶液中
でエッチング除去する。この時に酸化膜層１５もエッチ
ング除去される。また、このウェットエッチングで層間
絶縁膜６の表面も除去される。ここで、層間絶縁膜６の
エッチング量は極力小さくなるようにする。このため
に、上記のように箔状突起物１４をリンガラスに変換す
るのが効果的となる。
でエッチング除去する。この時に酸化膜層１５もエッチ
ング除去される。また、このウェットエッチングで層間
絶縁膜６の表面も除去される。ここで、層間絶縁膜６の
エッチング量は極力小さくなるようにする。このため
に、上記のように箔状突起物１４をリンガラスに変換す
るのが効果的となる。
【００３７】以上のようにして、図７に示すように、容
量用拡散層４に電気接続する下部電極１０と、この下部
電極１０に接続する側部電極１３とで構成される情報蓄
積電極が層間絶縁膜６上に形成される。
量用拡散層４に電気接続する下部電極１０と、この下部
電極１０に接続する側部電極１３とで構成される情報蓄
積電極が層間絶縁膜６上に形成される。
【００３８】ここで、図５に示した箔状突起物１４の膜
厚が１０ｎｍ以下の場合には、この箔状突起物１４はア
ンモニア水、過酸化水素水および純水の混合溶液中で除
去される。この場合には、上記のような酸化工程あるい
は熱処理工程がないため、全体の工程が短縮されるよう
になる。
厚が１０ｎｍ以下の場合には、この箔状突起物１４はア
ンモニア水、過酸化水素水および純水の混合溶液中で除
去される。この場合には、上記のような酸化工程あるい
は熱処理工程がないため、全体の工程が短縮されるよう
になる。
【００３９】次に、下部電極１０および側部電極１３の
表面に存在する自然酸化膜を希弗酸溶液で除去し、自然
酸化膜の再成長を抑止する為にアンモニアガス雰囲気
中、９００℃程度の温度で急速熱窒化を行なった後、図
８に示すように、公知の減圧ＣＶＤ法によりシリコン窒
化膜を５ｎｍ程度の膜厚に成膜し、さらに８００℃の水
蒸気雰囲気で熱酸化を行ない、ＳｉＯ2 ／Ｓｉ3 Ｎ4 構
造の容量絶縁膜１７を形成する。
表面に存在する自然酸化膜を希弗酸溶液で除去し、自然
酸化膜の再成長を抑止する為にアンモニアガス雰囲気
中、９００℃程度の温度で急速熱窒化を行なった後、図
８に示すように、公知の減圧ＣＶＤ法によりシリコン窒
化膜を５ｎｍ程度の膜厚に成膜し、さらに８００℃の水
蒸気雰囲気で熱酸化を行ない、ＳｉＯ2 ／Ｓｉ3 Ｎ4 構
造の容量絶縁膜１７を形成する。
【００４０】続いて、上部電極１８として膜厚１５０ｎ
ｍのポリシリコン膜を成膜し、その後、温度が８００℃
程度の公知の熱拡散でリン不純物を上部電極１８に導入
する。この時に下部電極１０と側部電極１３は多結晶化
する。
ｍのポリシリコン膜を成膜し、その後、温度が８００℃
程度の公知の熱拡散でリン不純物を上部電極１８に導入
する。この時に下部電極１０と側部電極１３は多結晶化
する。
【００４１】このようにして、シリコン基板１表面のフ
イールド酸化膜２以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極３およびソ
ース・ドレイン領域となる容量用拡散層４、ビット線用
拡散層５、さらに、容量用拡散層４に電気接続し情報蓄
積電極となる下部電極１０と側部電極１３、ビット線用
拡散層５にビット線コンタクトプラグ７とビット線パッ
ド７ａを介して電気接続するビット線７’が形成され
る。ここで、下部電極１０は、層間絶縁膜６に形成され
るコンタクト孔にその一部が埋設され、層間絶縁膜６の
表面を被覆して形成される。そして、情報蓄積電極の対
向電極である上部電極１８と容量絶縁膜１７とともにシ
リンダ構造のスタック型のキャパシタを構成する。
イールド酸化膜２以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極３およびソ
ース・ドレイン領域となる容量用拡散層４、ビット線用
拡散層５、さらに、容量用拡散層４に電気接続し情報蓄
積電極となる下部電極１０と側部電極１３、ビット線用
拡散層５にビット線コンタクトプラグ７とビット線パッ
ド７ａを介して電気接続するビット線７’が形成され
る。ここで、下部電極１０は、層間絶縁膜６に形成され
るコンタクト孔にその一部が埋設され、層間絶縁膜６の
表面を被覆して形成される。そして、情報蓄積電極の対
向電極である上部電極１８と容量絶縁膜１７とともにシ
リンダ構造のスタック型のキャパシタを構成する。
【００４２】なお、この実施の形態では、下部電極１０
と側部電極１３に含まれる不純物をこれらの成膜と同時
にドープしているが、ノンドープのシリコン膜で情報蓄
積電極を形成後に、リン不純物を熱拡散し、情報蓄積電
極に不純物を導入するようにしてもよい。
と側部電極１３に含まれる不純物をこれらの成膜と同時
にドープしているが、ノンドープのシリコン膜で情報蓄
積電極を形成後に、リン不純物を熱拡散し、情報蓄積電
極に不純物を導入するようにしてもよい。
【００４３】また、この実施の形態では、上部電極１８
をノンドープのポリシリコン膜で形成した後、リンを熱
拡散させているが、前述の情報蓄積電極の形成方法と同
様にして、成膜と同時にリン不純物をドープしてもよ
い。
をノンドープのポリシリコン膜で形成した後、リンを熱
拡散させているが、前述の情報蓄積電極の形成方法と同
様にして、成膜と同時にリン不純物をドープしてもよ
い。
【００４４】この実施の形態での絶縁体コアー１１に使
用するＢＰＳＧ膜の選択気相ＨＦ処理におけるエッチン
グ速度は、ＢＰＳＧ膜中の不純物の濃度が増加するとと
もに増大する。このために、不純物濃度を増加させるこ
とが好ましい。しかし、不純物濃度が増加し過ぎると膜
質が低下するので適当な濃度範囲になるように設定する
必要がある。
用するＢＰＳＧ膜の選択気相ＨＦ処理におけるエッチン
グ速度は、ＢＰＳＧ膜中の不純物の濃度が増加するとと
もに増大する。このために、不純物濃度を増加させるこ
とが好ましい。しかし、不純物濃度が増加し過ぎると膜
質が低下するので適当な濃度範囲になるように設定する
必要がある。
【００４５】また、この絶縁体コアーとしてはシリコン
窒化膜、ＰＳＧ膜（リンガラス）あるいはＢＳＧ膜（ボ
ロンガラス）を用いてもよい。ＰＳＧ膜の場合のリン不
純物の濃度は１０〜１５モル％に設定される。また、Ｂ
ＳＧ膜の場合では、ボロン不純物の濃度は５〜２０モル
％に設定される。
窒化膜、ＰＳＧ膜（リンガラス）あるいはＢＳＧ膜（ボ
ロンガラス）を用いてもよい。ＰＳＧ膜の場合のリン不
純物の濃度は１０〜１５モル％に設定される。また、Ｂ
ＳＧ膜の場合では、ボロン不純物の濃度は５〜２０モル
％に設定される。
【００４６】また、この実施の形態では、側部電極がシ
リコン薄膜で形成される場合について説明したが、この
側部電極は他の導電体薄膜であってもよい。
リコン薄膜で形成される場合について説明したが、この
側部電極は他の導電体薄膜であってもよい。
【００４７】
【発明の効果】以上に説明したように、本発明では、シ
リンダ構造の情報蓄積電極の形成において、側部電極の
上部に形成される箔状突起物を酸化雰囲気ガス中での熱
酸化、オキシ塩化リンガス中での熱処理あるいは酸化性
化学薬液中での処理でシリコン酸化物あるいはリンガラ
スに完全に変換する。そして、このシリコン酸化物ある
いはリンガラスは、希弗酸溶液で除去される。
リンダ構造の情報蓄積電極の形成において、側部電極の
上部に形成される箔状突起物を酸化雰囲気ガス中での熱
酸化、オキシ塩化リンガス中での熱処理あるいは酸化性
化学薬液中での処理でシリコン酸化物あるいはリンガラ
スに完全に変換する。そして、このシリコン酸化物ある
いはリンガラスは、希弗酸溶液で除去される。
【００４８】または、この箔状突起物の厚さが１０ｎｍ
以下の場合には、この箔状突起物はアンモニア水、過酸
化水素水および純水の混合溶液に浸漬されて除去され
る。
以下の場合には、この箔状突起物はアンモニア水、過酸
化水素水および純水の混合溶液に浸漬されて除去され
る。
【００４９】このために、情報蓄積電極にこのような箔
状突起物が形成されることは皆無になり、信頼性の高い
シリンダ構造のスタック型キャパシタが形成されるよう
になる。また、本発明により、従来の技術でみられた半
導体装置の製造ラインのパーティクル汚染は全くなくな
る。
状突起物が形成されることは皆無になり、信頼性の高い
シリンダ構造のスタック型キャパシタが形成されるよう
になる。また、本発明により、従来の技術でみられた半
導体装置の製造ラインのパーティクル汚染は全くなくな
る。
【図１】本発明の実施の形態を説明するための一工程の
断面図である。
断面図である。
【図２】本発明の実施の形態を説明するための一工程の
断面図である。
断面図である。
【図３】本発明の実施の形態を説明するための一工程の
断面図である。
断面図である。
【図４】本発明の実施の形態を説明するための一工程の
断面図である。
断面図である。
【図５】本発明の実施の形態を説明するための一工程の
断面図である。
断面図である。
【図６】本発明の実施の形態を説明するための一工程の
断面図である。
断面図である。
【図７】本発明の実施の形態を説明するための一工程の
断面図である。
断面図である。
【図８】本発明の実施の形態を説明するためのメモリセ
ルの断面図である。
ルの断面図である。
【図９】従来の技術を説明するためのメモリセルの断面
図である。
図である。
１，２１ シリコン基板 ２，２２ フィールド酸化膜 ３，２３ ゲート電極 ３’，２３’ ワード線 ４，２４ 容量用拡散層 ５，２５ ビット線用拡散層 ６，２６ 層間絶縁膜 ７，２７ ビット線コンタクトプラグ ７’，２７’ ビット線 ７ａ，２７ａ ビット線パッド ８ 第１シリコン膜 ９ コアー用絶縁膜 １０，２８ 下部電極 １１ 絶縁体コアー １２ 第２シリコン膜 １３，２９ 側部電極 １４，３０ 箔状突起物 １５ 酸化膜層 １６ 突起酸化物 １７，３１ 容量絶縁膜 １８，３２ 上部電極
Claims (6)
- 【請求項１】 半導体記憶装置の情報蓄積電極とその対
向電極と容量絶縁膜とで構成されるスタック型キャパシ
タの形成工程において、前記情報蓄積電極をシリンダ構
造に形成する工程と、前記シリンダ構造の情報蓄積電極
の表面を酸化処理し酸化物を形成する工程と、前記酸化
物を弗酸系溶液でエッチング除去する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体記憶装置の情報蓄積電極とその対
向電極と容量絶縁膜とで構成されるスタック型キャパシ
タの形成工程において、半導体基板上の層間絶縁膜に設
けたコンタクト孔を通して、前記半導体基板の所定の領
域に形成した拡散層と電気接続する下部電極を形成する
工程と、前記下部電極上にパターニングした絶縁体コア
ーを形成する工程と、前記絶縁体コアー、下部電極およ
び層間絶縁膜を被覆する導電体薄膜を形成する工程と、
前記導電体薄膜を異方性のドライエッチングでエッチバ
ックし前記絶縁体コアーおよび下部電極の側壁に沿って
前記導電体薄膜を残存させる工程と、前記残存する導電
体薄膜のうち突起状部分を酸化物に変換する工程と、前
記酸化物を弗酸系溶液でエッチング除去した後に残存す
る導電体薄膜を側部電極とし前記下部電極と前記側部電
極とで前記情報蓄積電極を形成する工程と、を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項３】 前記残存する導電体薄膜のうちの突起状
部分を、酸素ガスを含む酸化性雰囲気で熱酸化し酸化物
に変換することを特徴とする請求項１または請求項２記
載の半導体装置の製造方法。 - 【請求項４】 前記残存する導電体薄膜のうちの突起状
部分を、オキシ塩化リンガスを含む酸化性雰囲気で熱処
理することを特徴とする請求項１または請求項２記載の
半導体装置の製造方法。 - 【請求項５】 前記残存する導電体薄膜のうちの突起状
部分を、酸化性の化学薬液中で酸化物に変換することを
特徴とする請求項１または請求項２記載の半導体装置の
製造方法。 - 【請求項６】 前記導電体薄膜が多結晶シリコン膜であ
ることを特徴とする請求項１から請求項５のうち１つの
請求項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041039A JPH09232539A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041039A JPH09232539A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232539A true JPH09232539A (ja) | 1997-09-05 |
Family
ID=12597272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041039A Pending JPH09232539A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6350647B2 (en) | 1998-11-09 | 2002-02-26 | Nec Corporation | Semiconductor memory device and manufacturing method of the same |
| KR100334980B1 (ko) * | 1998-06-12 | 2002-05-02 | 가네꼬 히사시 | 반도체 메모리 장치 및 그 제조방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121653A (en) * | 1979-03-14 | 1980-09-18 | Fujitsu Ltd | Method of treating surface of semiconductor substrate |
| JPS63293861A (ja) * | 1987-05-26 | 1988-11-30 | Nec Corp | 半導体装置の製造方法 |
| JPH0196950A (ja) * | 1987-10-08 | 1989-04-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0322567A (ja) * | 1989-06-20 | 1991-01-30 | Nippon Soken Inc | 半導体装置およびその製造方法 |
| JPH04242967A (ja) * | 1990-12-28 | 1992-08-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06151749A (ja) * | 1992-11-04 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-02-28 JP JP8041039A patent/JPH09232539A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS55121653A (en) * | 1979-03-14 | 1980-09-18 | Fujitsu Ltd | Method of treating surface of semiconductor substrate |
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| JPH04242967A (ja) * | 1990-12-28 | 1992-08-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06151749A (ja) * | 1992-11-04 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334980B1 (ko) * | 1998-06-12 | 2002-05-02 | 가네꼬 히사시 | 반도체 메모리 장치 및 그 제조방법 |
| US6387752B1 (en) | 1998-06-12 | 2002-05-14 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| US6350647B2 (en) | 1998-11-09 | 2002-02-26 | Nec Corporation | Semiconductor memory device and manufacturing method of the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |