JPH11354718A - キャパシタの製造方法 - Google Patents
キャパシタの製造方法Info
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- JPH11354718A JPH11354718A JP10159190A JP15919098A JPH11354718A JP H11354718 A JPH11354718 A JP H11354718A JP 10159190 A JP10159190 A JP 10159190A JP 15919098 A JP15919098 A JP 15919098A JP H11354718 A JPH11354718 A JP H11354718A
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Abstract
(57)【要約】
【課題】 エッチング残りが生じる恐れのないキャパシ
タの製造方法を提供する。 【解決手段】 表面に素子分離領域と熱酸化膜２６より
なるフィールド部とを形成したシリコン基板１０の表面
に、リンを含む第１ポリシリコン膜１３と、シリコン酸
化膜１５と、リンを含む第２ポリシリコン膜１７と、を
順に積層した後、キャパシタ下部電極１２と同じ寸法の
矩形状のレジストをマスクとして３つの膜をエッチング
して矩形状の積層膜１１を得た後、キャパシタ上部電極
１６と同じ寸法の矩形状のレジスト２３により第２ポリ
シリコン膜１７をエッチングしてキャパシタ上部電極１
６とし、キャパシタ４０を得る。
タの製造方法を提供する。 【解決手段】 表面に素子分離領域と熱酸化膜２６より
なるフィールド部とを形成したシリコン基板１０の表面
に、リンを含む第１ポリシリコン膜１３と、シリコン酸
化膜１５と、リンを含む第２ポリシリコン膜１７と、を
順に積層した後、キャパシタ下部電極１２と同じ寸法の
矩形状のレジストをマスクとして３つの膜をエッチング
して矩形状の積層膜１１を得た後、キャパシタ上部電極
１６と同じ寸法の矩形状のレジスト２３により第２ポリ
シリコン膜１７をエッチングしてキャパシタ上部電極１
６とし、キャパシタ４０を得る。
Description
【０００１】
【発明の属する技術分野】この発明は、キャパシタの製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】キャパシタを用いる半導体装置として
は、例えば、抵抗と組み合わせて一定の周波数を選択的
に取除いたり、逆に一定の周波数のみを選択的に通過さ
せる等のフィルタ動作を行うフィルタ回路や、また、キ
ャパシタの保持電荷量と抵抗の抵抗値とによりスイッチ
動作を行うスイッチドキャパシタ等が挙げられる。
は、例えば、抵抗と組み合わせて一定の周波数を選択的
に取除いたり、逆に一定の周波数のみを選択的に通過さ
せる等のフィルタ動作を行うフィルタ回路や、また、キ
ャパシタの保持電荷量と抵抗の抵抗値とによりスイッチ
動作を行うスイッチドキャパシタ等が挙げられる。
【０００３】このような半導体装置に用いられるキャパ
シタは、ポリシリコン膜又はポリサイド膜（ポリシリコ
ン膜にタングステンなどの高融点金属シリサイドよりな
る膜を積層した二層構造の膜）等の導電膜により形成し
た２つのキャパシタ電極によりシリコン酸化膜等のキャ
パシタ絶縁膜を挟んだ構成のものが一般的である。
シタは、ポリシリコン膜又はポリサイド膜（ポリシリコ
ン膜にタングステンなどの高融点金属シリサイドよりな
る膜を積層した二層構造の膜）等の導電膜により形成し
た２つのキャパシタ電極によりシリコン酸化膜等のキャ
パシタ絶縁膜を挟んだ構成のものが一般的である。
【０００４】以下、図４に沿って従来のキャパシタの製
造方法を説明する。まず、ホトリソグラフィ技術とイオ
ンインプランテーション技術を用いてシリコン基板１０
表面のＮＭＯＳ形成予定領域にＰ型拡散層（Ｐウエル）
２４を形成すると共に、シリコン基板１０表面のＰＭＯ
Ｓ形成予定領域にＮ型拡散層（Ｎウエル）２２を形成す
る。
造方法を説明する。まず、ホトリソグラフィ技術とイオ
ンインプランテーション技術を用いてシリコン基板１０
表面のＮＭＯＳ形成予定領域にＰ型拡散層（Ｐウエル）
２４を形成すると共に、シリコン基板１０表面のＰＭＯ
Ｓ形成予定領域にＮ型拡散層（Ｎウエル）２２を形成す
る。
【０００５】次に、公知のＬＯＣＯＳ(Local Oxidation
of Silicon)分離法により素子分離領域と厚さ４００ｎ
ｍ程度の熱酸化膜２６よりなるフィールド部とを形成し
た後、素子分離領域端の欠陥を酸化膜中に取り込んで除
去するために素子分離領域に厚さ３０ｎｍ程度の犠牲酸
化膜２８を形成する（図４（Ａ））。
of Silicon)分離法により素子分離領域と厚さ４００ｎ
ｍ程度の熱酸化膜２６よりなるフィールド部とを形成し
た後、素子分離領域端の欠陥を酸化膜中に取り込んで除
去するために素子分離領域に厚さ３０ｎｍ程度の犠牲酸
化膜２８を形成する（図４（Ａ））。
【０００６】その後、ＣＶＤ(Chemical Vapor depositi
on) 法により厚さ１５０ｎｍ程度のリンを含む第１ポリ
シリコン膜を形成した後、第１ポリシリコン膜をエッチ
ングして矩形状のポリシリコンからなるキャパシタ下部
電極１２をフィールド部上に形成する。その後、熱酸化
を行ってキャパシタ下部電極１２の表面に厚さ４０ｎｍ
程度のシリコン酸化膜を形成し、キャパシタ絶縁膜１４
とする（図４（Ｂ））。
on) 法により厚さ１５０ｎｍ程度のリンを含む第１ポリ
シリコン膜を形成した後、第１ポリシリコン膜をエッチ
ングして矩形状のポリシリコンからなるキャパシタ下部
電極１２をフィールド部上に形成する。その後、熱酸化
を行ってキャパシタ下部電極１２の表面に厚さ４０ｎｍ
程度のシリコン酸化膜を形成し、キャパシタ絶縁膜１４
とする（図４（Ｂ））。
【０００７】さらに、シリコン基板の全面にＣＶＤ法に
より厚さ２５０ｎｍ程度のリンを含む第２ポリシリコン
膜を形成した後、この第２ポリシリコン膜をリソグラフ
ィ技術とエッチング技術とによりキャパシタ絶縁膜１４
上のみに矩形状に残るようにエッチングしてキャパシタ
上部電極１６とする（図４（Ｃ））。
より厚さ２５０ｎｍ程度のリンを含む第２ポリシリコン
膜を形成した後、この第２ポリシリコン膜をリソグラフ
ィ技術とエッチング技術とによりキャパシタ絶縁膜１４
上のみに矩形状に残るようにエッチングしてキャパシタ
上部電極１６とする（図４（Ｃ））。
【０００８】その後、ホトリソグラフィ技術とイオンイ
ンプランテーション技術とを用いてＭＯＳトランジスタ
の動作閾電圧を調整する不純物を犠牲酸化膜２８を介し
て素子分離領域に導入してから素子分離領域上の犠牲酸
化膜２８をエッチングにより取除く。さらに、厚さ１０
ｎｍ程度のゲート酸化膜１８を素子分離領域に形成す
る。
ンプランテーション技術とを用いてＭＯＳトランジスタ
の動作閾電圧を調整する不純物を犠牲酸化膜２８を介し
て素子分離領域に導入してから素子分離領域上の犠牲酸
化膜２８をエッチングにより取除く。さらに、厚さ１０
ｎｍ程度のゲート酸化膜１８を素子分離領域に形成す
る。
【０００９】その後、全面にＣＶＤ法によりリンを含む
ゲート電極用ポリシリコン膜１９を厚さ１５０ｎｍ程度
形成した後、さらに厚さ１００ｎｍのタングステンシリ
サイド（ＷＳｉ；Ｗ：Ｓｉ＝１：２）膜２０を形成し、
リソグラフィ技術とエッチング技術とによりゲート電極
用ポリシリコン膜１９とタングステンシリサイド（ＷＳ
ｉ；Ｗ：Ｓｉ＝１：２）膜２０とを素子分離領域に矩形
状に残してゲート電極４２とする（図４（Ｄ））。
ゲート電極用ポリシリコン膜１９を厚さ１５０ｎｍ程度
形成した後、さらに厚さ１００ｎｍのタングステンシリ
サイド（ＷＳｉ；Ｗ：Ｓｉ＝１：２）膜２０を形成し、
リソグラフィ技術とエッチング技術とによりゲート電極
用ポリシリコン膜１９とタングステンシリサイド（ＷＳ
ｉ；Ｗ：Ｓｉ＝１：２）膜２０とを素子分離領域に矩形
状に残してゲート電極４２とする（図４（Ｄ））。
【００１０】その後、ホトリソグラフィ技術とイオンイ
ンプランテーション技術とを用いてＭＯＳトランジスタ
の拡散層を形成し、通常の配線形成工程を経て半導体装
置が得られる。
ンプランテーション技術とを用いてＭＯＳトランジスタ
の拡散層を形成し、通常の配線形成工程を経て半導体装
置が得られる。
【００１１】
【発明が解決しようとする課題】しかしながら上述した
従来のキャパシタの製造方法では、キャパシタ上部電極
を形成する際のリンを含むポリシリコン膜のエッチング
終了後に、図５に示すように、キャパシタ下部電極１２
の側面側にエッチング残り３０が生じるという問題があ
る。このエッチング残り３０は、後述するキャパシタ下
部電極１２の削られた部分とシリコン絶縁膜１４の削ら
れた角部とに堆積したポリシリコン３２と接触してショ
ートの原因となる。
従来のキャパシタの製造方法では、キャパシタ上部電極
を形成する際のリンを含むポリシリコン膜のエッチング
終了後に、図５に示すように、キャパシタ下部電極１２
の側面側にエッチング残り３０が生じるという問題があ
る。このエッチング残り３０は、後述するキャパシタ下
部電極１２の削られた部分とシリコン絶縁膜１４の削ら
れた角部とに堆積したポリシリコン３２と接触してショ
ートの原因となる。
【００１２】また、上記従来の方法では、キャパシタ下
部電極１２形成後に、素子分離領域の犠牲酸化膜をエッ
チングにより除去しているが、このとき、図５に示すよ
うに、先に形成したキャパシタ下部電極１２角部のシリ
コン絶縁膜１４が削れて、シリコン絶縁膜１４により被
覆されていたキャパシタ下部電極１２が表面に露出する
ことがある。この場合、犠牲酸化膜２８のエッチングと
共にキャパシタ下部電極１２も削られてしまい、その後
のゲート電極用ポリシリコン膜１９の形成時に、キャパ
シタ下部電極１２の削られた部分とシリコン絶縁膜１４
の削られた角部とにポリシリコンが堆積するため、キャ
パシタ下部電極１２の抵抗値が下がってしまう。また、
ゲート電極などの他の部位を形成するための酸化工程で
キャパシタ上部電極の側壁が異常酸化されて実効的な寸
法が目減りする恐れもある。
部電極１２形成後に、素子分離領域の犠牲酸化膜をエッ
チングにより除去しているが、このとき、図５に示すよ
うに、先に形成したキャパシタ下部電極１２角部のシリ
コン絶縁膜１４が削れて、シリコン絶縁膜１４により被
覆されていたキャパシタ下部電極１２が表面に露出する
ことがある。この場合、犠牲酸化膜２８のエッチングと
共にキャパシタ下部電極１２も削られてしまい、その後
のゲート電極用ポリシリコン膜１９の形成時に、キャパ
シタ下部電極１２の削られた部分とシリコン絶縁膜１４
の削られた角部とにポリシリコンが堆積するため、キャ
パシタ下部電極１２の抵抗値が下がってしまう。また、
ゲート電極などの他の部位を形成するための酸化工程で
キャパシタ上部電極の側壁が異常酸化されて実効的な寸
法が目減りする恐れもある。
【００１３】これらにより、個々のキャパシタの抵抗値
にバラツキが生じ、精度よく同じ抵抗値のキャパシタを
形成することできないという難点がある。これは、特
に、アナログ回路（通常、抵抗値のバラツキ規格は±１
０％以下である。）に使用する場合に大きな問題とな
る。
にバラツキが生じ、精度よく同じ抵抗値のキャパシタを
形成することできないという難点がある。これは、特
に、アナログ回路（通常、抵抗値のバラツキ規格は±１
０％以下である。）に使用する場合に大きな問題とな
る。
【００１４】エッチング残りをなくすために、キャパシ
タ下部電極の膜厚を小さくして段差を低減することが挙
げられるが、キャパシタ下部電極の膜厚を小さくすると
その分抵抗値のバラツキが大きくなるため、同じ抵抗値
のキャパシタ下部電極を再現性良く形成するのは難し
い。それに加えて、コンタクト形成時のエッチングにお
いて、膜厚が薄い分エッチングマージンが小さくなるた
め、好ましくない。
タ下部電極の膜厚を小さくして段差を低減することが挙
げられるが、キャパシタ下部電極の膜厚を小さくすると
その分抵抗値のバラツキが大きくなるため、同じ抵抗値
のキャパシタ下部電極を再現性良く形成するのは難し
い。それに加えて、コンタクト形成時のエッチングにお
いて、膜厚が薄い分エッチングマージンが小さくなるた
め、好ましくない。
【００１５】また、エッチング残りをなくすための別の
方法として、キャパシタ下部電極の側面をテーパ状とす
ることが挙げられるが、側面がテーパ状のキャパシタ下
部電極を再現性良く形成するのは難しく現実的ではな
い。
方法として、キャパシタ下部電極の側面をテーパ状とす
ることが挙げられるが、側面がテーパ状のキャパシタ下
部電極を再現性良く形成するのは難しく現実的ではな
い。
【００１６】さらに別の方法として、オーバーエッチン
グを長めに行うことも挙げられるが、オーバーエッチン
グを長めに行うとその他の部分に形成したシリコン酸化
膜も余分に削られて目減りしてしまう。このときの酸化
膜の目減り量は、一定ではないので、常に同じ膜厚の犠
牲酸化膜とすることが難しい。個々の半導体装置の製造
において、犠牲酸化膜の膜厚が異なると、例えば、犠牲
酸化膜を通過させて導入する不純物量によって動作閾電
圧を調整するＭＯＳトランジスタ等では、動作閾電圧が
個々のトランジスタによってばらついてしまい好ましく
ない。
グを長めに行うことも挙げられるが、オーバーエッチン
グを長めに行うとその他の部分に形成したシリコン酸化
膜も余分に削られて目減りしてしまう。このときの酸化
膜の目減り量は、一定ではないので、常に同じ膜厚の犠
牲酸化膜とすることが難しい。個々の半導体装置の製造
において、犠牲酸化膜の膜厚が異なると、例えば、犠牲
酸化膜を通過させて導入する不純物量によって動作閾電
圧を調整するＭＯＳトランジスタ等では、動作閾電圧が
個々のトランジスタによってばらついてしまい好ましく
ない。
【００１７】また、オーバーエッチングを長めに行うと
サイドエッチングが進むので、常に一定形状のキャパシ
タを得ることができず、個々のトランジスタによってキ
ャパシタ下部電極の抵抗値が異なってしまうという恐れ
もある。
サイドエッチングが進むので、常に一定形状のキャパシ
タを得ることができず、個々のトランジスタによってキ
ャパシタ下部電極の抵抗値が異なってしまうという恐れ
もある。
【００１８】以上のことから本発明は、エッチング残り
が生じる恐れのないキャパシタの製造方法を提供するこ
とを目的とする。
が生じる恐れのないキャパシタの製造方法を提供するこ
とを目的とする。
【００１９】
【課題を解決するための手段】上記第１の目的を達成す
るために、請求項１の発明のキャパシタの製造方法は、
半導体基板上に、第１の電極部用の導電膜と、キャパシ
タ絶縁膜と、第２の電極部用導電膜とを順に積層して積
層膜を形成し、予め定めた第１の電極部の寸法に上記積
層膜をエッチングしたのち、第２の電極部用導電膜を予
め定めた第２の電極部の寸法にエッチングする。
るために、請求項１の発明のキャパシタの製造方法は、
半導体基板上に、第１の電極部用の導電膜と、キャパシ
タ絶縁膜と、第２の電極部用導電膜とを順に積層して積
層膜を形成し、予め定めた第１の電極部の寸法に上記積
層膜をエッチングしたのち、第２の電極部用導電膜を予
め定めた第２の電極部の寸法にエッチングする。
【００２０】すなわち、第１の電極部用の導電膜と、キ
ャパシタ絶縁膜と、第２の電極部用導電膜とを順に積層
した積層膜を一旦第１の電極部の寸法にエッチングして
から、第２の電極部用導電膜のみを第２の電極部の寸法
にエッチングするため、第２の電極部のエッチンググ時
に削られた第２の電極部用導電膜が第１の電極部の側面
に堆積してエッチング残りとなることを防止できる。
ャパシタ絶縁膜と、第２の電極部用導電膜とを順に積層
した積層膜を一旦第１の電極部の寸法にエッチングして
から、第２の電極部用導電膜のみを第２の電極部の寸法
にエッチングするため、第２の電極部のエッチンググ時
に削られた第２の電極部用導電膜が第１の電極部の側面
に堆積してエッチング残りとなることを防止できる。
【００２１】
【発明の実施形態】（第１の実施形態）以下、本発明の
第１の実施形態を図１に沿って説明する。まず、ホトリ
ソグラフィ技術とイオンインプランテーション技術を用
いてシリコン基板１０表面のＮＭＯＳ形成予定領域にＰ
型拡散層（Ｐウエル）２４を形成すると共に、シリコン
基板１０表面のＰＭＯＳ形成予定領域にＮ型拡散層（Ｎ
ウエル）２２を形成する。
第１の実施形態を図１に沿って説明する。まず、ホトリ
ソグラフィ技術とイオンインプランテーション技術を用
いてシリコン基板１０表面のＮＭＯＳ形成予定領域にＰ
型拡散層（Ｐウエル）２４を形成すると共に、シリコン
基板１０表面のＰＭＯＳ形成予定領域にＮ型拡散層（Ｎ
ウエル）２２を形成する。
【００２２】次に、公知のＬＯＣＯＳ分離法により素子
分離領域と厚さ４００ｎｍ程度の熱酸化膜２６よりなる
フィールド部とを形成した後、素子分離領域端の欠陥を
酸化膜中に取り込んで除去するために素子分離領域に厚
さ３０ｎｍ程度の犠牲酸化膜２８を形成する。
分離領域と厚さ４００ｎｍ程度の熱酸化膜２６よりなる
フィールド部とを形成した後、素子分離領域端の欠陥を
酸化膜中に取り込んで除去するために素子分離領域に厚
さ３０ｎｍ程度の犠牲酸化膜２８を形成する。
【００２３】その後、ＣＶＤ法により第１の導電層とし
てリンを含む第１ポリシリコン膜１３を厚さ１５０ｎｍ
程度形成する。その後熱酸化を行って厚さ４０ｎｍ程度
のシリコン酸化膜１５を形成し、再びＣＶＤ法により第
２の導電層としてリンを含む第２ポリシリコン膜１７を
厚さ１５０ｎｍ程度形成する（図１（Ａ））。
てリンを含む第１ポリシリコン膜１３を厚さ１５０ｎｍ
程度形成する。その後熱酸化を行って厚さ４０ｎｍ程度
のシリコン酸化膜１５を形成し、再びＣＶＤ法により第
２の導電層としてリンを含む第２ポリシリコン膜１７を
厚さ１５０ｎｍ程度形成する（図１（Ａ））。
【００２４】その後、フォトリソグラフィ技術とエッチ
ング技術とによりキャパシタ下部電極１２と同じ寸法の
矩形状のレジスト（図示せず）を第２ポリシリコン膜１
７表面のキャパシタ形成予定位置に形成する。このレジ
ストをマスクとして第２ポリシリコン膜１７をＣＦ4 や
ＳＦ6 などのフッ酸系ガスによりエッチングしキャパシ
タ下部電極１２と同じ寸法にする。
ング技術とによりキャパシタ下部電極１２と同じ寸法の
矩形状のレジスト（図示せず）を第２ポリシリコン膜１
７表面のキャパシタ形成予定位置に形成する。このレジ
ストをマスクとして第２ポリシリコン膜１７をＣＦ4 や
ＳＦ6 などのフッ酸系ガスによりエッチングしキャパシ
タ下部電極１２と同じ寸法にする。
【００２５】その後、エッチングガスをＣ2 Ｆ8 ガスと
Ｏ2 ガスとの混合ガスに変えてエッチングすることによ
り、第２ポリシリコン膜１７の下層のシリコン酸化膜１
５をエッチングし、第２ポリシリコン膜１７及びキャパ
シタ下部電極１２と同じ寸法にする。
Ｏ2 ガスとの混合ガスに変えてエッチングすることによ
り、第２ポリシリコン膜１７の下層のシリコン酸化膜１
５をエッチングし、第２ポリシリコン膜１７及びキャパ
シタ下部電極１２と同じ寸法にする。
【００２６】その後、エッチングガスをＣＦ4 やＳＦ6
などのフッ酸系ガスにして第１ポリシリコン膜１３をエ
ッチングすることにより、第１ポリシリコン膜１３も上
記第２ポリシリコン膜１７と同じようにエッチングし
て、キャパシタ下部電極１２としたのち、マスクとして
用いたレジストを取除き、フィールド部上に矩形状の積
層膜１１を得る（図１（Ｂ））。
などのフッ酸系ガスにして第１ポリシリコン膜１３をエ
ッチングすることにより、第１ポリシリコン膜１３も上
記第２ポリシリコン膜１７と同じようにエッチングし
て、キャパシタ下部電極１２としたのち、マスクとして
用いたレジストを取除き、フィールド部上に矩形状の積
層膜１１を得る（図１（Ｂ））。
【００２７】さらに、フォトリソグラフィ技術とエッチ
ング技術とによりキャパシタ上部電極１６と同じ寸法の
矩形状のレジスト２１を矩形状の第２ポリシリコン膜１
６ａ上に形成する。このレジストをマスクとして第２ポ
リシリコン膜１６ａをＣＦ4やＳＦ6 などのフッ酸系ガ
スによりエッチングした後、レジストを取除いて上部電
極１６とし、キャパシタ４０を得る（図１（Ｃ））。
ング技術とによりキャパシタ上部電極１６と同じ寸法の
矩形状のレジスト２１を矩形状の第２ポリシリコン膜１
６ａ上に形成する。このレジストをマスクとして第２ポ
リシリコン膜１６ａをＣＦ4やＳＦ6 などのフッ酸系ガ
スによりエッチングした後、レジストを取除いて上部電
極１６とし、キャパシタ４０を得る（図１（Ｃ））。
【００２８】その後、ホトリソグラフィ技術とイオンイ
ンプランテーション技術とを用いてＭＯＳトランジスタ
の動作閾電圧を調整する不純物を犠牲酸化膜２８を介し
て素子分離領域に導入してから素子分離領域上の犠牲酸
化膜２８をエッチングにより取除く。さらに、厚さ１０
ｎｍ程度のゲート酸化膜１８を素子分離領域に形成す
る。
ンプランテーション技術とを用いてＭＯＳトランジスタ
の動作閾電圧を調整する不純物を犠牲酸化膜２８を介し
て素子分離領域に導入してから素子分離領域上の犠牲酸
化膜２８をエッチングにより取除く。さらに、厚さ１０
ｎｍ程度のゲート酸化膜１８を素子分離領域に形成す
る。
【００２９】その後、全面にＣＶＤ法によりリンを含む
ゲート電極用ポリシリコン膜１９を厚さ１５０ｎｍ程度
形成した後、さらに厚さ１００ｎｍのタングステンシリ
サイド（ＷＳｉ；Ｗ：Ｓｉ＝１：２）膜２０を形成し、
リソグラフィ技術とエッチング技術とによりゲート電極
用ポリシリコン膜１９とタングステンシリサイド膜２０
とを素子分離領域に矩形状に残してゲート電極４２とす
る（図４（Ｄ））。
ゲート電極用ポリシリコン膜１９を厚さ１５０ｎｍ程度
形成した後、さらに厚さ１００ｎｍのタングステンシリ
サイド（ＷＳｉ；Ｗ：Ｓｉ＝１：２）膜２０を形成し、
リソグラフィ技術とエッチング技術とによりゲート電極
用ポリシリコン膜１９とタングステンシリサイド膜２０
とを素子分離領域に矩形状に残してゲート電極４２とす
る（図４（Ｄ））。
【００３０】その後、ホトリソグラフィ技術とイオンイ
ンプランテーション技術とを用いてＭＯＳトランジスタ
の拡散層を形成し、通常の配線形成工程を経て半導体装
置が得られる。
ンプランテーション技術とを用いてＭＯＳトランジスタ
の拡散層を形成し、通常の配線形成工程を経て半導体装
置が得られる。
【００３１】上記方法で得られるキャパシタは、キャパ
シタ下部電極１２の側面側にエッチング残りが生じず特
性の良好なものとなる。また、そのようなキャパシタを
用いた半導体装置の性能も良好なものとなる。
シタ下部電極１２の側面側にエッチング残りが生じず特
性の良好なものとなる。また、そのようなキャパシタを
用いた半導体装置の性能も良好なものとなる。
【００３２】（第２の実施形態）以下、本発明の第２の
実施形態を図２に沿って説明する。まず、ホトリソグラ
フィ技術とイオンインプランテーション技術を用いてシ
リコン基板１０表面のＮＭＯＳ形成予定領域にＰ型拡散
層（Ｐウエル）２４を形成すると共に、シリコン基板１
０表面のＰＭＯＳ形成予定領域にＮ型拡散層（Ｎウエ
ル）２２を形成する。
実施形態を図２に沿って説明する。まず、ホトリソグラ
フィ技術とイオンインプランテーション技術を用いてシ
リコン基板１０表面のＮＭＯＳ形成予定領域にＰ型拡散
層（Ｐウエル）２４を形成すると共に、シリコン基板１
０表面のＰＭＯＳ形成予定領域にＮ型拡散層（Ｎウエ
ル）２２を形成する。
【００３３】次に、公知のＬＯＣＯＳ分離法により素子
分離領域と厚さ４００ｎｍ程度の熱酸化膜２６よりなる
フィールド部とを形成した後、素子分離領域端の欠陥を
酸化膜中に取り込んで除去するために素子分離領域に厚
さ３０ｎｍ程度の犠牲酸化膜２８を形成する。
分離領域と厚さ４００ｎｍ程度の熱酸化膜２６よりなる
フィールド部とを形成した後、素子分離領域端の欠陥を
酸化膜中に取り込んで除去するために素子分離領域に厚
さ３０ｎｍ程度の犠牲酸化膜２８を形成する。
【００３４】その後、ＣＶＤ法により第１の導電層とし
てリンを含む第１ポリシリコン膜１３を厚さ１５０ｎｍ
程度形成する。その後熱酸化を行って厚さ４０ｎｍ程度
のシリコン酸化膜１５を形成し、再びＣＶＤ法により第
２の導電層としてリンを含む第２ポリシリコン膜１７を
厚さ１５０ｎｍ程度形成する（図２（Ａ））。
てリンを含む第１ポリシリコン膜１３を厚さ１５０ｎｍ
程度形成する。その後熱酸化を行って厚さ４０ｎｍ程度
のシリコン酸化膜１５を形成し、再びＣＶＤ法により第
２の導電層としてリンを含む第２ポリシリコン膜１７を
厚さ１５０ｎｍ程度形成する（図２（Ａ））。
【００３５】その後、フォトリソグラフィ技術とエッチ
ング技術とによりキャパシタ上部電極１６と同じ寸法の
矩形状の第１のレジスト（図示せず）を第２ポリシリコ
ン膜１７表面のキャパシタ形成予定位置内のほぼ中央に
形成する。この第１のレジストをマスクとして第２ポリ
シリコン膜１７をＣＦ4 やＳＦ6 などのフッ酸系ガスに
よりエッチングし、キャパシタ上部電極１６を形成する
（図２（Ｂ））。
ング技術とによりキャパシタ上部電極１６と同じ寸法の
矩形状の第１のレジスト（図示せず）を第２ポリシリコ
ン膜１７表面のキャパシタ形成予定位置内のほぼ中央に
形成する。この第１のレジストをマスクとして第２ポリ
シリコン膜１７をＣＦ4 やＳＦ6 などのフッ酸系ガスに
よりエッチングし、キャパシタ上部電極１６を形成する
（図２（Ｂ））。
【００３６】その後、フォトリソグラフィ技術とエッチ
ング技術とによりキャパシタ下部電極１２と同じ寸法の
矩形状の第２のレジスト２５をキャパシタ上部電極１６
を含むようにキャパシタ形成予定位置に形成する（図２
（Ｃ））。
ング技術とによりキャパシタ下部電極１２と同じ寸法の
矩形状の第２のレジスト２５をキャパシタ上部電極１６
を含むようにキャパシタ形成予定位置に形成する（図２
（Ｃ））。
【００３７】この第２のレジスト２５をマスクとして第
２ポリシリコン膜１７の下層のシリコン酸化膜１５をＣ
2 Ｆ8 ガスとＯ2 ガスとの混合ガスによりエッチングし
た後、エッチングガスをＣＦ4 やＳＦ6 などのフッ酸系
ガスに変えて第１のポリシリコン膜１３をエッチング
し、キャパシタ下部電極１２を形成する。これにより、
フィールド部上にキャパシタ４０を得る（図２
（Ｄ））。
２ポリシリコン膜１７の下層のシリコン酸化膜１５をＣ
2 Ｆ8 ガスとＯ2 ガスとの混合ガスによりエッチングし
た後、エッチングガスをＣＦ4 やＳＦ6 などのフッ酸系
ガスに変えて第１のポリシリコン膜１３をエッチング
し、キャパシタ下部電極１２を形成する。これにより、
フィールド部上にキャパシタ４０を得る（図２
（Ｄ））。
【００３８】その後、ホトリソグラフィ技術とイオンイ
ンプランテーション技術とを用いてＭＯＳトランジスタ
の動作閾電圧を調整する不純物を犠牲酸化膜２８を介し
て素子分離領域に導入してから素子分離領域上の犠牲酸
化膜２８をエッチングにより取除く。さらに、厚さ１０
ｎｍ程度のゲート酸化膜１８を素子分離領域に形成す
る。
ンプランテーション技術とを用いてＭＯＳトランジスタ
の動作閾電圧を調整する不純物を犠牲酸化膜２８を介し
て素子分離領域に導入してから素子分離領域上の犠牲酸
化膜２８をエッチングにより取除く。さらに、厚さ１０
ｎｍ程度のゲート酸化膜１８を素子分離領域に形成す
る。
【００３９】その後、全面にＣＶＤ法によりリンを含む
ゲート電極用ポリシリコン膜１９を厚さ１５０ｎｍ程度
形成した後、さらに厚さ１００ｎｍのタングステンシリ
サイド（ＷＳｉ；Ｗ：Ｓｉ＝１：２）膜２０を形成し、
リソグラフィ技術とエッチング技術とによりゲート電極
用ポリシリコン膜１９とタングステンシリサイド膜２０
とを素子分離領域に矩形状に残してゲート電極４２とす
る（図２（Ｅ））。
ゲート電極用ポリシリコン膜１９を厚さ１５０ｎｍ程度
形成した後、さらに厚さ１００ｎｍのタングステンシリ
サイド（ＷＳｉ；Ｗ：Ｓｉ＝１：２）膜２０を形成し、
リソグラフィ技術とエッチング技術とによりゲート電極
用ポリシリコン膜１９とタングステンシリサイド膜２０
とを素子分離領域に矩形状に残してゲート電極４２とす
る（図２（Ｅ））。
【００４０】上記の方法では、キャパシタ上部電極１６
を形成した後に、キャパシタ下部電極１２の寸法のマス
クによりキャパシタ上部電極１６が含まれるように上面
を被覆してからキャパシタ下部電極１２のエッチングを
行うため、キャパシタ下部電極１２のエッチング時にキ
ャパシタ上部電極１６がエッチングされるのを防ぐこと
ができる。また、先にキャパシタ上部電極１６を形成し
てしまうため、キャパシタ下部電極１２の側面側にキャ
パシタ上部電極１６のエッチング時に削られたポリシリ
コンが堆積するのを防ぐことができる。
を形成した後に、キャパシタ下部電極１２の寸法のマス
クによりキャパシタ上部電極１６が含まれるように上面
を被覆してからキャパシタ下部電極１２のエッチングを
行うため、キャパシタ下部電極１２のエッチング時にキ
ャパシタ上部電極１６がエッチングされるのを防ぐこと
ができる。また、先にキャパシタ上部電極１６を形成し
てしまうため、キャパシタ下部電極１２の側面側にキャ
パシタ上部電極１６のエッチング時に削られたポリシリ
コンが堆積するのを防ぐことができる。
【００４１】さらに、第２の実施形態では、素子分離領
域上に形成した犠牲酸化膜は、キャパシタ下部電極１２
の形成時に始めて露出するようにしたため、複数回のエ
ッチングによる犠牲酸化膜の目減り量を少なく抑えられ
るので、その後、この犠牲酸化膜を通したイオン注入で
特性を制御するＭＯＳトランジスタを再現性良く製造で
きる。もちろん、このようなキャパシタを用いた半導体
装置においては、個々の半導体装置ごとの特性のバラツ
キを小さくでき、性能も良好なものとなる。
域上に形成した犠牲酸化膜は、キャパシタ下部電極１２
の形成時に始めて露出するようにしたため、複数回のエ
ッチングによる犠牲酸化膜の目減り量を少なく抑えられ
るので、その後、この犠牲酸化膜を通したイオン注入で
特性を制御するＭＯＳトランジスタを再現性良く製造で
きる。もちろん、このようなキャパシタを用いた半導体
装置においては、個々の半導体装置ごとの特性のバラツ
キを小さくでき、性能も良好なものとなる。
【００４２】（第３の実施形態）第３の実施形態は、上
記第２の実施形態の応用例であり、キャパシタ上部電極
１６を形成した後に、全面に保護膜としてシリコン窒化
膜２７を被覆してからフォトリソグラフィ技術とエッチ
ング技術とによりキャパシタ下部電極１２と同じ寸法の
矩形状の第２のレジスト２５をキャパシタ上部電極１６
を含むようにキャパシタ形成予定位置に形成する（図３
（Ｃ））。
記第２の実施形態の応用例であり、キャパシタ上部電極
１６を形成した後に、全面に保護膜としてシリコン窒化
膜２７を被覆してからフォトリソグラフィ技術とエッチ
ング技術とによりキャパシタ下部電極１２と同じ寸法の
矩形状の第２のレジスト２５をキャパシタ上部電極１６
を含むようにキャパシタ形成予定位置に形成する（図３
（Ｃ））。
【００４３】この第２のレジスト２５をマスクとしてシ
リコン窒化膜２７をＣＨＦ3 ガス、またはＣＦ4 ガスに
よりエッチングした後、上記第２の実施形態と同様にし
てシリコン酸化膜１５と第１のポリシリコン膜１３とを
エッチングし、フィールド部上にキャパシタ４０を得る
（図３（Ｄ））。なお、その他は上記第２の実施形態と
同様であるので説明は省略する。
リコン窒化膜２７をＣＨＦ3 ガス、またはＣＦ4 ガスに
よりエッチングした後、上記第２の実施形態と同様にし
てシリコン酸化膜１５と第１のポリシリコン膜１３とを
エッチングし、フィールド部上にキャパシタ４０を得る
（図３（Ｄ））。なお、その他は上記第２の実施形態と
同様であるので説明は省略する。
【００４４】第３の実施形態では、上述した第２の実施
形態の効果に加え、キャパシタ上部電極１６とキャパシ
タ下部電極１２の上面を保護する保護膜であるシリコン
窒化膜２７を設けるため、他の装置の製造時にキャパシ
タがエッチングされる恐れをなくすことができる。した
がって、個々の半導体装置の製造において、同じ抵抗の
キャパシタを精度良く製造することができる。
形態の効果に加え、キャパシタ上部電極１６とキャパシ
タ下部電極１２の上面を保護する保護膜であるシリコン
窒化膜２７を設けるため、他の装置の製造時にキャパシ
タがエッチングされる恐れをなくすことができる。した
がって、個々の半導体装置の製造において、同じ抵抗の
キャパシタを精度良く製造することができる。
【００４５】なお、第３の実施形態では保護膜としてシ
リコン窒化膜を挙げたが、本発明は、これに限らず高融
点金属の窒化物やシリコン窒化膜などを用いることがで
きる。
リコン窒化膜を挙げたが、本発明は、これに限らず高融
点金属の窒化物やシリコン窒化膜などを用いることがで
きる。
【００４６】以上述べたすべての実施形態において、第
１の電極部用の導電膜及び第２の電極部用導電膜とし
て、リンを含むポリシリコン膜を用いているが、本発明
はこれに限らず、例えば、ポリシリコン膜又はタングス
テンシリサイド膜などのようなキャパシタ電極として働
く他の種類の導電性の膜を用いることもできる。もちろ
ん、キャパシタ電極として用いた膜に合わせてエッチン
グガスの種類を換えることは言うまでもない。また、第
１の電極部用の導電膜と第２の電極部用導電膜とを別の
種類の導電性の膜により構成することもできる。
１の電極部用の導電膜及び第２の電極部用導電膜とし
て、リンを含むポリシリコン膜を用いているが、本発明
はこれに限らず、例えば、ポリシリコン膜又はタングス
テンシリサイド膜などのようなキャパシタ電極として働
く他の種類の導電性の膜を用いることもできる。もちろ
ん、キャパシタ電極として用いた膜に合わせてエッチン
グガスの種類を換えることは言うまでもない。また、第
１の電極部用の導電膜と第２の電極部用導電膜とを別の
種類の導電性の膜により構成することもできる。
【００４７】さらに、キャパシタ絶縁膜もシリコン酸化
膜に限らず、例えば、シリコン酸化膜−シリコン窒化膜
−シリコン酸化膜の三層構造の膜などのようなキャパシ
タ絶縁膜として働く他の種類の絶縁性の膜を用いること
もできる。もちろん、キャパシタ絶縁膜として用いた膜
に合わせてエッチングガスの種類を換えることは言うま
でもない。
膜に限らず、例えば、シリコン酸化膜−シリコン窒化膜
−シリコン酸化膜の三層構造の膜などのようなキャパシ
タ絶縁膜として働く他の種類の絶縁性の膜を用いること
もできる。もちろん、キャパシタ絶縁膜として用いた膜
に合わせてエッチングガスの種類を換えることは言うま
でもない。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
エッチング残りが生じる恐れのないキャパシタの製造方
法を提供できる、という効果が得られる。
エッチング残りが生じる恐れのないキャパシタの製造方
法を提供できる、という効果が得られる。
【図１】本発明の第１の実施形態のキャパシタの製造方
法の概略工程図である。
法の概略工程図である。
【図２】本発明の第２の実施形態のキャパシタの製造方
法の概略工程図である。
法の概略工程図である。
【図３】本発明の第３の実施形態のキャパシタの製造方
法の概略工程図である。
法の概略工程図である。
【図４】従来のキャパシタの製造方法の概略工程図であ
る。
る。
【図５】図４（Ｃ）におけるキャパシタ部分の部分拡大
図である。
図である。
１０ シリコン基板 １１ 積層膜 １２ キャパシタ下部電極 １３ 第１ポリシリコン膜 １４ シリコン絶縁膜 １５ シリコン酸化膜 １６ キャパシタ上部電極 １７ 第２ポリシリコン膜 １８ ゲート酸化膜 １９ ゲート電極用ポリシリコン膜 ２０ タングステンシリサイド膜 ２１ レジスト ２２ Ｎ型拡散層（Ｎウエル） ２４ Ｐ型拡散層（Ｐウエル） ２６ 熱酸化膜 ２８ 犠牲酸化膜 ４０ キャパシタ ４２ ゲート電極
Claims (1)
- 【請求項１】 半導体基板上に、第１の電極部用の導電
膜と、キャパシタ絶縁膜と、第２の電極部用導電膜とを
順に積層して積層膜を形成し、 予め定めた第１の電極部の寸法に前記積層膜をエッチン
グしたのち、 第２の電極部用導電膜を予め定めた第２の電極部の寸法
にエッチングするキャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10159190A JPH11354718A (ja) | 1998-06-08 | 1998-06-08 | キャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10159190A JPH11354718A (ja) | 1998-06-08 | 1998-06-08 | キャパシタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354718A true JPH11354718A (ja) | 1999-12-24 |
Family
ID=15688287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10159190A Pending JPH11354718A (ja) | 1998-06-08 | 1998-06-08 | キャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354718A (ja) |
-
1998
- 1998-06-08 JP JP10159190A patent/JPH11354718A/ja active Pending
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