JP4432470B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4432470B2
JP4432470B2 JP2003394456A JP2003394456A JP4432470B2 JP 4432470 B2 JP4432470 B2 JP 4432470B2 JP 2003394456 A JP2003394456 A JP 2003394456A JP 2003394456 A JP2003394456 A JP 2003394456A JP 4432470 B2 JP4432470 B2 JP 4432470B2
Authority
JP
Japan
Prior art keywords
trench
insulating film
semiconductor
semiconductor layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003394456A
Other languages
English (en)
Other versions
JP2005158959A (ja
Inventor
誠一郎 石王
明 田井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2003394456A priority Critical patent/JP4432470B2/ja
Priority to US10/994,294 priority patent/US7105910B2/en
Publication of JP2005158959A publication Critical patent/JP2005158959A/ja
Application granted granted Critical
Publication of JP4432470B2 publication Critical patent/JP4432470B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605—Resistors with PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置に関するもので、特に、トレンチの側壁絶縁膜を容量素子の誘電膜として利用する半導体装置に関する。
半導体素子の高速化や高集積化のために、ＳＯＩ技術が用いられている。ＳＯＩは、絶縁性基体上に半導体層を形成し、その半導体層に半導体素子を形成するものである。
埋め込み絶縁膜を有するＳＯＩ構造の半導体基板を用いた半導体装置が、例えば、特開２０００−１５６４０８号公報（特許文献１）に開示されている。
図１２は、特許文献１に開示された半導体装置の断面構造を示す図である。
図１２の半導体装置８０は、絶縁酸化膜８２及びＳＯＩ層８３を貫通して半導体支持基板８１に達する開孔８４を形成し、開孔８４をｐ型ポリシリコンで埋め込んで導電体層８５を形成する。ＳＯＩ層８３上の絶縁層酸化膜８６に開孔８７を形成し、開孔８７を電極８８で埋めて導電体層８５に電気的に接続させる。この構成により、表面に形成された電極８８により半導体支持基板８１の電位を固定することがでる。このため、裏面電極を外部端子に接続できないパッケージにおいても、半導体支持基板８１の電位を固定し、半導体素子の誤動作を防止できる半導体装置となっている。
また、高速化・高集積化が進んだ半導体チップの実装方法として、フリップチップ実装が行われている。フリップチップ実装は、半導体素子を形成した半導体チップの主面側に半田バンプを設け、その半田バンプにより、半導体チップの主面側と当該チップを搭載する配線基板を向かい合わせて接続する構造である。フリップチップ実装は、配線遅延を低減することができ、またパッケージを小型にできるので、前記ＳＯＩ技術による半導体チップの高速化・高集積化と相性の良い実装方法である。このフリップチップ実装においては、近年、さらなる小型化を目的として、前記配線基板の大きさを半導体チップの大きさにほぼ等しくした、ＣＳＰ（Chip Size Package）構造の検討が行われている。
特開２０００−１５６４０８号公報
前記ＳＯＩ技術により高速化、高集積化が進められた半導体素子においては、動作中において発生する熱が、熱伝導性の低い支持基板の存在により、半導体装置の外に放熱され難いという問題点がある。また、フリップチップ実装においても、従来の半導体チップ裏面を配線基板に貼り付ける実装方法に比較して、放熱能力は低下しており、特にＣＳＰ構造において厳しくなっている。このため、高速化・高集積化が進められた前記半導体装置においては、素子特性の変化、配線抵抗の増大、半田バンプの融解、熱応力による保護膜剥離といった問題が発生しやすい。
この問題を解決するために、図１３に示す半導体装置９０が発明された。図１３は、半田バンプ７１により配線基板７０へフリップチップ実装された状態にある半導体装置９０を示した模式的な断面図である。
図１３の半導体装置９０は、埋め込み絶縁膜９２を有するＳＯＩ構造の半導体基板を用いた半導体装置である。半導体装置９０では、埋め込み絶縁膜９２下の裏面側（図１３では上側）に、第１半導体層９１と金属層９４が形成されている。また、埋め込み絶縁膜９２上の主面側（図１３では下側）に、第２半導体層９３が形成されており、第２半導体層９３内に半導体素子が形成されている。半導体装置９０では、第１半導体層９１の表面上に形成された金属層９４により、半導体素子で発生する熱が放熱される。このため、ＳＯＩ技術による半導体素子の高速化・高集積化と、フリップチップ実装によるパッケージの小型化を阻害することなく、放熱性能を向上させた半導体装置とすることができる。尚、この発明については、すでに特許出願済み（出願番号２００２−１５１７６４）である。
一方、図１３の半導体装置９０においては、放熱性能を向上できるものの、第１半導体層９１上に形成された金属層９４がノイズのアンテナとして働き、ノイズによる誤動作や出力変動が発生し易いことが判明した。上記のノイズによる誤動作等は、図１２に示した半導体支持基板８１の電位を固定する半導体装置８０においても、完全には解消されない。従って、ノイズによる誤動作等を抑制するためには、配線基板７０に容量素子や抵抗素子等を付加してノイズ除去回路を形成する必要があるが、これらの素子を搭載するとパッケージ全体が大型化してしまう。
そこで本発明は、埋め込み絶縁膜を有するＳＯＩ構造の半導体基板を用いた半導体装置であって、小型で且つノイズ除去性能に優れる半導体装置を提供することを目的としている。
請求項１に記載の発明は、埋め込み絶縁膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板において、前記埋め込み絶縁膜下の裏面側に、第１半導体層が形成され、前記埋め込み絶縁膜上の主面側に、第２半導体層が形成され、前記主面側の表面から、先端が前記第１半導体層に達するトレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第２半導体層を取り囲むトレンチが形成され、前記トレンチ内に、側壁絶縁膜を介して、多結晶シリコンが埋め込み形成され、前記主面側の表面上に形成された絶縁層を介して、前記トレンチ内に形成された多結晶シリコンに接続する第１電極と、前記トレンチによって取り囲まれた第２半導体層に接続する第２電極が形成されてなる半導体装置であって、前記埋め込み絶縁膜を、容量素子の誘電膜として利用することを特徴としている。
これによれば、トレンチ内に埋め込み形成された多結晶シリコンとそれに接続する第１電極を用いて、裏面側である第１半導体層の電位を固定することができる。これによって、当該半導体装置のノイズによる誤動作を抑制することができる。
さらに、半導体基板の埋め込み絶縁膜、およびその両側にある第１半導体層と第２半導体層とで、埋め込み絶縁膜を誘電体膜とする容量素子を形成することができる。また、トレンチに埋め込まれた多結晶シリコンは、不純物濃度を適宜調整して、抵抗素子とすることもできる。これら容量素子と抵抗素子は、当該半導体装置のノイズ除去等に利用することができる。
以上のようにして、当該半導体装置は、埋め込み絶縁膜を有するＳＯＩ構造の半導体基板を用いる半導体装置であって、小型で且つノイズ除去性能に優れる半導体装置とすることができる。
請求項２に記載の発明は、前記第１半導体層中に、前記埋め込み絶縁膜との界面に当接して、第１半導体層と異なる導電型の第１半導体埋め込み拡散領域が形成され、前記多結晶シリコンが、前記第１半導体埋め込み拡散領域に接続することを特徴としている。
上記第１半導体埋め込み拡散領域を形成することで、第１半導体層との界面を利用したダイオード素子を形成することができる。このダイオード素子も、当該半導体装置のノイズ除去等に利用することができる。従って、当該半導体装置は、埋め込み絶縁膜を有するＳＯＩ構造の半導体基板を用いる半導体装置であって、小型で且つノイズ除去性能に優れる半導体装置とすることができる。
この場合、請求項３に記載のように、前記第１半導体埋め込み拡散領域の平面形状が、前記トレンチのリング形状を取り囲むようにして、前記第１半導体埋め込み拡散領域が配置されてなることが好ましい。これにより、第１半導体埋め込み拡散領域とトレンチ（従って、トレンチ内に埋め込み形成される多結晶シリコン）の位置合わせが容易になる。
請求項４に記載の発明は、埋め込み絶縁膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板において、前記埋め込み絶縁膜下の裏面側に、第１半導体層が形成され、前記埋め込み絶縁膜上の主面側に、第２半導体層が形成され、前記主面側の表面から、先端が前記第１半導体層に達するトレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第２半導体層を取り囲むトレンチが形成され、前記トレンチ内に、側壁絶縁膜を介して、多結晶シリコンが埋め込み形成され、前記主面側の表面上に形成された絶縁層を介して、前記トレンチ内に形成された多結晶シリコンに接続する第１電極と、前記トレンチによって取り囲まれた第２半導体層に接続する第２電極が形成されてなる半導体装置であって、前記第１半導体層中に、前記埋め込み絶縁膜との界面に当接して、第１半導体層と異なる導電型の第１半導体埋め込み拡散領域が形成され、前記多結晶シリコンが、前記第１半導体埋め込み拡散領域に接続することを特徴としている。
当該半導体装置においては、請求項１の半導体装置と異なり前記埋め込み絶縁膜を容量素子の誘電膜として利用していないが、当該半導体装置についても、上記したようにトレンチ内に埋め込み形成された多結晶シリコンとそれに接続する第１電極を用いて、裏面側である第１半導体層の電位を固定することができる。また、上記第１半導体埋め込み拡散領域と第１半導体層との界面を利用したダイオード素子を形成することができ、このダイオード素子も当該半導体装置のノイズ除去等に利用することができる。従って、当該半導体装置についても、埋め込み絶縁膜を有するＳＯＩ構造の半導体基板を用いる半導体装置であって、小型で且つノイズ除去性能に優れる半導体装置とすることができる。
また前述したように、この場合には請求項５に記載のように、前記第１半導体埋め込み拡散領域の平面形状が、前記トレンチのリング形状を取り囲むようにして、前記第１半導体埋め込み拡散領域が配置されてなることが好ましく、これにより第１半導体埋め込み拡散領域とトレンチ（従って、トレンチ内に埋め込み形成される多結晶シリコン）の位置合わせが容易になる。
請求項６に記載の発明は、上記半導体装置において、前記側壁絶縁膜を、容量素子の誘電膜として利用することを特徴としている。
上記半導体装置においては、トレンチのリング形状の内周側における側壁絶縁膜、およびその両側にあるトレンチに埋め込まれた多結晶シリコンと第２半導体層とで、側壁絶縁膜を誘電体膜とする容量素子も形成することができる。また、前述したように、トレンチに埋め込まれた多結晶シリコンは、不純物濃度を適宜調整して、抵抗素子とすることもできる。これら容量素子と抵抗素子は、当該半導体装置のノイズ除去等に利用することができる。尚、当該容量素子と抵抗素子は、縦型に形成されるため、大きな面積を占拠しない。
請求項７に記載の発明は、前記リング形状のトレンチの内周側における側壁絶縁膜に当接して、前記トレンチによって取り囲まれた第２半導体層に、前記第２半導体層と同じ導電型でより高濃度の側壁絶縁膜当接拡散領域が形成され、当該側壁絶縁膜当接拡散領域に、前記第２電極が接続することを特徴としている。
これによれば、当該側壁絶縁膜当接拡散領域が、前記側壁絶縁膜を挟んで形成される上記容量素子における一方の電極として機能するため、第２半導体層の不純物濃度を低く設定することができる。このため、上記容量素子の形成領域以外における第２半導体層に、半導体素子等を適宜集積化して形成し、半導体装置を小型化することができる。
請求項８に記載の発明は、前記第２半導体層中に、前記埋め込み絶縁膜との界面に当接して、第２半導体層と同じ導電型でより高濃度の第２半導体埋め込み拡散層が形成され、前記側壁絶縁膜当接拡散領域の先端が、前記第２半導体埋め込み拡散層に達することを特徴としている。
これによれば、第２半導体埋め込み拡散層を、埋め込み絶縁膜を用いた前述の容量素子における一方の電極として機能させることができ、また上記と同様に、第２半導体層に半導体素子等を適宜集積化することができる。
請求項９に記載の発明は、前記リング形状のトレンチが、当該リング形状によって取り囲まれる第２半導体層に向かって突き出した、突起部を有することを特徴としている。また、請求項１０に記載の発明は、前記リング形状が略矩形であり、前記突起部が、前記略矩形の互いに対向する辺から、櫛歯状に形成されてなることを特徴としている。
これによれば、リング形状だけのトレンチに較べて、突起部が追加されている分だけリング形状の内周側における側壁絶縁膜の面積も増大する。従って、側壁絶縁膜を挟んで形成される第１の容量素子の容量も、増大させることができる。
請求項１１に記載のように、前記リング形状のトレンチの内周側における側壁絶縁膜が、平面形状において角部が丸められた形状であることが好ましい。これによれば、前記側壁絶縁膜を挟んで形成される容量素子の角部における電界集中が抑制されるため、該容量素子の角部での破壊を防止することができる。
請求項１２に記載の発明は、前記リング形状のトレンチの内側に、前記主面側の表面から、先端が前記埋め込み絶縁膜に達する第２トレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第２半導体層を取り囲む第２トレンチが形成され、前記第２トレンチ内に、側壁絶縁膜を介して、第２多結晶シリコンが埋め込み形成され、前記第２トレンチによって取り囲まれた第２半導体層が、周囲から絶縁分離されてなることを特徴としている。
これによれば、第２トレンチによって取り囲まれた第２半導体層が周囲から絶縁分離されるため、ここに半導体素子を形成することで、外部からのノイズ影響を低減することができる。
以上、請求項１〜１２に記載の発明は、トレンチの先端が、第１半導体層に達することを特徴としていた。
次の請求項１３〜２１に記載の発明は、トレンチが埋め込み絶縁膜を貫通せず、トレンチの先端が埋め込み絶縁膜に達する位置で止められていることを特徴としている。
この場合にも、上記のトレンチの先端が第１半導体層に達する場合と同様にして、トレンチのリング形状の内周側における側壁絶縁膜、およびその両側にあるトレンチに埋め込まれた多結晶シリコンと第２半導体層とで、側壁絶縁膜を誘電体膜とする容量素子を形成することができる。また、半導体基板の埋め込み絶縁膜、およびその両側にある第１半導体層と第２半導体層とで、埋め込み絶縁膜を誘電体膜とする容量素子も形成することができる。従って、これらの容量素子は、当該半導体装置のノイズ除去等に利用することができる。尚、側壁絶縁膜を誘電体膜とする容量素子は、縦型に形成されるため、大きな面積を占拠しない。
以上のようにして、上記請求項１３〜２１に記載の半導体装置についても、埋め込み絶縁膜を有するＳＯＩ構造の半導体基板を用いる半導体装置であって、小型で且つノイズ除去性能に優れる半導体装置とすることができる。
特に、トレンチの先端が埋め込み絶縁膜を貫通しない上記請求項１３〜２１に記載の半導体装置は、トレンチの先端が埋め込み絶縁膜を貫通する上記請求項１〜１２に記載の半導体装置に較べて、製造が容易である。従って、第１半導体層の電位を固定する必要がない場合、トレンチに埋め込まれた多結晶シリコンを抵抗素子として利用しない場合、第１半導体埋め込み拡散領域によるダイオード素子を形成しない場合に、有効である。尚、その他の効果については、上記請求項１〜１２に記載の半導体装置と同様であり、その説明は省略する。
上記半導体装置においては、請求項２２に記載のように、前記第１半導体層と多結晶シリコンが、ｐ導電型であり、前記第２半導体層が、ｎ導電型であることが好ましい。これにより、第１半導体層と第２半導体層の電位設定が容易になる。
請求項２３に記載の発明は、前記裏面側の表面上に、金属層が形成されてなることを特徴としている。
これにより、小型で且つノイズ除去性能に優れる半導体装置であって、当該半導体装置からの放熱が容易な半導体装置とすることができる。
請求項２４に記載の発明は、前記半導体装置が、前記主面側を配線基板に対向して、当該配線基板にフリップチップ実装されることを特徴としている。
これにより、小型で且つノイズ除去性能に優れる半導体装置であって、当該半導体装置の配線遅延を低減することができ、またパッケージを小型にすることができる。
請求項２５に記載の発明は、前記半導体装置が、ＣＳＰ（Chip Size Package）構造で、前記配線基板にフリップチップ実装されることを特徴としている。
これにより、小型で且つノイズ除去性能に優れる半導体装置であって、当該半導体装置のパッケージを最小にすることができる。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
（第１の実施形態）
図１（ａ），（ｂ）は本実施形態の半導体装置１００を示す模式図で、図１（ａ）は半導体装置１００の上面図であり、図１（ｂ）は、図１（ａ）における一点鎖線で示したＡ−Ａ断面図である。
半導体装置１００は、図１（ｂ）に示すＳＯＩ（Silicon On Insulator）構造を有するシリコン（Ｓｉ）半導体基板１０を用いた半導体装置で、半導体基板１０の内部には、シリコン酸化膜（ＳｉＯ２）で形成された埋め込み絶縁膜１２が形成されている。図１（ｂ）に示す半導体基板１０は、埋め込み絶縁膜１２下の裏面側にｐ導電型（ｐ−）の第１半導体層１１が形成され、埋め込み絶縁膜１２上の主面側にｎ導電型（ｎ−）の第２半導体層１３が形成されている。また、第２半導体層１３中には、埋め込み絶縁膜１２との界面に当接して、アンチモン（Ｓｂ）等の拡散によって形成されたｎ導電型で第２半導体層１３より高濃度（ｎ＋）の第２半導体埋め込み拡散層１３ｕが形成されている。
また、半導体基板１０の主面側の表面から、絶縁膜１２を貫通して先端が第１半導体層１１に達するトレンチｔ１が形成されている。トレンチｔ１内には、酸化膜で形成された側壁絶縁膜１５を介して、ボロン（Ｂ）等の不純物を含有するｐ導電型（ｐ＋）の多結晶シリコン（poly-Ｓｉ）１６が、埋め込み形成されている。トレンチｔ１は、図１（ａ）に示すように、平面形状が閉じたリング形状を有し、リング形状によって第２半導体層１３を取り囲んでいる。
さらに、リング形状のトレンチｔ１の内周側における側壁絶縁膜１５に当接して、リング形状によって取り囲まれた第２半導体層１３に、ｎ導電型で第２半導体層１３より高濃度（ｎ＋）の側壁絶縁膜当接拡散領域１３ｆが形成されている。側壁絶縁膜当接拡散領域１３ｆの先端は、第２半導体埋め込み拡散層１３ｕに達している。従って、側壁絶縁膜当接拡散領域１３ｆと第２半導体埋め込み拡散層１３ｕは、電気的に接続された状態にある。
半導体装置１００では図１（ｂ）に示すように、半導体基板１０の主面側の表面上に形成された絶縁層１４を介して、第１電極ｅ１と第２電極ｅ２が形成されている。第１電極ｅ１は、コンタクト１６ｃで、トレンチｔ１内に形成された多結晶シリコン１６に接続する。第２電極ｅ２は、コンタクト１３ｆｃで、側壁絶縁膜当接拡散領域１３ｆに接続する。また、半導体基板１０の裏面側の表面上には、放熱等に用いられる金属層１７が形成されている。金属層１７には、例えば、放熱性の高い銅（Ｃｕ）等のメッキ層が用いられる。
図１（ａ），（ｂ）に示す半導体装置１００では、トレンチｔ１の内周側における側壁絶縁膜１５、および両側にあるトレンチｔ１に埋め込み形成された多結晶シリコン１６と側壁絶縁膜当接拡散領域１３ｆとで、容量素子Ｃ１が形成される。また、埋め込み絶縁膜１２、および両側にある第１半導体層１１と第２半導体層１３中の第２半導体埋め込み拡散層１３ｕとで、容量素子Ｃ２が形成される。従って、トレンチｔ１の側壁絶縁膜１５だけでなく、埋め込み絶縁膜１２も容量素子として利用することができる。さらに、トレンチｔ１に埋め込み形成された多結晶シリコン１６の不純物濃度を調整して、多結晶シリコン１６を抵抗素子Ｒ１に用いることもできる。容量素子Ｃ１と抵抗素子Ｒ１は、縦型に形成されるため大きな面積を占拠せず、半導体装置１００のノイズ除去等に利用することができる。従って、図１（ａ），（ｂ）に示す半導体装置１００は、内部に埋め込み絶縁膜１２を有するＳＯＩ構造の半導体基板１０を用いた半導体装置であって、小型で且つノイズ除去性能に優れる半導体装置とすることができる。
また、トレンチｔ１は、埋め込み絶縁膜１２を貫通して第１半導体層１１に達しているため、トレンチｔ１内に埋め込み形成された多結晶シリコン１６とそれに接続する第１電極ｅ１を用いて、裏面側である第１半導体層１１の電位を固定することができる。これによっても、半導体装置１００のノイズによる誤動作を抑制することができる。
尚、第１半導体層１１の電位を固定する必要がなく、埋め込み絶縁膜１２を用いた容量素子Ｃ２を形成する必要がない場合には、トレンチｔ１は、埋め込み絶縁膜１２を貫通せず、先端が埋め込み絶縁膜１２に達する位置で止められているトレンチであってもよい。
次に、図１（ａ），（ｂ）に示す半導体装置１００の製造方法を説明する。
図２〜図５は、半導体装置１００の製造方法を示す工程別断面図である。
最初に、図２と図３に示すように、厚さ３００μｍ程度の２種類のシリコン半導体基板１０ａと１０ｂを別々に準備する。
一方の半導体基板１０ａは、図２（ａ）に示すように、ｎ導電型（ｎ−）のシリコン半導体基板１３で、これが最終的に半導体装置１００における第２半導体層１３になる。
図２（ｂ）に示すように、半導体基板１３の一方の表面からｎ導電型の不純物を拡散し、最終的に半導体装置１００における第２半導体埋め込み拡散層１３ｕとなる高濃度（ｎ＋）の拡散層１３ｕを形成する。
もう一方の半導体基板１０ｂは、図３（ａ）に示すように、ｐ導電型（ｐ−）のシリコン半導体基板１１で、これが最終的に半導体装置１００における第１半導体層１１になる。
図３（ｂ）に示すように、半導体基板１１の一方の表面に、最終的に半導体装置１００における埋め込み絶縁膜１２となる酸化膜１２を形成する。
次に、図４（ａ）に示すように、半導体基板１０ａの拡散層１３ｕと半導体基板１０ｂの酸化膜１２を対向させて、通常のシリコン貼り合わせ技術により両者を貼り合わせる。貼り合わせ後、半導体基板１０ａ側を所定の厚さ（１０μｍ程度）に研磨する。これによって、酸化膜１２が埋め込み絶縁膜１２となり、埋め込み絶縁膜１２下の裏面側にｐ導電型（ｐ−）の第１半導体層１１が形成され、埋め込み絶縁膜１２上の主面側にｎ導電型（ｎ−）の第２半導体層１３が形成されたＳＯＩ構造を有する半導体基板１０が形成される。
次に、図４（ｂ）に示すように、半導体基板１０の主面側の表面から、埋め込み絶縁膜１２を貫通して、先端が第１半導体層１１に達する、トレンチｔ１を形成する。トレンチｔ１の形成は、半導体基板１０の主面側の表面に所定の開口部を有するエッチングマスクを形成した後、ドライエッチングで開口部から酸化膜１２に達するまでエッチングする。次に、ドライエッチング又はウェットエッチングで絶縁膜１２を選択的にエッチングして、先端が第１半導体層１１に達するトレンチｔ１を形成する。
次に、図４（ｃ）に示すように、熱酸化等により、トレンチｔ１に側壁絶縁膜１５を形成する。次に、側壁絶縁膜１５と同時に形成されたトレンチｔ１底部の絶縁膜を除去して、第１半導体層１１を再び露出した後、トレンチｔ１を多結晶シリコンで埋め戻す。
次に、図５（ａ）に示すように、ｎ導電型の不純物のイオン注入と熱拡散により、先端が埋め込み拡散層１３ｕに達する側壁絶縁膜当接拡散領域１３ｆを形成する。尚、側壁絶縁膜当接拡散領域１３ｆの形成は、図４（ｂ）に示すトレンチｔ１の形成前に行なってよい。
最後に、図５（ｂ）に示すように、半導体基板１０の主面側の表面に絶縁層１４を積層した後、所定の開口部を形成し、それぞれ多結晶シリコン１６と側壁絶縁膜当接拡散領域１３ｆに接続する第１電極ｅ１と第２電極ｅ２を形成する。また、半導体基板１０の裏面側の表面にも、金属層１７を形成する。
以上で、図１（ａ），（ｂ）に示す半導体装置１００が製造される。
図６は、図１（ａ），（ｂ）の半導体装置１００が、半田バンプ７１により配線基板７０へフリップチップ実装されている状態を示した模式的な断面図である。
図６に示すように、半導体装置１００を、主面側を配線基板７０に対向して、フリップチップ実装することで、半導体装置１００の配線遅延を低減することができ、またパッケージを小型にすることができる。特に、半導体装置１００の大きさと配線基板７０の大きさがほぼ等しいＣＳＰ（Chip Size Package）構造の場合には、半導体装置１００のパッケージを最小にすることができる。
フリップチップ実装やＣＳＰ構造の場合には、図１３で説明したように、半導体素子で発生する熱の放熱の問題と、放熱性能を向上するために形成した金属層１７からのノイズによる誤動作等が問題となる。これに対して、図６に示す半導体装置１００は、裏面側の表面上に放熱性の高い金属層１７が形成され、放熱が容易な半導体装置となっている。また、半導体装置１００では、上記のように容量素子Ｃ１，Ｃ２や抵抗素子Ｒ１が形成され、第１半導体層１１の電位が固定された、小型で且つノイズ除去性能に優れる半導体装置となっている。
図７（ａ），（ｂ）は本実施形態の別の半導体装置１０１を示す模式図で、図７（ａ）は半導体装置１０１の上面図であり、図７（ｂ）は、図７（ａ）における一点鎖線で示したＢ−Ｂ断面図である。尚、図７（ａ），（ｂ）の半導体装置１０１において、図１（ａ），（ｂ）の半導体装置１００と同様の部分については同じ符号を付けてあり、その説明は省略する。
図１（ａ），（ｂ）の半導体装置１００では、トレンチｔ１が、図１（ａ）に示すように、平面形状が閉じたリング形状を有していた。一方、図７（ａ），（ｂ）の半導体装置１０１では、リング形状のトレンチｔ２が、さらにリング形状によって取り囲まれる第２半導体層に向かって突き出した、突起部ｔ２ａを有している。図７（ａ），（ｂ）の半導体装置１０１におけるリング形状は略矩形であり、突起部ｔ２ａは、略矩形の互いに対向する辺から、櫛歯状に形成されている。
図７（ａ），（ｂ）の半導体装置１０１では、図１（ａ），（ｂ）の半導体装置１００と同様に、側壁絶縁膜１５を用いた容量素子Ｃ３と埋め込み絶縁膜１２を用いた容量素子Ｃ４、およびトレンチｔ２，ｔ２ａ内の多結晶シリコン１６を用いた抵抗素子Ｒ２が形成される。ここで、半導体装置１０１におけるリングと突起部を有するトレンチｔ２，ｔ２ａは、半導体装置１００におけるリングだけのトレンチｔ１に較べて、突起部ｔ２ａが追加されている分だけ側壁絶縁膜１５の面積も増大する。従って、半導体装置１０１では、側壁絶縁膜１５を用いた容量素子Ｃ３の容量も、半導体装置１００の側壁絶縁膜１５を用いた容量素子Ｃ１の容量に較べて、増大させることができる。
図８（ａ），（ｂ）も本実施形態の別の半導体装置１０２を示す模式図で、図８（ａ）は、半導体装置１０２の上面図であり、図８（ｂ）は、図８（ａ）における一点鎖線で示したＣ−Ｃ断面図である。尚、図８（ａ），（ｂ）の半導体装置１０２においても、図１（ａ），（ｂ）の半導体装置１００と同様の部分については、同じ符号を付けた。
図１（ａ），（ｂ）の半導体装置１００では、トレンチｔ１が、図１（ａ）に示すように、平面形状において角部ｔ１ｃを有した形状であり、従って、トレンチｔ１の側壁絶縁膜１５も角部１５ｃを有している。一方、図８（ａ），（ｂ）の半導体装置１０２では、リング形状のトレンチの内周側における側壁絶縁膜１５は、平面形状において角部が丸められた形状１５ｒとなっている。
図８（ａ），（ｂ）の半導体装置１０１では、図１（ａ），（ｂ）の半導体装置１００と同様に、側壁絶縁膜１５を用いた容量素子Ｃ４と埋め込み絶縁膜１２を用いた容量素子Ｃ５、およびトレンチｔ３内の多結晶シリコン１６を用いた抵抗素子Ｒ３が形成される。ここで、半導体装置１０２では、側壁絶縁膜１５の角部が丸められた形状１５ｒとなっているため、側壁絶縁膜１５を挟んで形成される容量素子Ｃ４の角部における電界集中が抑制される。このため、半導体装置１００の容量素子Ｃ１における角部で発生する破壊を、半導体装置１０２の容量素子Ｃ４においては防止することができる。
（第２の実施形態）
第１実施形態の半導体装置は、いずれも、ＳＯＩ構造を有する半導体基板の主面側に平面形状が閉じたリング形状の一個のトレンチが形成され、トレンチの側壁絶縁膜を用いて容量素子が形成された半導体装置であった。第２の実施形態は、前記リングの内側に、平面形状が閉じたリング形状の第２トレンチが形成されてなる半導体装置に関する。以下、本実施形態について、図に基づいて説明する。
図９（ａ），（ｂ）は本実施形態の半導体装置１０３を示す模式図で、図９（ａ）は半導体装置１０３の上面図であり、図９（ｂ）は、図９（ａ）における一点鎖線で示したＤ−Ｄ断面図である。尚、図９（ａ），（ｂ）の半導体装置１０３において、図１（ａ），（ｂ）の半導体装置１００と同様の部分については、同じ符号を付けた。
図９（ａ），（ｂ）の半導体装置１０３では、図１（ａ），（ｂ）の半導体装置１００と同様のトレンチｔ４に追加して、側壁絶縁膜当接拡散領域１３ｆの平面形状における内側に、第２トレンチｔ５が形成されている。第２トレンチｔ５は、トレンチｔ４と同様に、平面形状が閉じたリング形状を有し、リング形状によって第２半導体層１３を取り囲んでいる。一方、断面構造においては、トレンチｔ４の先端が埋め込み絶縁膜１２を貫通して第１半導体層１１に達するのに対して、第２トレンチｔ５の先端は、埋め込み絶縁膜１２に達する位置で止められている。第２トレンチｔ５内にも側壁絶縁膜１８を介して多結晶シリコン１９が埋め込み形成され、第２トレンチｔ５によって取り囲まれた第２半導体層１３は、周囲から絶縁分離されている。このため、第２トレンチｔ５によって取り囲まれた第２半導体層１３に任意の半導体素子（図示省略）を形成することで、外部からのノイズ影響を低減することができ、図９（ａ），（ｂ）の半導体装置１０３は、半導体素子が高集積化される半導体装置とすることができる。
また、図９（ａ），（ｂ）の半導体装置１０３では、図１（ａ），（ｂ）の半導体装置１００と同様に、側壁絶縁膜１５を用いた容量素子Ｃ６と埋め込み絶縁膜１２を用いた容量素子Ｃ７、およびトレンチｔ４内の多結晶シリコン１６を用いた抵抗素子Ｒ４が形成される。従って、図９（ａ），（ｂ）の半導体装置１０３は、半導体素子が高集積化される半導体装置であって、それら半導体素子に対して、第１実施形態の場合と同様にして外部からのノイズ影響が低減される半導体装置とすることができる。
尚、半導体装置１０３におけるトレンチｔ４，ｔ５の形成は、図４（ｂ）で示したトレンチ形成工程において、ドライエッチングにより酸化膜１２に達するトレンチｔ４，ｔ５を同時に形成し、第２トレンチｔ５のみをレジストでマスクし、さらにウェットエッチング等で第１半導体層１１に達するトレンチｔ４を形成すればよい。
（第３の実施形態）
第１実施形態の半導体装置は、いずれも、トレンチの側壁絶縁膜を用いて容量素子が形成された半導体装置であった。第３の実施形態は、さらにダイオード素子が形成されてなる半導体装置に関する。以下、本実施形態について、図に基づいて説明する。
図１０は、本実施形態の半導体装置１０４を模式的に示す断面図である。尚、図１０の半導体装置１０４において、図１（ａ），（ｂ）の半導体装置１００と同様の部分については、同じ符号を付けた。
図１０の半導体装置１０４では、図１（ａ），（ｂ）の半導体装置１００に追加して、第１半導体層中１１に、埋め込み絶縁膜１２との界面に当接して、ｎ導電型（ｎ＋）の第１半導体埋め込み拡散領域２０ａが形成されている。また、トレンチｔ１の先端は、第１半導体埋め込み拡散領域２０ａに達するように形成されている。このように、ｎ導電型の第１半導体埋め込み拡散領域２０ａを形成することで、ｐ導電型の第１半導体層１１との界面を利用したダイオード素子、もしくはｐ導電型のトレンチｔ１へ埋め込んだ多結晶シリコン１６との界面を利用したダイオード素子が形成される。このダイオード素子も、半導体装置１０４のノイズ除去等に利用することができる。
従って、図１０の半導体装置１０４は、図１（ａ），（ｂ）の半導体装置１００と同様に、側壁絶縁膜１５を用いた容量素子Ｃ１と埋め込み絶縁膜１２を用いた容量素子Ｃ８、および多結晶シリコン１６を用いた抵抗素子Ｒ４に加えてダイオード素子が形成された、外部からのノイズ影響が低減される半導体装置とすることができる。
尚、半導体装置１０４における第１半導体埋め込み拡散領域２０ａは、図３（ａ）で示した半導体基板１０ｂの準備工程において、酸化膜１２の形成前に、イオン注入により形成しておく。
図１１は、本実施形態の別の半導体装置１０５を模式的に示す断面図である。図１１の半導体装置１０５においては、上記と同様の第１半導体埋め込み拡散領域２０ｂが、平面形状においてトレンチｔ１のリング形状を取り囲むように配置されている。第１半導体埋め込み拡散領域２０ｂは、前述したように、貼り合わせ前の図３（ａ）で示した半導体基板１０ｂに形成される。従って、上記のようにトレンチｔ１のリング形状を取り囲む大きな面積の第１半導体埋め込み拡散領域２０ｂとすることで、トレンチｔ１（従って、埋め込み形成される多結晶シリコン１６）の位置合わせが容易になる。
第１実施形態の半導体装置を示す模式図で、（ａ）は半導体装置の上面図であり、（ｂ）は、（ａ）における一点鎖線で示したＡ−Ａ断面図である。 （ａ），（ｂ）は、図１の半導体装置の製造方法を示す工程別断面図である。 （ａ），（ｂ）は、図１の半導体装置の製造方法を示す工程別断面図である。 （ａ）〜（ｃ）は、図１の半導体装置の製造方法を示す工程別断面図である。 （ａ），（ｂ）は、図１の半導体装置の製造方法を示す工程別断面図である。 図１の半導体装置が、配線基板へフリップチップ実装されている状態を示した模式的な断面図である。 第１実施形態の別の半導体装置を示す模式図で、（ａ）は半導体装置の上面図であり、（ｂ）は、（ａ）における一点鎖線で示したＢ−Ｂ断面図である。 第１実施形態の別の半導体装置を示す模式図で、（ａ）は半導体装置の上面図であり、（ｂ）は、（ａ）における一点鎖線で示したＣ−Ｃ断面図である。 第２実施形態の半導体装置を示す模式図で、（ａ）は半導体装置の上面図であり、（ｂ）は、（ａ）における一点鎖線で示したＤ−Ｄ断面図である。 第３実施形態の半導体装置を模式的に示す断面図である。 第３実施形態の別の半導体装置を模式的に示す断面図である。 従来の半導体装置の断面構造を示す図である。 従来の問題を解決するために発明された半導体装置について、配線基板へフリップチップ実装された状態を示した模式的な断面図である。
符号の説明
８０，９０，１００〜１０５ 半導体装置
１０ ＳＯＩ構造を有する半導体基板
１１ 第１半導体層
１２ 埋め込み絶縁膜（酸化膜）
１３ 第２半導体層
１３ｆ 側壁絶縁膜当接拡散領域
１３ｕ 第２半導体埋め込み拡散層
１４ 絶縁層
１５，１９ 側壁絶縁膜
１６，１８ 多結晶シリコン
１７ 金属層
２０ａ，２０ｂ 第１半導体埋め込み拡散領域
ｅ１ 第１電極
ｅ２ 第２電極
ｔ１〜ｔ５ トレンチ
ｔ２ａ 突起部
Ｃ１〜Ｃ９ 容量素子
Ｒ１〜Ｒ４ 抵抗素子
７０ 配線基板
７１ 半田バンプ

Claims (25)

  1. 埋め込み絶縁膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板において、
    前記埋め込み絶縁膜下の裏面側に、第１半導体層が形成され、
    前記埋め込み絶縁膜上の主面側に、第２半導体層が形成され、
    前記主面側の表面から、先端が前記第１半導体層に達するトレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第２半導体層を取り囲むトレンチが形成され、
    前記トレンチ内に、側壁絶縁膜を介して、多結晶シリコンが埋め込み形成され、
    前記主面側の表面上に形成された絶縁層を介して、前記トレンチ内に形成された多結晶シリコンに接続する第１電極と、前記トレンチによって取り囲まれた第２半導体層に接続する第２電極が形成されてなる半導体装置であって、
    前記埋め込み絶縁膜を、容量素子の誘電膜として利用することを特徴とする半導体装置。
  2. 前記第１半導体層中に、前記埋め込み絶縁膜との界面に当接して、第１半導体層と異なる導電型の第１半導体埋め込み拡散領域が形成され、
    前記多結晶シリコンが、前記第１半導体埋め込み拡散領域に接続することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１半導体埋め込み拡散領域の平面形状が、前記トレンチのリング形状を取り囲むようにして、前記第１半導体埋め込み拡散領域が配置されてなることを特徴とする請求項２に記載の半導体装置。
  4. 埋め込み絶縁膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板において、
    前記埋め込み絶縁膜下の裏面側に、第１半導体層が形成され、
    前記埋め込み絶縁膜上の主面側に、第２半導体層が形成され、
    前記主面側の表面から、先端が前記第１半導体層に達するトレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第２半導体層を取り囲むトレンチが形成され、
    前記トレンチ内に、側壁絶縁膜を介して、多結晶シリコンが埋め込み形成され、
    前記主面側の表面上に形成された絶縁層を介して、前記トレンチ内に形成された多結晶シリコンに接続する第１電極と、前記トレンチによって取り囲まれた第２半導体層に接続する第２電極が形成されてなる半導体装置であって、
    前記第１半導体層中に、前記埋め込み絶縁膜との界面に当接して、第１半導体層と異なる導電型の第１半導体埋め込み拡散領域が形成され、
    前記多結晶シリコンが、前記第１半導体埋め込み拡散領域に接続することを特徴とする半導体装置。
  5. 前記第１半導体埋め込み拡散領域の平面形状が、前記トレンチのリング形状を取り囲むようにして、前記第１半導体埋め込み拡散領域が配置されてなることを特徴とする請求項４に記載の半導体装置。
  6. 前記側壁絶縁膜を、容量素子の誘電膜として利用することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記リング形状のトレンチの内周側における側壁絶縁膜に当接して、前記トレンチによって取り囲まれた第２半導体層に、前記第２半導体層と同じ導電型でより高濃度の側壁絶縁膜当接拡散領域が形成され、
    当該側壁絶縁膜当接拡散領域に、前記第２電極が接続することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記第２半導体層中に、前記埋め込み絶縁膜との界面に当接して、第２半導体層と同じ導電型でより高濃度の第２半導体埋め込み拡散層が形成され、
    前記側壁絶縁膜当接拡散領域の先端が、前記第２半導体埋め込み拡散層に達することを特徴とする請求項７に記載の半導体装置。
  9. 前記リング形状のトレンチが、当該リング形状によって取り囲まれる第２半導体層に向かって突き出した、突起部を有することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記リング形状が略矩形であり、
    前記突起部が、前記略矩形の互いに対向する辺から、櫛歯状に形成されてなることを特徴とする請求項９に記載の半導体装置。
  11. 前記リング形状のトレンチの内周側における側壁絶縁膜が、平面形状において角部が丸められた形状であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
  12. 前記リング形状のトレンチの内側に、
    前記主面側の表面から、先端が前記埋め込み絶縁膜に達する第２トレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第２半導体層を取り囲む第２トレンチが形成され、
    前記第２トレンチ内に、側壁絶縁膜を介して、第２多結晶シリコンが埋め込み形成され、
    前記第２トレンチによって取り囲まれた第２半導体層が、周囲から絶縁分離されてなることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
  13. 埋め込み絶縁膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板において、
    前記埋め込み絶縁膜下の裏面側に、第１半導体層が形成され、
    前記埋め込み絶縁膜上の主面側に、第２半導体層が形成され、
    前記主面側の表面から、先端が前記埋め込み絶縁膜に達するトレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第２半導体層を取り囲むトレンチが形成され、
    前記トレンチ内に、側壁絶縁膜を介して、多結晶シリコンが埋め込み形成され、
    前記主面側の表面上に形成された絶縁層を介して、前記トレンチ内に形成された多結晶シリコンに接続する第１電極と、前記トレンチによって取り囲まれた第２半導体層に接続する第２電極が形成されてなる半導体装置であって、
    前記埋め込み絶縁膜を、容量素子の誘電膜として利用することを特徴とする半導体装置。
  14. 前記リング形状のトレンチの内側に、
    前記主面側の表面から、先端が前記埋め込み絶縁膜に達する第２トレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第２半導体層を取り囲む第２トレンチが形成され、
    前記第２トレンチ内に、側壁絶縁膜を介して、第２多結晶シリコンが埋め込み形成され、
    前記第２トレンチによって取り囲まれた第２半導体層が、周囲から絶縁分離されてなることを特徴とする請求項１３に記載の半導体装置。
  15. 埋め込み絶縁膜を有するＳＯＩ（Si licon On Insulator）構造の半導体基板において、
    前記埋め込み絶縁膜下の裏面側に、第１半導体層が形成され、
    前記埋め込み絶縁膜上の主面側に、第２半導体層が形成され、
    前記主面側の表面から、先端が前記埋め込み絶縁膜に達するトレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第２半導体層を取り囲むトレンチが形成され、
    前記トレンチ内に、側壁絶縁膜を介して、多結晶シリコンが埋め込み形成され、
    前記主面側の表面上に形成された絶縁層を介して、前記トレンチ内に形成された多結晶シリコンに接続する第１電極と、前記トレンチによって取り囲まれた第２半導体層に接続する第２電極が形成されてなる半導体装置であって、
    前記リング形状のトレンチの内側に、
    前記主面側の表面から、先端が前記埋め込み絶縁膜に達する第２トレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第２半導体層を取り囲む第２トレンチが形成され、
    前記第２トレンチ内に、側壁絶縁膜を介して、第２多結晶シリコンが埋め込み形成され、
    前記第２トレンチによって取り囲まれた第２半導体層が、周囲から絶縁分離されてなることを特徴とする半導体装置。
  16. 前記側壁絶縁膜を、容量素子の誘電膜として利用することを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置。
  17. 前記リング形状のトレンチの内周側における側壁絶縁膜に当接して、前記トレンチによって取り囲まれた第２半導体層に、前記第２半導体層と同じ導電型でより高濃度の側壁絶縁膜当接拡散領域が形成され、
    当該側壁絶縁膜当接拡散領域に、前記第２電極が接続することを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置。
  18. 前記第２半導体層中に、前記埋め込み絶縁膜との界面に当接して、第２半導体層と同じ導電型でより高濃度の第２半導体埋め込み拡散層が形成され、
    前記側壁絶縁膜当接拡散領域の先端が、前記第２半導体埋め込み拡散層に達することを特徴とする請求項１７に記載の半導体装置。
  19. 前記リング形状のトレンチが、当該リング形状によって取り囲まれる第２半導体層に向かって突き出した、突起部を有することを特徴とする請求項１３乃至１８のいずれか一項に記載の半導体装置。
  20. 前記リング形状が略矩形であり、
    前記突起部が、前記略矩形の互いに対向する辺から、櫛歯状に形成されてなることを特徴とする請求項１９に記載の半導体装置。
  21. 前記リング形状のトレンチの内周側における側壁絶縁膜が、平面形状において角部が丸められた形状であることを特徴とする請求項１３乃至２０のいずれか一項に記載の半導体装置。
  22. 前記第１半導体層と多結晶シリコンが、ｐ導電型であり、
    前記第２半導体層が、ｎ導電型であることを特徴とする請求項１乃至２１のいずれか一項に記載の半導体装置。
  23. 前記裏面側の表面上に、金属層が形成されてなることを特徴とする請求項１乃至２２のいずれか一項に記載の半導体装置。
  24. 前記半導体装置が、前記主面側を配線基板に対向して、当該配線基板にフリップチップ実装されることを特徴とする請求項１乃至２３のいずれか一項に記載の半導体装置。
  25. 前記半導体装置が、ＣＳＰ（Chip Size Package）構造で、前記配線基板にフリップチップ実装されることを特徴とする請求項２４に記載の半導体装置。
JP2003394456A 2003-11-25 2003-11-25 半導体装置 Expired - Fee Related JP4432470B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003394456A JP4432470B2 (ja) 2003-11-25 2003-11-25 半導体装置
US10/994,294 US7105910B2 (en) 2003-11-25 2004-11-23 Semiconductor device having SOI construction

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003394456A JP4432470B2 (ja) 2003-11-25 2003-11-25 半導体装置

Publications (2)

Publication Number Publication Date
JP2005158959A JP2005158959A (ja) 2005-06-16
JP4432470B2 true JP4432470B2 (ja) 2010-03-17

Family

ID=34587581

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003394456A Expired - Fee Related JP4432470B2 (ja) 2003-11-25 2003-11-25 半導体装置

Country Status (2)

Country Link
US (1) US7105910B2 (ja)
JP (1) JP4432470B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
WO2004109771A2 (en) 2003-06-03 2004-12-16 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
TWI278048B (en) * 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
JP3925809B2 (ja) * 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
JP4644006B2 (ja) * 2005-03-02 2011-03-02 ルネサスエレクトロニクス株式会社 半導体装置
US7880267B2 (en) * 2006-08-28 2011-02-01 Micron Technology, Inc. Buried decoupling capacitors, devices and systems including same, and methods of fabrication
JP5333776B2 (ja) 2007-03-08 2013-11-06 日本電気株式会社 容量素子、プリント配線基板、半導体パッケージ及び半導体回路
US7645701B2 (en) * 2007-05-21 2010-01-12 International Business Machines Corporation Silicon-on-insulator structures for through via in silicon carriers
US7732274B2 (en) * 2007-05-23 2010-06-08 Freescale Semiconductor, Inc. High voltage deep trench capacitor
US7977768B2 (en) * 2008-04-01 2011-07-12 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP5266955B2 (ja) * 2008-08-19 2013-08-21 株式会社デンソー 半導体装置
US8928127B2 (en) * 2010-09-24 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Noise decoupling structure with through-substrate vias
CN103681881A (zh) * 2013-12-18 2014-03-26 无锡中微晶园电子有限公司 高可靠可堆叠高速soi二极管
DE102014211829A1 (de) * 2014-06-20 2015-12-24 Robert Bosch Gmbh Thermodiodenelement für einen Fotosensor zur Infrarot-Strahlungsmessung, Fotosensor und Verfahren zum Herstellen eines Thermodiodenelements
WO2023139926A1 (ja) * 2022-01-21 2023-07-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2822656B2 (ja) 1990-10-17 1998-11-11 株式会社デンソー 半導体装置およびその製造方法
JPH05190874A (ja) 1992-01-16 1993-07-30 Fuji Electric Co Ltd 半導体集積回路装置とその製造方法
EP0568476B1 (en) * 1992-04-30 1995-10-11 International Business Machines Corporation Silicon-containing positive resist and method of using the same in thin film packaging technology
JPH0888332A (ja) 1994-09-19 1996-04-02 Toshiba Corp 半導体記憶装置の製造方法
JP3077592B2 (ja) * 1996-06-27 2000-08-14 日本電気株式会社 デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法
JP3673040B2 (ja) 1996-11-12 2005-07-20 三菱電機株式会社 半導体装置およびその製造方法
JPH11354631A (ja) * 1998-06-11 1999-12-24 Nec Kansai Ltd 半導体装置
JP2000156408A (ja) * 1998-11-20 2000-06-06 Nec Corp 半導体装置及びその製造方法
JP3415581B2 (ja) * 2000-11-29 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4540895B2 (ja) 2001-08-02 2010-09-08 株式会社デンソー 半導体装置
US6492244B1 (en) * 2001-11-21 2002-12-10 International Business Machines Corporation Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices
JP3791459B2 (ja) 2002-05-27 2006-06-28 株式会社デンソー 半導体装置およびその製造方法
JP2004134762A (ja) * 2002-09-19 2004-04-30 Denso Corp 半導体装置

Also Published As

Publication number Publication date
US20050110116A1 (en) 2005-05-26
JP2005158959A (ja) 2005-06-16
US7105910B2 (en) 2006-09-12

Similar Documents

Publication Publication Date Title
JP5154000B2 (ja) 半導体装置
JP5048230B2 (ja) 半導体装置およびその製造方法
US10297583B2 (en) Semiconductor device package and methods of packaging thereof
JP4432470B2 (ja) 半導体装置
US5753529A (en) Surface mount and flip chip technology for total integrated circuit isolation
US20060223199A1 (en) Semiconductor device and manufacturing method thereof
US10930619B2 (en) Multi-wafer bonding structure and bonding method
KR20130053338A (ko) Ｔｓｖ 구조를 구비한 집적회로 소자
US10651158B2 (en) Method of forming a semiconductor device having through silicon vias
JPWO2005086216A1 (ja) 半導体素子及び半導体素子の製造方法
CN112349736A (zh) 半导体器件结构及其制造方法
KR20070075284A (ko) 반도체 장치 및 그 제조방법
JP4837939B2 (ja) 半導体装置、及び半導体装置の製造方法
TWI788725B (zh) 具有屏蔽結構的半導體元件
JP2009099841A (ja) 半導体装置及びその製造方法
JP4696152B2 (ja) 半導体装置の製造方法および半導体装置
TWI529872B (zh) 射頻裝置封裝及其製造方法
JP6923303B2 (ja) ダイオード素子
KR20220100012A (ko) 반도체 소자 및 이의 제조 방법
US7119431B1 (en) Apparatus and method for forming heat sinks on silicon on insulator wafers
US8247884B2 (en) Semiconductor structure for fabricating a handle wafer contact in a trench insulated SOI disc
JP2559102B2 (ja) 半導体装置
TW202114125A (zh) 半導體裝置、製造半導體裝置的方法及微電子元件封裝件
JP2009170731A (ja) 半導体装置
JP2005158981A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090908

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091201

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091214

R151 Written notification of patent or utility model registration

Ref document number: 4432470

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140108

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees