JP4432470B2 - 半導体装置 - Google Patents
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Description
請求項2に記載の発明は、前記第1半導体層中に、前記埋め込み絶縁膜との界面に当接して、第1半導体層と異なる導電型の第1半導体埋め込み拡散領域が形成され、前記多結晶シリコンが、前記第1半導体埋め込み拡散領域に接続することを特徴としている。
上記第1半導体埋め込み拡散領域を形成することで、第1半導体層との界面を利用したダイオード素子を形成することができる。このダイオード素子も、当該半導体装置のノイズ除去等に利用することができる。従って、当該半導体装置は、埋め込み絶縁膜を有するSOI構造の半導体基板を用いる半導体装置であって、小型で且つノイズ除去性能に優れる半導体装置とすることができる。
この場合、請求項3に記載のように、前記第1半導体埋め込み拡散領域の平面形状が、前記トレンチのリング形状を取り囲むようにして、前記第1半導体埋め込み拡散領域が配置されてなることが好ましい。これにより、第1半導体埋め込み拡散領域とトレンチ(従って、トレンチ内に埋め込み形成される多結晶シリコン)の位置合わせが容易になる。
請求項4に記載の発明は、埋め込み絶縁膜を有するSOI(Silicon On Insulator)構造の半導体基板において、前記埋め込み絶縁膜下の裏面側に、第1半導体層が形成され、前記埋め込み絶縁膜上の主面側に、第2半導体層が形成され、前記主面側の表面から、先端が前記第1半導体層に達するトレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第2半導体層を取り囲むトレンチが形成され、前記トレンチ内に、側壁絶縁膜を介して、多結晶シリコンが埋め込み形成され、前記主面側の表面上に形成された絶縁層を介して、前記トレンチ内に形成された多結晶シリコンに接続する第1電極と、前記トレンチによって取り囲まれた第2半導体層に接続する第2電極が形成されてなる半導体装置であって、前記第1半導体層中に、前記埋め込み絶縁膜との界面に当接して、第1半導体層と異なる導電型の第1半導体埋め込み拡散領域が形成され、前記多結晶シリコンが、前記第1半導体埋め込み拡散領域に接続することを特徴としている。
当該半導体装置においては、請求項1の半導体装置と異なり前記埋め込み絶縁膜を容量素子の誘電膜として利用していないが、当該半導体装置についても、上記したようにトレンチ内に埋め込み形成された多結晶シリコンとそれに接続する第1電極を用いて、裏面側である第1半導体層の電位を固定することができる。また、上記第1半導体埋め込み拡散領域と第1半導体層との界面を利用したダイオード素子を形成することができ、このダイオード素子も当該半導体装置のノイズ除去等に利用することができる。従って、当該半導体装置についても、埋め込み絶縁膜を有するSOI構造の半導体基板を用いる半導体装置であって、小型で且つノイズ除去性能に優れる半導体装置とすることができる。
また前述したように、この場合には請求項5に記載のように、前記第1半導体埋め込み拡散領域の平面形状が、前記トレンチのリング形状を取り囲むようにして、前記第1半導体埋め込み拡散領域が配置されてなることが好ましく、これにより第1半導体埋め込み拡散領域とトレンチ(従って、トレンチ内に埋め込み形成される多結晶シリコン)の位置合わせが容易になる。
請求項6に記載の発明は、上記半導体装置において、前記側壁絶縁膜を、容量素子の誘電膜として利用することを特徴としている。
上記半導体装置においては、トレンチのリング形状の内周側における側壁絶縁膜、およびその両側にあるトレンチに埋め込まれた多結晶シリコンと第2半導体層とで、側壁絶縁膜を誘電体膜とする容量素子も形成することができる。また、前述したように、トレンチに埋め込まれた多結晶シリコンは、不純物濃度を適宜調整して、抵抗素子とすることもできる。これら容量素子と抵抗素子は、当該半導体装置のノイズ除去等に利用することができる。尚、当該容量素子と抵抗素子は、縦型に形成されるため、大きな面積を占拠しない。
図1(a),(b)は本実施形態の半導体装置100を示す模式図で、図1(a)は半導体装置100の上面図であり、図1(b)は、図1(a)における一点鎖線で示したA−A断面図である。
第1実施形態の半導体装置は、いずれも、SOI構造を有する半導体基板の主面側に平面形状が閉じたリング形状の一個のトレンチが形成され、トレンチの側壁絶縁膜を用いて容量素子が形成された半導体装置であった。第2の実施形態は、前記リングの内側に、平面形状が閉じたリング形状の第2トレンチが形成されてなる半導体装置に関する。以下、本実施形態について、図に基づいて説明する。
第1実施形態の半導体装置は、いずれも、トレンチの側壁絶縁膜を用いて容量素子が形成された半導体装置であった。第3の実施形態は、さらにダイオード素子が形成されてなる半導体装置に関する。以下、本実施形態について、図に基づいて説明する。
10 SOI構造を有する半導体基板
11 第1半導体層
12 埋め込み絶縁膜(酸化膜)
13 第2半導体層
13f 側壁絶縁膜当接拡散領域
13u 第2半導体埋め込み拡散層
14 絶縁層
15,19 側壁絶縁膜
16,18 多結晶シリコン
17 金属層
20a,20b 第1半導体埋め込み拡散領域
e1 第1電極
e2 第2電極
t1〜t5 トレンチ
t2a 突起部
C1〜C9 容量素子
R1〜R4 抵抗素子
70 配線基板
71 半田バンプ
Claims (25)
- 埋め込み絶縁膜を有するSOI(Silicon On Insulator)構造の半導体基板において、
前記埋め込み絶縁膜下の裏面側に、第1半導体層が形成され、
前記埋め込み絶縁膜上の主面側に、第2半導体層が形成され、
前記主面側の表面から、先端が前記第1半導体層に達するトレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第2半導体層を取り囲むトレンチが形成され、
前記トレンチ内に、側壁絶縁膜を介して、多結晶シリコンが埋め込み形成され、
前記主面側の表面上に形成された絶縁層を介して、前記トレンチ内に形成された多結晶シリコンに接続する第1電極と、前記トレンチによって取り囲まれた第2半導体層に接続する第2電極が形成されてなる半導体装置であって、
前記埋め込み絶縁膜を、容量素子の誘電膜として利用することを特徴とする半導体装置。 - 前記第1半導体層中に、前記埋め込み絶縁膜との界面に当接して、第1半導体層と異なる導電型の第1半導体埋め込み拡散領域が形成され、
前記多結晶シリコンが、前記第1半導体埋め込み拡散領域に接続することを特徴とする請求項1に記載の半導体装置。 - 前記第1半導体埋め込み拡散領域の平面形状が、前記トレンチのリング形状を取り囲むようにして、前記第1半導体埋め込み拡散領域が配置されてなることを特徴とする請求項2に記載の半導体装置。
- 埋め込み絶縁膜を有するSOI(Silicon On Insulator)構造の半導体基板において、
前記埋め込み絶縁膜下の裏面側に、第1半導体層が形成され、
前記埋め込み絶縁膜上の主面側に、第2半導体層が形成され、
前記主面側の表面から、先端が前記第1半導体層に達するトレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第2半導体層を取り囲むトレンチが形成され、
前記トレンチ内に、側壁絶縁膜を介して、多結晶シリコンが埋め込み形成され、
前記主面側の表面上に形成された絶縁層を介して、前記トレンチ内に形成された多結晶シリコンに接続する第1電極と、前記トレンチによって取り囲まれた第2半導体層に接続する第2電極が形成されてなる半導体装置であって、
前記第1半導体層中に、前記埋め込み絶縁膜との界面に当接して、第1半導体層と異なる導電型の第1半導体埋め込み拡散領域が形成され、
前記多結晶シリコンが、前記第1半導体埋め込み拡散領域に接続することを特徴とする半導体装置。 - 前記第1半導体埋め込み拡散領域の平面形状が、前記トレンチのリング形状を取り囲むようにして、前記第1半導体埋め込み拡散領域が配置されてなることを特徴とする請求項4に記載の半導体装置。
- 前記側壁絶縁膜を、容量素子の誘電膜として利用することを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記リング形状のトレンチの内周側における側壁絶縁膜に当接して、前記トレンチによって取り囲まれた第2半導体層に、前記第2半導体層と同じ導電型でより高濃度の側壁絶縁膜当接拡散領域が形成され、
当該側壁絶縁膜当接拡散領域に、前記第2電極が接続することを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。 - 前記第2半導体層中に、前記埋め込み絶縁膜との界面に当接して、第2半導体層と同じ導電型でより高濃度の第2半導体埋め込み拡散層が形成され、
前記側壁絶縁膜当接拡散領域の先端が、前記第2半導体埋め込み拡散層に達することを特徴とする請求項7に記載の半導体装置。 - 前記リング形状のトレンチが、当該リング形状によって取り囲まれる第2半導体層に向かって突き出した、突起部を有することを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。
- 前記リング形状が略矩形であり、
前記突起部が、前記略矩形の互いに対向する辺から、櫛歯状に形成されてなることを特徴とする請求項9に記載の半導体装置。 - 前記リング形状のトレンチの内周側における側壁絶縁膜が、平面形状において角部が丸められた形状であることを特徴とする請求項1乃至10のいずれか一項に記載の半導体装置。
- 前記リング形状のトレンチの内側に、
前記主面側の表面から、先端が前記埋め込み絶縁膜に達する第2トレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第2半導体層を取り囲む第2トレンチが形成され、
前記第2トレンチ内に、側壁絶縁膜を介して、第2多結晶シリコンが埋め込み形成され、
前記第2トレンチによって取り囲まれた第2半導体層が、周囲から絶縁分離されてなることを特徴とする請求項1乃至11のいずれか一項に記載の半導体装置。 - 埋め込み絶縁膜を有するSOI(Silicon On Insulator)構造の半導体基板において、
前記埋め込み絶縁膜下の裏面側に、第1半導体層が形成され、
前記埋め込み絶縁膜上の主面側に、第2半導体層が形成され、
前記主面側の表面から、先端が前記埋め込み絶縁膜に達するトレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第2半導体層を取り囲むトレンチが形成され、
前記トレンチ内に、側壁絶縁膜を介して、多結晶シリコンが埋め込み形成され、
前記主面側の表面上に形成された絶縁層を介して、前記トレンチ内に形成された多結晶シリコンに接続する第1電極と、前記トレンチによって取り囲まれた第2半導体層に接続する第2電極が形成されてなる半導体装置であって、
前記埋め込み絶縁膜を、容量素子の誘電膜として利用することを特徴とする半導体装置。 - 前記リング形状のトレンチの内側に、
前記主面側の表面から、先端が前記埋め込み絶縁膜に達する第2トレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第2半導体層を取り囲む第2トレンチが形成され、
前記第2トレンチ内に、側壁絶縁膜を介して、第2多結晶シリコンが埋め込み形成され、
前記第2トレンチによって取り囲まれた第2半導体層が、周囲から絶縁分離されてなることを特徴とする請求項13に記載の半導体装置。 - 埋め込み絶縁膜を有するSOI(Si licon On Insulator)構造の半導体基板において、
前記埋め込み絶縁膜下の裏面側に、第1半導体層が形成され、
前記埋め込み絶縁膜上の主面側に、第2半導体層が形成され、
前記主面側の表面から、先端が前記埋め込み絶縁膜に達するトレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第2半導体層を取り囲むトレンチが形成され、
前記トレンチ内に、側壁絶縁膜を介して、多結晶シリコンが埋め込み形成され、
前記主面側の表面上に形成された絶縁層を介して、前記トレンチ内に形成された多結晶シリコンに接続する第1電極と、前記トレンチによって取り囲まれた第2半導体層に接続する第2電極が形成されてなる半導体装置であって、
前記リング形状のトレンチの内側に、
前記主面側の表面から、先端が前記埋め込み絶縁膜に達する第2トレンチであって、平面形状が閉じたリング形状を有し、当該リング形状によって前記第2半導体層を取り囲む第2トレンチが形成され、
前記第2トレンチ内に、側壁絶縁膜を介して、第2多結晶シリコンが埋め込み形成され、
前記第2トレンチによって取り囲まれた第2半導体層が、周囲から絶縁分離されてなることを特徴とする半導体装置。 - 前記側壁絶縁膜を、容量素子の誘電膜として利用することを特徴とする請求項13乃至15のいずれか一項に記載の半導体装置。
- 前記リング形状のトレンチの内周側における側壁絶縁膜に当接して、前記トレンチによって取り囲まれた第2半導体層に、前記第2半導体層と同じ導電型でより高濃度の側壁絶縁膜当接拡散領域が形成され、
当該側壁絶縁膜当接拡散領域に、前記第2電極が接続することを特徴とする請求項13乃至16のいずれか一項に記載の半導体装置。 - 前記第2半導体層中に、前記埋め込み絶縁膜との界面に当接して、第2半導体層と同じ導電型でより高濃度の第2半導体埋め込み拡散層が形成され、
前記側壁絶縁膜当接拡散領域の先端が、前記第2半導体埋め込み拡散層に達することを特徴とする請求項17に記載の半導体装置。 - 前記リング形状のトレンチが、当該リング形状によって取り囲まれる第2半導体層に向かって突き出した、突起部を有することを特徴とする請求項13乃至18のいずれか一項に記載の半導体装置。
- 前記リング形状が略矩形であり、
前記突起部が、前記略矩形の互いに対向する辺から、櫛歯状に形成されてなることを特徴とする請求項19に記載の半導体装置。 - 前記リング形状のトレンチの内周側における側壁絶縁膜が、平面形状において角部が丸められた形状であることを特徴とする請求項13乃至20のいずれか一項に記載の半導体装置。
- 前記第1半導体層と多結晶シリコンが、p導電型であり、
前記第2半導体層が、n導電型であることを特徴とする請求項1乃至21のいずれか一項に記載の半導体装置。 - 前記裏面側の表面上に、金属層が形成されてなることを特徴とする請求項1乃至22のいずれか一項に記載の半導体装置。
- 前記半導体装置が、前記主面側を配線基板に対向して、当該配線基板にフリップチップ実装されることを特徴とする請求項1乃至23のいずれか一項に記載の半導体装置。
- 前記半導体装置が、CSP(Chip Size Package)構造で、前記配線基板にフリップチップ実装されることを特徴とする請求項24に記載の半導体装置。
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