JPH11344542A - デバイス検査方法およびデバイス検査装置 - Google Patents
デバイス検査方法およびデバイス検査装置Info
- Publication number
- JPH11344542A JPH11344542A JP10149220A JP14922098A JPH11344542A JP H11344542 A JPH11344542 A JP H11344542A JP 10149220 A JP10149220 A JP 10149220A JP 14922098 A JP14922098 A JP 14922098A JP H11344542 A JPH11344542 A JP H11344542A
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- Japan
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- inspection
- signal
- inspected
- asic
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- Testing Of Individual Semiconductor Devices (AREA)
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Abstract
(57)【要約】
【課題】 基板上からジャンパ等をなくして基板コスト
および作業工数を抑制するとともに、検査効率を良くす
るようにする。 【解決手段】 複数のテストピン4にプローブ針(探
針)が当接されると、デバイス検査装置1は、ASIC
2の所定の端子21にスタンバイ信号1hが出力する。
ASIC2は、デバイス検査装置1からスタンバイ信号
1hを受けると、検査対象デバイス3間をハイイピダン
スにする。ASIC2と検査対象デバイス3間がハイイ
ピダンスにすると、デバイス検査装置1は、テストピン
4に当接したプローブ針に、検査信号2hを出力する。
デバイス検査装置1は、検査対象デバイス3から出力さ
れた検査信号2hに基づき、検査対象デバイス3が正常
であるか否かを判断する。
および作業工数を抑制するとともに、検査効率を良くす
るようにする。 【解決手段】 複数のテストピン4にプローブ針(探
針)が当接されると、デバイス検査装置1は、ASIC
2の所定の端子21にスタンバイ信号1hが出力する。
ASIC2は、デバイス検査装置1からスタンバイ信号
1hを受けると、検査対象デバイス3間をハイイピダン
スにする。ASIC2と検査対象デバイス3間がハイイ
ピダンスにすると、デバイス検査装置1は、テストピン
4に当接したプローブ針に、検査信号2hを出力する。
デバイス検査装置1は、検査対象デバイス3から出力さ
れた検査信号2hに基づき、検査対象デバイス3が正常
であるか否かを判断する。
Description
【0001】
【発明の属する技術分野】本発明は、検査対象デバイス
に検査信号を出力して検査対象デバイスを検査するデバ
イス検査方法およびデバイス検査装置に関する。
に検査信号を出力して検査対象デバイスを検査するデバ
イス検査方法およびデバイス検査装置に関する。
【0002】
【従来の技術】従来から、基板に実装され、デバイス、
例えばASICに接続された検査対象デバイスが正常に
稼働するか否かを検査する方法の一つとして、図2に示
すような方法が採用されている。
例えばASICに接続された検査対象デバイスが正常に
稼働するか否かを検査する方法の一つとして、図2に示
すような方法が採用されている。
【0003】その方法は、例えばASIC60と検査対
象デバイス70間にジャンパ65(または抵抗が0の抵
抗)を実装し、検査時において、ジャンパ等を取り外
し、プローブ針(探針)をテストピン80に当接し、検
査装置50からプローブ針を介して検査信号11hを検
査対象デバイス70に出力する。
象デバイス70間にジャンパ65(または抵抗が0の抵
抗)を実装し、検査時において、ジャンパ等を取り外
し、プローブ針(探針)をテストピン80に当接し、検
査装置50からプローブ針を介して検査信号11hを検
査対象デバイス70に出力する。
【0004】次に、検査対象デバイス70は、プローブ
針を介して検査信号11hを受信すると、この受信した
検査信号11hに対する出力信号12hをプローブ針を
介して検査装置50に出力する。
針を介して検査信号11hを受信すると、この受信した
検査信号11hに対する出力信号12hをプローブ針を
介して検査装置50に出力する。
【0005】検査装置50は、プローブ針を介して受信
した検査信号11hに対する出力信号12hに基づき、
検査対象デバイスが正常に稼働しているか否かを検査す
るようにしている。
した検査信号11hに対する出力信号12hに基づき、
検査対象デバイスが正常に稼働しているか否かを検査す
るようにしている。
【0006】
【発明が解決しようとする課題】上述したように、基板
に実装され、ASIC60に接続された検査対象デバイ
ス70が正常に稼働するか否かを検査する従来の方法で
は、ASIC60と検査対象デバイス70間にジャンパ
65等を実装しなければならないため、基板コストが高
くなるうえに基板の作業工数が増えてしまうという問題
点があった。
に実装され、ASIC60に接続された検査対象デバイ
ス70が正常に稼働するか否かを検査する従来の方法で
は、ASIC60と検査対象デバイス70間にジャンパ
65等を実装しなければならないため、基板コストが高
くなるうえに基板の作業工数が増えてしまうという問題
点があった。
【0007】また、上述したデバイスを検査する従来の
方法では、プローブ針をテストピン80に当接し、検査
装置50からプローブ針を介して検査信号11hを検査
対象デバイス70に出力するに際し、ASIC60から
出力された信号が、検査信号11に入り込まないよう
に、検査に際して、その都度ジャンパを取り外す必要が
あり、検査効率が悪いという問題点があった。
方法では、プローブ針をテストピン80に当接し、検査
装置50からプローブ針を介して検査信号11hを検査
対象デバイス70に出力するに際し、ASIC60から
出力された信号が、検査信号11に入り込まないよう
に、検査に際して、その都度ジャンパを取り外す必要が
あり、検査効率が悪いという問題点があった。
【0008】そこで、本発明は上述の問題点に鑑み、基
板上からジャンパ等をなくして基板コストおよび作業工
数を抑制するとともに、検査効率を良くしたデバイス検
査方法およびデバイス検査装置を提供することを目的と
する。
板上からジャンパ等をなくして基板コストおよび作業工
数を抑制するとともに、検査効率を良くしたデバイス検
査方法およびデバイス検査装置を提供することを目的と
する。
【0009】
【課題を解決するための手段】本発では、検査信号を検
査対象デバイスに出力するに際し、検査対象デバイスと
接続するデバイス間をハイインピーダンスにすることに
より、デバイスから出力された信号が、検査信号に入り
込み、検査信号を変えてしまわないようする。
査対象デバイスに出力するに際し、検査対象デバイスと
接続するデバイス間をハイインピーダンスにすることに
より、デバイスから出力された信号が、検査信号に入り
込み、検査信号を変えてしまわないようする。
【0010】
【発明の実施の形態】以下、本発明に係るデバイス検査
方法およびデバイス検査装置の実施形態を図面を参照し
て説明する。
方法およびデバイス検査装置の実施形態を図面を参照し
て説明する。
【0011】図1は本発明に係るデバイス検査装置の構
成および使用態様を示すブロック図。
成および使用態様を示すブロック図。
【0012】この実施形態のデバイス検査装置1は、基
板に接続され、ASIC2に接続されている検査対象デ
バイス3の稼働が正常であるか否かを検査するものであ
る。
板に接続され、ASIC2に接続されている検査対象デ
バイス3の稼働が正常であるか否かを検査するものであ
る。
【0013】例えば、実施形態のデバイス検査装置1
は、プログラマブルロジックコントローラのCPUユニ
ットの内部に収納されるASIC周辺デバイス(検査対
象デバイス3)を検査するときに使用される。
は、プログラマブルロジックコントローラのCPUユニ
ットの内部に収納されるASIC周辺デバイス(検査対
象デバイス3)を検査するときに使用される。
【0014】このとき、図中のASIC2と検査対象デ
バイス3は、プログラマブルロジックコントローラの基
板に搭載されている。
バイス3は、プログラマブルロジックコントローラの基
板に搭載されている。
【0015】実施形態のデバイス検査装置1は、以下の
ように、検査対象デバイス3を検査する。
ように、検査対象デバイス3を検査する。
【0016】すなわち、検査者により、ASIC2と検
査対象デバイス3間を接続する回線中に有する複数のテ
ストピン4にプローブ針(探針)が当接されると、デバ
イス検査装置1は、ASIC2の所定の端子21にスタ
ンバイ信号1hが出力する。
査対象デバイス3間を接続する回線中に有する複数のテ
ストピン4にプローブ針(探針)が当接されると、デバ
イス検査装置1は、ASIC2の所定の端子21にスタ
ンバイ信号1hが出力する。
【0017】すると、ASIC2は、ゲート回路22を
閉じて検査対象デバイス3間の電気接続を遮断する。す
なわち、ASIC2は、デバイス検査装置1からスタン
バイ信号1hを受けると、検査対象デバイス3間をハイ
インピーダンスにする。
閉じて検査対象デバイス3間の電気接続を遮断する。す
なわち、ASIC2は、デバイス検査装置1からスタン
バイ信号1hを受けると、検査対象デバイス3間をハイ
インピーダンスにする。
【0018】ASIC2と検査対象デバイス3間がハイ
インピーダンスになると、デバイス検査装置1は、テス
トピン4に当接したプローブ針に、検査信号2hを出力
する。
インピーダンスになると、デバイス検査装置1は、テス
トピン4に当接したプローブ針に、検査信号2hを出力
する。
【0019】デバイス検査装置1は、検査対象デバイス
3から出力された検査信号2hに対する出力信号3hを
受けとり、この出力信号3hが所定の条件を満たしてい
ると判断した場合には、この検査対象デバイス3が正常
であると判断し、一方、この信号3hが所定の条件を満
たしていないと判断した場合には、この検査対象デバイ
ス3が異常であると判断し、表示装置に表示する。
3から出力された検査信号2hに対する出力信号3hを
受けとり、この出力信号3hが所定の条件を満たしてい
ると判断した場合には、この検査対象デバイス3が正常
であると判断し、一方、この信号3hが所定の条件を満
たしていないと判断した場合には、この検査対象デバイ
ス3が異常であると判断し、表示装置に表示する。
【0020】この実施形態のデバイス検査装置1では、
検査信号2hを検査対象デバイス3に出力するに際し、
検査対象デバイス3に接続するASIC2にスタンバイ
信号1hを出力して、ASIC2間をハイインピーダン
スにすることにより、検査対象デバイス3が正常である
か否かのテストを行うに際し、従来必要であった検査
対象デバイスと接続するASIC間に実装されたいたジ
ャンパをなくし、基板コストおよび作業工数を抑制する
ことができるとともに、従来のように検査においてそ
の都度ジャンパ等を取り外す必要がなくなり、検査効率
を良くすることができる。
検査信号2hを検査対象デバイス3に出力するに際し、
検査対象デバイス3に接続するASIC2にスタンバイ
信号1hを出力して、ASIC2間をハイインピーダン
スにすることにより、検査対象デバイス3が正常である
か否かのテストを行うに際し、従来必要であった検査
対象デバイスと接続するASIC間に実装されたいたジ
ャンパをなくし、基板コストおよび作業工数を抑制する
ことができるとともに、従来のように検査においてそ
の都度ジャンパ等を取り外す必要がなくなり、検査効率
を良くすることができる。
【0021】
【発明の効果】以上本発明では、検査信号を検査対象デ
バイスに出力するに際し、検査対象デバイスと接続する
デバイス間をハイインピーダンスにしたことにより、検
査対象デバイスが正常であるか否かのテストを行うに際
し、従来必要であった検査対象デバイスと接続するデバ
イス間に実装されたいたジャンパ等をなくしため、基板
コストおよび作業工数を抑制することができとともに、
従来のように検査においてその都度ジャンパ等を取り外
す必要がなくなり、検査効率を良くすることができる。
バイスに出力するに際し、検査対象デバイスと接続する
デバイス間をハイインピーダンスにしたことにより、検
査対象デバイスが正常であるか否かのテストを行うに際
し、従来必要であった検査対象デバイスと接続するデバ
イス間に実装されたいたジャンパ等をなくしため、基板
コストおよび作業工数を抑制することができとともに、
従来のように検査においてその都度ジャンパ等を取り外
す必要がなくなり、検査効率を良くすることができる。
【図1】本発明に係るデバイス検査装置の構成および使
用態様を示すブロック図。
用態様を示すブロック図。
【図2】従来のデバイス検査装置の構成および使用態様
を示すブロック図。
を示すブロック図。
1 デバイス検査装置 2 ASIC 21 端子 22 ゲート回路 3 検査対象デバイス 4 テストピン
Claims (2)
- 【請求項1】 検査対象デバイスに検査信号を出力し、
この検査信号に対する前記検査対象デバイスの出力信号
により前記検査対象デバイスを検査するデバイス検査方
法において、 前記検査信号を検査対象デバイスに出力するに際し、前
記検査対象デバイスと接続するデバイス間をハイインピ
ーダンスにすることを特徴とするデバイス検査方法。 - 【請求項2】 検査対象デバイスに検査信号を出力し、
この検査信号に対する前記検査対象デバイスの出力信号
により前記検査対象デバイスを検査するデバイス検査装
置において、 前記検査信号を検査対象デバイスに出力するに際し、前
記検査対象デバイスに接続するデバイスに、前記検査対
象デバイスと前記デバイス間をハイインピーダンスにす
るスタンバイ信号を出力することを特徴とするデバイス
検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10149220A JPH11344542A (ja) | 1998-05-29 | 1998-05-29 | デバイス検査方法およびデバイス検査装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10149220A JPH11344542A (ja) | 1998-05-29 | 1998-05-29 | デバイス検査方法およびデバイス検査装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11344542A true JPH11344542A (ja) | 1999-12-14 |
Family
ID=15470491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10149220A Withdrawn JPH11344542A (ja) | 1998-05-29 | 1998-05-29 | デバイス検査方法およびデバイス検査装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11344542A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011085430A (ja) * | 2009-10-14 | 2011-04-28 | Toshiba Corp | 制御システム、ロジックモジュール基板およびロジック用fpga |
US8581626B2 (en) | 2011-08-25 | 2013-11-12 | Kabushiki Kaisha Toshiba | Control system, logic module substrate, and logic FPGA |
CN117233516A (zh) * | 2023-11-13 | 2023-12-15 | 朗思传感科技(深圳)有限公司 | 一种引脚检测方法和引脚检测装置 |
-
1998
- 1998-05-29 JP JP10149220A patent/JPH11344542A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011085430A (ja) * | 2009-10-14 | 2011-04-28 | Toshiba Corp | 制御システム、ロジックモジュール基板およびロジック用fpga |
US8581626B2 (en) | 2011-08-25 | 2013-11-12 | Kabushiki Kaisha Toshiba | Control system, logic module substrate, and logic FPGA |
CN117233516A (zh) * | 2023-11-13 | 2023-12-15 | 朗思传感科技(深圳)有限公司 | 一种引脚检测方法和引脚检测装置 |
CN117233516B (zh) * | 2023-11-13 | 2024-03-01 | 朗思传感科技(深圳)有限公司 | 一种引脚检测方法和引脚检测装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |