JPH11340835A - 信号処理装置およびその信号処理方法 - Google Patents

信号処理装置およびその信号処理方法

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JPH11340835A
JPH11340835A JP14799898A JP14799898A JPH11340835A JP H11340835 A JPH11340835 A JP H11340835A JP 14799898 A JP14799898 A JP 14799898A JP 14799898 A JP14799898 A JP 14799898A JP H11340835 A JPH11340835 A JP H11340835A
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channel
frequency band
digital
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JP14799898A
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Masabumi Endo
正文 遠藤
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Original Assignee
Sony Corp
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Abstract

(57)【要約】 【課題】 ディジタル信号の長期保存とコストの削減を
両立させることができ、大容量の信号記録を実現する。 【解決手段】 入力信号をフィルタ回路により低周波数
帯域の主信号と高周波数帯域の副信号に分割し、アナロ
グ／ディジタル変換器によりそれぞれ主データと副デー
タに変換する。主データを圧縮して誤り訂正符号を付し
たあとフラッシュメモリの２値ブロックに記憶し、副デ
ータを圧縮して誤り訂正符号を付したあと多値ブロック
に記憶する。信号再生時に、２値ブロックから主データ
を読み出して、展開して誤りを訂正したあと、Ｄ／Ａ変
換器により主信号に変換し、多値ブロックから副データ
を読み出し、展開して誤りを訂正したあと、Ｄ／Ａ変換
器により副信号に変換し、得られた主信号と副信号を合
成し、もとの信号を再生するので、記憶信号の大容量
化、長期保存とコストの削減を実現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、音声若しくは映像
信号を異なる周波数帯域に分割し、低周波数帯域と高周
波数帯域の信号をそれぞれ異なるメモリに記憶する信号
処理装置およびその信号処理方法に関するものである。
【０００２】
【従来の技術】近年、一つのメモリセルに３値以上の多
値のデータを記憶できる多値メモリが実用化されてい
る。多値メモリを用いて情報を記憶する場合に、通常の
２値メモリに較べて、記憶容量が２倍以上に向上でき
る。しかし、大容量の多値フラッシュメモリには、通常
の２値メモリに較べて、多値化の記憶レベル数の増加に
伴って、データの保持性能が悪化し、誤り発生率が大き
くなる。また、データの書き込み時間が長くなるという
不利益がある。
【０００３】
【発明が解決しようとする課題】上述した多値フラッシ
ュメモリを、ＡＶ信号（音響若しくは映像信号）のディ
ジタル符号化した大容量データの記憶媒体として利用す
る場合に、上記の問題が障害となる。また、フラッシュ
メモリのデータ保持性能が書き換え回数の増加に伴い劣
化し、且つ保持データが時間の経過に伴い緩やかに劣化
するという特性がある。このため、ＡＶ信号を長時間保
存する場合において、誤り訂正符号（ＥＣＣ）を用いら
れるが、誤り訂正符号で訂正可能な範囲（実用的にはデ
ータブロック当たり数ビットである）を越えたとき急激
にデータエラーが増大するという不利益がある。
【０００４】ディジタル化したＡＶ信号を半導体記憶装
置、例えば、フラッシュメモリに記録する場合に、デー
タを圧縮するのが製造コストなどの制限から一般的な方
式であるため、わずかなデータエラーにより広範囲のデ
ータにおいて不良が発生する。このため、多値フラッシ
ュメモリに符号化したＡＶ信号をそのままの記録・再生
方式では長期間のデータ保持は困難である。
【０００５】現在実用化されているＡＶ信号のアナログ
信号記録、例えば、磁気テープなどでは、多少の音質ま
たは画質の劣化は特別の用途を除いては感覚的にそれほ
ど気にならない。従って、ディジタル化したＡＶ信号の
データ記録においても同様に、多少の劣化が生じても再
生時に信号の特性に顕著な影響がなければ、低いコスト
で長時間の信号保持を実現できれば、実用化の解決策と
なりうる。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、記録対象信号、例えば、音響若
しくは映像信号を２または２以上の複数の周波数帯域に
分割して、各周波数帯域の信号をそれぞれディジタル符
号化し、高周波数帯域に応じたディジタル信号を多値メ
モリにより記録し、低周波数帯域に応じたディジタル信
号を通常の２値メモリにより記憶することで、ディジタ
ル信号の長期保存とコストの削減の面で両立させること
ができ、大容量の信号記録を実現できる信号記録装置を
提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の信号処理装置は、入力信号を第１から第ｎ
（ｎは２以上の整数）までのｎの周波数帯域に分割する
周波数帯域分割手段と、複数の多値メモリセルにより構
成された多値メモリブロックを少なくとも一つ有するｎ
個のメモリブロックと、上記周波数帯域分割手段により
分割されたｎの周波数帯域の信号をｎチャネルのディジ
タル信号に変換し、上記ｎチャネルのディジタル信号を
それぞれ上記ｎ個のメモリブロックに記憶する信号記録
手段とを有し、さらに、当該信号記録手段に記録した信
号を再生するために、上記ｎ個の不揮発性メモリブロッ
クに記憶されているｎチャネルのディジタル信号を読み
出し、上記ｎチャネルのディジタル信号をそれぞれアナ
ログ信号に変換し、得られた上記ｎチャネルのアナログ
信号を一つの信号に合成する信号再生手段が設けられて
いる。
【０００８】また、本発明では、一例として、例えば、
入力信号を低周波数帯域と高周波数帯域の二つの周波数
帯域に分割する周波数帯域分割手段と、上記低周波数帯
域の信号と高周波数帯域の信号をそれぞれ第１チャネル
と第２チャネルの２チャネルのディジタル信号に変換す
るアナログ／ディジタル変換手段と、上記第１チャネル
のディジタル信号を記憶する２値メモリセルからなる２
値メモリブロックと、上記第２チャネルのディジタル信
号を記憶する多値メモリセルからなる多値メモリブロッ
クと、信号再生時に、上記２値メモリブロックに記憶さ
れている上記第１チャネルのディジタル信号と上記多値
メモリブロックに記憶されている上記第２チャネルのデ
ィジタル信号とをそれぞれアナログ信号に変換するディ
ジタル／アナログ変換手段と、上記ディジタル／アナロ
グ変換手段で得られた２チャネルのアナログ信号を一つ
の信号に合成する信号合成手段とを有する。
【０００９】また、本発明では、好適には、上記入力信
号は、音声信号若しくは映像信号であり、上記周波数帯
域分割手段は、例えば、所定の周波数帯域の信号を通過
させるフィルタにより構成されている。
【００１０】また、本発明では、好適には、上記第１チ
ャネルのディジタル信号に対して、所定数のデータを一
ブロックとして、ブロック単位で誤り検出符号（ＥＣ
Ｃ）を付加する第１の誤り符号生成手段を有し、上記第
２チャネルのディジタル信号に対して、所定数のデータ
を一ブロックとして、ブロック単位で誤り検出符号（Ｅ
ＣＣ）を付加する第２の誤り符号生成手段を有する。
【００１１】さらに、本発明では、好適には、上記２値
メモリブロックから読み出した上記第１チャネルのディ
ジタル信号に含まれている上記第１の誤り検出符号に応
じて、誤ったビットを訂正し、訂正したデータを上記デ
ィジタル／アナログ変換手段に出力する第１の誤り訂正
手段を有し、また、上記多値メモリブロックから読み出
した上記第２チャネルのディジタル信号に含まれている
上記第２の誤り検出符号に応じて、誤ったビットを訂正
し、訂正したデータを上記ディジタル／アナログ変換手
段に出力する第２の誤り訂正手段を有する。信号再生時
に、上記多値メモリブロックに記憶されている上記第２
チャネルのディジタル信号の誤りが上記第２の誤り訂正
符号により完全に訂正できない場合に、上記２値メモリ
ブロックに記憶されている上記第１チャネルのディジタ
ル信号のみを再生する。
【００１２】また、本発明の信号処理方法は、入力信号
を第１から第ｎ（ｎは２以上の整数）までのｎの周波数
帯域に分割し、上記分割された各周波数帯域の信号をア
ナログ／ディジタル変換により、それぞれｎチャネルの
ディジタル信号に変換し、上記ｎチャネルのディジタル
信号のうち、少なくとも高い周波数帯域の信号に基づい
た一チャネルのディジタル信号を３以上のレベルでデー
タを保持可能な多値メモリセルからなる多値メモリブロ
ックに記憶し、他チャネルのディジタルを２値メモリセ
ルからなる２値メモリブロックに記憶し、信号再生時
に、上記ｎ個の不揮発性メモリブロックに記憶されてい
るｎチャネルのディジタル信号を読み出し、それぞれア
ナログ信号に変換したあと、得られたｎチャネルのアナ
ログ信号を一つの信号に合成する。
【００１３】また、一例として、本発明の信号処理方法
は、入力信号を低周波数帯域と高周波数帯域の二つの周
波数帯域に分割し、上記低周波数帯域の信号と高周波数
帯域の信号をそれぞれ第１チャネルと第２チャネルの２
チャネルのディジタル信号に変換し、上記第１チャネル
のディジタル信号を２値メモリセルからなる２値メモリ
ブロックに保持し、上記第２チャネルのディジタル信号
を少なくとも３以上のレベルでデータを保持可能な多値
メモリセルからなる多値メモリブロックに保持し、信号
再生時に、上記２値メモリブロックに記憶されている上
記第１チャネルのディジタル信号と上記多値メモリブロ
ックに記憶されている上記第２チャネルのディジタル信
号を読み出し、それぞれアナログ信号に変換したあと、
一つの信号に合成する。
【００１４】本発明によれば、入力信号、例えば、音響
信号若しくは映像信号は、異なる周波数帯域に分割され
る。低周波数帯域の信号は主要情報を表し、高周波数帯
域の信号は付属情報を表している。例えば、映像信号の
場合、低周波数帯域の信号は、映像の輝度を表し、高周
波数帯域の信号は色彩などの付属情報を表している。主
要情報を示す低周波数帯域の信号がディジタル符号化に
よってディジタル信号に変換され、２値メモリセルから
構成されている２値メモリブロックに記憶され、付属情
報を示す高周波数帯域の信号がディジタル信号に変換さ
れ、多値メモリセルから構成されている多値メモリブロ
ックに記憶される。
【００１５】このため、主情報を表す低周波数帯域の信
号が劣化の少ない２値メモリにより記録され、付属情報
を表す高周波数帯域の信号が記録密度の高い多値メモリ
により記録される。多値メモリの記憶データに劣化が生
じた場合において、付属情報の欠落若しくは劣化が生じ
ることがあるが、主情報を劣化なく再生できることによ
って、多少の音質または画質の劣化が生じるが、もとの
記録信号の主な情報を再生できる。このため、特別な用
途を除けば実用上はそれほど問題とならないので、信号
の長期間の保存ができ、コストの低減が図れ、大容量の
信号記録を実現できる。
【００１６】
【発明の実施の形態】図１は本発明に係る信号処理装置
の一実施形態を示す回路図である。図示のように、本実
施形態の信号処理装置は、アナログ／ディジタル変換器
／主信号と副信号分離フィルタ回路（Ａ／Ｄ変換器／主
信号と副信号分離フィルタ回路）１０１、主データ圧縮
／訂正符号化回路（ＥＣＣ）１０２、副データ圧縮／訂
正符号化回路（ＥＣＣ）１０３、フラッシュメモリ２値
ブロック１０４、フラッシュメモリ多値メモリブロック
１０５、主データ展開／誤り検出・訂正回路１０６、副
データ展開／誤り検出・訂正回路１０７、ディジタル／
アナログ変換器／主信号と副信号の選択・合成回路（Ｄ
／Ａ変換器／主信号と副信号の選択・合成回路）１０８
および同期信号発生回路１０９により構成されている。
【００１７】本実施形態において、入力されるアナログ
信号は、例えば、音響信号若しくは映像信号である。当
該入力信号においては、例えば、低周波数低域の信号
は、主情報を表す主信号であり、高周波数低域の信号
は、付属情報を表す副信号である。主信号は、情報量が
小さく、副信号は、情報量が大きい。Ａ／Ｄ変換器／主
信号と副信号分離フィルタ回路１０１は、入力されたア
ナログ信号をそれぞれ異なる周波数帯域に分割し、分割
し得た信号をそれぞれディジタル信号に変換する。信号
の分割は、例えば、フィルタにより所定の周波数成分の
みを抽出することにより行われる。例えば、入力信号に
おいて、所定の周波数ｆC 以下の成分は、主信号とし、
周波数ｆC 以上の成分は、付属信号とする場合には、信
号の分割は、周波数ｆC をカットオフ周波数とするロー
パスフィルタおよびハイパスフィルタにより行われる。
【００１８】図２は、入力信号のスペクトル２０３およ
び周波数帯域分割に用いられるローパスフィルタ（低域
フィルタ）とハイパスフィルタ（高域フィルタ）の伝達
特性２０１，２０２をそれぞれ示している。図示のよう
に、入力されるＡＶ信号のスペクトルは、ほぼ直流成分
から周波数ｆ1 までの周波数帯域に分布している。この
うち、所定の周波数ｆ0 以下の周波数帯域に分布してい
る信号は、主情報を表す主信号であり、周波数ｆ0 から
ｆ1 までの周波数帯域に分布している信号は、付属情報
を表す副信号である。
【００１９】主信号と副信号を分離させるために、図示
のように、ローパスフィルタとハイパスフィルタが用い
られる。ローパスフィルタは、周波数ｆ0 をカットオフ
周波数とし、ハイパスフィルタは、周波数ｆ0 からｆ1
までの帯域を通過帯域とする。入力信号を図２に示す伝
達特性を持つローパスフィルタおよびハイパスフィルタ
に入力することにより、ローパスフィルタにより、ほぼ
周波数０〜ｆ0 の帯域の主信号が出力され、周波数ｆ0
〜ｆ1 までの帯域の副信号が出力される。
【００２０】このように得られた主信号と副信号がそれ
ぞれＡ／Ｄ変換器によりディジタル符号化される。図１
に示すように、主データ系列Ｄ0 と副データ系列Ｄ1 が
得られる。主データ系列Ｄ0 は、主データ圧縮／訂正符
号化回路１０２に入力され、副データ系列Ｄ1 は、副デ
ータ圧縮／訂正符号化回路１０３に入力される。
【００２１】主データ圧縮／訂正符号化回路１０２は、
入力される主データ系列Ｄ0 を所定のアルゴリズムによ
り圧縮処理し、さらに、圧縮されたデータをブロック単
位に誤り訂正符号を付与して、圧縮され、さらに誤り訂
正符号付きの主データ系列ＤC0を出力する。副データ圧
縮／訂正符号化回路１０３は、入力される副データ系列
Ｄ1 を所定のアルゴリズムにより圧縮処理し、さらに、
圧縮されたデータをブロック単位に誤り訂正符号を付与
して、圧縮され、さらに誤り訂正符号付きの副データ系
列ＤC1を出力する。
【００２２】主データ系列ＤC0の各データは、フラッシ
ュメモリ２値ブロック１０４に記憶され、副データ系列
ＤC1の各データは、フラッシュメモリ多値ブロック１０
５に記憶される。
【００２３】上述したように、信号の記録は、Ａ／Ｄ変
換器／主信号と副信号の分離フィルタ回路１０１、主デ
ータ圧縮／訂正符号化回路１０２および副データ圧縮／
訂正符号化回路１０３により行われる。低周波数帯域に
分布されている主信号に基づいた主データ系列ＤC0のデ
ータが２値ブロック１０４に格納され、高周波数帯域に
分布されている副信号に基づいた副データ系列ＤC1のデ
ータが多値ブロック１０５に格納される。
【００２４】同期信号発生回路１０９は、主データ系列
ＤC0のデータ記憶と副データ系列ＤC1のデータ記憶の動
作を同期して行うための同期信号を発生する。さらに、
信号再生時に、同期信号発生回路１０９により発生され
た同期信号に応じて、主データと副データの読み出しが
同期して行われる。
【００２５】信号の再生は、主データ展開／誤り検出・
訂正回路１０６、副データ展開／誤り検出・訂正回路１
０７およびＤ／Ａ変換器／主信号と副信号の選択・合成
回路１０８により行われる。
【００２６】主データ展開／誤り検出・訂正回路１０６
は、２値ブロック１０４から読み出された主データ系列
のデータを圧縮と相反するアルゴリズムで展開し、さら
に主データ系列に付加されている誤り訂正符号を用い
て、展開したデータにある誤りを訂正する。このように
展開され、さらに誤りが訂正された主データ系列ＤＯ0
がＤ／Ａ変換器／主信号と副信号の選択・合成回路１０
８に入力される。副データ展開／誤り検出・訂正回路１
０７は、多値ブロック１０５から読み出された副データ
系列のデータを圧縮と相反するアルゴリズムで展開し、
さらに副データ系列に付加されている誤り訂正符号を用
いて、展開したデータにある誤りを訂正する。このよう
に展開され、さらに誤りが訂正された副データ系列ＤＯ
1がＤ／Ａ変換器／主信号と副信号の選択・合成回路１
０８に入力される。
【００２７】Ｄ／Ａ変換器／主信号と副信号の選択・合
成回路１０８により、主データ系列ＤＯ0 と副データ系
列ＤＯ1 をそれぞれアナログ信号に変換し、得られた主
信号および副信号を合成して、合成信号を再生されたア
ナログ信号として、外部に出力する。
【００２８】なお、図示のように、主データ展開／誤り
検出・訂正回路１０６から主データの誤り状態を示す信
号ＳE0が出力され、副データ展開／誤り検出・訂正回路
１０７から副データの誤り状態を示す信号ＳE1が出力さ
れる。データ変換器／主信号と副信号の選択・合成回路
１０８は、信号ＳE0とＳE1を受けて、これらの信号に示
す状態に応じて、信号の再生を制御する。例えば、主デ
ータおよび副データに誤りがなく、または誤り訂正符号
により完全に訂正できる場合に、Ｄ／Ａ変換器／主信号
と副信号の選択・合成回路１０８は、主データＤＯ0 お
よび副データＤＯ1 により生成した主信号および副信号
を用いて、再生信号を合成する。この場合に、記録され
た信号が完全にもと通りに再生される。
【００２９】一方、副データに多くの誤りが生じ、誤り
訂正符号により完全に訂正できない場合に、Ｄ／Ａ変換
器／主信号と副信号の選択・合成回路１０８は、副信号
を再生できないものとして、主信号のみを再生信号とし
て出力する。この場合に、再生された信号において、瞬
間的に副信号が消失することがあるが、主信号が完全に
再生されたので、実用上は問題とならない。
【００３０】そして、主信号と副信号がともに完全に再
生できない場合に、Ｄ／Ａ変換器／主信号と副信号の選
択・合成回路１０８は、信号の再生ができないものと見
て、情報なしの信号として再生するか、または出力信号
をカット（スキップ）する。なお、主信号を記憶する２
値ブロックは、記憶データの信頼性が高く、さらに、主
データおよび副データともに誤り訂正符号が付加された
ので、主信号と副信号がともに再生できないような状態
がまれにしか発生しないので、本実施形態の信号処理装
置により、常に記録信号の再生が行える。
【００３１】図３は、主データを記憶する２値ブロック
を構成する２値メモリセルおよび副データを記憶する多
値ブロックを構成する多値メモリセルのしきい値電圧を
示している。同図（ａ）に示すように、２値メモリセル
では、一メモリセルに一ビットのデータを記憶できる。
即ち、一メモリセルに一ビットのデータ“０”または
“１”を記憶でき、データ“０”を記憶する場合に、し
きい値電圧がＶth1 を中心とした範囲内に分布するよう
に制御され、データ“１”を記憶する場合に、しきい値
電圧がＶth0 を中心とした範囲内に分布するように制御
される。
【００３２】図３（ｂ）は、副データを記憶する多値ブ
ロックを構成する多値メモリセルのしきい値電圧の分布
を示している。図示のように、多値メモリでは、一メモ
リセルに２以上の複数ビットのデータを記憶できる。例
えば、４ビットのデータ“００００”を記憶する場合
に、しきい値電圧がＶth15を中心とした範囲内に分布す
るように制御され、データ“１１１１”を記憶する場合
に、しきい値電圧がＶth0 を中心とした範囲内に分布す
るように制御される。
【００３３】図３（ｂ）は、多値ブロックを構成するメ
モリセルのしきい値電圧の一分布例を示している。本実
施形態では、多値ブロックを構成する多値メモリセル
は、４値以外のメモリセルで構成することもできる。例
えば、一メモリセルに２ビットまたは３ビットのデータ
を記憶できるメモリセルを用いて構成できることはいう
までもない。
【００３４】以上説明したように、本実施形態の信号処
理装置は、入力信号をフィルタ回路により低周波数帯域
の主信号と高周波数帯域の副信号とに分割して、アナロ
グ／ディジタル変換器によりそれぞれ主データと副デー
タに変換する。主データを圧縮して誤り訂正符号を付し
たあとフラッシュメモリの２値ブロックに記憶し、副デ
ータを圧縮して誤り訂正符号を付したあと多値ブロック
に記憶する。信号再生時に、２値ブロックから主データ
を読み出して、展開して誤りを訂正したあと、Ｄ／Ａ変
換器により主信号に変換し、多値ブロックから副データ
を読み出し、展開して誤りを訂正したあと、Ｄ／Ａ変換
器により副信号に変換する。得られた主信号と副信号を
合成し、もとの信号を生成する。この結果、信号記憶の
大容量化を実現でき、記憶信号の長期保存とコストの削
減を両立させることを実現できる。
【００３５】図４〜図６は、本実施形態における２値メ
モリブロックおよび多値メモリブロックの構成例を示し
ている。図４は、２値メモリセルからなる２値ブロック
と多値メモリセルからなる多値ブロックを同じチップ上
に形成された例を示している。図４において、記録回路
６０は、例えば、図１に示すＡ／Ｄ変換器／主信号と副
信号の分離フィルタ回路１０１、主データ圧縮／訂正符
号化回路１０２および副データ圧縮／訂正符号化回路１
０３により構成されている。
【００３６】即ち、入力されるアナログ信号、例えば、
ＡＶ信号は、記憶回路６０により、低周波数帯域に分布
されている主信号に基づいた主データ系列ＤC0および高
周波数帯域に分布されている副信号に基づいた副データ
系列ＤC1に分割される。図示のように、主データ系列Ｄ
C0は、２ビットのデータｄ１，ｄ２により構成され、副
データ系列ＤC1は、４ビットのデータｄ３，ｄ４，ｄ
５，ｄ６により構成されている。
【００３７】プログラム電圧発生回路７０は、それぞれ
のメモリアレイに応じてプログラム電圧発生回路Ｐ１〜
Ｐ４に分割され、プログラム電圧発生回路Ｐ１はメモリ
アレイ１１においてメモリセルｍ１に単ビットデータｄ
１を記録するためのプログラム電圧ＶP1を発生し、プロ
グラム電圧発生回路Ｐ２はメモリアレイ１２においてメ
モリセルｍ２に単ビットデータｄ２を記録するためのプ
ログラム電圧ＶP2を発生し、プログラム電圧発生回路Ｐ
３はメモリアレイ１３においてメモリセルｍ３に２ビッ
トデータｄ３およびｄ４を記録するためのプログラム電
圧ＶP3を発生し、プログラム電圧発生回路Ｐ４はメモリ
アレイ１４においてメモリセルｍ４に２ビットデータｄ
５およびｄ６を記録するためのプログラム電圧ＶP4を発
生し、当該プログラム電圧Ｖｐ１〜Ｖｐ４を順次ローデ
コーダ２０に供給する。
【００３８】メモリアレイ部１０は、それぞれのメモリ
セルが単ビットデジタル情報を記録するメモリセルｍ１
およびｍ２を配置したメモリアレイ１１および１２より
構成される第１のメモリアレイ領域１０ａと、それぞれ
のメモリセルが２ビットデジタル情報を記録するメモリ
セルｍ３およびｍ４を配置したメモリアレイ１３および
１４より構成される第２のメモリアレイ領域１０ｂとに
より構成されている。各メモリアレイは、マトリクス状
に配線したワード線とビット線の格子位置にメモリセル
が配置される。図４の例においては、メモリアレイ１１
においてワード線Ｗｍとビット線Ｂ１ｎの格子位置にメ
モリセルｍ１が配置され、メモリアレイ１２においてワ
ード線Ｗｍとビット線Ｂ２ｎの格子位置にメモリセルｍ
２が配置され、メモリアレイ１３においてワード線Ｗｍ
とビット線Ｂ３ｎの格子位置にメモリセルｍ３が配置さ
れ、メモリアレイ１４においてワード線Ｗｍとビット線
Ｂ４ｎの格子位置にメモリセルｍ４が配置されている。
【００３９】ここで、２ビットの主データｄ１，ｄ２お
よび４ビットの副データｄ３，ｄ４，ｄ５，ｄ６を記録
する場合、メモリセルｍ１にビットデータｄ１を記録
し、メモリセルｍ２にビットデータｄ２を記録し、メモ
リセルｍ３にビットデータｄ３およびｄ４を記録し、メ
モリセルｍ４にビットデータｄ５およびｄ６を記録す
る。すなわち、主データが記録密度が低いが信頼性の高
い第１のメモリアレイ領域１０ａの２値メモリセルに記
録され、ある程度低い信頼性でも許容される副データ
が、記録密度が高いが信頼性の低い第２のメモリアレイ
領域１０ｂの多値メモリセルに記録される。
【００４０】ローデコーダ２０は、ＸアドレスＸ１〜Ｘ
ａをデコードして例えば１本のワード線Ｗｍを選択し、
読み出し時に読み出し電圧ＶRDを印加し、プログラム時
にプログラム電圧ＶPPを印加する。カラム選択部３０
は、それぞれのメモリアレイに応じてカラム選択部３１
〜３４に分割され、ＹアドレスＹ１〜Ｙｂをデコードし
て、例えばメモリアレイ１１においてビット線Ｂ１ｎを
選択し、メモリアレイ１２においてビット線Ｂ２ｎを選
択し、メモリアレイ１３においてビット線Ｂ３ｎを選択
し、メモリアレイ１４においてビット線Ｂ４ｎを選択
し、読み出し時に選択ビット線を読み出し判定回路４０
に接続し、またプログラム時に選択ビット線にプログラ
ム電圧を印加する。
【００４１】読み出し判定回路４０は、それぞれのメモ
リアレイに応じて読み出し判定回路Ｃ１〜Ｃ４に分割さ
れ、読み出し判定回路Ｃ１はメモリアレイ１１において
単ビットデータを記録したメモリセルｍ１が接続された
ビット線ｂ１ｎの読み出し電圧よりデータＤ１を判定
し、読み出し判定回路Ｃ２はメモリアレイ１２において
単ビットデータを記録したメモリセルｍ２が接続された
ビット線ｂ２ｎの読み出し電圧よりデータＤ２を判定
し、読み出し判定回路Ｃ３はメモリアレイ１３において
２ビットデータを記録したメモリセルｍ３が接続された
ビット線ｂ３ｎの読み出し電圧よりデータＤ３およびＤ
４を判定し、読み出し判定回路Ｃ４はメモリアレイ１４
において２ビットデータを記録したメモリセルｍ４が接
続されたビット線ｂ４ｎの読み出し電圧よりデータＤ５
およびＤ６を判定する。データＤ１，Ｄ２は、読み出し
主データＤC0’を構成し、データＤ３，Ｄ４，Ｄ５，Ｄ
６は読み出し副データＤC1’を構成している。
【００４２】再生回路５０は、例えば、図１に示す主デ
ータ展開／誤り検出・訂正回路１０６、副データ展開／
誤り検出・訂正回路１０７およびＤ／Ａ変換器／主信号
と副信号の選択・合成回路１０８により構成されてい
る。再生回路５０により、読み出し判定回路４０により
出力された主データＤC0’および副データＤC1’に基づ
き、アナログ信号を再生して出力する。
【００４３】図５は、多値ブロックを構成する多値メモ
リセルのしきい値電圧Ｖthの分布を示している。図５に
おいては、２ビットのデータがそれぞれ“００”、“０
１”、“１０”および“１１”の場合のメモリセルのし
きい値電圧Ｖthの分布を図示している。例えば、２ビッ
トのデータが“００”の場合に、メモリセルのしきい値
電圧がＶth3 を中心とした一定の範囲内に分布するよう
に設定される。２ビットのデータが“１１ウインドの場
合に、メモリセルのしきい値電圧がＶth0 を中心とした
一定の範囲内に分布するように設定される。
【００４４】以下、図４に示す信号処理装置のデータ書
き込みおよび読み出しの動作について説明する。まず、
データを書き込む場合について説明する。
【００４５】記録回路６０に入力されたアナログ信号に
基づいて、記憶すべき６ビットのデータｄ１〜ｄ６が出
力される。プログラム電圧発生回路７０では、プログラ
ム電圧発生回路Ｐ１でメモリアレイ１１においてメモリ
セルｍ１に単ビットデータｄ１を記録するためのプログ
ラム電圧ＶP1が発生される。同様に、プログラム電圧発
生回路Ｐ２でメモリアレイ１２においてメモリセルｍ２
に単ビットデータｄ２を記録するためのプログラム電圧
ＶP2が発生され、プログラム電圧発生回路Ｐ３でメモリ
アレイ１３においてメモリセルｍ３に２ビットデータｄ
３およびｄ４を記録するためのプログラム電圧ＶP3が発
生され、プログラム電圧発生回路Ｐ４でメモリアレイ１
４においてメモリセルｍ４に２ビットデータｄ５および
ｄ６を記録するためのプログラム電圧ＶP4が発生され、
これらプログラム電圧ＶP1〜ＶP4が順次ローデコーダ２
０に供給される。
【００４６】ローデコーダ２０では、ＸアドレスＸ１〜
Ｘａがデコードされ、例えば、１本のワード線Ｗｍが選
択され、この選択ワード線にプログラム電圧ＶPPが印加
される。また、ＹアドレスＹ１〜Ｙｂがデコードされ、
例えばメモリアレイ１１においてビット線Ｂ１ｎが選択
され、メモリアレイ１２においてビット線Ｂ２ｎが選択
され、メモリアレイ１３においてビット線Ｂ３ｎが選択
され、メモリアレイ１４においてビット線Ｂ４ｎが選択
され、選択ビット線にプログラム電圧が印加される。
【００４７】これにより、メモリセルｍ１に単ビットデ
ータＤ１が記録され、メモリセルｍ２に単ビットデータ
Ｄ２が記録され、メモリセルｍ３に２ビットデータＤ３
およびＤ４が記録され、メモリセルｍ４に２ビットデー
タＤ５およびＤ６が記録される。すなわち、より高い信
頼性の要求される主データが記録密度が低いが信頼性の
高い第１のメモリアレイ領域１０ａのメモリセルに記録
され、ある程度低い信頼性でも許容される副データが、
記録密度が高いが信頼性の低い第２のメモリアレイ領域
１０ｂのメモリセルに記録される。
【００４８】次に、読み出し動作について説明する。ロ
ーデコーダ２０において、ＸアドレスＸ１〜Ｘａがデコ
ードされ例えば１本のワード線Ｗｍが選択され、読み出
し電圧ＶRDが印加される。また、カラム選択部３０にお
いて、ＹアドレスＹ１〜Ｙｂがデコードされ、例えばメ
モリアレイ１１においてビット線Ｂ１ｎが選択され、メ
モリアレイ１２においてビット線Ｂ２ｎが選択され、メ
モリアレイ１３においてビット線Ｂ３ｎが選択され、メ
モリアレイ１４においてビット線Ｂ４ｎが選択され、読
み出し時に選択ビット線が読み出し判定回路４０に接続
される。
【００４９】読み出し判定回路４０においては、読み出
し判定回路Ｃ１でメモリアレイ１１において単ビットデ
ータを記録したメモリセルｍ１が接続されたビット線ｂ
１ｎの読み出し電圧よりデータＤ１が判定される。同様
に、読み出し判定回路Ｃ２でメモリアレイ１２において
単ビットデータを記録したメモリセルｍ２が接続された
ビット線ｂ２ｎの読み出し電圧よりデータＤ２が判定さ
れ、読み出し判定回路Ｃ３でメモリアレイ１３において
２ビットデータを記録したメモリセルｍ３が接続された
ビット線ｂ３ｎの読み出し電圧よりデータＤ３およびＤ
４が判定され、読み出し判定回路Ｃ４でメモリアレイ１
４において２ビットデータを記録したメモリセルｍ４が
接続されたビット線ｂ４ｎの読み出し電圧よりデータＤ
５およびＤ６が判定され、各判定データＤ１〜Ｄ６が再
生回路５０に出力される。
【００５０】そして、再生回路５０では、読み出しデー
タＤ１〜Ｄ６がＤ／Ａ変換され、合成された再生信号が
出力される。
【００５１】以上説明したように、本例の信号処理装置
によれば、入力アナログ信号が異なる周波数帯域におけ
る主信号と副信号に分割され、主信号に基づいた主デー
タを記録密度が低いが信頼性の高い第１のメモリアレイ
領域のメモリセルに記録し、ある程度低い信頼性でも許
容される副データを、記録密度が高いが信頼性の低い第
２のメモリアレイ領域のメモリセルに記録するようにし
た。したがって、１個のメモリセルに２ビット以上の多
ビットデータを記録できる多値メモリセルを用いてオー
ディオ信号データまたはビデオ信号データ等のアナログ
信号をディジタル符号化して得られたデータを記録する
場合に、メモリの記録効率を大きく犠牲にすることな
く、大幅に信頼性の向上を図ることができる。
【００５２】図６は、２値ブロックと多値ブロックが異
なる半導体チップ上に形成された信号処理装置の例を示
す図である。図６に示す信号処理装置は、図４に示す信
号処理装置と基本的に同じ構成を有するが、単ビットデ
ータを記録する２値ブロックと２ビットデータを記録す
る多値ブロックが、同一チップ内の別のメモリアレイ領
域ではなく、それぞれ別の半導体メモリチップに在する
点が異なる。図６において、１００ａは第１の半導体メ
モリチップ、１００ｂは第２の半導体メモリチップ、２
０はローデコーダ、３０はカラム選択部、４０は読み出
し判定回路、５０は再生回路、６０は記録回路、７０は
プログラム電圧発生回路をそれぞれ示している。
【００５３】第１の半導体メモリチップ１００ａは、そ
れぞれのメモリセルが単ビットデータを記録するメモリ
セルｍ１およびｍ２を配置したメモリアレイ１１ａおよ
び１２ａより構成され、専用のローデコーダａ２０ａお
よびカラム選択部ａ３０ａを備えている。第２の半導体
メモリチップ２００ａは、それぞれのメモリセルが２ビ
ットデータを記録するメモリセルｍ３およびｍ４を配置
したメモリアレイ１３ｂおよび１４ｂより構成され、専
用のローデコーダｂ２０ｂおよびカラム選択部ｂ３０ｂ
を備えている。
【００５４】ここで、６ビットのデータｄ１〜ｄ６を記
録する場合、メモリセルｍ１に単ビットデータｄ１を記
録し、メモリセルｍ２に単ビットデータｄ２を記録し、
メモリセルｍ３に２ビットデータｄ３およびｄ４を記録
し、メモリセルｍ４に２ビットデータｄ５およびｄ６を
記録する。
【００５５】すわなち、主信号に基づいた主データを、
記録密度が低いが信頼性の高い第１の半導体メモリチッ
プのメモリセルに記録し、ある程度低い信頼性でも許容
される副信号に基づいた副データを、記録密度が高い信
頼性の低い第２に半導体メモリチップのメモリセルに記
録する。これによって、メモリの記録効率を大きく犠牲
にすることなく、大幅に信頼性の向上を図ることができ
る。
【００５６】
【発明の効果】以上説明したように、本発明の信号処理
装置によれば、ディジタル信号の長期保存とコストの削
減の面で両立させることができ、大容量の信号記録を実
現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る信号処理装置の一実施形態を示す
回路図である。
【図２】入力信号のスペクトルおよびフィルタの伝達特
性を示す図である。
【図３】２値メモリセルと多値メモリセルのしきい値電
圧の分布を示す図である。
【図４】同一チップ上に在する２値ブロックと多値ブロ
ックを有する信号処理装置の構成を示す回路図である。
【図５】２ビットのデータを記憶する多値メモリセルの
しきい値電圧の分布を示す図である。
【図６】別々のチップに在する２値ブロックと多値ブロ
ックを有する信号処理装置の構成を示す回路図である。
【符号の説明】
１０…メモリアレイ部、２０…ローデコーダ、３０…カ
ラム選択部、４０…読み出し判定回路、５０…再生回
路、６０…記録回路、７０…プログラム電圧発生回路、
１００ａ…第１のメモリチップ、１００ｂ…第２のメモ
リチップ、１０１…Ａ／Ｄ変換器／主信号と副信号分離
フィルタ回路、１０２…主データ圧縮／訂正符号化回
路、１０３…副データ圧縮／訂正符号化回路、１０４…
フラッシュメモリ２値ブロック、１０５…フラッシュメ
モリ多値メモリブロック、１０６…主データ展開／誤り
検出・訂正回路、１０７…副データ展開／誤り検出・訂
正回路、１０８…Ｄ／Ａ変換器／主信号と副信号の選択
・合成回路、１０９…同期信号発生回路。

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】入力信号を第１から第ｎ（ｎは２以上の整
    数）までのｎの周波数帯域に分割する周波数帯域分割手
    段と、 複数の多値メモリセルにより構成された多値メモリブロ
    ックを少なくとも一つ有するｎ個のメモリブロックと、 上記周波数帯域分割手段により分割されたｎの周波数帯
    域の信号をｎチャネルのディジタル信号に変換し、上記
    ｎチャネルのディジタル信号をそれぞれ上記ｎ個のメモ
    リブロックに記憶する信号記録手段とを有する信号処理
    装置。
  2. 【請求項２】上記入力信号は、音声信号若しくは映像信
    号である請求項１記載の信号処理装置。
  3. 【請求項３】入力信号を第１から第ｎ（ｎは２以上の整
    数）までのｎの周波数帯域に分割する周波数帯域分割手
    段と、 複数の多値メモリセルにより構成された多値メモリブロ
    ックを少なくとも一つ有するｎ個のメモリブロックと、 上記周波数帯域分割手段により分割された各周波数帯域
    の信号をそれぞれｎチャネルのディジタル信号に変換
    し、上記ｎチャネルのディジタル信号をそれぞれ上記ｎ
    個のメモリブロックに記憶する信号記録手段と、 上記ｎ個の不揮発性メモリブロックに記憶されているｎ
    チャネルのディジタル信号を読み出し、上記ｎチャネル
    のディジタル信号をそれぞれアナログ信号に変換し、得
    られた上記ｎチャネルのアナログ信号を一つの信号に合
    成する信号再生手段とを有する信号処理装置。
  4. 【請求項４】上記入力信号は、音声信号若しくは映像信
    号である請求項３記載の信号処理装置。
  5. 【請求項５】上記ｎチャネルのディジタル信号のうち、
    高周波数帯域の信号に基づいたディジタル信号が上記多
    値メモリブロックに記憶される請求項３記載の信号処理
    装置。
  6. 【請求項６】上記ｎ個のメモリブロックは、一つのメモ
    リチップ上に形成されている請求項３記載の信号処理装
    置。
  7. 【請求項７】複数の２値メモリセルにより構成されてい
    る２値メモリブロックと、 複数の多値メモリセルにより構成されている多値メモリ
    ブロックと、 入力信号を低周波数帯域と高周波数帯域の二つの周波数
    帯域に分割する周波数帯域分割手段と、 上記低周波数帯域の信号と高周波数帯域の信号をそれぞ
    れ第１チャネルと第２チャネルのディジタル信号に変換
    し、上記第１チャネルのディジタル信号を上記２値メモ
    リブロックに記憶し、上記第２チャネルのディジタル信
    号を上記多値メモリブロックに記憶する信号記録手段と
    を有する信号処理装置。
  8. 【請求項８】上記入力信号は、音声信号若しくは映像信
    号である請求項７記載の信号処理装置。
  9. 【請求項９】複数の２値メモリセルにより構成されてい
    る２値メモリブロックと、 複数の多値メモリセルにより構成されている多値メモリ
    ブロックと、 入力信号を低周波数帯域と高周波数帯域の二つの周波数
    帯域に分割する周波数帯域分割手段と、 上記低周波数帯域の信号と高周波数帯域の信号をそれぞ
    れ第１チャネルと第２チャネルのディジタル信号に変換
    し、上記第１チャネルのディジタル信号を上記２値メモ
    リブロックに記憶し、上記第２チャネルのディジタル信
    号を上記多値メモリブロックに記憶する信号記録手段
    と、 上記２値メモリブロックに記憶されている上記第１チャ
    ネルのディジタル信号と上記多値メモリブロックに記憶
    されている上記第２チャネルのディジタル信号とをそれ
    ぞれアナログ信号に変換し、得られた２つのアナログ信
    号を一つの信号に合成する信号再生手段とを有する信号
    処理装置。
  10. 【請求項１０】上記入力信号は、音声信号若しくは映像
    信号である請求項９記載の信号処理装置。
  11. 【請求項１１】上記第１チャネルのディジタル信号に対
    して、所定数のデータを一ブロックとして、ブロック単
    位で誤り検出符号（ＥＣＣ）を付加する第１の誤り符号
    生成手段を有し、 上記誤り検出符号を付加したディジタル信号は上記第１
    チャネルのディジタル信号として、上記２値メモリブロ
    ックに保持される請求項９記載の信号処理装置。
  12. 【請求項１２】上記第２チャネルのディジタル信号に対
    して、所定数のデータを一ブロックとして、ブロック単
    位で誤り検出符号（ＥＣＣ）を付加する第２の誤り符号
    生成手段を有し、 上記誤り検出符号を付加したディジタル信号を上記第２
    チャネルのディジタル信号として、上記多値メモリブロ
    ックに保持される請求項９記載の信号処理装置。
  13. 【請求項１３】上記２値メモリブロックから読み出した
    上記第１チャネルのディジタル信号に含まれている上記
    第１の誤り検出符号に応じて、誤ったビットを訂正し、
    訂正したデータを上記ディジタル／アナログ変換手段に
    出力する第１の誤り訂正手段を有する請求項１１記載の
    信号処理装置。
  14. 【請求項１４】上記多値メモリブロックから読み出した
    上記第２チャネルのディジタル信号に含まれている上記
    第２の誤り検出符号に応じて、誤ったビットを訂正し、
    訂正したデータを上記ディジタル／アナログ変換手段に
    出力する第２の誤り訂正手段を有する請求項１２記載の
    信号処理装置。
  15. 【請求項１５】信号再生時に、上記多値メモリブロック
    に記憶されている上記第２チャネルのディジタル信号の
    誤りが上記第２の誤り訂正符号により完全に訂正できな
    い場合に、上記２値メモリブロックに記憶されている上
    記第１チャネルのディジタル信号のみを再生する請求項
    １４記載の信号処理装置。
  16. 【請求項１６】上記周波数帯域分割手段は、所定の周波
    数帯域の信号を通過させるフィルタにより構成されてい
    る請求項９記載の信号処理装置。
  17. 【請求項１７】上記２値メモリブロックと上記多値メモ
    リブロックは、一つのメモリチップ上に形成されている
    請求項９記載の信号処理装置。
  18. 【請求項１８】入力信号を第１から第ｎ（ｎは２以上の
    整数）までのｎの周波数帯域に分割し、 上記分割された各周波数帯域の信号をそれぞれｎチャネ
    ルのディジタル信号に変換し、 上記ｎチャネルのディジタル信号のうち、少なくとも高
    い周波数帯域の信号に基づいた一チャネルのディジタル
    信号を３以上のレベルでデータを保持可能な多値メモリ
    セルからなる多値メモリブロックに記憶し、他チャネル
    のディジタル信号を２値メモリセルからなる２値メモリ
    ブロックに記憶する信号処理方法。
  19. 【請求項１９】入力信号を第１から第ｎ（ｎは２以上の
    整数）までのｎの周波数帯域に分割し、 上記分割された各周波数帯域の信号をそれぞれｎチャネ
    ルのディジタル信号に変換し、 上記ｎチャネルのディジタル信号のうち、少なくとも高
    い周波数帯域の信号に基づいた一チャネルのディジタル
    信号を３以上のレベルでデータを保持可能な多値メモリ
    セルからなる多値メモリブロックに記憶し、他チャネル
    のディジタル信号を２値メモリセルからなる２値メモリ
    ブロックに記憶し、 信号再生時に、上記各メモリブロックに記憶されている
    ｎチャネルのディジタル信号を読み出し、それぞれアナ
    ログ信号に変換したあと、得られたｎチャネルのアナロ
    グ信号を一つの信号に合成する信号処理方法。
  20. 【請求項２０】上記入力信号は、音声信号若しくは映像
    信号である請求項１９記載の信号処理方法。
  21. 【請求項２１】上記アナログ／ディジタル変換により得
    られたｎチャネルのディジタル信号のうち、高周波数帯
    域の信号に基づいたディジタル信号を多値メモリブロッ
    クに記憶される請求項１９記載の信号処理方法。
  22. 【請求項２２】入力信号を低周波数帯域と高周波数帯域
    の二つの周波数帯域に分割し、 上記低周波数帯域の信号と高周波数帯域の信号をそれぞ
    れ第１チャネルと第２チャネルの２チャネルのディジタ
    ル信号に変換し、 上記第１チャネルのディジタル信号を２値メモリセルか
    らなる２値メモリブロックに保持し、上記第２チャネル
    のディジタル信号を少なくとも３以上のレベルでデータ
    を保持可能な多値メモリセルからなる多値メモリブロッ
    クに保持する信号処理方法。
  23. 【請求項２３】入力信号を低周波数帯域と高周波数帯域
    の二つの周波数帯域に分割し、 上記低周波数帯域の信号と高周波数帯域の信号をそれぞ
    れ第１チャネルと第２チャネルの２チャネルのディジタ
    ル信号に変換し、 上記第１チャネルのディジタル信号を２値メモリセルか
    らなる２値メモリブロックに保持し、上記第２チャネル
    のディジタル信号を少なくとも３以上のレベルでデータ
    を保持可能な多値メモリセルからなる多値メモリブロッ
    クに保持し、 信号再生時に、上記２値メモリブロックに記憶されてい
    る上記第１チャネルのディジタル信号と上記多値メモリ
    ブロックに記憶されている上記第２チャネルのディジタ
    ル信号を読み出し、それぞれアナログ信号に変換したあ
    と、一つの信号に合成する信号処理方法。
  24. 【請求項２４】上記入力信号は、音声信号若しくは映像
    信号である請求項２３記載の信号処理方法。
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