JPH11330096A - 半導体装置及びその製造方法並びに通信機 - Google Patents
半導体装置及びその製造方法並びに通信機Info
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- JPH11330096A JPH11330096A JP10136317A JP13631798A JPH11330096A JP H11330096 A JPH11330096 A JP H11330096A JP 10136317 A JP10136317 A JP 10136317A JP 13631798 A JP13631798 A JP 13631798A JP H11330096 A JPH11330096 A JP H11330096A
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Abstract
(57)【要約】
【課題】 複数のゲートフィンガーを有する一つのＦＥ
Ｔのなかの各ゲートフィンガーのしきい値のばらつきを
低減し、しきい値付近での電流の遮断特性を向上させ、
高周波特性を改善したＦＥＴを得る。 【解決手段】 ＦＥＴの両端部分のゲートフィンガー４
ａ，４ｂを、そのＦＥＴの両端部分のゲートフィンガー
以外のゲートフィンガー部分から分離したＦＥＴとす
る。この際、分離するＦＥＴの両端部分のフィンガー４
ａ，４ｂの本数は少なくとも各２本とする。
Ｔのなかの各ゲートフィンガーのしきい値のばらつきを
低減し、しきい値付近での電流の遮断特性を向上させ、
高周波特性を改善したＦＥＴを得る。 【解決手段】 ＦＥＴの両端部分のゲートフィンガー４
ａ，４ｂを、そのＦＥＴの両端部分のゲートフィンガー
以外のゲートフィンガー部分から分離したＦＥＴとす
る。この際、分離するＦＥＴの両端部分のフィンガー４
ａ，４ｂの本数は少なくとも各２本とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法並びに通信機に係り、特に複数のゲートフィン
ガーを有する半導体装置及びその製造方法並びに該半導
体装置を用いた通信機に関する。
製造方法並びに通信機に係り、特に複数のゲートフィン
ガーを有する半導体装置及びその製造方法並びに該半導
体装置を用いた通信機に関する。
【０００２】
【従来の技術】近年、移動体通信機器の需要の急成長に
伴い、通信機器に用いる半導体素子の研究開発が盛んに
行われている。通信に用いられる周波数帯域は有限のも
のであるので、新しい通信サービスの開設のためには、
それまでよりも高い周波数帯域を利用するシステムが必
要となる。ＧＨｚ帯の周波数帯域を利用するようになる
と、通信機器の送信部と受信部には、低消費電力動作が
期待される化合物半導体増幅器が必要となってくる。化
合物半導体増幅器を構成する半導体装置として、複数の
ゲートフィンガーを有する電界効果トランジスタ(ＦＥ
Ｔ: Field EffectTrangistor）が一つの候補となってい
る。
伴い、通信機器に用いる半導体素子の研究開発が盛んに
行われている。通信に用いられる周波数帯域は有限のも
のであるので、新しい通信サービスの開設のためには、
それまでよりも高い周波数帯域を利用するシステムが必
要となる。ＧＨｚ帯の周波数帯域を利用するようになる
と、通信機器の送信部と受信部には、低消費電力動作が
期待される化合物半導体増幅器が必要となってくる。化
合物半導体増幅器を構成する半導体装置として、複数の
ゲートフィンガーを有する電界効果トランジスタ(ＦＥ
Ｔ: Field EffectTrangistor）が一つの候補となってい
る。
【０００３】この種の従来の半導体装置として、複数の
ゲートフィンガーを有するＦＥＴの一例が例えば特開平
９−１９１０１８号公報に記載されている。この従来例
には、ＦＥＴ内の各ゲートフィンガーでのリセス形成時
のエッチングレートの違いにより形成されたリセスの深
さが、ゲートフィンガーごとに異なることに起因するＦ
ＥＴ内の各ゲートフィンガーの飽和ドレイン電流値の不
均一を解消するための製造方法が開示されている。すな
わち、半絶縁性ＧａＡｓ基板上にｎ−ＧａＡｓ層を形成
する工程と、このｎ−ＧａＡｓ層上にドレイン電極およ
びソース電極を形成する工程と、ｎ−ＧａＡｓ層にマス
クを介してリセスおよびダミーリセスパターンを形成す
る工程と、少なくともリセス内にゲート電極を形成する
工程とを含む製造方法が開示されている。
ゲートフィンガーを有するＦＥＴの一例が例えば特開平
９−１９１０１８号公報に記載されている。この従来例
には、ＦＥＴ内の各ゲートフィンガーでのリセス形成時
のエッチングレートの違いにより形成されたリセスの深
さが、ゲートフィンガーごとに異なることに起因するＦ
ＥＴ内の各ゲートフィンガーの飽和ドレイン電流値の不
均一を解消するための製造方法が開示されている。すな
わち、半絶縁性ＧａＡｓ基板上にｎ−ＧａＡｓ層を形成
する工程と、このｎ−ＧａＡｓ層上にドレイン電極およ
びソース電極を形成する工程と、ｎ−ＧａＡｓ層にマス
クを介してリセスおよびダミーリセスパターンを形成す
る工程と、少なくともリセス内にゲート電極を形成する
工程とを含む製造方法が開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、前述し
た従来例に記載された技術では、ＦＥＴ形成領域をメサ
状の溝の形成によって電気的に分離して複数のゲートフ
ィンガーを有するリセス型ゲートＦＥＴを作製する場合
に、フォトリソグラフィ技術を用いることによりＦＥＴ
のゲート開口部を形成している。この際、後述する図２
（ｄ）に示したように、ＦＥＴの両端部分のゲートフィ
ンガーの形成される領域の開口長さ３０（ここでは、両
端からそれぞれ１本のゲートフィンガーのゲート開口部
を代表させて示している）が、ＦＥＴの中央付近のゲー
トフィンガーの形成される領域の開口長さ３１（ここで
は、ＦＥＴの中央付近の１本のゲートフィンガーのゲー
ト開口部を代表させて示している）と比較して異なる。
このため、ゲート電極を形成してＦＥＴを完成させた時
に、ＦＥＴの両端部のゲートフィンガーのゲート長とＦ
ＥＴの中央付近のゲートフィンガーのゲート長とが異な
る結果、ＦＥＴの両端部のゲートフィンガーのしきい値
とＦＥＴの中央付近のゲートフィンガーのしきい値とが
短チャネル効果の影響によって異なる。
た従来例に記載された技術では、ＦＥＴ形成領域をメサ
状の溝の形成によって電気的に分離して複数のゲートフ
ィンガーを有するリセス型ゲートＦＥＴを作製する場合
に、フォトリソグラフィ技術を用いることによりＦＥＴ
のゲート開口部を形成している。この際、後述する図２
（ｄ）に示したように、ＦＥＴの両端部分のゲートフィ
ンガーの形成される領域の開口長さ３０（ここでは、両
端からそれぞれ１本のゲートフィンガーのゲート開口部
を代表させて示している）が、ＦＥＴの中央付近のゲー
トフィンガーの形成される領域の開口長さ３１（ここで
は、ＦＥＴの中央付近の１本のゲートフィンガーのゲー
ト開口部を代表させて示している）と比較して異なる。
このため、ゲート電極を形成してＦＥＴを完成させた時
に、ＦＥＴの両端部のゲートフィンガーのゲート長とＦ
ＥＴの中央付近のゲートフィンガーのゲート長とが異な
る結果、ＦＥＴの両端部のゲートフィンガーのしきい値
とＦＥＴの中央付近のゲートフィンガーのしきい値とが
短チャネル効果の影響によって異なる。
【０００５】すなわち、複数のゲートフィンガーを有す
る一つのＦＥＴの中の各ゲートフィンガーのしきい値が
異なるため、そのＦＥＴのしきい値付近での電流の遮断
特性が悪いという問題があった。
る一つのＦＥＴの中の各ゲートフィンガーのしきい値が
異なるため、そのＦＥＴのしきい値付近での電流の遮断
特性が悪いという問題があった。
【０００６】そこで本発明の目的は、上記問題を解決
し、複数のゲートフィンガーを有する一つのＦＥＴを構
成する半導体装置の中の各ゲートフィンガーのしきい値
のばらつきを低減し、しきい値付近での電流の遮断特性
を向上させ、高周波特性を改善させることができる半導
体装置及びその製造方法を提供することにある。
し、複数のゲートフィンガーを有する一つのＦＥＴを構
成する半導体装置の中の各ゲートフィンガーのしきい値
のばらつきを低減し、しきい値付近での電流の遮断特性
を向上させ、高周波特性を改善させることができる半導
体装置及びその製造方法を提供することにある。
【０００７】また、前記高周波特性を改善した半導体装
置を用いた通信機を提供することも本発明の目的であ
る。
置を用いた通信機を提供することも本発明の目的であ
る。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
は、前記課題を解決するために、メサ部を有する化合物
半導体基板と、前記メサ部の上側の面に形成された電界
効果トランジスタを有し、前記電界効果トランジスタの
ソース、ドレイン電極となるオーミック電極とゲート電
極とが、両端が前記オーミック電極となるように交互に
配列されており、前記ゲート電極は３本以上有り、前記
端から数えて１本の前記オーミック電極と１本の前記ゲ
ート電極を１組としたとき、前記両端とも少なくとも１
組以上を除いて、他の前記ソース電極、前記ドレイン電
極および前記ゲート電極同士は接続されて一つの電極と
して働くことを特徴とするものである。
は、前記課題を解決するために、メサ部を有する化合物
半導体基板と、前記メサ部の上側の面に形成された電界
効果トランジスタを有し、前記電界効果トランジスタの
ソース、ドレイン電極となるオーミック電極とゲート電
極とが、両端が前記オーミック電極となるように交互に
配列されており、前記ゲート電極は３本以上有り、前記
端から数えて１本の前記オーミック電極と１本の前記ゲ
ート電極を１組としたとき、前記両端とも少なくとも１
組以上を除いて、他の前記ソース電極、前記ドレイン電
極および前記ゲート電極同士は接続されて一つの電極と
して働くことを特徴とするものである。
【０００９】また、本発明に係る半導体装置は、シリコ
ン基板と、該シリコン基板上に形成された素子部および
該素子部より上方に突き出た素子分離領域と、前記素子
部に形成された電界効果トランジスタを有し、前記電界
効果トランジスタのソース、ドレイン電極となるオーミ
ック電極とゲート電極とが、両端が前記オーミック電極
となるように交互に配列されており、前記ゲート電極は
３本以上有り、前記端から数えて１本の前記オーミック
電極と１本の前記ゲート電極を１組としたとき、前記両
端とも少なくとも１組以上を除いて、他の前記ソース電
極、前記ドレイン電極および前記ゲート電極同士は接続
されて一つの電極として働くように構成してもよい。
ン基板と、該シリコン基板上に形成された素子部および
該素子部より上方に突き出た素子分離領域と、前記素子
部に形成された電界効果トランジスタを有し、前記電界
効果トランジスタのソース、ドレイン電極となるオーミ
ック電極とゲート電極とが、両端が前記オーミック電極
となるように交互に配列されており、前記ゲート電極は
３本以上有り、前記端から数えて１本の前記オーミック
電極と１本の前記ゲート電極を１組としたとき、前記両
端とも少なくとも１組以上を除いて、他の前記ソース電
極、前記ドレイン電極および前記ゲート電極同士は接続
されて一つの電極として働くように構成してもよい。
【００１０】前記いずれの半導体装置の場合でも、前記
ゲート電極は５本以上有り、上記両端とも少なくとも２
組以上を除いて、他の前記ソース電極、前記ドレイン電
極および前記ゲート電極同士は接続されていれば好適で
ある。
ゲート電極は５本以上有り、上記両端とも少なくとも２
組以上を除いて、他の前記ソース電極、前記ドレイン電
極および前記ゲート電極同士は接続されていれば好適で
ある。
【００１１】また、本発明に係る半導体装置の製造方法
は、半絶縁性半導体基板上にバッファ層、電界効果トラ
ンジスタの第１のキャリア供給層、チャネル形成層、第
２のキャリア供給層、およびオーミック層をそれぞれ順
に形成する工程と、少なくとも上記バッファ層に達する
メサ状の溝を形成する工程と、ソース、ドレイン電極と
なる４本以上のオーミック電極を前記オーミック層上に
形成する工程と、前記オーミック層および前記オーミッ
ク電極上にフォトレジストを塗布後、該フォトレジスト
の前記オーミック電極間部分に開口を形成する工程と、
該フォトレジストをマスクとして前記開口部に対向する
前記オーミック電極間の前記オーミック層を除去しリセ
スを形成する工程と、該リセスの第２のキャリア供給層
上に両端の少なくとも１本以上を除いて、他を接続する
ように３本以上のゲート電極を形成する工程と、前記接
続されないゲート電極より外側にある前記ソース電極お
よび前記ドレイン電極を除いて、他の前記ソース電極お
よび前記ドレイン電極同士を接続するソース配線および
ドレイン配線を形成する工程を有することを特徴とす
る。
は、半絶縁性半導体基板上にバッファ層、電界効果トラ
ンジスタの第１のキャリア供給層、チャネル形成層、第
２のキャリア供給層、およびオーミック層をそれぞれ順
に形成する工程と、少なくとも上記バッファ層に達する
メサ状の溝を形成する工程と、ソース、ドレイン電極と
なる４本以上のオーミック電極を前記オーミック層上に
形成する工程と、前記オーミック層および前記オーミッ
ク電極上にフォトレジストを塗布後、該フォトレジスト
の前記オーミック電極間部分に開口を形成する工程と、
該フォトレジストをマスクとして前記開口部に対向する
前記オーミック電極間の前記オーミック層を除去しリセ
スを形成する工程と、該リセスの第２のキャリア供給層
上に両端の少なくとも１本以上を除いて、他を接続する
ように３本以上のゲート電極を形成する工程と、前記接
続されないゲート電極より外側にある前記ソース電極お
よび前記ドレイン電極を除いて、他の前記ソース電極お
よび前記ドレイン電極同士を接続するソース配線および
ドレイン配線を形成する工程を有することを特徴とす
る。
【００１２】更に、本発明に係る通信機は、アンテナ
と、送受信スイッチの役割を果たすアンテナ共用器と、
該アンテナ共用器を介して送られた前記アンテナで受信
した高周波信号を増幅する高周波増幅器、この増幅した
高周波信号を中間周波数帯に周波数変換する受信ミキ
サ、該受信ミキサの出力信号を増幅する中間周波増幅
器、および中間周波増幅器の出力信号を復調する復調器
からなる受信部と、送信部に入力された音声信号を変調
し中間周波数信号を出力する変調器、変調された中間周
波数信号を高周波信号に変換する送信ミキサ、および該
送信ミキサで高周波化された信号を増幅する電力増幅器
からなり、アンテナ共用器を介して前記アンテナに電力
増幅器の出力信号を出力する送信部と、前記受信ミキサ
および送信ミキサで使用する中間周波数信号を発生する
周波数シンセサイザと、前記受信部から送られた復調信
号を音声信号にして受話器に送り、前記送話器からの音
声信号を送信部に送る制御部とから構成される通信機に
おいて、前記受信部を構成する高周波増幅器と前記送信
部を構成する電力増幅器に上記いずれかの本発明に係る
半導体装置を用いたことを特徴とするものである。
と、送受信スイッチの役割を果たすアンテナ共用器と、
該アンテナ共用器を介して送られた前記アンテナで受信
した高周波信号を増幅する高周波増幅器、この増幅した
高周波信号を中間周波数帯に周波数変換する受信ミキ
サ、該受信ミキサの出力信号を増幅する中間周波増幅
器、および中間周波増幅器の出力信号を復調する復調器
からなる受信部と、送信部に入力された音声信号を変調
し中間周波数信号を出力する変調器、変調された中間周
波数信号を高周波信号に変換する送信ミキサ、および該
送信ミキサで高周波化された信号を増幅する電力増幅器
からなり、アンテナ共用器を介して前記アンテナに電力
増幅器の出力信号を出力する送信部と、前記受信ミキサ
および送信ミキサで使用する中間周波数信号を発生する
周波数シンセサイザと、前記受信部から送られた復調信
号を音声信号にして受話器に送り、前記送話器からの音
声信号を送信部に送る制御部とから構成される通信機に
おいて、前記受信部を構成する高周波増幅器と前記送信
部を構成する電力増幅器に上記いずれかの本発明に係る
半導体装置を用いたことを特徴とするものである。
【００１３】
【発明の実施の形態】本発明に係る半導体装置の好適な
実施の形態は、例えば図１に示すように、複数のゲート
フィンガーを有する一つのＦＥＴにおいて、両端部分の
ゲートフィンガー４ａ，４ｂを、ゲート電極１で接続さ
れた他のゲートフィンガー部分から分離した構成のＦＥ
Ｔである。この際、ＦＥＴの両端部分のフィンガーを他
のゲートフィンガー部分から分離したＦＥＴとする場合
に、分離するＦＥＴの両端部分のゲートフィンガーの本
数を少なくとも各２本とすれば好適である。
実施の形態は、例えば図１に示すように、複数のゲート
フィンガーを有する一つのＦＥＴにおいて、両端部分の
ゲートフィンガー４ａ，４ｂを、ゲート電極１で接続さ
れた他のゲートフィンガー部分から分離した構成のＦＥ
Ｔである。この際、ＦＥＴの両端部分のフィンガーを他
のゲートフィンガー部分から分離したＦＥＴとする場合
に、分離するＦＥＴの両端部分のゲートフィンガーの本
数を少なくとも各２本とすれば好適である。
【００１４】また、本発明に係る半導体装置の製造方法
の好適な実施の形態は、例えば図２及び図３に示すよう
に、半絶縁性基板１０上にバッファ層１１、第１のキャ
リア供給層１２、チャネル形成層１３、第２のキャリア
供給層１４、およびオーミック層１５をそれぞれ順に形
成する工程と、少なくともバッファ層に達するメサ状の
溝２０を形成する工程と、オーミック電極５ａ，５ｂ，
６を形成する工程と、フォトレジスト１６に開口１８を
形成する工程と、フォトレジスト１６をマスクに開口部
１８を介してオーミック層１５の一部を除去しリセス２
１を形成する工程と、リフトオフ法によりゲート電極１
及び該ゲート電極１と接続されない電極４ａ，４ｂを形
成する工程と、ソース配線２及びドレイン配線３及び配
線に接続されない電極５ａ，５ｂを形成する工程とを少
なくとも有するリセス型ゲートＦＥＴの製造方法であ
る。
の好適な実施の形態は、例えば図２及び図３に示すよう
に、半絶縁性基板１０上にバッファ層１１、第１のキャ
リア供給層１２、チャネル形成層１３、第２のキャリア
供給層１４、およびオーミック層１５をそれぞれ順に形
成する工程と、少なくともバッファ層に達するメサ状の
溝２０を形成する工程と、オーミック電極５ａ，５ｂ，
６を形成する工程と、フォトレジスト１６に開口１８を
形成する工程と、フォトレジスト１６をマスクに開口部
１８を介してオーミック層１５の一部を除去しリセス２
１を形成する工程と、リフトオフ法によりゲート電極１
及び該ゲート電極１と接続されない電極４ａ，４ｂを形
成する工程と、ソース配線２及びドレイン配線３及び配
線に接続されない電極５ａ，５ｂを形成する工程とを少
なくとも有するリセス型ゲートＦＥＴの製造方法であ
る。
【００１５】更に、本発明に係る通信機の好適な実施の
形態は、例えば図５に示すように、アンテナ６１と、ア
ンテナ共用器６０と、高周波増幅器５２、受信ミキサ５
３、中間周波増幅器５４および復調器５５からなる受信
部５０と、電力増幅器５６、送信ミキサ５７および変調
器５８からなる送信部５１と、周波数シンセサイザ５９
と、制御部６２とから構成され、受信部を構成する高周
波増幅器５２と送信部を構成する電力増幅器５６に上記
本発明に係る半導体装置であるＦＥＴを用いた通信機で
ある。
形態は、例えば図５に示すように、アンテナ６１と、ア
ンテナ共用器６０と、高周波増幅器５２、受信ミキサ５
３、中間周波増幅器５４および復調器５５からなる受信
部５０と、電力増幅器５６、送信ミキサ５７および変調
器５８からなる送信部５１と、周波数シンセサイザ５９
と、制御部６２とから構成され、受信部を構成する高周
波増幅器５２と送信部を構成する電力増幅器５６に上記
本発明に係る半導体装置であるＦＥＴを用いた通信機で
ある。
【００１６】
【実施例】次に、本発明に係る半導体装置及びその製造
方法の更に具体的な実施例につき、添付図面を参照しな
がら以下詳細に説明する。
方法の更に具体的な実施例につき、添付図面を参照しな
がら以下詳細に説明する。
【００１７】＜実施例１＞図１は、本発明に係る半導体
装置の一実施例を示す複数のゲートフィンガーを有する
リセス型Ｐｔ系ゲートＦＥＴの平面図である。図１にお
いて、参照符号１はゲート電極、２はソース電極をそれ
ぞれ電気的に接続する配線（以下、ソース配線と称す
る）、３はドレイン電極をそれぞれ電気的に接続する配
線（以下、ドレイン配線と称する）、５ａ及び５ｂはド
レイン配線３に接続されていないドレイン電極をそれぞ
れ示す。また、４ａ及び４ｂはゲート電極１に接続され
ていないショットキー電極であり、ゲート電極１の形成
と同時に形成される。
装置の一実施例を示す複数のゲートフィンガーを有する
リセス型Ｐｔ系ゲートＦＥＴの平面図である。図１にお
いて、参照符号１はゲート電極、２はソース電極をそれ
ぞれ電気的に接続する配線（以下、ソース配線と称す
る）、３はドレイン電極をそれぞれ電気的に接続する配
線（以下、ドレイン配線と称する）、５ａ及び５ｂはド
レイン配線３に接続されていないドレイン電極をそれぞ
れ示す。また、４ａ及び４ｂはゲート電極１に接続され
ていないショットキー電極であり、ゲート電極１の形成
と同時に形成される。
【００１８】図２及び図３は、図１に示した本発明に係
る複数のゲートフィンガーを有するリセス型Ｐｔ系ゲー
トＦＥＴの製造工程を示す要部断面図である。
る複数のゲートフィンガーを有するリセス型Ｐｔ系ゲー
トＦＥＴの製造工程を示す要部断面図である。
【００１９】まず、図２（ａ）に示すように、半絶縁性
ＧａＡｓ基板１０の一主面に、ＭＯＣＶＤ（Metall Org
anic Chemical Vapour Deposition：有機金属気相成長)
法により、バッファ層となるノンドープＧａＡｓ層１
１、第１のキャリア供給層となるｎ型ＡｌＧａＡｓ層１
２、チャネル形成層となるノンドープＩｎＧａＡｓ層１
３、第２のキャリア供給層となるｎ型ＡｌＧａＡｓ層１
４、オーミック層となるｎ型ＧａＡｓ層１５を、半絶縁
性ＧａＡｓ基板１０側から順次成長させた。ここで、Ａ
ｌＧａＡｓ層のＡｌ組成比ｘとＩｎＧａＡｓ層のＩｎ組
成比ｙは、それぞれｘ＝０．２２、ｙ＝０．２０とし
た。
ＧａＡｓ基板１０の一主面に、ＭＯＣＶＤ（Metall Org
anic Chemical Vapour Deposition：有機金属気相成長)
法により、バッファ層となるノンドープＧａＡｓ層１
１、第１のキャリア供給層となるｎ型ＡｌＧａＡｓ層１
２、チャネル形成層となるノンドープＩｎＧａＡｓ層１
３、第２のキャリア供給層となるｎ型ＡｌＧａＡｓ層１
４、オーミック層となるｎ型ＧａＡｓ層１５を、半絶縁
性ＧａＡｓ基板１０側から順次成長させた。ここで、Ａ
ｌＧａＡｓ層のＡｌ組成比ｘとＩｎＧａＡｓ層のＩｎ組
成比ｙは、それぞれｘ＝０．２２、ｙ＝０．２０とし
た。
【００２０】次いで、図２（ｂ）に示すように、フォト
リソグラフィ技術とウエットエッチング技術、例えば、
弗酸と過酸化水素水の混合液を用いたウエットエッチン
グにより、ＦＥＴ作製領域以外の部分に、表面から少な
くともバッファ層となるノンドープＧａＡｓ層１１に到
達するメサ状の溝２０を形成した。
リソグラフィ技術とウエットエッチング技術、例えば、
弗酸と過酸化水素水の混合液を用いたウエットエッチン
グにより、ＦＥＴ作製領域以外の部分に、表面から少な
くともバッファ層となるノンドープＧａＡｓ層１１に到
達するメサ状の溝２０を形成した。
【００２１】次いで、図２（ｃ）に示すように、ソース
電極もしくはドレイン電極となるオーミック電極６を形
成した。
電極もしくはドレイン電極となるオーミック電極６を形
成した。
【００２２】次いで、図２（ｄ）に示すように、フォト
リソグラフィ技術を用いてフォトレジスト１６に開口１
８を形成する。なお、この図では、スペースの関係上、
上述した積層の膜１１〜１５の図示を省略してある。
リソグラフィ技術を用いてフォトレジスト１６に開口１
８を形成する。なお、この図では、スペースの関係上、
上述した積層の膜１１〜１５の図示を省略してある。
【００２３】次いで、図３（ａ）に示すように、フォト
レジスト１６をマスクに開口部１８を介してドライエッ
チング法によりオーミック層となるｎ型ＧａＡｓ層１５
の一部を除去してリセス２１を形成した。ここでは、ド
ライエッチング法としてＳｉＣｌ4とＳＦ6の混合ガスに
よる反応性ドライエッチング法を用いた。このとき、ｎ
型ＡｌＧａＡｓ層１４がエッチングストッパ層となるの
で、リセス２１の深さは一定となる。
レジスト１６をマスクに開口部１８を介してドライエッ
チング法によりオーミック層となるｎ型ＧａＡｓ層１５
の一部を除去してリセス２１を形成した。ここでは、ド
ライエッチング法としてＳｉＣｌ4とＳＦ6の混合ガスに
よる反応性ドライエッチング法を用いた。このとき、ｎ
型ＡｌＧａＡｓ層１４がエッチングストッパ層となるの
で、リセス２１の深さは一定となる。
【００２４】次いで、図３（ｂ）に示すように、リフト
オフ法を用いて、ゲート電極１及びゲート電極１に電気
的に接続されていないショットキー電極４ａ及び４ｂを
形成した。ゲート電極１及びショットキー電極４ａ，４
ｂのメタル層構造は、半絶縁性ＧａＡｓ基板１０側か
ら、Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕとした。
オフ法を用いて、ゲート電極１及びゲート電極１に電気
的に接続されていないショットキー電極４ａ及び４ｂを
形成した。ゲート電極１及びショットキー電極４ａ，４
ｂのメタル層構造は、半絶縁性ＧａＡｓ基板１０側か
ら、Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕとした。
【００２５】次いで、図３（ｃ）に示すように、ソース
配線２及びドレイン配線３をそれぞれ形成した。この図
で、両端部分のドレイン電極５ａ及び５ｂはドレイン配
線３に接続されていない。
配線２及びドレイン配線３をそれぞれ形成した。この図
で、両端部分のドレイン電極５ａ及び５ｂはドレイン配
線３に接続されていない。
【００２６】図２（ｄ）で示した開口１８の長さを実測
した結果を、図６に示す。測定試料はゲートフィンガー
を３２本有するＦＥＴを用い、測定点は３２本のうち１
・２・８・１６・２４・３１・３２本目のゲートフィン
ガーを代表させて図６にプロットした。ＦＥＴの両端部
分を除く領域にある８・１６・２４本目の開口長さがほ
ぼ等しいのに対して、１・２・３１・３２本目の開口長
さが８・１６・２４本目の開口長さと異なる値となって
いる。特に、８・１６・２４本目と比較して１本目と３
２本目の開口長さの差が著しい。これは、１本目と３２
本目のゲートフィンガーがメサ状の溝２０に近いためで
ある。２・３１本目のゲートフィンガーも形成される場
所がメサ状の溝２０に近いために、フォトレジスト１６
の膜厚が薄くなる影響を受けて、８・１６・２４本目の
フィンガーの開口長さと比較して異なる開口長さとなっ
ている。
した結果を、図６に示す。測定試料はゲートフィンガー
を３２本有するＦＥＴを用い、測定点は３２本のうち１
・２・８・１６・２４・３１・３２本目のゲートフィン
ガーを代表させて図６にプロットした。ＦＥＴの両端部
分を除く領域にある８・１６・２４本目の開口長さがほ
ぼ等しいのに対して、１・２・３１・３２本目の開口長
さが８・１６・２４本目の開口長さと異なる値となって
いる。特に、８・１６・２４本目と比較して１本目と３
２本目の開口長さの差が著しい。これは、１本目と３２
本目のゲートフィンガーがメサ状の溝２０に近いためで
ある。２・３１本目のゲートフィンガーも形成される場
所がメサ状の溝２０に近いために、フォトレジスト１６
の膜厚が薄くなる影響を受けて、８・１６・２４本目の
フィンガーの開口長さと比較して異なる開口長さとなっ
ている。
【００２７】開口長さのバラツキは、片側２本目までが
大きく３本目からは安定するので、配線で接続されない
分離したＦＥＴのゲートフィンガー電極とするのは、ゲ
ートフィンガー部の両端から少なくとも各２本とすれば
よい。
大きく３本目からは安定するので、配線で接続されない
分離したＦＥＴのゲートフィンガー電極とするのは、ゲ
ートフィンガー部の両端から少なくとも各２本とすれば
よい。
【００２８】ここで、ＦＥＴの両端部のゲートフィンガ
ーが形成される領域の開口長さが、ＦＥＴの中央付近の
ゲートフィンガーが形成される領域の開口長さと比較し
て異なる理由について、図８を用いて以下に説明する。
ーが形成される領域の開口長さが、ＦＥＴの中央付近の
ゲートフィンガーが形成される領域の開口長さと比較し
て異なる理由について、図８を用いて以下に説明する。
【００２９】図８では、説明を簡単にするためにソース
電極やドレイン電極並びに絶縁膜などの構造物を省略し
てある。ゲートフィンガーの開口を作製する工程におい
て、フォトレジスト８０を塗布する際に、ＦＥＴ形成領
域の中で、メサ斜面８４に近づくにつれてフォトレジス
ト８０の膜厚が、図８に参照符号８１〜８３で示したよ
うに、薄くなっていくという傾向が見られる。ゲートフ
ィンガーの開口長さは、他の条件を同一にしても図９の
特性線９０に模式的に示したように、フォトレジスト膜
厚に依存して変化する。
電極やドレイン電極並びに絶縁膜などの構造物を省略し
てある。ゲートフィンガーの開口を作製する工程におい
て、フォトレジスト８０を塗布する際に、ＦＥＴ形成領
域の中で、メサ斜面８４に近づくにつれてフォトレジス
ト８０の膜厚が、図８に参照符号８１〜８３で示したよ
うに、薄くなっていくという傾向が見られる。ゲートフ
ィンガーの開口長さは、他の条件を同一にしても図９の
特性線９０に模式的に示したように、フォトレジスト膜
厚に依存して変化する。
【００３０】このため、ＦＥＴの中央付近の複数のゲー
トフィンガーの開口長さがそれぞれほぼ等しいにもかか
わらず、ＦＥＴの両端部のゲートフィンガーの開口長さ
はメサ斜面８４に近づくにつれてＦＥＴの中央付近のゲ
ートフィンガーの開口長さとは異なる長さとなるのであ
る。
トフィンガーの開口長さがそれぞれほぼ等しいにもかか
わらず、ＦＥＴの両端部のゲートフィンガーの開口長さ
はメサ斜面８４に近づくにつれてＦＥＴの中央付近のゲ
ートフィンガーの開口長さとは異なる長さとなるのであ
る。
【００３１】複数のゲートフィンガーを有する一つのＦ
ＥＴにおいて、開口長さの異なるゲートフィンガーが存
在すると、そのゲートフィンガー部分ではしきい値が他
のゲートフィンガーと異なる。それは、ゲート長は開口
長さにほぼ単調に依存して、開口長さが短くなればゲー
ト長も短くなるが、ゲート長が短くなるほど短チャネル
効果によってしきい値が負側にシフトするからである。
ＥＴにおいて、開口長さの異なるゲートフィンガーが存
在すると、そのゲートフィンガー部分ではしきい値が他
のゲートフィンガーと異なる。それは、ゲート長は開口
長さにほぼ単調に依存して、開口長さが短くなればゲー
ト長も短くなるが、ゲート長が短くなるほど短チャネル
効果によってしきい値が負側にシフトするからである。
【００３２】このため、上述したゲートフィンガーの開
口後の工程を行うことによって作製したＦＥＴの、ドレ
イン電流Ｉｄ−ゲート電圧Ｖｇｓ特性を測定すると、図
７に示したような特性が得られる。特性線７０に示すよ
うに、ゲート電圧Ｖｇｓを正側から負側に向かって掃引
する場合のドレイン電流Ｉｄの減少量が、ゲート電圧Ｖ
ｇｓ＝０Ｖ付近でゆるやかになる。これは、ゲート電圧
Ｖｇｓ＝０Ｖ付近から負側の電圧では、ゲート電圧Ｖｇ
ｓによるドレイン電流Ｉｄの制御性が劣化するという問
題があることを示している。
口後の工程を行うことによって作製したＦＥＴの、ドレ
イン電流Ｉｄ−ゲート電圧Ｖｇｓ特性を測定すると、図
７に示したような特性が得られる。特性線７０に示すよ
うに、ゲート電圧Ｖｇｓを正側から負側に向かって掃引
する場合のドレイン電流Ｉｄの減少量が、ゲート電圧Ｖ
ｇｓ＝０Ｖ付近でゆるやかになる。これは、ゲート電圧
Ｖｇｓ＝０Ｖ付近から負側の電圧では、ゲート電圧Ｖｇ
ｓによるドレイン電流Ｉｄの制御性が劣化するという問
題があることを示している。
【００３３】図３（ｃ）に示したＦＥＴ、すなわちＦＥ
Ｔの両端部のゲートフィンガーをそれぞれＦＥＴの中央
部分から分離したＦＥＴの電気的特性を測定すると、図
７に示した特性線７１のようになる。同図に示した特性
線７０と比較して、ゲート電圧Ｖｇｓ＝０Ｖ付近から−
０．８Ｖ付近において、単位電圧当たりのドレイン電流
Ｉｄの変化量が増大している。これはすなわち、ゲート
電圧Ｖｇｓによるドレイン電流Ｉｄの制御性が改善され
ていることを示している。
Ｔの両端部のゲートフィンガーをそれぞれＦＥＴの中央
部分から分離したＦＥＴの電気的特性を測定すると、図
７に示した特性線７１のようになる。同図に示した特性
線７０と比較して、ゲート電圧Ｖｇｓ＝０Ｖ付近から−
０．８Ｖ付近において、単位電圧当たりのドレイン電流
Ｉｄの変化量が増大している。これはすなわち、ゲート
電圧Ｖｇｓによるドレイン電流Ｉｄの制御性が改善され
ていることを示している。
【００３４】以上のように本発明は、ゲート電圧Ｖｇｓ
によるドレイン電流Ｉｄの制御性が改善し、ＦＥＴのし
きい値付近での電流の遮断特性を向上させる効果があ
る。すなわち、半導体装置の高周波特性を改善させる。
によるドレイン電流Ｉｄの制御性が改善し、ＦＥＴのし
きい値付近での電流の遮断特性を向上させる効果があ
る。すなわち、半導体装置の高周波特性を改善させる。
【００３５】本実施例においては、ゲート電極１に接続
されていないショットキー電極４ａ及び４ｂをリセス２
１内に形成したが、形成しなくとも本発明の効果に変わ
りはない。ただし、配線に接続されないソース電極又は
ドレイン電極５ａ，５ｂは、フォトレジスト膜厚に影響
するので、設けておく必要がある。
されていないショットキー電極４ａ及び４ｂをリセス２
１内に形成したが、形成しなくとも本発明の効果に変わ
りはない。ただし、配線に接続されないソース電極又は
ドレイン電極５ａ，５ｂは、フォトレジスト膜厚に影響
するので、設けておく必要がある。
【００３６】また、本実施例では上記材料の上記積層構
造を用いてＦＥＴを作製したが、材料を上記以外のもの
を用いても材料の積層構造を上記以外のものとしても本
発明の主旨から逸脱しないことは記載するまでもないこ
とである。
造を用いてＦＥＴを作製したが、材料を上記以外のもの
を用いても材料の積層構造を上記以外のものとしても本
発明の主旨から逸脱しないことは記載するまでもないこ
とである。
【００３７】なお、従来例として上げた特開平９−１９
１０１８号公報に開示された技術では、図７に示したほ
どの改善を得ることが期待できない。何故ならば、ＦＥ
Ｔの両端付近のゲートフィンガーの両わきにソース電極
とドレイン電極を形成していないので、ゲートフィンガ
ーの両わきにソース電極とドレイン電極を形成してある
場合と形成していない場合と比較して、ゲート電極を形
成するための開口を形成する際に塗布されるフォトレジ
スト膜厚が異なるからである。
１０１８号公報に開示された技術では、図７に示したほ
どの改善を得ることが期待できない。何故ならば、ＦＥ
Ｔの両端付近のゲートフィンガーの両わきにソース電極
とドレイン電極を形成していないので、ゲートフィンガ
ーの両わきにソース電極とドレイン電極を形成してある
場合と形成していない場合と比較して、ゲート電極を形
成するための開口を形成する際に塗布されるフォトレジ
スト膜厚が異なるからである。
【００３８】＜実施例２＞図４は、本発明に係る半導体
装置を高出力増幅器に適用した一例を示す模式図であ
る。図４において、参照符号４２，４３，４４，４５は
半絶縁性ＧａＡｓ基板上にそれぞれ形成した抵抗、容
量、スパイラルインダクタおよびパッドであり、４０及
び４１は本発明に係るＦＥＴである。ＦＥＴ４０，４１
は実施例１で説明したものと同様に作製したが、図１で
示したゲート電極１に接続されていないショットキー電
極４ａ，４ｂの数をそれぞれ２（合計４）およびドレイ
ン配線から電気的に分離されたドレイン電極５ａ，５ｂ
の数をそれぞれ２（合計４）とした（図示せず）。
装置を高出力増幅器に適用した一例を示す模式図であ
る。図４において、参照符号４２，４３，４４，４５は
半絶縁性ＧａＡｓ基板上にそれぞれ形成した抵抗、容
量、スパイラルインダクタおよびパッドであり、４０及
び４１は本発明に係るＦＥＴである。ＦＥＴ４０，４１
は実施例１で説明したものと同様に作製したが、図１で
示したゲート電極１に接続されていないショットキー電
極４ａ，４ｂの数をそれぞれ２（合計４）およびドレイ
ン配線から電気的に分離されたドレイン電極５ａ，５ｂ
の数をそれぞれ２（合計４）とした（図示せず）。
【００３９】上記ショットキー電極４ａ，４ｂおよびド
レイン電極５ａ，５ｂの本数を、それぞれ１とする場合
と比較して、それぞれ３とした場合には、ＦＥＴのゲー
ト−ドレイン間リーク電流が半分以下に低減されて高周
波特性が改善される。また、上記ショットキー電極４
ａ，４ｂおよびドレイン電極５ａ，５ｂの本数を、それ
ぞれ１とする場合と比較して、それぞれ２とした場合に
は、ＦＥＴのゲート−ドレイン間リーク電流はそれぞれ
１とした場合とそれぞれ３とした場合のほぼ中間より上
の実用上問題のない値を示した（図示せず）。さらに、
上記ショットキー電極４ａ，４ｂおよびドレイン電極５
ａ，５ｂの本数をそれぞれ３とする場合と比較して、そ
れぞれ４以上とした場合には、ＦＥＴのゲート−ドレイ
ン間リーク電流はほぼ同じ値を示した（図示せず）。
レイン電極５ａ，５ｂの本数を、それぞれ１とする場合
と比較して、それぞれ３とした場合には、ＦＥＴのゲー
ト−ドレイン間リーク電流が半分以下に低減されて高周
波特性が改善される。また、上記ショットキー電極４
ａ，４ｂおよびドレイン電極５ａ，５ｂの本数を、それ
ぞれ１とする場合と比較して、それぞれ２とした場合に
は、ＦＥＴのゲート−ドレイン間リーク電流はそれぞれ
１とした場合とそれぞれ３とした場合のほぼ中間より上
の実用上問題のない値を示した（図示せず）。さらに、
上記ショットキー電極４ａ，４ｂおよびドレイン電極５
ａ，５ｂの本数をそれぞれ３とする場合と比較して、そ
れぞれ４以上とした場合には、ＦＥＴのゲート−ドレイ
ン間リーク電流はほぼ同じ値を示した（図示せず）。
【００４０】したがって、上記でショットキー電極４
ａ，４ｂ及びドレイン電極５ａ，５ｂをそれぞれ２本と
したのは、図１で示したショットキー電極４ａ，４ｂお
よドレイン電極５ａ，５ｂの本数をそれぞれ少なくとも
２とすれば、それぞれ３以上とした場合と同等のリーク
電流低減効果が得られたからである。
ａ，４ｂ及びドレイン電極５ａ，５ｂをそれぞれ２本と
したのは、図１で示したショットキー電極４ａ，４ｂお
よドレイン電極５ａ，５ｂの本数をそれぞれ少なくとも
２とすれば、それぞれ３以上とした場合と同等のリーク
電流低減効果が得られたからである。
【００４１】＜実施例３＞図５は、本発明に係る半導体
装置を適用した増幅器を移動体通信機器に用いた場合の
構成の一例を示すブロック図である。
装置を適用した増幅器を移動体通信機器に用いた場合の
構成の一例を示すブロック図である。
【００４２】図５に示した移動体通信機器（例えば、携
帯電話）では、通信相手からの受信電波（ここでは、
１．５ＧＨｚ乃至２ＧＨｚを想定）をアンテナ６１で受
ける。アンテナ６１で受けた電波は、電気信号としてア
ンテナ共用器６０を通して受信部５０に入る。アンテナ
共用器６０は送受信スイッチの役割を果たしていて、受
信の際にはアンテナ６１で受けた電波を電気信号として
受信部５０に送り、送信の際には送信部５１から送られ
てくる信号をアンテナ６１に送る働きをする。
帯電話）では、通信相手からの受信電波（ここでは、
１．５ＧＨｚ乃至２ＧＨｚを想定）をアンテナ６１で受
ける。アンテナ６１で受けた電波は、電気信号としてア
ンテナ共用器６０を通して受信部５０に入る。アンテナ
共用器６０は送受信スイッチの役割を果たしていて、受
信の際にはアンテナ６１で受けた電波を電気信号として
受信部５０に送り、送信の際には送信部５１から送られ
てくる信号をアンテナ６１に送る働きをする。
【００４３】アンテナ共用器６０から受信部５０に送ら
れた電気信号は、まず高周波増幅器５２にて増幅され
る。増幅された１．５ＧＨｚ乃至２ＧＨｚの信号は、受
信ミキサ５３において数百ｋＨｚの中間周波数帯、例え
ば約５００ｋＨｚの信号に変換される。この周波数変換
に際しては、周波数シンセサイザ５９で発生させた中間
周波数が用いられ、受信ミキサ５３で同期させることに
より行われる。中間周波数帯に変換された信号は中間周
波増幅器５４にてさらに増幅される。
れた電気信号は、まず高周波増幅器５２にて増幅され
る。増幅された１．５ＧＨｚ乃至２ＧＨｚの信号は、受
信ミキサ５３において数百ｋＨｚの中間周波数帯、例え
ば約５００ｋＨｚの信号に変換される。この周波数変換
に際しては、周波数シンセサイザ５９で発生させた中間
周波数が用いられ、受信ミキサ５３で同期させることに
より行われる。中間周波数帯に変換された信号は中間周
波増幅器５４にてさらに増幅される。
【００４４】先にアンテナ６１にて受信した信号は変調
処理（振幅・周波数・位相を変化させる処理）がなされ
ているので、復調器５５にて復調（変調の逆の操作）さ
れる。復調器５５から出た信号は制御部６２に送られ
る。制御部６２に送られた信号は、制御部６２内の受信
信号処理回路（不図示）から受話器（不図示）に送られ
て音声信号となる。
処理（振幅・周波数・位相を変化させる処理）がなされ
ているので、復調器５５にて復調（変調の逆の操作）さ
れる。復調器５５から出た信号は制御部６２に送られ
る。制御部６２に送られた信号は、制御部６２内の受信
信号処理回路（不図示）から受話器（不図示）に送られ
て音声信号となる。
【００４５】逆に、音声信号を送信する場合には、制御
部６２内の送話器（不図示）から送信信号処理回路（不
図示）を通して送信部５１の変調器５８に信号が送られ
て変調される。変調された信号は送信ミキサ５７にて高
周波化され、電力増幅器５６にて増幅された後にアンテ
ナ共用器６０を通してアンテナ６１から送信される。送
信ミキサ５７における高周波化には、周波数シンセサイ
ザ５９で発生させた１．５ＧＨｚ乃至２ＧＨｚの高周波
が用いられる。上記説明から明らかなように、周波数シ
ンセサイザ５９は複数の周波数を発生することができ
る。
部６２内の送話器（不図示）から送信信号処理回路（不
図示）を通して送信部５１の変調器５８に信号が送られ
て変調される。変調された信号は送信ミキサ５７にて高
周波化され、電力増幅器５６にて増幅された後にアンテ
ナ共用器６０を通してアンテナ６１から送信される。送
信ミキサ５７における高周波化には、周波数シンセサイ
ザ５９で発生させた１．５ＧＨｚ乃至２ＧＨｚの高周波
が用いられる。上記説明から明らかなように、周波数シ
ンセサイザ５９は複数の周波数を発生することができ
る。
【００４６】このように構成される移動体通信機器の高
周波増幅器５２及び電力増幅器５６に、実施例１及び実
施例２で述べたゲート−ドレイン間リーク電流の低減を
実現してしきい値付近での遮断特性の向上を図り、高周
波特性を改善した本発明に係るＦＥＴを好適に使用する
ことができる。これにより、移動体通信機器の低消費電
力化に寄与することができる。
周波増幅器５２及び電力増幅器５６に、実施例１及び実
施例２で述べたゲート−ドレイン間リーク電流の低減を
実現してしきい値付近での遮断特性の向上を図り、高周
波特性を改善した本発明に係るＦＥＴを好適に使用する
ことができる。これにより、移動体通信機器の低消費電
力化に寄与することができる。
【００４７】＜実施例４＞図１０は、本発明に係る半導
体装置の別の実施例を示す断面構造の模式図であり、Ｓ
ｉ基板上に作製したＭＯＳＦＥＴ（Metal Oxide Semico
nductor FET）に適用した一例である。図１０に示した
断面構造図は、図２及び図３に示した一連のＦＥＴ作製
工程の中の図３（ｃ）に対応するものである。
体装置の別の実施例を示す断面構造の模式図であり、Ｓ
ｉ基板上に作製したＭＯＳＦＥＴ（Metal Oxide Semico
nductor FET）に適用した一例である。図１０に示した
断面構造図は、図２及び図３に示した一連のＦＥＴ作製
工程の中の図３（ｃ）に対応するものである。
【００４８】図１０において参照符号１００はＳｉ基板
を示し、このＳｉ基板１００上の熱酸化層１０８により
分離された領域に、複数のゲートフィンガーを有するＭ
ＯＳＦＥＴが形成されている。参照符号１０１はゲート
電極、１０２は配線、１０３は配線１０２に接続された
ドレイン電極もしくはソース電極となるオーミック電
極、１０７はゲート酸化膜である。このＭＯＳＦＥＴの
両端部は、ゲート電極１０１とは電気的に接続されてい
ないゲート電極１０４および配線１０２に接続されてい
ないオーミック電極１０５とから構成される。
を示し、このＳｉ基板１００上の熱酸化層１０８により
分離された領域に、複数のゲートフィンガーを有するＭ
ＯＳＦＥＴが形成されている。参照符号１０１はゲート
電極、１０２は配線、１０３は配線１０２に接続された
ドレイン電極もしくはソース電極となるオーミック電
極、１０７はゲート酸化膜である。このＭＯＳＦＥＴの
両端部は、ゲート電極１０１とは電気的に接続されてい
ないゲート電極１０４および配線１０２に接続されてい
ないオーミック電極１０５とから構成される。
【００４９】本実施例のＭＯＳＦＥＴでは、素子形成領
域となる部分と熱酸化層１０８との境界における段差部
近傍でのフォトレジスト膜厚の変化により、フォトリソ
グラフィ工程時のゲートフィンガー開口長さが異なるこ
とに起因するしきい値付近でのゲート−ドレイン間リー
ク電流の特性劣化を、実施例１で述べたＦＥＴと同様の
対策を行うことにより改善している。すなわち、ＭＯＳ
ＦＥＴ内の両端部のゲートフィンガーを他のゲートフィ
ンガーから分離した構成のＭＯＳＦＥＴとしている。こ
のように構成した本実施例のＭＯＳＦＥＴは、例えば図
５に示した中間周波増幅器５４に好適に使用でき、これ
により移動体通信機器の受信部の低消費電力化に寄与す
ることができる。
域となる部分と熱酸化層１０８との境界における段差部
近傍でのフォトレジスト膜厚の変化により、フォトリソ
グラフィ工程時のゲートフィンガー開口長さが異なるこ
とに起因するしきい値付近でのゲート−ドレイン間リー
ク電流の特性劣化を、実施例１で述べたＦＥＴと同様の
対策を行うことにより改善している。すなわち、ＭＯＳ
ＦＥＴ内の両端部のゲートフィンガーを他のゲートフィ
ンガーから分離した構成のＭＯＳＦＥＴとしている。こ
のように構成した本実施例のＭＯＳＦＥＴは、例えば図
５に示した中間周波増幅器５４に好適に使用でき、これ
により移動体通信機器の受信部の低消費電力化に寄与す
ることができる。
【００５０】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。
【００５１】
【発明の効果】前述した実施例から明らかなように、本
発明によれば、半導体装置の高周波特性を向上させるこ
とができる。
発明によれば、半導体装置の高周波特性を向上させるこ
とができる。
【図１】本発明に係る半導体装置の一実施例を示すリセ
ス型Ｐｔ系ゲートＦＥＴの平面図である。
ス型Ｐｔ系ゲートＦＥＴの平面図である。
【図２】図１に示した半導体装置の製造方法を工程順に
示す要部断面構造図である。
示す要部断面構造図である。
【図３】図２に示した後の製造工程を順に示す要部断面
構造図である。
構造図である。
【図４】本発明に係る半導体装置を用いた増幅器の一例
を示す平面図である。
を示す平面図である。
【図５】本発明に係る半導体装置を適用する移動体通信
機器の構成の一例を示すブロック図である。
機器の構成の一例を示すブロック図である。
【図６】複数のゲートフィンガーを有するリセス型ＦＥ
Ｔのゲートフィンガー開口長さのゲートフィンガー位置
依存性を示す説明図である。
Ｔのゲートフィンガー開口長さのゲートフィンガー位置
依存性を示す説明図である。
【図７】本発明を適用したＦＥＴと適用しない従来のＦ
ＥＴの電気的特性を比較して示した特性線図である。
ＥＴの電気的特性を比較して示した特性線図である。
【図８】ＦＥＴのメサ斜面近傍のフォトレジスト膜厚の
変化を模式的に示した断面図である。
変化を模式的に示した断面図である。
【図９】開口長さがフォトレジスト膜厚の変化に依存す
ることを示す特性線図である。
ることを示す特性線図である。
【図１０】本発明に係る半導体装置の別の実施例を示す
ＭＯＳＦＥＴの要部断面構造図である。
ＭＯＳＦＥＴの要部断面構造図である。
１…ゲート電極、２…ソース配線、３…ドレイン配線、
４ａ，４ｂ…ゲート電極１に接続されていないショット
キー電極、５ａ，５ｂ…ドレイン配線３に接続されてい
ないドレイン電極、６…ソース電極もしくはドレイン電
極となるオーミック電極、１０…半絶縁性ＧａＡｓ基
板、１１…バッファ層となるノンドープＧａＡｓ層、１
２…第１のキャリア供給層となるｎ型ＡｌＧａＡｓ層、
１３…チャネル形成層となるノンドープＩｎＧａＡｓ
層、１４…第２のキャリア供給層となるｎ型ＡｌＧａＡ
ｓ層、１５…オーミック層となるｎ型ＧａＡｓ層、１６
…フォトレジスト、１８…開口、２０…溝、２１…リセ
ス、４０，４１…本発明を適用したＦＥＴ、４２…抵
抗、４３…容量、４４…スパイラルインダクタ、４５…
パッド、５０…受信部、５１…送信部、５２…高周波増
幅器、５３…受信ミキサ、５４…中間周波増幅器、５５
…復調器、５６…電力増幅器、５７…送信ミキサ、５８
…変調器、５９…周波数シンセサイザ、６０…アンテナ
共用器、６１…アンテナ、６２…制御部、７０，７１…
特性線、８０…フォトレジスト、８１，８２，８３…フ
ォトレジスト膜厚、８４…メサ斜面、９０…特性線、１
００…Ｓｉ基板、１０１…ゲート電極、１０２…配線、
１０３…配線１０２に接続されたオーミック電極、１０
４…ゲート電極１０１とは電気的に接続されていないゲ
ート電極、１０５…配線１０２に接続されていないオー
ミック電極、１０７…ゲート酸化膜、１０８…熱酸化
層。
４ａ，４ｂ…ゲート電極１に接続されていないショット
キー電極、５ａ，５ｂ…ドレイン配線３に接続されてい
ないドレイン電極、６…ソース電極もしくはドレイン電
極となるオーミック電極、１０…半絶縁性ＧａＡｓ基
板、１１…バッファ層となるノンドープＧａＡｓ層、１
２…第１のキャリア供給層となるｎ型ＡｌＧａＡｓ層、
１３…チャネル形成層となるノンドープＩｎＧａＡｓ
層、１４…第２のキャリア供給層となるｎ型ＡｌＧａＡ
ｓ層、１５…オーミック層となるｎ型ＧａＡｓ層、１６
…フォトレジスト、１８…開口、２０…溝、２１…リセ
ス、４０，４１…本発明を適用したＦＥＴ、４２…抵
抗、４３…容量、４４…スパイラルインダクタ、４５…
パッド、５０…受信部、５１…送信部、５２…高周波増
幅器、５３…受信ミキサ、５４…中間周波増幅器、５５
…復調器、５６…電力増幅器、５７…送信ミキサ、５８
…変調器、５９…周波数シンセサイザ、６０…アンテナ
共用器、６１…アンテナ、６２…制御部、７０，７１…
特性線、８０…フォトレジスト、８１，８２，８３…フ
ォトレジスト膜厚、８４…メサ斜面、９０…特性線、１
００…Ｓｉ基板、１０１…ゲート電極、１０２…配線、
１０３…配線１０２に接続されたオーミック電極、１０
４…ゲート電極１０１とは電気的に接続されていないゲ
ート電極、１０５…配線１０２に接続されていないオー
ミック電極、１０７…ゲート酸化膜、１０８…熱酸化
層。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｂ 1/04 Ｈ０１Ｌ 29/80 Ｈ 1/40
Claims (9)
- 【請求項１】メサ部を有する化合物半導体基板と、前記
メサ部の上側の面に形成された電界効果トランジスタを
有し、 前記電界効果トランジスタのソース、ドレイン電極とな
るオーミック電極とゲート電極とが、 両端が前記オーミック電極となるように交互に配列され
ており、前記ゲート電極は３本以上有り、 前記端から数えて１本の前記オーミック電極と１本の前
記ゲート電極を１組としたとき、前記両端とも少なくと
も１組以上を除いて、他の前記ソース電極、前記ドレイ
ン電極および前記ゲート電極同士は接続されて一つの電
極として働くことを特徴とする半導体装置。 - 【請求項２】シリコン基板と、該シリコン基板上に形成
された素子部および該素子部より上方に突き出た素子分
離領域と、前記素子部に形成された電界効果トランジス
タを有し、 前記電界効果トランジスタのソース、ドレイン電極とな
るオーミック電極とゲート電極とが、 両端が前記オーミック電極となるように交互に配列され
ており、前記ゲート電極は３本以上有り、 前記端から数えて１本の前記オーミック電極と１本の前
記ゲート電極を１組としたとき、前記両端とも少なくと
も１組以上を除いて、他の前記ソース電極、前記ドレイ
ン電極および前記ゲート電極同士は接続されて一つの電
極として働くことを特徴とする半導体装置。 - 【請求項３】前記ゲート電極は５本以上有り、 上記両端とも少なくとも２組以上を除いて、他の前記ソ
ース電極、前記ドレイン電極および前記ゲート電極同士
は接続されていることを特徴とする請求項１又は２に記
載の半導体装置。 - 【請求項４】半絶縁性半導体基板上にバッファ層、電界
効果トランジスタの第１のキャリア供給層、チャネル形
成層、第２のキャリア供給層、およびオーミック層をそ
れぞれ順に形成する工程と、 少なくとも上記バッファ層に達するメサ状の溝を形成す
る工程と、 ソース、ドレイン電極となる４本以上のオーミック電極
を前記オーミック層上に形成する工程と、 前記オーミック層および前記オーミック電極上にフォト
レジストを塗布後、該フォトレジストの前記オーミック
電極間部分に開口を形成する工程と、 該フォトレジストをマスクとして前記開口部に対向する
前記オーミック電極間の前記オーミック層を除去しリセ
スを形成する工程と、 該リセスの第２のキャリア供給層上に両端の少なくとも
１本以上を除いて、他を接続するように３本以上のゲー
ト電極を形成する工程と、 前記接続されないゲート電極より外側にある前記ソース
電極および前記ドレイン電極を除いて、他の前記ソース
電極および前記ドレイン電極同士を接続するソース配線
およびドレイン配線を形成する工程を有することを特徴
とする半導体装置の製造方法。 - 【請求項５】前記半絶縁性基板上にバッファ層、第１の
キャリア供給層、チャネル形成層、第２のキャリア供給
層、およびオーミック層をそれぞれ順に形成する工程
は、有機金属気相成長法を用いる工程である請求項４に
記載の半導体装置の製造方法。 - 【請求項６】前記半絶縁性基板はＧａＡｓ基板、バッフ
ァ層はノンドープＧａＡｓ層、第１のキャリア供給層は
ｎ型ＡｌＧａＡｓ層、チャネル形成層はノンドープＩｎ
ＧａＡｓ層、第２のキャリア供給層はｎ型ＡｌＧａＡｓ
層およびオーミック層はｎ型ＧａＡｓ層である請求項４
又は請求項５に記載の半導体装置の製造方法。 - 【請求項７】前記ゲート電極は、前記半絶縁性基板側か
ら順に形成されたＰｔ／Ｔｉ／Ｍｏ／Ｐｔ／Ａｕの積層
膜からなるメタル層である請求項４〜６のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項８】アンテナと、 送受信スイッチの役割を果たすアンテナ共用器と、 該アンテナ共用器を介して送られた前記アンテナで受信
した高周波信号を増幅する高周波増幅器、この増幅した
高周波信号を中間周波数帯に周波数変換する受信ミキ
サ、該受信ミキサの出力信号を増幅する中間周波増幅
器、および中間周波増幅器の出力信号を復調する復調器
からなる受信部と、 送信部に入力された音声信号を変調し中間周波数信号を
出力する変調器、変調された中間周波数信号を高周波信
号に変換する送信ミキサ、および該送信ミキサで高周波
化された信号を増幅する電力増幅器からなり、アンテナ
共用器を介して前記アンテナに電力増幅器の出力信号を
出力する送信部と、 前記受信ミキサおよび送信ミキサで使用する中間周波数
信号を発生する周波数シンセサイザと、 前記受信部から送られた復調信号を音声信号にして受話
器に送り、前記送話器からの音声信号を送信部に送る制
御部とから構成される通信機において、 前記受信部を構成する高周波増幅器と前記送信部を構成
する電力増幅器に請求項１〜３のいずれか１項に記載の
半導体装置を用いたことを特徴とする通信機。 - 【請求項９】請求項１〜３のいずれか１項に記載の半導
体装置と、他の素子とを電気的に接続して増副作用を示
す回路を構成したことを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136317A JPH11330096A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置及びその製造方法並びに通信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136317A JPH11330096A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置及びその製造方法並びに通信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330096A true JPH11330096A (ja) | 1999-11-30 |
Family
ID=15172398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10136317A Pending JPH11330096A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置及びその製造方法並びに通信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330096A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6987951B2 (en) | 2000-04-18 | 2006-01-17 | Infineon Technologies Ag | Transceiver for duplex operation |
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| US8004362B2 (en) | 2006-08-23 | 2011-08-23 | Nec Corporation | Gate bias circuit |
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1998
- 1998-05-19 JP JP10136317A patent/JPH11330096A/ja active Pending
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