JPH1027891A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH1027891A JPH1027891A JP8183367A JP18336796A JPH1027891A JP H1027891 A JPH1027891 A JP H1027891A JP 8183367 A JP8183367 A JP 8183367A JP 18336796 A JP18336796 A JP 18336796A JP H1027891 A JPH1027891 A JP H1027891A
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】信頼性の向上を図ることができる不揮発性半導
体メモリを提供する。 【解決手段】 Ｐ型単結晶シリコン基板にはセル毎のＮ
++型ソース領域２とＮ+型ドレイン領域３が形成されて
いる。メモリ動作領域Ｚ１においてシリコン基板の上に
はシリコン酸化膜を介して浮遊ゲート電極６が形成さ
れ、その上にシリコン酸化膜を介して制御ゲート電極８
が形成されている。ダミーセル領域Ｚ２におけるメモリ
動作領域Ｚ１と接するトランジスタはＬＯＣＯＳ酸化膜
１２上に浮遊ゲート電極１３が形成され、この浮遊ゲー
ト電極１３上にシリコン酸化膜を介して帯状の制御ゲー
ト電極１５が形成されている。ダミーセル領域Ｚ２にお
いてアルミ配線１６によりドレイン領域３、ソース領域
２、制御ゲート電極８，１５が基板電位となっている。
体メモリを提供する。 【解決手段】 Ｐ型単結晶シリコン基板にはセル毎のＮ
++型ソース領域２とＮ+型ドレイン領域３が形成されて
いる。メモリ動作領域Ｚ１においてシリコン基板の上に
はシリコン酸化膜を介して浮遊ゲート電極６が形成さ
れ、その上にシリコン酸化膜を介して制御ゲート電極８
が形成されている。ダミーセル領域Ｚ２におけるメモリ
動作領域Ｚ１と接するトランジスタはＬＯＣＯＳ酸化膜
１２上に浮遊ゲート電極１３が形成され、この浮遊ゲー
ト電極１３上にシリコン酸化膜を介して帯状の制御ゲー
ト電極１５が形成されている。ダミーセル領域Ｚ２にお
いてアルミ配線１６によりドレイン領域３、ソース領域
２、制御ゲート電極８，１５が基板電位となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的に書き込
み消去可能な不揮発性半導体メモリに関するものであ
る。
み消去可能な不揮発性半導体メモリに関するものであ
る。
【０００２】
【従来の技術】不揮発性半導体メモリ（ＥＥＰＲＯＭ）
において書込動作は図５に示すように、ドレイン電圧Ｖ
D よりも高い制御ゲート電圧ＶG を印加することにより
ドレイン近傍で発生したホットエレクトロンを浮遊ゲー
ト電極に注入して行う。又、消去動作は、図６に示すよ
うに、制御ゲートを接地するとともにソースに高電圧Ｖ
S を印加してソース領域と浮遊ゲート電極の間のＦＮ電
流により行う。
において書込動作は図５に示すように、ドレイン電圧Ｖ
D よりも高い制御ゲート電圧ＶG を印加することにより
ドレイン近傍で発生したホットエレクトロンを浮遊ゲー
ト電極に注入して行う。又、消去動作は、図６に示すよ
うに、制御ゲートを接地するとともにソースに高電圧Ｖ
S を印加してソース領域と浮遊ゲート電極の間のＦＮ電
流により行う。
【０００３】ここで、書込消去可能な不揮発性メモリに
おいて特性を均一にするため周辺にメモリ動作をしない
ダミーセルを置くことが必須となっている。このダミー
セルの役割は以下の通りである。メモリトランジスタの
性能はゲート電極の形状に大きく影響を受ける。ゲート
電極の形状はフォトレジストの材料、露光条件、エッチ
ングにより決定されるが、これらの条件は周辺パターン
の影響を強く受ける。メモリ領域は規則正しい配列をし
ているが、周辺ではその規則性が無くなる。この結果、
同じ平面構造を描いても、断面形状が最外周では異なっ
てしまう。この結果、周辺のメモリトランジスタは書込
特性が異なってしまう。これを回避するためメモリ領域
の最外周あるいはそのもう一段内側の領域に平面構造は
同じで、動作させないダミーセルを配列する。
おいて特性を均一にするため周辺にメモリ動作をしない
ダミーセルを置くことが必須となっている。このダミー
セルの役割は以下の通りである。メモリトランジスタの
性能はゲート電極の形状に大きく影響を受ける。ゲート
電極の形状はフォトレジストの材料、露光条件、エッチ
ングにより決定されるが、これらの条件は周辺パターン
の影響を強く受ける。メモリ領域は規則正しい配列をし
ているが、周辺ではその規則性が無くなる。この結果、
同じ平面構造を描いても、断面形状が最外周では異なっ
てしまう。この結果、周辺のメモリトランジスタは書込
特性が異なってしまう。これを回避するためメモリ領域
の最外周あるいはそのもう一段内側の領域に平面構造は
同じで、動作させないダミーセルを配列する。
【０００４】その具体的な構造を図７および図８に示
す。図７はダミーセルを含めた不揮発性メモリ領域の平
面図である。図８は図７のＣ−Ｃ断面図である。図７，
８において記憶素子として動作させる記憶用セルの形成
領域（メモリ動作領域）Ｚ１のの外周側に記憶素子とし
て動作させないダミー用セルの形成領域（ダミーセル領
域）Ｚ２が形成されている。図中、符号３０にてＰ型シ
リコン基板を、３１にてソース領域を、３２にてドレイ
ン領域を、３３にてトンネル酸化膜を、３４にて浮遊ゲ
ート電極を、３５にて制御ゲート電極を示す。
す。図７はダミーセルを含めた不揮発性メモリ領域の平
面図である。図８は図７のＣ−Ｃ断面図である。図７，
８において記憶素子として動作させる記憶用セルの形成
領域（メモリ動作領域）Ｚ１のの外周側に記憶素子とし
て動作させないダミー用セルの形成領域（ダミーセル領
域）Ｚ２が形成されている。図中、符号３０にてＰ型シ
リコン基板を、３１にてソース領域を、３２にてドレイ
ン領域を、３３にてトンネル酸化膜を、３４にて浮遊ゲ
ート電極を、３５にて制御ゲート電極を示す。
【０００５】通常、ダミーセル領域Ｚ２のセル（トラン
ジスタ）は制御ゲート電極３５がグランドに接続され、
ドレインコンタクトが接続されず、ソース線が両領域Ｚ
１，Ｚ２共通に接続されている。
ジスタ）は制御ゲート電極３５がグランドに接続され、
ドレインコンタクトが接続されず、ソース線が両領域Ｚ
１，Ｚ２共通に接続されている。
【０００６】
【発明が解決しようとする課題】ところが、消去時には
ソースがアースに対して１２ボルトと高い電圧が印加さ
れ、ダミーセルの浮遊ゲート電極３４は消去時には電子
が引き抜かれ過剰消去の状態となってしまう。この結
果、この状態では、ダミーセルは紫外線で照射されない
限り過剰消去状態となり、不要なビットに高い電界が発
生したり、過剰消去状態のときメモリセルがしきい値電
圧が負、すなわちディプレッンョン状態になってしま
い、このセルは他のセルへ影響は及ぼさないが動作しな
いセルが電子が不足状態にあり、常にトンネル酸化膜３
３に電界が印加された状態になり、信頼性上好ましくな
い。
ソースがアースに対して１２ボルトと高い電圧が印加さ
れ、ダミーセルの浮遊ゲート電極３４は消去時には電子
が引き抜かれ過剰消去の状態となってしまう。この結
果、この状態では、ダミーセルは紫外線で照射されない
限り過剰消去状態となり、不要なビットに高い電界が発
生したり、過剰消去状態のときメモリセルがしきい値電
圧が負、すなわちディプレッンョン状態になってしま
い、このセルは他のセルへ影響は及ぼさないが動作しな
いセルが電子が不足状態にあり、常にトンネル酸化膜３
３に電界が印加された状態になり、信頼性上好ましくな
い。
【０００７】そこで、この発明の目的は、信頼性の向上
を図ることができる不揮発性半導体メモリを提供するこ
とにある。
を図ることができる不揮発性半導体メモリを提供するこ
とにある。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板における記憶素子として動作させる記憶
用セルの形成領域の外周側を記憶素子として動作させな
いダミー用セルの形成領域とし、記憶用セル形成領域と
ダミー用セル形成領域とをＬＯＣＯＳ酸化膜にて分離し
たことを特徴とする。
は、半導体基板における記憶素子として動作させる記憶
用セルの形成領域の外周側を記憶素子として動作させな
いダミー用セルの形成領域とし、記憶用セル形成領域と
ダミー用セル形成領域とをＬＯＣＯＳ酸化膜にて分離し
たことを特徴とする。
【０００９】このようにすると、記憶用セルの形成領域
のセルに対し書込・消去時にソースに高電圧が印加され
ても、ダミー用セル形成領域のダミーセルにおいては特
別な電界が印加されない。つまり、ダミーセルのソース
領域が、通常動作するメモリ領域と電気的に分離されて
おり、ダミーセルのソース領域に電圧が印加されず書込
消去に関わらず浮遊ゲート電極に余分な電圧が印加され
ない。よって、常に平衡状態にあり、信頼性の向上を図
ることができる。
のセルに対し書込・消去時にソースに高電圧が印加され
ても、ダミー用セル形成領域のダミーセルにおいては特
別な電界が印加されない。つまり、ダミーセルのソース
領域が、通常動作するメモリ領域と電気的に分離されて
おり、ダミーセルのソース領域に電圧が印加されず書込
消去に関わらず浮遊ゲート電極に余分な電圧が印加され
ない。よって、常に平衡状態にあり、信頼性の向上を図
ることができる。
【００１０】請求項２に記載の発明は、請求項１に記載
の発明における前記ダミー用セル形成領域おけるソース
領域、ドレイン領域、制御ゲート電極を基板電位とした
ことを特徴としている。よって、ダミーセルのソース領
域が書込消去に関わらず常に基板電位と同電位となり、
浮遊ゲート電極に余分な電圧が印加されない。
の発明における前記ダミー用セル形成領域おけるソース
領域、ドレイン領域、制御ゲート電極を基板電位とした
ことを特徴としている。よって、ダミーセルのソース領
域が書込消去に関わらず常に基板電位と同電位となり、
浮遊ゲート電極に余分な電圧が印加されない。
【００１１】請求項３に記載の発明は、請求項１に記載
の発明での前記ダミー用セル形成領域における半導体基
板の表面にＬＯＣＯＳ酸化膜を形成し、その上にダミー
用の浮遊ゲート電極および制御ゲート電極を配置したこ
とを特徴としている。よって、ダミーセルにおける半導
体基板と浮遊ゲート電極との間の絶縁膜が厚くなってい
るので、浮遊ゲート電極において電子が注入および引き
抜かれることもない。
の発明での前記ダミー用セル形成領域における半導体基
板の表面にＬＯＣＯＳ酸化膜を形成し、その上にダミー
用の浮遊ゲート電極および制御ゲート電極を配置したこ
とを特徴としている。よって、ダミーセルにおける半導
体基板と浮遊ゲート電極との間の絶縁膜が厚くなってい
るので、浮遊ゲート電極において電子が注入および引き
抜かれることもない。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態を図
面に従って説明する。図１には、フラッシュメモリの平
面図を示し、図２には図１のＡ−Ａ断面を示す。
面に従って説明する。図１には、フラッシュメモリの平
面図を示し、図２には図１のＡ−Ａ断面を示す。
【００１３】図１に示す平面図において、メモリトラン
ジスタ（メモリセル）が縦横に多数配置されており、半
導体基板におけるメモリ動作領域Ｚ１の外周側にはダミ
ーセル領域Ｚ２が形成されている。メモリ動作領域Ｚ１
は記憶素子として動作させる記憶用セルの形成領域であ
り、ダミーセル領域Ｚ２は記憶素子として動作させない
ダミー用セルの形成領域である。
ジスタ（メモリセル）が縦横に多数配置されており、半
導体基板におけるメモリ動作領域Ｚ１の外周側にはダミ
ーセル領域Ｚ２が形成されている。メモリ動作領域Ｚ１
は記憶素子として動作させる記憶用セルの形成領域であ
り、ダミーセル領域Ｚ２は記憶素子として動作させない
ダミー用セルの形成領域である。
【００１４】以下、詳細に説明していく。図２に示すよ
うに、半導体基板としてのＰ型単結晶シリコン基板１に
は、その表層部にセル毎のＮ++型ソース領域（不純物拡
散領域）２とＮ+ 型ドレイン領域（不純物拡散領域）３
とが形成されている。ソース領域（不純物拡散領域）２
はドレイン領域（不純物拡散領域）３よりも深く形成さ
れている。図１に示すように、ソース領域２から帯状の
Ｎ++型ソース共通線（不純物拡散領域）４が延設され、
ソース共通線４にて各トランジスタのソース領域２が結
合している。
うに、半導体基板としてのＰ型単結晶シリコン基板１に
は、その表層部にセル毎のＮ++型ソース領域（不純物拡
散領域）２とＮ+ 型ドレイン領域（不純物拡散領域）３
とが形成されている。ソース領域（不純物拡散領域）２
はドレイン領域（不純物拡散領域）３よりも深く形成さ
れている。図１に示すように、ソース領域２から帯状の
Ｎ++型ソース共通線（不純物拡散領域）４が延設され、
ソース共通線４にて各トランジスタのソース領域２が結
合している。
【００１５】図２に示すように、メモリ動作領域Ｚ１に
おいてシリコン基板１の上には、トンネル絶縁膜として
の厚さ１０ｎｍ程度の薄いシリコン酸化膜（あるいは窒
化膜）５が形成されている。シリコン酸化膜５の上に
は、メモリトランジスタ毎の多結晶シリコンよりなる浮
遊ゲート電極６が形成されている。浮遊ゲート電極６
は、長方形をなし、ソース領域２とドレイン領域３との
間を通るように延設されている。さらに、浮遊ゲート電
極６上に、ゲート間の絶縁膜としてのシリコン酸化膜７
を介して帯状の制御ゲート電極８が形成されている。制
御ゲート電極８は多結晶シリコンよりなる。
おいてシリコン基板１の上には、トンネル絶縁膜として
の厚さ１０ｎｍ程度の薄いシリコン酸化膜（あるいは窒
化膜）５が形成されている。シリコン酸化膜５の上に
は、メモリトランジスタ毎の多結晶シリコンよりなる浮
遊ゲート電極６が形成されている。浮遊ゲート電極６
は、長方形をなし、ソース領域２とドレイン領域３との
間を通るように延設されている。さらに、浮遊ゲート電
極６上に、ゲート間の絶縁膜としてのシリコン酸化膜７
を介して帯状の制御ゲート電極８が形成されている。制
御ゲート電極８は多結晶シリコンよりなる。
【００１６】メモリ動作領域Ｚ１での制御ゲート電極８
の上は層間絶縁膜としてのシリコン酸化膜９が形成さ
れ、その上にアルミよりなるドレイン用配線１０が形成
されている。図１に示すように、帯状のドレイン用配線
１０はメモリ動作領域Ｚ１の一列（ビット線）に延設さ
れ、コンタクトホール（開口部）１１を介してメモリ動
作領域Ｚ１の一列（ビット線）の各トランジスタのドレ
イン電極１０と接続されている。このドレイン電極１０
は外部の回路に接続されている。
の上は層間絶縁膜としてのシリコン酸化膜９が形成さ
れ、その上にアルミよりなるドレイン用配線１０が形成
されている。図１に示すように、帯状のドレイン用配線
１０はメモリ動作領域Ｚ１の一列（ビット線）に延設さ
れ、コンタクトホール（開口部）１１を介してメモリ動
作領域Ｚ１の一列（ビット線）の各トランジスタのドレ
イン電極１０と接続されている。このドレイン電極１０
は外部の回路に接続されている。
【００１７】又、制御ゲート電極８（ワード線）は、図
１に示すようにドレイン用配線３の延設方向に対し直交
する方向に延設されている。ダミーセル領域Ｚ２におけ
るメモリ動作領域Ｚ１と接するトランジスタはＬＯＣＯ
Ｓ酸化膜（厚い酸化膜）１２上に浮遊ゲート電極１３が
形成され、ダミーセル領域Ｚ２とメモリ動作領域Ｚ１の
拡散層はＬＯＣＯＳ酸化膜１２により分離されている。
浮遊ゲート電極１３は多結晶シリコンよりなり、長方形
をなし、ソース領域２とドレイン領域３との間を通るよ
うに延設されている。さらに、浮遊ゲート電極１３上
に、絶縁膜としてのシリコン酸化膜１４を介して帯状の
制御ゲート電極１５が形成されている。
１に示すようにドレイン用配線３の延設方向に対し直交
する方向に延設されている。ダミーセル領域Ｚ２におけ
るメモリ動作領域Ｚ１と接するトランジスタはＬＯＣＯ
Ｓ酸化膜（厚い酸化膜）１２上に浮遊ゲート電極１３が
形成され、ダミーセル領域Ｚ２とメモリ動作領域Ｚ１の
拡散層はＬＯＣＯＳ酸化膜１２により分離されている。
浮遊ゲート電極１３は多結晶シリコンよりなり、長方形
をなし、ソース領域２とドレイン領域３との間を通るよ
うに延設されている。さらに、浮遊ゲート電極１３上
に、絶縁膜としてのシリコン酸化膜１４を介して帯状の
制御ゲート電極１５が形成されている。
【００１８】ダミーセル領域Ｚ２における他のトランジ
スタは、メモリ動作領域Ｚ１のトランジスタと同じ構造
となっている。即ち、シリコン酸化膜（あるいは窒化
膜）５の上に、多結晶シリコンよりなる浮遊ゲート電極
６が形成され、浮遊ゲート電極６上に、絶縁膜としての
シリコン酸化膜７を介して帯状の制御ゲート電極８が形
成されている。制御ゲート電極８は多結晶シリコンより
なる。
スタは、メモリ動作領域Ｚ１のトランジスタと同じ構造
となっている。即ち、シリコン酸化膜（あるいは窒化
膜）５の上に、多結晶シリコンよりなる浮遊ゲート電極
６が形成され、浮遊ゲート電極６上に、絶縁膜としての
シリコン酸化膜７を介して帯状の制御ゲート電極８が形
成されている。制御ゲート電極８は多結晶シリコンより
なる。
【００１９】メモリ動作領域Ｚ１のドレイン領域３に接
続する配線１０はダミーセル領域Ｚ２には接続されてお
らず、他の配線（アルミ配線）１６がシリコン酸化膜９
の上に形成されている。アルミ配線１６は図１に示すよ
うにコンタクトホール１７，１８，１９によりダミーセ
ル領域Ｚ２のドレイン領域３、ソース領域２、制御ゲー
ト電極８，１５と電気的に接続されるとともに、図１に
示すコンタクトホール２０を通してシリコン基板１と接
続されている。基板コンタクトはシリコン基板１の表層
部に形成されたＰ+ 型領域（図示せず）を介して行われ
ている。このアルミ配線１６によりダミーセル領域Ｚ２
のドレイン領域３、ソース領域２、制御ゲート電極８，
１５が等電位となっている。
続する配線１０はダミーセル領域Ｚ２には接続されてお
らず、他の配線（アルミ配線）１６がシリコン酸化膜９
の上に形成されている。アルミ配線１６は図１に示すよ
うにコンタクトホール１７，１８，１９によりダミーセ
ル領域Ｚ２のドレイン領域３、ソース領域２、制御ゲー
ト電極８，１５と電気的に接続されるとともに、図１に
示すコンタクトホール２０を通してシリコン基板１と接
続されている。基板コンタクトはシリコン基板１の表層
部に形成されたＰ+ 型領域（図示せず）を介して行われ
ている。このアルミ配線１６によりダミーセル領域Ｚ２
のドレイン領域３、ソース領域２、制御ゲート電極８，
１５が等電位となっている。
【００２０】次に、このように構成したフラッシュメモ
リの作用を説明する。書き込みの際には、ドレイン電圧
ＶD よりも高い制御ゲート電圧ＶG を印加することによ
りドレイン近傍で発生したホットエレクトロンを浮遊ゲ
ート電極８に注入する。
リの作用を説明する。書き込みの際には、ドレイン電圧
ＶD よりも高い制御ゲート電圧ＶG を印加することによ
りドレイン近傍で発生したホットエレクトロンを浮遊ゲ
ート電極８に注入する。
【００２１】又、消去の際には、制御ゲート電極８をグ
ランド電位にするとともにソース共通線４を通してソー
ス端子に高電圧（＋１２ボルト）を印加して、トンネル
酸化膜５を介してソース領域２と浮遊ゲート電極６の間
のＦＮ電流によりホットエレクトロンを抜く。
ランド電位にするとともにソース共通線４を通してソー
ス端子に高電圧（＋１２ボルト）を印加して、トンネル
酸化膜５を介してソース領域２と浮遊ゲート電極６の間
のＦＮ電流によりホットエレクトロンを抜く。
【００２２】このように、消去時にソース領域２は高電
圧が印加されるが、ダミーセル領域Ｚ２におけるメモリ
動作領域Ｚ１に近接するセルでの浮遊ゲート電極１３は
ＬＯＣＯＳ酸化膜１２上に配置されているため、強い電
界が印加されることはなく電子の注入・引抜が行われな
い。又、ダミーセル領域Ｚ２におけるそれ以外のセル
は、このＬＯＣＯＳ酸化膜１２により電気的に分離され
ているため（ダミーセル領域Ｚ２とメモリ動作領域Ｚ１
とがＬＯＣＯＳ酸化膜１２により分離されているた
め）、ダミーセル領域Ｚ２のソース領域２および浮遊ゲ
ート電極６，１３にはメモリ動作時に電圧が印加されな
い。さらに、ダミーセル領域Ｚ１のソース・ドレイン領
域２，３および制御ゲート電極８が常に基板電位に固定
され、ダミーセル領域Ｚ２の浮遊ゲート電極６，１３に
は動作時に電圧が印加されない。このようにして、ダミ
ーセルに不必要な電圧が印加されることはない。
圧が印加されるが、ダミーセル領域Ｚ２におけるメモリ
動作領域Ｚ１に近接するセルでの浮遊ゲート電極１３は
ＬＯＣＯＳ酸化膜１２上に配置されているため、強い電
界が印加されることはなく電子の注入・引抜が行われな
い。又、ダミーセル領域Ｚ２におけるそれ以外のセル
は、このＬＯＣＯＳ酸化膜１２により電気的に分離され
ているため（ダミーセル領域Ｚ２とメモリ動作領域Ｚ１
とがＬＯＣＯＳ酸化膜１２により分離されているた
め）、ダミーセル領域Ｚ２のソース領域２および浮遊ゲ
ート電極６，１３にはメモリ動作時に電圧が印加されな
い。さらに、ダミーセル領域Ｚ１のソース・ドレイン領
域２，３および制御ゲート電極８が常に基板電位に固定
され、ダミーセル領域Ｚ２の浮遊ゲート電極６，１３に
は動作時に電圧が印加されない。このようにして、ダミ
ーセルに不必要な電圧が印加されることはない。
【００２３】従って、図７，８に示した従来構造のメモ
リに比べ、ダミーセルの浮遊ゲート電極に余分な電圧が
印加されることはない。よって、前述のごとく浮遊ゲー
ト電極の過剰消去状態は発生しなくなり、トンネル絶縁
膜に余分な電界が印加されることは無くなる。これによ
り、誤動作はなくなり、信頼性も向上する。
リに比べ、ダミーセルの浮遊ゲート電極に余分な電圧が
印加されることはない。よって、前述のごとく浮遊ゲー
ト電極の過剰消去状態は発生しなくなり、トンネル絶縁
膜に余分な電界が印加されることは無くなる。これによ
り、誤動作はなくなり、信頼性も向上する。
【００２４】このように本実施の形態は、下記の特徴を
有する。 （イ）メモリ動作領域（記憶用セル形成領域）Ｚ１とダ
ミーセル領域（ダミー用セル形成領域）Ｚ２とをＬＯＣ
ＯＳ酸化膜１２にて分離し、メモリ動作領域Ｚ１のセル
に対し書込・消去時にソースに高電圧が印加されても、
ダミーセル領域Ｚ２のダミーセルにおいては特別な電界
が印加されないようにした。つまり、ダミーセルのソー
ス領域２が、通常動作するメモリ動作領域Ｚ１と電気的
に分離されており、ダミーセルのソース領域２に電圧が
印加されず書込消去に関わらず浮遊ゲート電極６，１３
に余分な電圧が印加されない。よって、常に平衡状態に
あり、誤動作を抑制して信頼性の向上を図ることができ
る。 （ロ）ダミーセル領域Ｚ２におけるソース領域２、ドレ
イン領域３、制御ゲート電極８，１５を基板電位とした
ので、ダミーセルのソース領域２が書込消去に関わらず
常に基板電位と同電位となり、浮遊ゲート電極６，１３
に余分な電圧が印加されない。 （ハ）ダミーセル領域Ｚ２における基板１の表面にＬＯ
ＣＯＳ酸化膜１２を形成し、その上にダミー用の浮遊ゲ
ート電極１３および制御ゲート電極１５を配置したの
で、ダミーセルにおける半導体基板１と浮遊ゲート電極
１５との間の絶縁膜が厚くなっており、浮遊ゲート電極
１３において電子が注入および引き抜かれることもな
い。 （第２の実施の形態）次に、この発明の第２の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
有する。 （イ）メモリ動作領域（記憶用セル形成領域）Ｚ１とダ
ミーセル領域（ダミー用セル形成領域）Ｚ２とをＬＯＣ
ＯＳ酸化膜１２にて分離し、メモリ動作領域Ｚ１のセル
に対し書込・消去時にソースに高電圧が印加されても、
ダミーセル領域Ｚ２のダミーセルにおいては特別な電界
が印加されないようにした。つまり、ダミーセルのソー
ス領域２が、通常動作するメモリ動作領域Ｚ１と電気的
に分離されており、ダミーセルのソース領域２に電圧が
印加されず書込消去に関わらず浮遊ゲート電極６，１３
に余分な電圧が印加されない。よって、常に平衡状態に
あり、誤動作を抑制して信頼性の向上を図ることができ
る。 （ロ）ダミーセル領域Ｚ２におけるソース領域２、ドレ
イン領域３、制御ゲート電極８，１５を基板電位とした
ので、ダミーセルのソース領域２が書込消去に関わらず
常に基板電位と同電位となり、浮遊ゲート電極６，１３
に余分な電圧が印加されない。 （ハ）ダミーセル領域Ｚ２における基板１の表面にＬＯ
ＣＯＳ酸化膜１２を形成し、その上にダミー用の浮遊ゲ
ート電極１３および制御ゲート電極１５を配置したの
で、ダミーセルにおける半導体基板１と浮遊ゲート電極
１５との間の絶縁膜が厚くなっており、浮遊ゲート電極
１３において電子が注入および引き抜かれることもな
い。 （第２の実施の形態）次に、この発明の第２の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
【００２５】図３，４に示すように、ダミーセル領域Ｚ
２における全てのセルに対し素子分離酸化膜であるＬＯ
ＣＯＳ酸化膜２５を配置し、その上に浮遊ゲート電極１
３および制御ゲート電極１５を配置している。これによ
り、第１の実施の形態の効果に加え、ダミーセルは全て
電気的に分離されているため、ラッチアップ等の障害の
発生することが無くなる。
２における全てのセルに対し素子分離酸化膜であるＬＯ
ＣＯＳ酸化膜２５を配置し、その上に浮遊ゲート電極１
３および制御ゲート電極１５を配置している。これによ
り、第１の実施の形態の効果に加え、ダミーセルは全て
電気的に分離されているため、ラッチアップ等の障害の
発生することが無くなる。
【図１】 第１の実施の形態におけるフラッシュメモリ
の平面図。
の平面図。
【図２】 図１のＡ−Ａ断面図。
【図３】 第２の実施の形態におけるフラッシュメモリ
の平面図。
の平面図。
【図４】 図３のＢ−Ｂ断面図。
【図５】 書き込み動作を説明するための説明図。
【図６】 消去動作を説明するための説明図。
【図７】 従来技術を説明するためのフラッシュメモリ
の平面図。
の平面図。
【図８】 図７のＣ−Ｃ断面図。
１…半導体基板としてのＰ型単結晶シリコン基板、２…
ソース領域、３…ドレイン領域、５…絶縁膜としてのシ
リコン酸化膜、６…浮遊ゲート電極、７…絶縁膜として
のシリコン酸化膜、８…制御ゲート電極、１２…ＬＯＣ
ＯＳ酸化膜、１３…浮遊ゲート電極、１４…絶縁膜とし
てのシリコン酸化膜、１５…制御ゲート電極。
ソース領域、３…ドレイン領域、５…絶縁膜としてのシ
リコン酸化膜、６…浮遊ゲート電極、７…絶縁膜として
のシリコン酸化膜、８…制御ゲート電極、１２…ＬＯＣ
ＯＳ酸化膜、１３…浮遊ゲート電極、１４…絶縁膜とし
てのシリコン酸化膜、１５…制御ゲート電極。
Claims (3)
- 【請求項１】 半導体基板の表層部にセル毎のソース領
域およびドレイン領域が離間して形成され、両領域間に
おける半導体基板の上に薄い絶縁膜を介して浮遊ゲート
電極が配置されるとともに、浮遊ゲート電極の上に絶縁
膜を介して制御ゲート電極が延設された不揮発性半導体
メモリにおいて、 前記半導体基板における記憶素子として動作させる記憶
用セルの形成領域の外周側を記憶素子として動作させな
いダミー用セルの形成領域とし、記憶用セル形成領域と
ダミー用セル形成領域とをＬＯＣＯＳ酸化膜にて分離し
たことを特徴とする不揮発性半導体メモリ。 - 【請求項２】 前記ダミー用セル形成領域おけるソース
領域、ドレイン領域、制御ゲート電極を基板電位とした
ことを特徴とする請求項１に記載の不揮発性半導体メモ
リ。 - 【請求項３】 前記ダミー用セル形成領域における半導
体基板の表面にＬＯＣＯＳ酸化膜を形成し、その上にダ
ミー用の浮遊ゲート電極および制御ゲート電極を配置し
たことを特徴とする請求項１に記載の不揮発性半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8183367A JPH1027891A (ja) | 1996-07-12 | 1996-07-12 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8183367A JPH1027891A (ja) | 1996-07-12 | 1996-07-12 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027891A true JPH1027891A (ja) | 1998-01-27 |
Family
ID=16134533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8183367A Pending JPH1027891A (ja) | 1996-07-12 | 1996-07-12 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027891A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330096A (ja) * | 1998-05-19 | 1999-11-30 | Hitachi Ltd | 半導体装置及びその製造方法並びに通信機 |
| JP2006344900A (ja) * | 2005-06-10 | 2006-12-21 | Toshiba Corp | 半導体装置 |
-
1996
- 1996-07-12 JP JP8183367A patent/JPH1027891A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330096A (ja) * | 1998-05-19 | 1999-11-30 | Hitachi Ltd | 半導体装置及びその製造方法並びに通信機 |
| JP2006344900A (ja) * | 2005-06-10 | 2006-12-21 | Toshiba Corp | 半導体装置 |
| US7998811B2 (en) | 2005-06-10 | 2011-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method for semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040511 |