JP2013110269A - Ｃｍｏｓ集積回路及び増幅回路 - Google Patents

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Abstract

【課題】入力トランジスタの構造を櫛形構造にしてゲート抵抗を抑えつつ、ＮＦの増大を防ぐことが可能なＣＭＯＳ集積回路を提供する。
【解決手段】トランジスタは、ゲート配線から櫛歯状に延びて形成され、信号入力端子からの入力信号が供給されるゲート電極と、ゲート配線に対向した位置に形成されるソース配線から、ゲート電極の櫛歯の間に１つ起きに櫛歯状に延びて形成される、接地端子に接続されたソース電極と、ゲート配線に対向した位置に形成されるドレイン配線から、ゲート電極の櫛歯の間のソース電極が存在しない箇所に櫛歯状に延びて形成される、電源端子に接続されたドレイン電極と、を備え、ゲート電極と、ソース電極またはドレイン電極とは、重なり合う領域が存在しないことを特徴とする、ＣＭＯＳ集積回路が提供される。
【選択図】図１

Description

本発明は、ＣＭＯＳ集積回路及び増幅回路に関する。
携帯電話や無線データ通信装置のような無線通信システムにおいて、受信側では受信した信号を増幅するための増幅回路が設けられる。そのような増幅回路の一つとして、例えばローノイズアンプ（ＬＮＡ）がある。ＬＮＡは、その回路自身が発生するノイズを出来る限り小さくして信号を増幅する回路であり、無線受信回路のフロントエンドに配置される必須の回路である。
ＬＮＡをＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；相補型金属酸化膜半導体）で実現することは、ＬＮＡの低価格化に対して大きな需要がある。そして、ＬＮＡの本来の役割から、ノイズフィギュア（Ｎｏｉｓｅ Ｆｉｇｕｒｅ：雑音指数）の低減は常に求められる。
ＣＭＯＳで実現するＬＮＡ（ＣＭＯＳ ＬＮＡ）の入力トランジスタにおいて、トランジスタ本来の部位であるソース・ゲート・ドレインが発生する雑音以外に、トランジスタの各部位からの配線によって抵抗が生じ、ＮＦが劣化することが知られている。ＮＦが劣化する要因の一つはゲート配線の抵抗からのノイズの発生によるものであり、このノイズを抑えるために、入力トランジスタの構造を櫛形構造にして、櫛の両端からゲートの電位を接続することで、ゲート配線の抵抗を最小にする方法がある。
The design of CMOS radio-frequency integrated circuits / Thomas H.Lee, Cambridge University Press. Page.287
しかし、入力トランジスタの構造を櫛形構造にして、櫛の両端からゲートの電位を接続すると、必然的にゲート−ソース間およびゲート−ドレイン間の配線間容量が大きくなる（非特許文献１参照）。従って、ゲート−ソース間およびゲート−ドレイン間の配線間容量の増大によって、ＮＦが増大し、ＣＭＯＳ ＬＮＡの性能が劣化してしまうという問題があった。
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、入力トランジスタの構造を櫛形構造にしてゲート抵抗を抑えつつ、ＮＦの増大を防ぐことが可能な、新規かつ改良されたＣＭＯＳ集積回路及び増幅回路を提供することにある。
上記課題を解決するために、本発明のある観点によれば、トランジスタを形成したＣＭＯＳ集積回路であって、前記トランジスタは、ゲート配線から櫛歯状に延びて形成され、信号入力端子からの入力信号が供給されるゲート電極と、前記ゲート配線に対向した位置に形成されるソース配線から、前記ゲート電極の櫛歯の間に１つ起きに櫛歯状に延びて形成される、接地端子に接続されたソース電極と、前記ゲート配線に対向した位置に形成されるドレイン配線から、前記ゲート電極の櫛歯の間の前記ソース電極が存在しない箇所に櫛歯状に延びて形成される、電源端子に接続されたドレイン電極と、を備え、前記ゲート電極と、前記ソース電極または前記ドレイン電極とは、重なり合う領域が存在しないことを特徴とする、ＣＭＯＳ集積回路が提供される。
かかる構成によれば、ゲート電極は、ゲート配線から櫛歯状に延びて形成されて信号入力端子からの入力信号が供給され、ソース電極は、ゲート配線に対向した位置に形成されるソース配線から、ゲート電極の櫛歯の間に１つ起きに櫛歯状に延びて形成されて接地端子に接続され、ドレイン電極は、ゲート配線に対向した位置に形成されるドレイン配線から、ゲート電極の櫛歯の間のソース電極が存在しない箇所に櫛歯状に延びて形成されて電源端子に接続される。そしてゲート電極と、ソース電極またはドレイン電極とは、重なり合う領域が存在しないよう構成される。その結果、入力トランジスタの構造を櫛形構造にしてゲート抵抗を抑えつつ、ＮＦの増大を防ぐことが可能となる。
前記ゲート電極と、前記ソース電極および前記ドレイン電極との間の距離は、前記トランジスタのノイズフィギュアを所定値以下にするものであってもよい。
前記ゲート電極と、前記ソース電極および前記ドレイン電極との間の距離は、プロセス・ルールで定まる最小距離より長くてもよい。
前記ソース電極間の距離および前記ドレイン電極間の距離は、プロセス・ルールで定まる最小距離より長くてもよい。
上記増幅回路は、ＳＯＩ基板に形成するようにしてもよい。
また、上記課題を解決するために、本発明の別の観点によれば、上記ＣＭＯＳ集積回路を有することを特徴とする、増幅回路が提供される。
以上説明したように本発明によれば、入力トランジスタの構造を櫛形構造にしてゲート抵抗を抑えつつ、ＮＦの増大を防ぐことが可能な、新規かつ改良されたＣＭＯＳ集積回路及び増幅回路を提供することができる。
本発明の一実施形態にかかる無線通信装置１０の構成例を示す説明図である。 ＬＮＡ１４の構成例を示す説明図である。 従来のＭＯＳＦＥＴのレイアウト配置例である。 ＭＯＳＦＥＴにおけるゲート−ソース間、ゲート−ドレイン間およびソース−ドレイン間の配線間容量の存在を示す説明図である。 本発明の一実施形態にかかるＬＮＡ１４に含まれるＭＯＳＦＥＴ１１１のレイアウト配置例を示す説明図である。 従来のＬＮＡのＮＦと、本発明の一実施形態にかかるＬＮＡのＮＦとを比較したものをグラフで示す説明図である。 本発明の一実施形態にかかるＬＮＡ１４に含まれるＭＯＳＦＥＴ１１１のレイアウト配置例を示す説明図である。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
＜１．本発明の一実施形態＞
［無線通信装置の構成例］
まず、本発明の一実施形態にかかる無線通信装置の構成例について説明する。図１は、本発明の一実施形態にかかる無線通信装置１０の構成例を示す説明図である。以下、図１を用いて、本発明の一実施形態にかかる無線通信装置１０の構成例について説明する。
図１に示したように、本発明の一実施形態にかかる無線通信装置１０は、アンテナ１１と、伝送線路１２と、インピーダンス整合回路１３と、ＬＮＡ１４と、ミキサ１５と、局部発振器１６と、フィルタ１７と、増幅器１８と、ＡＤ変換器１９と、デジタル復調器２０と、を含んで構成される。
アンテナ１１は、電波を送信及び受信するものである。本実施形態では、無線通信装置１０は、ＧＨｚ帯の高周波信号、特に５ＧＨｚ帯の高周波信号を送受信する。アンテナ１１で受信された高周波信号は、伝送線路１２を通じてインピーダンス整合回路１３に送られる。
インピーダンス整合回路１３は、伝送線路１２への高周波信号の反射が最小となるようなインピーダンスマッチングを行う回路である。アンテナ１１で受信された高周波信号は、伝送線路１２を通じてインピーダンス整合回路１３に送られた後にＬＮＡ１４に送られる。
ＬＮＡ１４は、インピーダンス整合回路１３から送られてくる高周波信号を増幅する。上述したように、ＬＮＡ１４は、回路自身が発生するノイズを出来る限り小さくして信号を増幅する回路である。そして本実施形態では、ＬＮＡ１４はＣＭＯＳで実現される。ＬＮＡ１４で増幅された高周波信号はミキサ１５に送られる。
ミキサ１５は、ＬＮＡ１４で増幅された高周波信号と、局部発振器１６が出力する高周波信号とを乗算するものである。ミキサ１５で、ＬＮＡ１４で増幅された高周波信号と、局部発振器１６が出力する高周波信号とが乗算されることで、ＧＨｚ帯の高周波信号はＭＨｚ帯の信号に変換される。ミキサ１５は、ＭＨｚ帯の信号をフィルタ１７に出力する。
局部発振器１６は、所定の周波数の高周波信号を出力する。局部発振器１６が出力する高周波信号はミキサ１５に送られる。上述したように、ミキサ１５で、ＬＮＡ１４で増幅された高周波信号と、局部発振器１６が出力する高周波信号とが乗算されることで、ＧＨｚ帯の高周波信号はＭＨｚ帯の信号に変換される。
フィルタ１７は、ミキサ１５から出力される信号の内、所定の周波数領域のみを通過させる。フィルタ１７を通過した信号は増幅器１８に送られる。増幅器１８は、フィルタ１７を通過した信号を増幅させる。増幅器１８によって増幅された信号はＡＤ変換器１９に送られる。
ＡＤ変換器１９は、増幅器１８から送られるアナログ信号をデジタル信号に変換する。ＡＤ変換器１９によって変換されたデジタル信号はデジタル復調器２０に送られる。デジタル復調器２０は、ＡＤ変換器１９によって変換されたデジタル信号を復調する。デジタル復調器２０がデジタル信号を復調することで、無線通信装置１０は受信した高周波信号の内容を把握することができる。
以上、図１を用いて、本発明の一実施形態にかかる無線通信装置１０の構成例について説明した。次に、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成例について説明する。
［ＬＮＡの構成例］
図２は、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成例を示す説明図である。以下、図２を用いて本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成について説明する。
図２に示したように、本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４は、入力端子１０１と、インダクタ１０２と、保護回路１０３と、増幅回路１０４と、出力端子１０５と、を含んで構成される。増幅回路１０４は、ＮチャネルＭＯＳＦＥＴ１１１と、負荷抵抗１１２と、インダクタ１１３と、を含んで構成される。
入力端子１０１は、インピーダンス整合回路１３から送られてくる高周波信号が到達する端子である。入力端子１０１は、増幅回路１０４に含まれるＮチャネルＭＯＳＦＥＴ１１１のゲートに、インダクタ１０２を介して接続される。保護回路１０３は、増幅回路１０４に大信号が入力されるのを防ぐための回路であり、所定の電圧以上の電圧が発生すると、その電圧以上の成分をカットして増幅回路１０４へ出力する。
増幅回路１０４は、入力端子１０１が受けた高周波信号を増幅して、出力端子１０４へ出力する。上述したように、増幅回路１０３は、ＭＯＳＦＥＴ１１１と、負荷抵抗１１２と、インダクタ１１３と、を含んで構成される。図２に示したように、ＭＯＳＦＥＴ１１１は、ドレインが負荷抵抗１１２の一端に、ゲートが入力端子１０１に、ソースがインダクタ１１３の一端に、それぞれ接続されている。
ＬＮＡ１４は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成してもよい。ＳＯＩ基板は、基板の高抵抗化による高いＱ値を持つインダクタやトランジスタに付く寄生容量が小さく、ＬＮＡ回路に適している。
上述したように、ＣＭＯＳで実現するＬＮＡ１４の入力トランジスタであるＭＯＳＦＥＴ１１１において、トランジスタ本来の部位であるソース・ゲート・ドレインが発生する雑音以外に、トランジスタの各部位からの配線によって、ＮＦが劣化する。そこで本実施形態では、レイアウト配置を工夫することでＮＦの増大を抑えることができるＭＯＳＦＥＴ１１１について説明する。
以上、図２を用いて本発明の一実施形態にかかる無線通信装置１０に含まれるＬＮＡ１４の構成について説明した。次に、図２を用いて本発明の一実施形態にかかるＬＮＡ１４に含まれるＭＯＳＦＥＴ１１１のレイアウト配置について説明する。
［ＭＯＳＦＥＴのレイアウト配置例］
まず、従来のＭＯＳＦＥＴのレイアウト配置例を説明する。図３は、従来のＭＯＳＦＥＴのレイアウト配置例であり、ゲート抵抗の最小化を図るＭＯＳＦＥＴのレイアウト配置例を示したものである。図３には、ゲート層２１と、ソース層２２と、ドレイン層２３と、ウェル層２４と、が図示されている。
ＭＯＳＦＥＴのゲート抵抗の最小化を図るには、従来は、図３に示したように、ゲート層２１の上に設けられるソース層２２及びドレイン層２３の構造を櫛形の構造としていた。このようにＭＯＳＦＥＴを構成することで、ゲート抵抗を最小化することが可能となる。
しかし、図３に示すようにＭＯＳＦＥＴをレイアウトすると、ゲート−ソース間およびゲート−ドレイン間の配線間容量が大きくなる。図４は、ＭＯＳＦＥＴにおけるゲート−ソース間、ゲート−ドレイン間およびソース−ドレイン間の配線間容量の存在を示す説明図である。
図３に示すようにＭＯＳＦＥＴをレイアウトすると、ゲート層２１と、ソース層２２またはドレイン層２３とが重なりあう領域において容量が存在する。すなわち、図４に示した容量Ｃｇｄ及びＣｇｓの存在によりＮＦが増大し、図３に示したようなＭＯＳＦＥＴをＣＭＯＳ ＬＮＡに使用すると、ＣＭＯＳ ＬＮＡの性能が劣化してしまうという問題があった。ＣＭＯＳ ＬＮＡの性能が劣化するということは、遮断周波数を向上させることが出来なくなり、高周波帯域におけるゲインを取ることが難しくなるという問題が生じる。
そこで本実施形態では、ＭＯＳＦＥＴ１１１のレイアウト配置を工夫することでＮＦの増大を抑える。ＭＯＳＦＥＴ１１１のＮＦの増大を抑えることで、ＬＮＡ１４の性能の劣化を抑えることができる。
図５は、本発明の一実施形態にかかるＬＮＡ１４に含まれるＭＯＳＦＥＴ１１１のレイアウト配置例を示す説明図である。図５に示したように、本発明の一実施形態にかかるＬＮＡ１４に含まれるＭＯＳＦＥＴ１１１は、一の基幹部（ゲート配線）から延びているゲート層１２１と、他の基幹部（ソース配線及びドレイン配線）から延びているソース層１２２およびドレイン層１２３と、ウェル層１２４とを有する。
図５に示したように、本実施形態のＭＯＳＦＥＴ１１１は、ゲート層１２１と、ソース層１２２またはドレイン層１２３とは、重なりあう領域が存在していない。ゲート層１２１と、ソース層１２２またはドレイン層１２３とが重なり合っていないことで、ゲート−ドレイン間容量Ｃｇｄ及びゲート−ソース間容量Ｃｇｓが最小限に抑えられ、ＬＮＡ１０４の遮断周波数Ｆｔの向上が見込める。遮断周波数Ｆｔの向上が見込めることで、ＬＮＡ１０４の重要な特性であるＮＦの向上が見込めることになる。
図６は、従来のＭＯＳＦＥＴを用いたＬＮＡのＮＦと、本実施形態のＭＯＳＦＥＴ１１１を用いたＬＮＡ１０４のＮＦとを比較したものをグラフで示す説明図である。図６に示したグラフは、横軸が周波数を、縦軸がＮＦを示している。
本実施形態にかかる無線通信装置１０は、上述したように、ＧＨｚ帯の高周波信号、特に５ＧＨｚ帯の高周波信号を送受信する。従って図６に示したグラフは、高周波信号の周波数が４．９ＧＨｚ〜５．９ＧＨｚにおけるＬＮＡのＮＦを示している。
図６に示したように、高周波信号の周波数が４．９ＧＨｚ〜５．９ＧＨｚの範囲においては、いずれの周波数においても、従来のＭＯＳＦＥＴを用いたＬＮＡのＮＦより、本実施形態のＭＯＳＦＥＴ１１１を用いたＬＮＡ１０４のＮＦの方が優れていることが分かる。従って、本実施形態のＭＯＳＦＥＴ１１１は、図５に示したようにレイアウトすることで、図３に示すようなレイアウトを有する従来のＭＯＳＦＥＴを用いたＬＮＡに比べてＮＦが向上する。
ＬＮＡ１０４に含まれるＭＯＳＦＥＴのレイアウト配置の別の例について説明する。図７は、本発明の一実施形態にかかるＬＮＡ１４に含まれるＭＯＳＦＥＴ１１１’のレイアウト配置例を示す説明図である。図７に示したように、本発明の一実施形態にかかるＬＮＡ１４に含まれるＭＯＳＦＥＴ１１１’は、一の基幹部から延びているゲート層１２１’と、他の基幹部から延びているソース層１２２’およびドレイン層１２３’とを有する。
図７に示したＭＯＳＦＥＴ１１１’は、図５に示したものと同様の構成であるが、図５のＭＯＳＦＥＴ１１１と比べて、ゲート−ドレイン間容量Ｃｇｄ及びゲート−ソース間容量Ｃｇｓを更に小さくするために、ゲート配線とソース層１２２’およびドレイン層１２３’との幅Ｗ１と、ドレイン幅Ｗ２と、ソース幅Ｗ３とを、図５のＭＯＳＦＥＴ１１１より広くしたものである。
通常、トランジスタ周りのレイアウトは、チップ面積を最小限にするために、各々のプロセステクノロジのルールで定められる最小距離（最小ルール）で、ゲート配線とソース層１２２’およびドレイン層１２３’との幅Ｗ１、ドレイン幅Ｗ２、およびソース幅Ｗ３を設計する。図７に示したＭＯＳＦＥＴ１１１’のＷ１は、その最小ルールよりも広い幅を有するように設計する。またＭＯＳＦＥＴ１１１’のＷ２およびＷ３についても、同様に、その最小ルールよりも広い幅を有するように設計してもよい。
ゲート長０．１８μｍのＣＭＯＳプロセスの場合に、ＭＯＳＦＥＴ１１１’のソース、ドレイン領域およびゲート配線に最下層のメタル（１Ｍ）を張ったとして、例えば、ソース層１２２’およびドレイン層１２３’との幅Ｗ１を３μｍ、メタルの膜厚を０．３μｍ、ソース領域およびドレイン領域のメタル幅を０．２μｍ、ＭＯＳＦＥＴ１１１’の櫛の数を１００とすると、ゲート−ドレイン間容量Ｃｇｄ及びゲート−ソース間容量Ｃｇｓは、およそ１ｆＦ程度となる。
ＭＯＳＦＥＴの本来のゲート−ドレイン間容量Ｃｇｄ及びゲート−ソース間容量Ｃｇｓが例えば１ｐＦであるとすれば、ＭＯＳＦＥＴ１１１’のＷ１の幅が上記の値になれば、ＭＯＳＦＥＴの本来のゲート−ドレイン間容量Ｃｇｄ及びゲート−ソース間容量Ｃｇｓの１／１０００程度になり、ゲート−ドレイン間容量Ｃｇｄ及びゲート−ソース間容量Ｃｇｓを大きく低減させることができる。
また、ドレイン幅Ｗ２やソース幅Ｗ３については、例えばゲート長０．１８μｍのＣＭＯＳプロセスでは、例えば１μｍ以上であれば、ゲート−ドレイン間容量Ｃｇｄ及びゲート−ソース間容量Ｃｇｓの低減に寄与することができる。
図７に示したＭＯＳＦＥＴ１１１’は、ゲート層１２１’と、ソース層１２２’またはドレイン層１２３’とで、重なりあう領域が存在せず、また、ゲート配線とソース層１２２’およびドレイン層１２３’との幅Ｗ１と、ドレイン幅Ｗ２と、ソース幅Ｗ３とを、図５のＭＯＳＦＥＴ１１１より広くすることで、ゲート−ドレイン間容量Ｃｇｄ及びゲート−ソース間容量Ｃｇｓが最小限に抑えられ、ＬＮＡ１０４の遮断周波数Ｆｔの向上が見込める。遮断周波数Ｆｔの向上が見込めることで、ＬＮＡ１０４の重要な特性であるＮＦの向上が見込めることになる。
＜２．まとめ＞
以上説明したように本発明の一実施形態によれば、ＬＮＡ１０４に含まれるＭＯＳＦＥＴ１１１のレイアウトを、ゲート層１２１と、ソース層１２２またはドレイン層１２３とは、重なりあう領域が存在しないように設計する。ＭＯＳＦＥＴ１１１を、ゲート層１２１と、ソース層１２２またはドレイン層１２３とで重なりあう領域が存在しないように設計することで、ゲート−ドレイン間容量Ｃｇｄ及びゲート−ソース間容量Ｃｇｓを小さくすることができる。
ゲート−ドレイン間容量Ｃｇｄ及びゲート−ソース間容量Ｃｇｓを小さくすることで、ＬＮＡ１０４は、遮断周波数Ｆｔを向上させることができ、その結果として、ＬＮＡの重要特性であるＮＦを向上させることができる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
１０ 無線通信装置
１１ アンテナ
１２ 伝送線路
１３ インピーダンス整合回路
１４ ＬＮＡ
１５ ミキサ
１６ 局部発振器
１７ フィルタ
１８ 増幅器
１９ ＡＤ変換器
２０ デジタル復調器
１０１ 入力端子
１０２ インダクタ
１０３ 保護回路
１０４ 増幅回路
１０５ 出力端子
１１１ ＭＯＳＦＥＴ
１１２ 負荷抵抗
１１３ インダクタ
１２１ ゲート層
１２２ ソース層
１２３ ドレイン層

Claims (6)

  1. トランジスタを形成したＣＭＯＳ集積回路であって、
    前記トランジスタは、
    ゲート配線から櫛歯状に延びて形成され、信号入力端子からの入力信号が供給されるゲート電極と、
    前記ゲート配線に対向した位置に形成されるソース配線から、前記ゲート電極の櫛歯の間に１つ起きに櫛歯状に延びて形成される、接地端子に接続されたソース電極と、
    前記ゲート配線に対向した位置に形成されるドレイン配線から、前記ゲート電極の櫛歯の間の前記ソース電極が存在しない箇所に櫛歯状に延びて形成される、電源端子に接続されたドレイン電極と、
    を備え、
    前記ゲート電極と、前記ソース電極または前記ドレイン電極とは、重なり合う領域が存在しないことを特徴とする、ＣＭＯＳ集積回路。
  2. 前記ゲート電極と、前記ソース電極および前記ドレイン電極との間の距離は、前記トランジスタのノイズフィギュアを所定値以下にするものであることを特徴とする、請求項１に記載のＣＭＯＳ集積回路。
  3. 前記ゲート電極と、前記ソース電極および前記ドレイン電極との間の距離は、プロセス・ルールで定まる最小距離より長いことを特徴とする、請求項１に記載のＣＭＯＳ集積回路。
  4. 前記ソース電極間の距離および前記ドレイン電極間の距離は、プロセス・ルールで定まる最小距離より長いことを特徴とする、請求項３に記載のＣＭＯＳ集積回路。
  5. ＳＯＩ基板に形成することを特徴とする、請求項１に記載の増幅回路。
  6. 請求項１〜５のいずれかに記載のＣＭＯＳ集積回路を有することを特徴とする、増幅回路。
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