JPH11326424A - 半導体素子検査装置及び半導体素子検査方法 - Google Patents
半導体素子検査装置及び半導体素子検査方法Info
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- JPH11326424A JPH11326424A JP10130774A JP13077498A JPH11326424A JP H11326424 A JPH11326424 A JP H11326424A JP 10130774 A JP10130774 A JP 10130774A JP 13077498 A JP13077498 A JP 13077498A JP H11326424 A JPH11326424 A JP H11326424A
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Abstract
作の良否を一度に検査することが可能な半導体素子検査
装置及び半導体素子検査方法を提供する。 【解決手段】各検査プローブ18と各ゲート電極の間の
静電容量を夫々測定する共振部28と、測定された静電
容量により各TFTが不良品か否かを判定するCPU2
0と、を備え、CPU20は、各ゲート電極に駆動電圧
を印加後の静電容量の合計と、予め測定した一の良品T
FTに基づいて定められた静電容量に一度に検査される
TFT30の数を乗じた値とが等しい時、駆動電圧が印
加された各TFTを良品と判定する。
Description
動用に用いられる薄膜トランジスタが不良品か否かを検
査する半導体素子検査装置の技術分野に属する。
いて、当該液晶パネルに含まれる各画素部内に薄膜トラ
ンジスタを夫々含み、当該薄膜トランジスタをスイッチ
ング素子として活用することにより画素電極を介して液
晶層に駆動電圧を加えて当該液晶パネルを駆動するタイ
プの液晶パネルが一般化しつつある。
おいては、薄膜加工技術等を用いて製造された夫々の薄
膜トランジスタが正常に動作するか否かを検査する必要
があるが、従来では、当該検査は、例えば、製造者が拡
大鏡等を用いて目視により出来上がった薄膜トランジス
タの形状を見て不良品か否かを判定するか、又は、いわ
ゆるサーキットテスタを用いて一つずつ不良品か否かを
判定していた。
工技術が進歩した今日では、上記液晶パネルの小型化が
顕著であり、これに伴って画素部内の薄膜トランジスタ
も小型化する傾向が強い。
グ特性は、実際に駆動電圧を印加した状態で確認するこ
とが望ましいが、上述した目視による判定では、上記小
型化の傾向とあいまって、形状自体を確実に判定するこ
とが困難であると共に実際の動作時と同様な駆動電圧を
印加した状態での良否の判定ができないという問題点が
あった。
でも、当該判定時に上記駆動電圧を印加して判定するわ
けではないので、実際の動作状態の良否を判定すること
ができないという問題点があった。
った後で実際の駆動電圧を印加して各薄膜トランジスタ
の動作状態の良否を検査することも可能であるが、この
場合に、もし、動作不良の薄膜トランジスタが発見され
た場合には、当該液晶パネルは不良品となるのであり、
このときには、当該不良品となった液晶パネルについて
は、薄膜トランジスタを形成した以降の製造工程全てが
無駄となり、著しく不効率となるという問題点もあっ
た。
タを用いた検査方法では、薄膜トランジスタをほぼ一つ
づつ検査することしかできず、上記液晶パネルのように
数万個以上の薄膜トランジスタを含む表示装置では、そ
れに含まれている薄膜トランジスタを全て検査するため
に膨大な時間と労力が必要となるという問題点もある。
為されたもので、その課題は、製造工程途中において、
実際の駆動時と同様な状態で薄膜トランジスタの動作の
良否を迅速且つ確実に検査することが可能な半導体素子
検査装置及び半導体素子検査方法を提供することにあ
る。
めに、請求項1に記載の発明は、複数の薄膜トランジス
タに対応する位置に、各前記薄膜トランジスタのゲート
電極及び前記半導体層を含んで夫々構成される容量回路
の静電容量を検出するための複数の検査プローブを配置
する配置手段と、各前記薄膜トランジスタの前記ゲート
電極に対して、予め設定された所定の駆動電圧を同時且
つ各前記薄膜トランジスタ毎に夫々印加する印加手段
と、各前記容量回路の前記静電容量を前記駆動電圧を印
加後に測定する測定手段と、前記測定された各静電容量
に基づいて各前記薄膜トランジスタを判定する判定手段
と、を備えることを特徴とする。
置手段は、複数の薄膜トランジスタの駆動時に反転層が
夫々形成される当該薄膜トランジスタの半導体層の領域
に対応する位置に複数の検査プローブを夫々同時に配置
する。
ゲート電極に対して、各薄膜トランジスタに対応して設
定された所定の駆動電圧を同時且つ各薄膜トランジスタ
毎に夫々印加する。
静電容量を駆動電圧を印加後において同時に測定する。
量に基づいて各薄膜トランジスタが不良品か否かを判定
する。
圧を印加した後において測定された静電容量に基づいて
各薄膜トランジスタが不良品か否かを判定するので、実
際の駆動時と同じ状態で各薄膜トランジスタの良否を検
査することができる。
度に検査できるので、検査効率が向上する。
記載の発明は、前記判定手段は、各前記ゲート電極に前
記駆動電圧を夫々印加したときの各前記静電容量と、良
品である一の前記薄膜トランジスタについて、当該一の
薄膜トランジスタの前記ゲート電極に前記駆動電圧を印
加したときの当該一の薄膜トランジスタに関する前記容
量回路の静電容量に前記複数の検査プローブが一度に配
置される前記薄膜トランジスタの数を乗じた値とを比較
することにより、当該駆動電圧が同時に印加された各前
記薄膜トランジスタが不良品か否かを判定することを特
徴とする。
求項1に記載の発明の作用に加えて、判定手段は、各ゲ
ート電極に駆動電圧を夫々印加したときの各静電容量
と、良品である一の薄膜トランジスタについて、当該一
の薄膜トランジスタのゲート電極に駆動電圧を印加した
ときの当該一の薄膜トランジスタに関する容量回路の静
電容量に複数の検査プローブが一度に配置される薄膜ト
ランジスタの数を乗じた値とを比較することにより、当
該駆動電圧が同時に印加された各薄膜トランジスタが不
良品か否かを判定する。
圧を印加した状態で各薄膜トランジスタが不良品か否か
が判定できるので、実際の駆動時と同じ状態で正確に各
薄膜トランジスタの良否を検査することができる。
記載の発明は、前記測定手段は、測定すべき各前記静電
容量と予め設定された所定のインダクタンスとにより構
成される閉回路の共振周波数を測定することにより、当
該各静電容量を夫々測定すると共に、前記判定手段は、
各前記駆動電圧を夫々印加した後における前記共振周波
数に基づいて、当該駆動電圧が夫々印加された各前記薄
膜トランジスタが不良品か否かを判定することを特徴と
する。
求項1又は2に記載の発明の作用に加えて、測定手段
は、測定すべき各静電容量と所定のインダクタンスとに
より構成される閉回路の共振周波数を測定することによ
り、当該各静電容量を夫々測定する。
加した後における共振周波数に基づいて、当該駆動電圧
が夫々印加された各薄膜トランジスタが不良品か否かを
判定する。
ジスタを検査することができる。
記載の発明は、請求項1から3のいずれか一項に記載の
半導体素子検査装置において、各前記薄膜トランジスタ
は、液晶パネルにおける各画素部内に夫々配置され、当
該画素部に対応する液晶を駆動するための薄膜トランジ
スタであると共に、前記判定手段は、各前記薄膜トラン
ジスタが不良品か否かの判定を、前記液晶パネルの製造
工程中において行うように構成される。
前記薄膜トランジスタは、液晶パネルにおける各画素部
内に夫々配置され、当該画素部に対応する液晶を駆動す
るための薄膜トランジスタであると共に、前記判定手段
は、各前記薄膜トランジスタが不良品か否かの判定を、
前記液晶パネルの製造工程中において行うことを特徴と
する。
明の作用に加えて、各薄膜トランジスタは、液晶パネル
における各画素部内に夫々配置され、当該画素部に対応
する液晶を駆動するための薄膜トランジスタであると共
に、判定手段は、各薄膜トランジスタが不良品か否かの
判定を、液晶パネルの製造工程中において行う。
て、当該製造されている液晶パネルの良否を迅速に判定
することができる。
記載の発明は、複数の薄膜トランジスタに対応する位置
に、各前記薄膜トランジスタのゲート電極及び前記半導
体層を含んで夫々構成される容量回路の静電容量を検出
するための複数の検査プローブを配置する配置工程と、
各前記薄膜トランジスタの前記ゲート電極に対して、各
前記薄膜トランジスタに対応して予め設定された所定の
駆動電圧を同時且つ各前記薄膜トランジスタ毎に夫々印
加する印加工程と、各前記容量回路の前記静電容量を前
記駆動電圧を印加後に同時に測定する測定工程と、前記
測定された各静電容量に基づいて各前記薄膜トランジス
タを判定する判定工程と、を備えることを特徴とする。
置工程において、複数の薄膜トランジスタの駆動時に反
転層が夫々形成される当該薄膜トランジスタの半導体層
の領域に対応する位置に複数の検査プローブを夫々同時
に配置する。
スタのゲート電極に対して、各薄膜トランジスタに対応
して設定された所定の駆動電圧を同時且つ各薄膜トラン
ジスタ毎に夫々印加する。
回路の静電容量を駆動電圧を印加後において同時に測定
する。
静電容量に基づいて各薄膜トランジスタが不良品か否か
を判定する。
圧を印加した後において測定された静電容量に基づいて
各薄膜トランジスタが不良品か否かを判定するので、実
際の駆動時と同じ状態で各薄膜トランジスタの良否を検
査することができる。
度に検査できるので、検査効率が向上する。
記載の発明は、前記判定工程において、各前記ゲート電
極に前記駆動電圧を夫々印加したときの各前記静電容量
と、良品である一の前記薄膜トランジスタについて、当
該一の薄膜トランジスタの前記ゲート電極に前記駆動電
圧を印加したときの当該一の薄膜トランジスタに関する
前記容量回路の静電容量に前記複数の検査プローブが一
度に配置される前記薄膜トランジスタの数を乗じた値と
を比較することにより、当該駆動電圧が同時に印加され
た各前記薄膜トランジスタが不良品か否かを判定するこ
とを特徴とする。
圧を印加した状態で各薄膜トランジスタが不良品か否か
が判定できるので、実際の駆動時と同じ状態で正確に各
薄膜トランジスタの良否を検査することができる。
記載の発明は、前記測定工程において、測定すべき各前
記静電容量と予め設定された所定のインダクタンスとに
より構成される閉回路の共振周波数を測定することによ
り、当該各静電容量を夫々測定すると共に、前記判定工
程において、各前記駆動電圧を夫々印加した後における
前記共振周波数に基づいて、当該駆動電圧が夫々印加さ
れた各前記薄膜トランジスタが不良品か否かを判定する
ことを特徴とする。
求項5又は6に記載の発明の作用に加えて、測定工程に
おいて、測定すべき各静電容量と所定のインダクタンス
とにより構成される閉回路の共振周波数を測定すること
により、当該各静電容量を夫々測定する。
夫々印加した後における共振周波数に基づいて、当該駆
動電圧が夫々印加された各薄膜トランジスタが不良品か
否かを判定する。
ジスタを検査することができる。
記載の発明は、各前記薄膜トランジスタは、液晶パネル
における各画素部内に夫々配置され、当該画素部に対応
する液晶を駆動するための薄膜トランジスタであると共
に、前記判定工程において、各前記薄膜トランジスタが
不良品か否かの判定を、前記液晶パネルの製造工程中に
おいて行うことを特徴とする。
求項5から7のいずれか一項に記載の発明の作用に加え
て、各薄膜トランジスタは、液晶パネルにおける各画素
部内に夫々配置され、当該画素部に対応する液晶を駆動
するための薄膜トランジスタであると共に、判定工程に
おいて、各薄膜トランジスタが不良品か否かの判定を、
液晶パネルの製造工程中において行う。
て、当該製造されている液晶パネルの良否を迅速に判定
することができる。
について、図面を用いて説明する。なお、以下に説明す
る実施形態は、液晶パネル内の各画素部毎に配置されて
いる薄膜トランジスタ(以下、単にTFT(Thin Film
Transistor)と称する。)の動作状況を、当該液晶パ
ネルの製造工程途中のTFTの形成が終了した段階で複
数のTFTについて一度に検査するための検査装置に本
発明を適用した場合の実施の形態である。
理について図1を用いて説明する。
対象とするTFTの構成について、図1(a)を用いて
説明する。なお、図1(a)は、本発明の検査対象に係
るTFTとしての逆スタガ型TFTの構成を示す断面図
である。
象としての逆スタガ型のTFT30は、ガラス等の基板
15上に形成されるものであり、当該TFT30の駆動
時に所定の駆動電圧が印加されるゲート電極16と、当
該ゲート電極16を包含するように形成された窒化シリ
コン等よりなる絶縁層14と、TFT30の駆動時にお
いてゲート電極16に印加された駆動電圧により後述す
る反転層17が形成されるアモルファスシリコン(a−
Si)等よりなる半導体層13と、当該半導体層13と
後述するソース電極12又はドレイン電極10とを接続
するためにドナーが高濃度にドーピングされているn+
層13’と、TFT30が含まれる液晶パネル内の画素
電極に接続されている上記ドレイン電極10と、当該画
素電極に供給すべきデータ信号(当該液晶パネルを用い
て表示すべき画像に対応するデータ信号)が外部から印
加されるソース電極12と、により構成されている。
概説する。
ース電極12に上記データ信号が印加されると共に、ゲ
ート電極16に上記駆動電圧が印加される。
されると、これにより絶縁層14内のゲート電極16の
近辺に正孔が誘起される。
り、半導体層13内のゲート電極16の近辺(すなわ
ち、半導体層13内のソース電極12とドレイン電極1
0との間の領域のゲート電極16に近い部分)に電子が
誘起され、当該誘起された電子により図1(a)に示す
反転層17が形成される。
2に印加されているデータ信号がドレイン電極10に到
達するためのいわゆるチャネルが形成され、これによ
り、当該データ信号がドレイン電極10から上記画素電
極に印加され、当該画素電極に対応する領域の液晶が駆
動されてデータ信号に対応した画像が表示される。
あって、TFT30の形成が完了した直後に、図1
(a)に示すような後述する検査プローブ18を半導体
層13を挟んでゲート電極16に対向する位置に配置し
たとき、当該検査プローブ18とゲート電極16との間
に形成される静電容量を考えてみると、先ず、TFT3
0が駆動されていないとき(すなわち、上記反転層17
が半導体層13内に形成されていないとき)には、当該
静電容量としては、図1(b)に示すように、検査プロ
ーブ18の先端と半導体層13の表面(TFT30が形
成された直後においては、ソース電極12とドレイン電
極10との間は空間とされており、半導体層13の上面
が空気中に露出した状態となっている。)との間の距離
dxの空間が有する静電容量としてのコンデンサCxと、
ゲート電極16上に形成されている厚さdaの半導体層
13が有する静電容量としてのコンデンサCaと、ゲー
ト電極16と半導体層13とに挟まれている絶縁層14
が有する静電容量としてのコンデンサCnとが直列に接
続されたものと等価な静電容量が形成されているとみな
すことができる。
ては、上述のように半導体層13内に導電性を有する反
転層17が形成されるため、半導体層13の有する静電
容量としては、図1(c)に示すように、その厚さを元
の厚さdaから反転層17の厚さ分だけ減少させた厚さ
dbの部分が有するコンデンサCbが形成されたのと等価
となる。従って、TFT30が駆動されているときに
は、検査プローブ18とゲート電極16との間には、図
1(c)に示すように、上記コンデンサCxとコンデン
サCnとコンデンサCbとを直列に接続したものと等価な
静電容量が形成されているとみなすことができる。
中において上述した検査プローブ18とゲート電極16
との間に形成される静電容量を検出することを同時に検
査される複数のTFT30について同時に行い、その結
果と、良品である一のTFT30について、当該一のT
FT30のゲート電極16に駆動電圧を印加したときの
当該一のTFT30に関する上記静電容量に、複数の検
査プローブ18が一度に配置されるTFT30の数を乗
じた値(以下、参照静電容量と称する。)とを比較する
ことにより、当該駆動電圧が同時に印加された各TFT
30が不良品か否かを判定することにより、各TFT3
0を実際の駆動状態と同様な状態にしたとき(すなわ
ち、上記駆動電圧をゲート電極16に印加したとき)に
上記反転層17が形成されているか否かを複数のTFT
30について一度に判定する。
該反転層17が形成された(すなわち、同時に検査され
る複数のTFT30の駆動後における上述した検査プロ
ーブ18とゲート電極16との間に形成される静電容量
の合計値と上記参照静電容量とが等しい)ときには当該
各TFT30には動作不良のTFTは含まれていないと
判断し、一方、それらが相互に等しくないときは、駆動
電圧を各ゲート電極16に印加しても上記反転層17が
形成されてらず、従って、当該各TFT30にはその駆
動時に反転層17が形成されない動作不良のTFTが含
まれていると判断する。
TFT30が非常に微少な構造を有していることから、
上述した静電容量の変化を検出するに当たって、いわゆ
る走査型プローブ顕微鏡(一般には、AFM/SCaM
(Atomic Force Microscope(原子間力顕微鏡)/Sca
nning Capacitance Microscope(容量走査型プローブ
顕微鏡))と称されている。)を用いて上記各検査プロ
ーブ18を各TFT30の位置に配置してその静電容量
の変化を検出している。
含まれている液晶パネルの一例について、図2を用いて
その概要を説明する。なお、図2は、実施形態のTFT
30を有する液晶パネルにおけるTFTアレイ基板上に
設けられた各種配線、周辺回路等の構成を示すブロック
図である。
例えば石英基板、ハードガラス等からなるTFTアレイ
基板1を備えている。このTFTアレイ基板1上には、
マトリクス状に設けられた複数の画素電極11と、X方
向に複数配列されており夫々がY方向に沿って伸びるデ
ータ線35(ソース電極線)と、Y方向に複数配列され
ており夫々がX方向に沿って伸びる走査線31(ゲート
電極線)と、各データ線35と画素電極1lとの間に夫
々介在すると共に当該データ線35と画素電極11の間
における導通状態及び非導通状態を、走査線31を介し
て夫々供給される走査信号を用いて夫々制御する複数の
上記TFT30とが形成されている。
データ線35に対して、データ信号に先行して所定電圧
レベルのプリチャージ信号を夫々供給するプリチャージ
回路201と、上記データ信号をサンプリングして複数
のデータ線35に夫々供給するサンプリング回路301
と、データ線駆動回路101と、走査線駆動回路104
とが形成されている。
制御回路から供給される電源電圧及び基準クロック等に
基づいて、所定タイミングで走査線31(ゲート電極
線)に走査信号をパルス的に線順次で印加する。
御回路から供給される電源電圧、基準クロック等に基づ
き、走査線駆動回路104が走査信号を印加するタイミ
ングに合わせて、6つの入力信号線VID1〜VID6
の夫々について、データ線35毎にサンプリング回路駆
動信号をサンプリング回路駆動信号線306を介してサ
ンプリング回路301に供給する。
202を各データ線35毎に備えている。そして、プリ
チャージ信号線204がTFT202のソース電極に接
続されて、プリャージ回路駆動信号線206がTFT2
02のゲート電極に接続されている。そして、プリチャ
ージ信号線204を介して外部電源からプリチャージ信
号を書き込むために必要な所定電圧の電源が供給される
と共に、各データ線35について、データ信号に先行す
るタイミングでプリチャージ信号を書き込むように、外
部制御回路からプリチャージ回路駆動信号線206を介
してプリチャージ回路駆動信号が供給される。このと
き、プリチャージ回路20lは、好ましくは中間階調レ
ベルの画素データに相当する上記プリチャージ信号を供
給する。
T302を各データ線35毎に備え、入力信号線VID
1〜VID6がTFT302のソース電極に接読され、
サンプリング回路駆動信号線306がTFT302のゲ
ート電極に接続されている。そして、入力信号線VID
1〜VID6を介して、6相展開された6つのパラレル
な画像信号が入力されると、これらの画像信号をサンプ
リングする。
リング回路駆動信号線306を介してサンプリング回路
駆動信号が入力されると、6つの入力信号線VID1〜
VID6夫々についてサンプリングされた画像信号を、
6つの隣接するデータ線35からなるグループ毎に順次
当該データ線35に印加する。
ンプリング回路301は、図1中斜線領域で示すよう
に、対向基板に形成された遮光性の周辺見切り53に対
向する位置のTFTアレイ基板1上に設けられており、
データ線駆動回路101及び走査線駆動回路104は、
液晶層に面しないTFTアレイ基板1の周辺部分上に設
けられている。
て、画像表示時に、各画素部内のTFT30が駆動電圧
(上記走査信号として印加される)に対応して正常に動
作しないと、夫々の画素電極11に対してデータ線35
からのデータ信号が印加されずにその画素部では液晶が
駆動されない(すなわち、データ信号に対応する画像が
表示されない。)こととなるため、当該液晶パネル20
0の製造工程において、後述する検査装置Sにより夫々
のTFT30の動作状態が検査されるのである。
乃至図6を用いて説明する。なお、図3は検査装置の全
体構成を示すブロック図であり、図4は検査プローブ1
8が一度に検査されるTFT30の数だけ形成されてい
るプローブ部の構成を示す平面図及び断面図であり、図
5は当該検査装置内に検査対象である複数のTFT30
内の静電容量(図1(b)又は(c)参照)を含んで形
成される共振回路を示す回路図であり、図6は検査装置
における検査工程を示すフローチャートである。
ついて、図3乃至図5を用いて説明する。
置Sは、判定手段としてのCPU20と、インターフェ
ース21と、スキャン回路22と、サーボ回路23と、
モータ24と、配置手段としての駆動ステージ25と、
ピエゾスタック26と、プローブ部Pと、試料ステージ
27と、測定手段としての共振部28と、ロックインア
ンプ29と、接続線40及び41と、印加手段としての
ゲート電圧印加回路42と、により構成されている。
に、25個の上記検査プローブ18と、カンチレバーを
介して各検査プローブ18を規則的に配列して支持し、
ピエゾスタック26に接続するための支持板50とによ
り構成されている。
(c)に示すコンデンサCx、コンデンサCn及びコンデ
ンサCb(又はコンデンサCa)を含んで後述する共振回
路を構成するための固有インダクタンスLs及び固有コ
ンデンサCsと交流電源Dとが含まれている。
(a)(下側から見た平面図)及び図4(b)(側面
図)に示すように、支持板50の下面に各検査プローブ
18がマトリクス状に配置されており、各検査プローブ
18は、スキャム(SCaM)電極51を介して夫々一
行毎に纏められて接続線41に接続されている。このと
き、支持板50上の各検査プローブ18の間隔は、液晶
パネル上に形成されているTFT30の間隔と行方向及
び列方向の夫々について一致しており、図4(c)に示
すように、各検査プローブ18を形成された各TFT3
0に対面するように配置した時には、夫々の検査プロー
ブ18と対応する各TFT30との関係が、図1に示す
ような位置関係となる。
れた直後で当該TFT30上に液晶パネル200を構成
するための液晶層、画素電極11等が形成される前の状
態(すなわち、TFT30における上記ソース電極12
とドレイン電極10との間の半導体層13上に空間があ
る状態)のTFTアレイ基板1を固定載置する。
画素部毎のゲート電極16には、CPU10からの制御
信号Sgcに基づくゲート電圧印加回路42の動作によ
り、ゲート駆動信号Sgdとして上記反転層17を形成さ
せるための駆動電圧が夫々のゲート電極16毎に印加さ
れる。
ジ25は、各検査プローブ18を含むプローブ部Pを支
持し、モータ24からの駆動信号Sdに基づいて、プロ
ーブ部Pを検査対象となる25個のTFT30上の検査
位置(図1参照)に配置する。
U20からの制御信号Scに対してインターフェース処
理を施し、スキャン回路22に出力する。
されているTFT30のうち、検査対象となるTFT3
0を決定し、その位置にプローブ部Pを移動させるべく
スキャン信号Scaをサーボ回路23に出力する。
ャン信号Scaに基づいて、検査対象となるTFT30の
位置に正確にプローブ部P(検査プローブ18)を位置
させるべくモータ24を駆動して上記駆動信号Sdを出
力させるためのサーボ信号Ssvを生成して当該モータ2
4に出力する。
キャム電極51及び接続線41を介して接続されている
共振部28では、接続線40を介して夫々接続されてい
る検査対象となる25個のTFT30の各ゲート電極1
6と、各検査プローブ18と、当該共振部28内の上記
固有コンデンサCs、固有インダクタンスLs及び交流電
源Dとにより、当該ゲート電極16に駆動電圧を印加し
た後で夫々に共振回路が構成される。そして、当該駆動
電圧を印加する前後で当該共振回路の共振周波数が検出
され、検出された共振周波数に対応する周波数信号Sf
が出力される。ここで、上記共振周波数の具体的な検出
方法としては、例えば、上記構成された共振回路におけ
る並列共振が開始された後、その共振周波数をいわゆる
Qメータを用いた図示しない周波数検出回路により検出
し、当該検出した共振周波数に対応する上記周波数信号
Sfを出力するように構成することができる。
する前後に構成される共振回路について、図5を用いて
説明する。なお、図5において、図5(a)は駆動電圧
が印加される前に複数のTFT30について構成される
共振回路を示し、図5(b)は駆動電圧が印加されて各
TFT30の半導体層13内に反転層17が形成された
ときに当該各TFT30について構成される共振回路を
示している。また、図5(a)又は図5(b)におい
て、一のTFT30内に構成される直列容量回路の下部
に示す括弧付き番号は、各TFT30の番号を示してい
る。
に駆動電圧を印加する前には、上記反転層17が形成さ
れていないので、各TFT30において検査プローブ1
8とゲート電極16との間に形成される静電容量は、上
述のように、コンデンサCx、コンデンサCa及びコンデ
ンサCnを直列に接続したものと等価となっている(図
1(b)参照)。そして、このコンデンサCx、コンデ
ンサCa及びコンデンサCnの直列接続は、検査対象とな
った25個のTFT30の夫々について形成されてい
る。そこで、各TFT30におけるコンデンサCx、コ
ンデンサCa及びコンデンサCnの直列接続と夫々並列
に、交流電源Dと固有インダクタンスLs及び固有コン
デンサCsを直列接続したものを接続すると、図5
(a)に示すような共振回路が全体として形成される。
た後には、半導体層13内に反転層17が形成されるの
で、各TFT30において検査プローブ18とゲート電
極16とに間に形成される静電容量は、上述のように、
コンデンサCx、コンデンサCb及びコンデンサCnを直
列に接続したものと等価となっている(図1(c)参
照)。そして、このコンデンサCx、コンデンサCb及び
コンデンサCnの直列接続は、上記駆動電圧を印加しな
い時と同様に、検査対象となった25個のTFT30の
夫々について形成されている。そこで、このコンデンサ
Cx、コンデンサCb及びコンデンサCnの直列接続と夫
々並列に、交流電圧Dと固有インダクタンスLs及び固
有コンデンサCsを直列接続したものを接続すると、図
5(b)に示すような共振回路が形成される。
周波数をF25offとし、図5(b)に示す共振回路の共
振周波数をF25onとしたとき、夫々の共振周波数F25on
及び共振周波数をF25offを算出する方法について具体
的に説明する。
TFT30のみに注目すると、共振部28内の交流電圧
Dと固有インダクタンスLs及び固有コンデンサCsと、
当該一のTFT30におけるコンデンサCx、コンデン
サCb及びコンデンサCnの直列接続とを並列に接続した
容量回路において、駆動電圧を印加する前の共振周波数
Faと駆動電圧を印加した後の共振周波数Fbとは、夫々
以下の式(1)及び(2)で示される。
反転層17の基板15に平行な面の面積である。また、
daは半導体層13全体の厚さであり(図1(b)参
照)、dbは駆動電圧の印加時に反転層17が形成され
る部分以外の半導体13の厚さである(図1(c)参
照)。
る25個のTFT30全体について同様に考えると、各
検査プローブ18と対応する各TFT30とを夫々含む
容量回路内の静電容量を全て加算したものが一度に検出
される全体の静電容量となるから、共振部28内の交流
電圧Dと固有インダクタンスLs及び固有コンデンサCs
との間で形成される並列共振回路(図5参照)全体の共
振周波数F25on及びF25offは以下の式(3)及び
(4)で示される。
ート電極16に駆動電圧を印加する前は、交流電源Dに
より共振回路に交流電流を印加すると、共振周波数F25
offに対応する値の周波数信号Sfが共振部28から出力
され、一方、各ゲート電極16に駆動電圧を印加した後
は、上記交流電流を印加すると共振周波数F25onに対応
する値の周波数信号Sfが共振部28から出力されるこ
ととなる。
fを検出し、それにより示される共振周波数F25onが
予め別途計測されていた良品であるTFT30一個につ
いての上記共振周波数Fbの25倍となっていれば、駆
動電圧を印加したことにより25個全てのTFT30に
おいて上記反転層17が形成され、従って、その時の検
査対象であるTFT30内は正常に動作するTFTであ
ると判定できる。また、駆動電圧を印加後に測定した周
波数信号Sfにより示される共振周波数F25onが上記共
振周波数Fbの25倍となっていなければ、駆動電圧を
印加しても各TFT30に反転層17が形成されていな
いこととなり、従って、その時の検査対象であるTFT
30内には正常に動作しない不良なTFT30が含まれ
ていると判定できる。
周波数信号Sfを所定の増幅率で増幅し、増幅周波数信
号SafとしてCPU20に出力し、これにより、CPU
20は駆動電圧を印加後の増幅周波数信号Safで示され
る共振周波数F25onと上記共振周波数Fbの25倍の値
とを比較することにより、検査対象となっている25個
の各TFT30の動作状態の良否を判定し、その結果を
表示信号Sdpとしてディスプレイ43に出力し、当該デ
ィスプレイ43がその結果を所定の形式で表示する。
置Sを用いた本実施形態に係る検査動作について、図6
に示すフローチャートを用いて説明する図6に示すよう
に、実施形態の検査動作においては、始めに、TFTア
レイ基板1上に形成されているTFT30の番号を示す
パラメータNを初期化する(ステップS1)。
機能を用いて、検査プローブ18を支持する図示しない
カンチレバーにより原始間力による変位を測定し、各検
査プローブ18の先端と半導体層13の表面との距離d
xを測定する(ステップS2)。
T30の各ゲート電極16にゲート電圧印加回路42に
より駆動電圧を夫々印加し(ステップS3)、パラメー
タNを25だけインクリメントして(ステップS4)、
そのままの状態で図5(b)に示す共振回路(図5
(b)は正常に反転層17が形成された場合の共振回路
であり、これに対して正常に反転層17が形成されない
と、図5(a)に示す共振回路が依然として並列共振す
ることとなる。)を並列共振させ、その時の共振周波数
Fmeasを検出する(ステップS5)。
メモリに記憶しておいた上記共振周波数Fb(図6に示
す処理の前に予め一個の良品であるTFT30について
計測しておいたもの。)を25倍した値(共振周波数F
25on)と上記共振周波数Fmeas(ステップS5参照)
とを比較する(ステップS6)。
Fmeasとが等しくないときは(ステップS6;NO)、
各ゲート電極16に駆動電圧が印加されたにも拘わらず
いずれかのTFT30において反転層17が形成されず
に共振周波数が変化しなかったものとして、そのときに
検査対象となっていたTFT30の中に不良品が含まれ
ており、従って現在検査中のTFTアレイ基板1は不良
品である旨の表示をして(ステップS9)処理を終了す
る。
周波数F25onと共振周波数Fmeasとが等しいときは
(ステップS6;YES)、次に、現在のパラメータN
の値がTFT30の最大番号である番号Kと等しいか否
かを判定し(ステップS7)、等しくないときは(ステ
ップS7;NO)、現在駆動電圧が印加されていた各T
FT30は正常に反転層17が形成されたことにより共
振周波数が変化したとして、当該各TFT30を正常に
動作するTFTと判定し、次の一群に相当する25個の
TFT30を検査すべく、スキャン回路22及びサーボ
回路23によりモータ24を駆動して検査プローブ18
を当該次の一群に相当する各TFT30の位置に移動さ
せ(ステップS10)、上記ステップS4に移行して上
述した動作を繰り返す。
メータNの値がTFT30の最大番号と等しいときは
(ステップS7;YES)、全てのTFT30に対する
検査が終了し且つ動作不良のTFT30が発見されなか
ったとして、現在検査中のTFTアレイ基板1は良品で
ある旨の表示をして(ステップS8)処理を終了する。
Sの動作によれば、実際の駆動時に印加される駆動電圧
を印加した状態でTFT30が不良品か否かが判定でき
るので、実際の駆動時と同じ状態で正確に当該TFT3
0の良否を検査することができる。
検査できるので、検査効率が著しく向上する。
18との間の静電容量と共振部28内の固有インダクタ
ンスLs及び固有コンデンサCsとにより構成される閉回
路の共振周波数を測定することにより当該静電容量を測
定すると共に、駆動電圧を印加する前後における共振周
波数の変化に基づいて、当該駆動電圧が印加されたTF
T30が不良品か否かを判定するので、より正確且つ迅
速に各TFT30を検査することができる。
いて、当該製造されている液晶パネル200の良否を判
定することができる。
た後には、不良品と判定された液晶パネル200をその
製造工程からはずす等の処理が行われることとなる。
なるTFT30として、逆スタガ型のTFTを用いた場
合について説明したが、これ以外に、図7に示すような
正スタガ型のTFTに対しても本発明を適用することが
できる。
FT30’において、反転層17は、絶縁層14の直下
の半導体層13の部分に形成される。そして、図3にお
ける接続線40は半導体層13に接続されることとな
る。
ブ18を配置したときには、当該検査プローブ18と半
導体層13との間に図7(b)に示すような静電容量が
形成され、このうち、半導体層13内に等価的に形成さ
れるコンデンサCaの静電容量が、駆動電圧印加後の反
転層17が形成された後には、当該反転層17の厚さだ
け減じた厚さを有する半導体層13の静電容量(図1
(c)に示すコンデンサCbの静電容量)に変化し、こ
の静電容量の変化が検出されて反転層17の有無、すな
わち、TFT30’の動作状態の良否が検査されること
となる。
態と同様な効果を奏することができる。
るステップS7の判定においては、共振周波数F25on
と共振周波数Fmeasとが一致しないときに各TFT30
が不良品であると判定しているが、これ以外に、共振回
路を構成する各コンデンサの容量値又はインダクタンス
のインダクタンス値のばらつきを考慮して、当該共振周
波数F25onと共振周波数Fmeasとの差が予め設定され
た一定値以下であるときに各TFT30が不良品である
と判定してもよい。
波数F25onと共振周波数Fmeas一致したか否かのみを
判定して検査したが、これ以外に、共振周波数F25on
と共振周波数Fmeasとが一致しない時、その差がどの程
度あるかを検出することにより、一度に検査するTFT
30のうち、いくつのTFT30が不良品であるかを判
定することもできる。これは、一群のTFT30を含む
静電容量の和が単純な代数和であることによるものであ
る。
液晶パネル200の画素部に形成されているTFTを検
査する場合について説明したが、これ以外に、本発明
は、当該画素以外の、例えば上述したプリチャージ回路
201、走査線駆動回路104、データ線駆動回路10
1又はサンプリング回路306内に形成されているTF
Tを液晶パネル200の製造工程途中において検査する
場合に適用することも可能である。
のTFT以外でも、一般に薄膜技術を用いて形成される
TFTをその製造工程直後に検査する場合に広く適用す
ることができる。
実際の駆動時と同じ状態で各薄膜トランジスタを駆動し
つつその良否を、複数個の薄膜トランジスタについて同
時に検査できるので、実際の駆動時と同じ状態で迅速且
つ正確に各薄膜トランジスタの良否を検査することがで
きる。
査対象のTFTを示す断面図であり、(b)は駆動電圧
印加前に形成される静電容量の構成を示す図であり、
(c)は駆動電圧印加後に形成される静電容量の構成を
示す図である。
要構成を示すブロック図である。
面平面図であり、(b)は側面図であり、(c)は検査
すべきTFTと検査プローブの位置関係を示す側面図で
ある。
図であり、(a)は駆動電圧印加前に形成される共振回
路を示す回路図であり、(b)は駆動電圧印加後に形成
される共振回路を示す回路図である。
ある。
(a)は正スタガ型TFTの構成を示す断面図であり、
(b)は駆動電圧印加前後に形成される静電容量の構成
を示す図である。
Claims (8)
- 【請求項1】複数の薄膜トランジスタに対応する位置
に、各前記薄膜トランジスタのゲート電極及び前記半導
体層を含んで夫々構成される容量回路の静電容量を検出
するための複数の検査プローブを配置する配置手段と、 各前記薄膜トランジスタの前記ゲート電極に対して、予
め設定された所定の駆動電圧を同時且つ各前記薄膜トラ
ンジスタ毎に夫々印加する印加手段と、 各前記容量回路の前記静電容量を前記駆動電圧を印加後
に測定する測定手段と、 前記測定された各静電容量に基づいて各前記薄膜トラン
ジスタを判定する判定手段と、 を備えることを特徴とする半導体素子検査装置。 - 【請求項2】 請求項1に記載の半導体素子検査装置に
おいて、 前記判定手段は、各前記ゲート電極に前記駆動電圧を夫
々印加したときの各前記静電容量と、良品である一の前
記薄膜トランジスタについて、当該一の薄膜トランジス
タの前記ゲート電極に前記駆動電圧を印加したときの当
該一の薄膜トランジスタに関する前記容量回路の静電容
量に前記複数の検査プローブが一度に配置される前記薄
膜トランジスタの数を乗じた値とを比較することによ
り、当該駆動電圧が同時に印加された各前記薄膜トラン
ジスタが不良品か否かを判定することを特徴とする半導
体素子検査装置。 - 【請求項3】 請求項1又は2に記載の半導体素子検査
装置において、 前記測定手段は、測定すべき各前記静電容量と予め設定
された所定のインダクタンスとにより構成される閉回路
の共振周波数を測定することにより、当該各静電容量を
夫々測定すると共に、 前記判定手段は、各前記駆動電圧を夫々印加した後にお
ける前記共振周波数に基づいて、当該駆動電圧が夫々印
加された各前記薄膜トランジスタが不良品か否かを判定
することを特徴とする半導体素子検査装置。 - 【請求項4】 請求項1から3のいずれか一項に記載の
半導体素子検査装置において、 各前記薄膜トランジスタは、液晶パネルにおける各画素
部内に夫々配置され、当該画素部に対応する液晶を駆動
するための薄膜トランジスタであると共に、 前記判定手段は、各前記薄膜トランジスタが不良品か否
かの判定を、前記液晶パネルの製造工程中において行う
ことを特徴とする半導体素子検査装置。 - 【請求項5】 複数の薄膜トランジスタに対応する位置
に、各前記薄膜トランジスタのゲート電極及び前記半導
体層を含んで夫々構成される容量回路の静電容量を検出
するための複数の検査プローブを配置する配置工程と、 各前記薄膜トランジスタの前記ゲート電極に対して、各
前記薄膜トランジスタに対応して予め設定された所定の
駆動電圧を同時且つ各前記薄膜トランジスタ毎に夫々印
加する印加工程と、 各前記容量回路の前記静電容量を前記駆動電圧を印加後
に同時に測定する測定工程と、 前記測定された各静電容量に基づいて各前記薄膜トラン
ジスタを判定する判定工程と、 を備えることを特徴とする半導体素子検査方法。 - 【請求項6】 請求項5に記載の半導体素子検査方法に
おいて、 前記判定工程において、各前記ゲート電極に前記駆動電
圧を夫々印加したときの各前記静電容量と、良品である
一の前記薄膜トランジスタについて、当該一の薄膜トラ
ンジスタの前記ゲート電極に前記駆動電圧を印加したと
きの当該一の薄膜トランジスタに関する前記容量回路の
静電容量に前記複数の検査プローブが一度に配置される
前記薄膜トランジスタの数を乗じた値とを比較すること
により、当該駆動電圧が同時に印加された各前記薄膜ト
ランジスタが不良品か否かを判定することを特徴とする
半導体素子検査方法。 - 【請求項7】 請求項5又は6に記載の半導体素子検査
方法において、 前記測定工程において、測定すべき各前記静電容量と予
め設定された所定のインダクタンスとにより構成される
閉回路の共振周波数を測定することにより、当該各静電
容量を夫々測定すると共に、 前記判定工程において、各前記駆動電圧を夫々印加した
後における前記共振周波数に基づいて、当該駆動電圧が
夫々印加された各前記薄膜トランジスタが不良品か否か
を判定することを特徴とする半導体素子検査方法。 - 【請求項8】 請求項5から6のいずれか一項に記載の
半導体素子検査方法において、 各前記薄膜トランジスタは、液晶パネルにおける各画素
部内に夫々配置され、当該画素部に対応する液晶を駆動
するための薄膜トランジスタであると共に、 前記判定工程において、各前記薄膜トランジスタが不良
品か否かの判定を、前記液晶パネルの製造工程中におい
て行うことを特徴とする半導体素子検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13077498A JP3846028B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体素子検査装置、及び半導体素子検査方法、並びに液晶パネルの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13077498A JP3846028B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体素子検査装置、及び半導体素子検査方法、並びに液晶パネルの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11326424A true JPH11326424A (ja) | 1999-11-26 |
JP3846028B2 JP3846028B2 (ja) | 2006-11-15 |
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ID=15042356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP13077498A Expired - Fee Related JP3846028B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体素子検査装置、及び半導体素子検査方法、並びに液晶パネルの製造方法 |
Country Status (1)
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2002003083A1 (fr) * | 2000-07-05 | 2002-01-10 | Oht Inc. | Dispositif et procede d'inspection |
KR100495057B1 (ko) * | 2002-10-31 | 2005-06-14 | 엘지전자 주식회사 | 평면 표시 장치의 전계 검사 장치 및 그 방법 |
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WO2021219219A1 (en) * | 2020-04-29 | 2021-11-04 | Microsoft Technology Licensing Llc | Method and apparatus for determining gate capacitance |
-
1998
- 1998-05-13 JP JP13077498A patent/JP3846028B2/ja not_active Expired - Fee Related
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WO2021219219A1 (en) * | 2020-04-29 | 2021-11-04 | Microsoft Technology Licensing Llc | Method and apparatus for determining gate capacitance |
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