JPH09284132A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH09284132A JPH09284132A JP8115221A JP11522196A JPH09284132A JP H09284132 A JPH09284132 A JP H09284132A JP 8115221 A JP8115221 A JP 8115221A JP 11522196 A JP11522196 A JP 11522196A JP H09284132 A JPH09284132 A JP H09284132A
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- JP
- Japan
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- frequency
- loop filter
- signal
- switching
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 アンテナ切替ダイバーシチ機能を有するＴＤ
ＭＡ方式ディジタル移動体通信機に用いるＰＬＬ回路に
関し、１つのＰＬＬ回路で送・受信用ローカル信号を発
生し、かつ周波数の切り替えを高速で行うことを目的と
する。 【解決手段】 基準信号発生器１と、基準信号を分周す
る第１の分周器２と、ＶＣＯ３と、ＶＣＯの発振信号を
分周する第２の分周器４と、第１および第２の分周器の
出力信号を比較し位相差信号を出力する位相比較器５
と、位相差信号を入力してＶＣＯに制御電圧として出力
する２系統のループフィルタ８，９とを備え、発振周波
数の切替時は２系統のループフィルタのうち周波数収束
特性に優れた第１のループフィルタ８を選択し、周波数
安定後は低雑音特性に優れた第２のループフィルタ９を
選択する。
ＭＡ方式ディジタル移動体通信機に用いるＰＬＬ回路に
関し、１つのＰＬＬ回路で送・受信用ローカル信号を発
生し、かつ周波数の切り替えを高速で行うことを目的と
する。 【解決手段】 基準信号発生器１と、基準信号を分周す
る第１の分周器２と、ＶＣＯ３と、ＶＣＯの発振信号を
分周する第２の分周器４と、第１および第２の分周器の
出力信号を比較し位相差信号を出力する位相比較器５
と、位相差信号を入力してＶＣＯに制御電圧として出力
する２系統のループフィルタ８，９とを備え、発振周波
数の切替時は２系統のループフィルタのうち周波数収束
特性に優れた第１のループフィルタ８を選択し、周波数
安定後は低雑音特性に優れた第２のループフィルタ９を
選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、シンセサイザ装置
で用いられるＰＬＬ（位相同期ループ）回路に関し、と
くにアンテナ切替ダイバーシチ機能を有するＴＤＭＡ
（時分割多元接続）方式のディジタル移動体通信機に適
用して好適なものである。
で用いられるＰＬＬ（位相同期ループ）回路に関し、と
くにアンテナ切替ダイバーシチ機能を有するＴＤＭＡ
（時分割多元接続）方式のディジタル移動体通信機に適
用して好適なものである。
【０００２】
【従来の技術】従来、ＴＤＭＡ方式の携帯電話機では、
周波数構成上、送受信帯域幅と復調周波数との関係で、
受信用ローカル信号と送信用ローカル信号とを共用化で
きない場合があった。このため送信用ローカル信号と受
信用ローカル信号とを別々に発生させる必要があるた
め、それぞれ専用のＰＬＬ回路を設ける構成が取られて
いた。
周波数構成上、送受信帯域幅と復調周波数との関係で、
受信用ローカル信号と送信用ローカル信号とを共用化で
きない場合があった。このため送信用ローカル信号と受
信用ローカル信号とを別々に発生させる必要があるた
め、それぞれ専用のＰＬＬ回路を設ける構成が取られて
いた。
【０００３】
【発明が解決しようとする課題】このため、従来のＴＤ
ＭＡ方式の携帯電話機では、送信用および受信用にそれ
ぞれ専用のＰＬＬ回路を設ける必要があり、回路規模が
大きくなるため小形化が難しいという不都合があった。
ＭＡ方式の携帯電話機では、送信用および受信用にそれ
ぞれ専用のＰＬＬ回路を設ける必要があり、回路規模が
大きくなるため小形化が難しいという不都合があった。
【０００４】本発明は、このような従来の課題を解決す
るためになされたもので、１つのＰＬＬ回路で送信用お
よび受信用のローカル信号を発生させ、かつ周波数の切
り替えを高速で行うことができるＰＬＬ回路を提供する
ことを目的とする。
るためになされたもので、１つのＰＬＬ回路で送信用お
よび受信用のローカル信号を発生させ、かつ周波数の切
り替えを高速で行うことができるＰＬＬ回路を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明によれば、基準信
号を発生する基準信号発生器と、基準信号を分周する第
１の分周器と、制御電圧によって発振周波数が変化する
電圧制御発振器と、電圧制御発振器の発振信号を分周す
る第２の分周器と、第１および第２の分周器の出力信号
の位相を比較して両信号の位相差信号を出力する位相比
較器と、位相差信号を入力して電圧制御発振器に制御電
圧として出力するループフィルタとを設け、発振周波数
の切替時は第２の分周器の分周比を切り替えると共に、
第１の分周器の分周比を切り替えるように構成したもの
である。
号を発生する基準信号発生器と、基準信号を分周する第
１の分周器と、制御電圧によって発振周波数が変化する
電圧制御発振器と、電圧制御発振器の発振信号を分周す
る第２の分周器と、第１および第２の分周器の出力信号
の位相を比較して両信号の位相差信号を出力する位相比
較器と、位相差信号を入力して電圧制御発振器に制御電
圧として出力するループフィルタとを設け、発振周波数
の切替時は第２の分周器の分周比を切り替えると共に、
第１の分周器の分周比を切り替えるように構成したもの
である。
【０００６】本発明によれば、１つのＰＬＬ回路で送信
用および受信用のローカル信号を発生させ、かつ周波数
の切り替えを高速で行うことができるＰＬＬ回路を得る
ことができる。
用および受信用のローカル信号を発生させ、かつ周波数
の切り替えを高速で行うことができるＰＬＬ回路を得る
ことができる。
【０００７】
【発明の実施の形態】本発明の請求項１に記載の発明
は、基準信号を発生する基準信号発生器と、基準信号を
分周する第１の分周器と、制御電圧によって発振周波数
が変化する電圧制御発振器と、電圧制御発振器の発振信
号を分周する第２の分周器と、第１および第２の分周器
の出力信号の位相を比較して両信号の位相差信号を出力
する位相比較器と、位相差信号を入力して電圧制御発振
器に制御電圧として出力するループフィルタとを備え、
発振周波数の切替時は第２の分周器の分周比を切り替え
ると共に、第１の分周器の分周比を切り替えるように構
成したものであり、第１の分周器の分周出力である比較
信号の周波数を高くすることで発振周波数の高速切替え
を行うことができる。
は、基準信号を発生する基準信号発生器と、基準信号を
分周する第１の分周器と、制御電圧によって発振周波数
が変化する電圧制御発振器と、電圧制御発振器の発振信
号を分周する第２の分周器と、第１および第２の分周器
の出力信号の位相を比較して両信号の位相差信号を出力
する位相比較器と、位相差信号を入力して電圧制御発振
器に制御電圧として出力するループフィルタとを備え、
発振周波数の切替時は第２の分周器の分周比を切り替え
ると共に、第１の分周器の分周比を切り替えるように構
成したものであり、第１の分周器の分周出力である比較
信号の周波数を高くすることで発振周波数の高速切替え
を行うことができる。
【０００８】請求項２に記載の発明は、基準信号を発生
する基準信号発生器と、制御電圧によって発振周波数が
変化する電圧制御発振器と、電圧制御発振器の発振信号
を分周する分周器と、基準信号および分周器の出力信号
の位相を比較して両信号の位相差信号を出力する位相比
較器と、位相差信号を入力して電圧制御発振器に制御電
圧として出力する２系統のループフィルタとを備え、発
振周波数の切替時は分周器の分周比を切り替えると共
に、２系統のループフィルタのうち周波数収束特性に優
れた第１のループフィルタを選択し、周波数安定後は２
系統のループフィルタのうち低雑音特性に優れた第２の
ループフィルタを選択するように構成したものであり、
周波数切替時には第１のループフィルタを選択し、周波
数安定後は第２のループフィルタを選択することにより
発振周波数の高速切替えと低雑音特性の両立を実現する
ことができる。
する基準信号発生器と、制御電圧によって発振周波数が
変化する電圧制御発振器と、電圧制御発振器の発振信号
を分周する分周器と、基準信号および分周器の出力信号
の位相を比較して両信号の位相差信号を出力する位相比
較器と、位相差信号を入力して電圧制御発振器に制御電
圧として出力する２系統のループフィルタとを備え、発
振周波数の切替時は分周器の分周比を切り替えると共
に、２系統のループフィルタのうち周波数収束特性に優
れた第１のループフィルタを選択し、周波数安定後は２
系統のループフィルタのうち低雑音特性に優れた第２の
ループフィルタを選択するように構成したものであり、
周波数切替時には第１のループフィルタを選択し、周波
数安定後は第２のループフィルタを選択することにより
発振周波数の高速切替えと低雑音特性の両立を実現する
ことができる。
【０００９】請求項３に記載の発明は、請求項２に記載
の発明において、２系統のループフィルタの選択は、位
相比較器とループフィルタとの間に設けたループフィル
タ切替器を切替制御することによって行うように構成し
たものであり、周波数切替時にはループフィルタ切替器
を制御して第１のループフィルタを選択し、周波数安定
後はループフィルタ切替器を制御して第２のループフィ
ルタを選択することにより発振周波数の高速切替えと低
雑音特性の両立を実現することができる。
の発明において、２系統のループフィルタの選択は、位
相比較器とループフィルタとの間に設けたループフィル
タ切替器を切替制御することによって行うように構成し
たものであり、周波数切替時にはループフィルタ切替器
を制御して第１のループフィルタを選択し、周波数安定
後はループフィルタ切替器を制御して第２のループフィ
ルタを選択することにより発振周波数の高速切替えと低
雑音特性の両立を実現することができる。
【００１０】請求項４に記載の発明は、請求項２に記載
の発明において、２系統のループフィルタの選択は、発
振周波数の切り替えを指示する周波数切替信号に基づい
て生成した切替えタイミング信号によって行うように構
成したものであり、周波数切替時には第１のループフィ
ルタを選択し、周波数安定後は第２のループフィルタを
選択することにより発振周波数の高速切替えと低雑音特
性の両立を実現することができる。
の発明において、２系統のループフィルタの選択は、発
振周波数の切り替えを指示する周波数切替信号に基づい
て生成した切替えタイミング信号によって行うように構
成したものであり、周波数切替時には第１のループフィ
ルタを選択し、周波数安定後は第２のループフィルタを
選択することにより発振周波数の高速切替えと低雑音特
性の両立を実現することができる。
【００１１】以下、本発明の実施の形態について、図面
を用いて説明する。
を用いて説明する。
【００１２】（実施の形態１）図１は、本発明の実施の
形態１によるＰＬＬ回路の構成を示すブロック図であ
る。このＰＬＬ回路は、基準周波数を有する基準信号を
発振する基準信号発生器１と、この基準信号を分周して
比較信号として出力する第１の分周器２と、制御電圧に
応じた周波数の信号を発振するＶＣＯ（電圧制御発振
器）３と、ＶＣＯ３で発振した信号を分周する第２の分
周器４と、この第２の分周器４の出力信号と比較信号と
を比較して両者の誤差成分を出力する位相比較器５とを
有する。
形態１によるＰＬＬ回路の構成を示すブロック図であ
る。このＰＬＬ回路は、基準周波数を有する基準信号を
発振する基準信号発生器１と、この基準信号を分周して
比較信号として出力する第１の分周器２と、制御電圧に
応じた周波数の信号を発振するＶＣＯ（電圧制御発振
器）３と、ＶＣＯ３で発振した信号を分周する第２の分
周器４と、この第２の分周器４の出力信号と比較信号と
を比較して両者の誤差成分を出力する位相比較器５とを
有する。
【００１３】さらに、ディジタル量として出力される位
相比較器５の誤差成分をアナログ量に変換するチャージ
ポンプ６、このチャージポンプ６の出力を後述する２つ
のループフィルタのうちのいずれか一方のループフィル
タに出力するループフィルタ切替器７、このループフィ
ルタ切替器７によっていずれか一方が選択される第１の
ループフィルタ８および第２のループフィルタ９を備
え、選択されたループフィルタ８または９の出力によっ
てＶＣＯ３の発振周波数を制御するように構成されてい
る。
相比較器５の誤差成分をアナログ量に変換するチャージ
ポンプ６、このチャージポンプ６の出力を後述する２つ
のループフィルタのうちのいずれか一方のループフィル
タに出力するループフィルタ切替器７、このループフィ
ルタ切替器７によっていずれか一方が選択される第１の
ループフィルタ８および第２のループフィルタ９を備
え、選択されたループフィルタ８または９の出力によっ
てＶＣＯ３の発振周波数を制御するように構成されてい
る。
【００１４】第１のループフィルタ８は発振周波数の高
速切替えを達成するために周波数収束時間を最優先とし
て構成された回路であり、第２のループフィルタ９は性
能確保のためにＣ／Ｎ比やＳ／Ｎ比等を最優先として構
成された回路である。
速切替えを達成するために周波数収束時間を最優先とし
て構成された回路であり、第２のループフィルタ９は性
能確保のためにＣ／Ｎ比やＳ／Ｎ比等を最優先として構
成された回路である。
【００１５】この構成において、発振周波数を切り替え
るときは、ループフィルタ切替信号ＲＳによってループ
フィルタ切替器７を切替制御し、周波数収束時間高速化
用の第１のループフィルタ８を選択する。また、周波数
切替信号ＦＳによって第１の分周器２および第２の分周
器４の分周比を切り替え、ＶＣＯ３を制御する。第１の
分周器２の分周比の切り替えは、比較信号の周波数を高
くして発振周波数の高速切替えを達成するためである。
るときは、ループフィルタ切替信号ＲＳによってループ
フィルタ切替器７を切替制御し、周波数収束時間高速化
用の第１のループフィルタ８を選択する。また、周波数
切替信号ＦＳによって第１の分周器２および第２の分周
器４の分周比を切り替え、ＶＣＯ３を制御する。第１の
分周器２の分周比の切り替えは、比較信号の周波数を高
くして発振周波数の高速切替えを達成するためである。
【００１６】発振周波数が安定すると、ループフィルタ
切替信号ＲＳによって再びループフィルタ切替回路７を
切替制御し、今度は性能確保のために低雑音特性を有す
る第２のループフィルタ９を選択する。
切替信号ＲＳによって再びループフィルタ切替回路７を
切替制御し、今度は性能確保のために低雑音特性を有す
る第２のループフィルタ９を選択する。
【００１７】このＰＬＬ回路をＴＤＭＡ方式ディジタル
携帯電話機の送信用および受信用ローカル信号の発生に
用いれば、ローカル信号の発振周波数をＴＤＭＡの自局
の送信スロットまたは受信スロットに対応して切り替え
ることができる。
携帯電話機の送信用および受信用ローカル信号の発生に
用いれば、ローカル信号の発振周波数をＴＤＭＡの自局
の送信スロットまたは受信スロットに対応して切り替え
ることができる。
【００１８】図２（ａ）は、ＰＤＣ（パーソナル・ディ
ジタル・セルラ）方式フルレート・ディジタル携帯電話
機の自局のスロット構成を示し（図ａ）、アイドルスロ
ットＳ１に次いで送信スロットＳ２、ダイバーシチ用レ
ベルモニタＳ３、受信スロットＳ４と連なっている。
ジタル・セルラ）方式フルレート・ディジタル携帯電話
機の自局のスロット構成を示し（図ａ）、アイドルスロ
ットＳ１に次いで送信スロットＳ２、ダイバーシチ用レ
ベルモニタＳ３、受信スロットＳ４と連なっている。
【００１９】また、図（ｂ）は、図（ａ）に示すスロッ
ト構成に対応した本発明のＰＬＬ回路におけるローカル
信号の発振周波数を示すタイムチャートである。この図
から明らかように、ダイバーシチ用レベルモニタＳ３の
期間中にローカル信号を送信用から受信用に切り替えな
ければ良好なダイバーシチ特性が得られず、発振周波数
を高速に切り替える必要があることが分かる。
ト構成に対応した本発明のＰＬＬ回路におけるローカル
信号の発振周波数を示すタイムチャートである。この図
から明らかように、ダイバーシチ用レベルモニタＳ３の
期間中にローカル信号を送信用から受信用に切り替えな
ければ良好なダイバーシチ特性が得られず、発振周波数
を高速に切り替える必要があることが分かる。
【００２０】（実施の形態２）図３は、本発明の実施の
形態２によるＰＬＬ回路の構成を示すブロック図であ
る。同図において、図１に示すＰＬＬ回路と同一の構成
部分には同一符号を付し詳細説明は省略する。
形態２によるＰＬＬ回路の構成を示すブロック図であ
る。同図において、図１に示すＰＬＬ回路と同一の構成
部分には同一符号を付し詳細説明は省略する。
【００２１】この実施の形態は、図１に示す構成におい
て、ループフィルタ切替器７を削除し、チャージポンプ
６の出力を直接第１および第２のループフィルタ８およ
び９に出力するように構成している。チャージポンプ６
の出力を２つのループフィルタのいずれに出力するか
は、新たに設けたタイミングカウンタ１０で周波数切替
信号ＦＳをカウントすることによって制御する。その他
の構成は前述の図１に示す構成と同一である。
て、ループフィルタ切替器７を削除し、チャージポンプ
６の出力を直接第１および第２のループフィルタ８およ
び９に出力するように構成している。チャージポンプ６
の出力を２つのループフィルタのいずれに出力するか
は、新たに設けたタイミングカウンタ１０で周波数切替
信号ＦＳをカウントすることによって制御する。その他
の構成は前述の図１に示す構成と同一である。
【００２２】この構成において、周波数切替信号ＦＳに
基づいて２つのループフィルタの切り替えタイミングを
タイミングカウンタ１０で演算し、その演算結果に基づ
いてチャージポンプ６を制御し、その出力を第１のルー
プフィルタ８または第２のループフィルタ９のいずれか
一方に出力する。このように構成された実施の形態２に
よれば、ループフィルタ切替器７が不要となるので、制
御方法の簡素化による制御への負担が低減できる。
基づいて２つのループフィルタの切り替えタイミングを
タイミングカウンタ１０で演算し、その演算結果に基づ
いてチャージポンプ６を制御し、その出力を第１のルー
プフィルタ８または第２のループフィルタ９のいずれか
一方に出力する。このように構成された実施の形態２に
よれば、ループフィルタ切替器７が不要となるので、制
御方法の簡素化による制御への負担が低減できる。
【００２３】
【発明の効果】以上のように本発明によれば、発振周波
数を高速に切り替えることができるので、アンテナ切替
ダイバーシチ機能を有するＴＤＭＡ方式ディジタル移動
通信機に用いれば、送・受信スロットの別に応じてロー
カル信号の周波数を高速に切り替えることができ、良好
なダイバーシチ特性と小型化の両立という優れた効果が
得られる。
数を高速に切り替えることができるので、アンテナ切替
ダイバーシチ機能を有するＴＤＭＡ方式ディジタル移動
通信機に用いれば、送・受信スロットの別に応じてロー
カル信号の周波数を高速に切り替えることができ、良好
なダイバーシチ特性と小型化の両立という優れた効果が
得られる。
【図１】本発明の実施の形態１によるＰＬＬ回路のブロ
ック図
ック図
【図２】（ａ）はＰＤＣ方式フルレート・ディジタル携
帯電話機のスロット構成を示す図、（ｂ）はスロット構
成に対応したローカル信号のの発振周波数を示すタイム
チャート
帯電話機のスロット構成を示す図、（ｂ）はスロット構
成に対応したローカル信号のの発振周波数を示すタイム
チャート
【図３】本発明の実施の形態２によるＰＬＬ回路のブロ
ック図
ック図
１ 基準信号発生器 ２ 第１の分周器 ３ 電圧制御発振器（ＶＣＯ） ４ 第２の分周器 ５ 位相比較器 ６ チャージポンプ ７ ループフィルタ切替器 ８ 第１のループフィルタ ９ 第２のループフィルタ １０ タイミングカウンタ
Claims (4)
- 【請求項１】 基準信号を発生する基準信号発生器と、 前記基準信号を分周する第１の分周器と、 制御電圧によって発振周波数が変化する電圧制御発振器
と、 前記電圧制御発振器の発振信号を分周する第２の分周器
と、 前記第１および第２の分周器の出力信号の位相を比較し
て両信号の位相差信号を出力する位相比較器と、 前記位相差信号を入力して前記電圧制御発振器に前記制
御電圧として出力するループフィルタとを備え、 前記発振周波数の切替時は前記第２の分周器の分周比を
切り替えると共に、前記第１の分周器の分周比を切り替
えるように構成したことを特徴とするＰＬＬ回路。 - 【請求項２】 基準信号を発生する基準信号発生器と、 制御電圧によって発振周波数が変化する電圧制御発振器
と、 前記電圧制御発振器の発振信号を分周する分周器と、 前記基準信号および前記分周器の出力信号の位相を比較
して両信号の位相差信号を出力する位相比較器と、 前記位相差信号を入力して前記電圧制御発振器に前記制
御電圧として出力する２系統のループフィルタとを備
え、 前記発振周波数の切替時は前記分周器の分周比を切り替
えると共に、前記２系統のループフィルタのうち周波数
収束特性に優れた第１のループフィルタを選択し、周波
数安定後は前記２系統のループフィルタのうち低雑音特
性に優れた第２のループフィルタを選択するように構成
したことを特徴とするＰＬＬ回路。 - 【請求項３】 ２系統のループフィルタの選択は、位相
比較器とループフィルタとの間に設けたループフィルタ
切替器を切替制御することによって行うことを特徴とす
る請求項２記載のＰＬＬ回路。 - 【請求項４】 ２系統のループフィルタの選択は、発振
周波数の切り替えを指示する周波数切替信号に基づいて
生成した切替えタイミング信号によって行うことを特徴
とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115221A JPH09284132A (ja) | 1996-04-15 | 1996-04-15 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115221A JPH09284132A (ja) | 1996-04-15 | 1996-04-15 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284132A true JPH09284132A (ja) | 1997-10-31 |
Family
ID=14657367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8115221A Pending JPH09284132A (ja) | 1996-04-15 | 1996-04-15 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295399A (ja) * | 2005-04-07 | 2006-10-26 | Kyocera Corp | 無線装置 |
| KR101716411B1 (ko) | 2015-11-26 | 2017-03-14 | 이메지닉스 가부시키가이샤 | 발진 회로와 pll 회로와 신호 처리 장치 |
-
1996
- 1996-04-15 JP JP8115221A patent/JPH09284132A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295399A (ja) * | 2005-04-07 | 2006-10-26 | Kyocera Corp | 無線装置 |
| KR101716411B1 (ko) | 2015-11-26 | 2017-03-14 | 이메지닉스 가부시키가이샤 | 발진 회로와 pll 회로와 신호 처리 장치 |
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