JPH09284132A - Pll回路 - Google Patents
Pll回路Info
- Publication number
- JPH09284132A JPH09284132A JP8115221A JP11522196A JPH09284132A JP H09284132 A JPH09284132 A JP H09284132A JP 8115221 A JP8115221 A JP 8115221A JP 11522196 A JP11522196 A JP 11522196A JP H09284132 A JPH09284132 A JP H09284132A
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- JP
- Japan
- Prior art keywords
- frequency
- loop filter
- signal
- switching
- reference signal
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 アンテナ切替ダイバーシチ機能を有するTD
MA方式ディジタル移動体通信機に用いるPLL回路に
関し、1つのPLL回路で送・受信用ローカル信号を発
生し、かつ周波数の切り替えを高速で行うことを目的と
する。 【解決手段】 基準信号発生器1と、基準信号を分周す
る第1の分周器2と、VCO3と、VCOの発振信号を
分周する第2の分周器4と、第1および第2の分周器の
出力信号を比較し位相差信号を出力する位相比較器5
と、位相差信号を入力してVCOに制御電圧として出力
する2系統のループフィルタ8,9とを備え、発振周波
数の切替時は2系統のループフィルタのうち周波数収束
特性に優れた第1のループフィルタ8を選択し、周波数
安定後は低雑音特性に優れた第2のループフィルタ9を
選択する。
MA方式ディジタル移動体通信機に用いるPLL回路に
関し、1つのPLL回路で送・受信用ローカル信号を発
生し、かつ周波数の切り替えを高速で行うことを目的と
する。 【解決手段】 基準信号発生器1と、基準信号を分周す
る第1の分周器2と、VCO3と、VCOの発振信号を
分周する第2の分周器4と、第1および第2の分周器の
出力信号を比較し位相差信号を出力する位相比較器5
と、位相差信号を入力してVCOに制御電圧として出力
する2系統のループフィルタ8,9とを備え、発振周波
数の切替時は2系統のループフィルタのうち周波数収束
特性に優れた第1のループフィルタ8を選択し、周波数
安定後は低雑音特性に優れた第2のループフィルタ9を
選択する。
Description
【0001】
【発明の属する技術分野】本発明は、シンセサイザ装置
で用いられるPLL(位相同期ループ)回路に関し、と
くにアンテナ切替ダイバーシチ機能を有するTDMA
(時分割多元接続)方式のディジタル移動体通信機に適
用して好適なものである。
で用いられるPLL(位相同期ループ)回路に関し、と
くにアンテナ切替ダイバーシチ機能を有するTDMA
(時分割多元接続)方式のディジタル移動体通信機に適
用して好適なものである。
【0002】
【従来の技術】従来、TDMA方式の携帯電話機では、
周波数構成上、送受信帯域幅と復調周波数との関係で、
受信用ローカル信号と送信用ローカル信号とを共用化で
きない場合があった。このため送信用ローカル信号と受
信用ローカル信号とを別々に発生させる必要があるた
め、それぞれ専用のPLL回路を設ける構成が取られて
いた。
周波数構成上、送受信帯域幅と復調周波数との関係で、
受信用ローカル信号と送信用ローカル信号とを共用化で
きない場合があった。このため送信用ローカル信号と受
信用ローカル信号とを別々に発生させる必要があるた
め、それぞれ専用のPLL回路を設ける構成が取られて
いた。
【0003】
【発明が解決しようとする課題】このため、従来のTD
MA方式の携帯電話機では、送信用および受信用にそれ
ぞれ専用のPLL回路を設ける必要があり、回路規模が
大きくなるため小形化が難しいという不都合があった。
MA方式の携帯電話機では、送信用および受信用にそれ
ぞれ専用のPLL回路を設ける必要があり、回路規模が
大きくなるため小形化が難しいという不都合があった。
【0004】本発明は、このような従来の課題を解決す
るためになされたもので、1つのPLL回路で送信用お
よび受信用のローカル信号を発生させ、かつ周波数の切
り替えを高速で行うことができるPLL回路を提供する
ことを目的とする。
るためになされたもので、1つのPLL回路で送信用お
よび受信用のローカル信号を発生させ、かつ周波数の切
り替えを高速で行うことができるPLL回路を提供する
ことを目的とする。
【0005】
【課題を解決するための手段】本発明によれば、基準信
号を発生する基準信号発生器と、基準信号を分周する第
1の分周器と、制御電圧によって発振周波数が変化する
電圧制御発振器と、電圧制御発振器の発振信号を分周す
る第2の分周器と、第1および第2の分周器の出力信号
の位相を比較して両信号の位相差信号を出力する位相比
較器と、位相差信号を入力して電圧制御発振器に制御電
圧として出力するループフィルタとを設け、発振周波数
の切替時は第2の分周器の分周比を切り替えると共に、
第1の分周器の分周比を切り替えるように構成したもの
である。
号を発生する基準信号発生器と、基準信号を分周する第
1の分周器と、制御電圧によって発振周波数が変化する
電圧制御発振器と、電圧制御発振器の発振信号を分周す
る第2の分周器と、第1および第2の分周器の出力信号
の位相を比較して両信号の位相差信号を出力する位相比
較器と、位相差信号を入力して電圧制御発振器に制御電
圧として出力するループフィルタとを設け、発振周波数
の切替時は第2の分周器の分周比を切り替えると共に、
第1の分周器の分周比を切り替えるように構成したもの
である。
【0006】本発明によれば、1つのPLL回路で送信
用および受信用のローカル信号を発生させ、かつ周波数
の切り替えを高速で行うことができるPLL回路を得る
ことができる。
用および受信用のローカル信号を発生させ、かつ周波数
の切り替えを高速で行うことができるPLL回路を得る
ことができる。
【0007】
【発明の実施の形態】本発明の請求項1に記載の発明
は、基準信号を発生する基準信号発生器と、基準信号を
分周する第1の分周器と、制御電圧によって発振周波数
が変化する電圧制御発振器と、電圧制御発振器の発振信
号を分周する第2の分周器と、第1および第2の分周器
の出力信号の位相を比較して両信号の位相差信号を出力
する位相比較器と、位相差信号を入力して電圧制御発振
器に制御電圧として出力するループフィルタとを備え、
発振周波数の切替時は第2の分周器の分周比を切り替え
ると共に、第1の分周器の分周比を切り替えるように構
成したものであり、第1の分周器の分周出力である比較
信号の周波数を高くすることで発振周波数の高速切替え
を行うことができる。
は、基準信号を発生する基準信号発生器と、基準信号を
分周する第1の分周器と、制御電圧によって発振周波数
が変化する電圧制御発振器と、電圧制御発振器の発振信
号を分周する第2の分周器と、第1および第2の分周器
の出力信号の位相を比較して両信号の位相差信号を出力
する位相比較器と、位相差信号を入力して電圧制御発振
器に制御電圧として出力するループフィルタとを備え、
発振周波数の切替時は第2の分周器の分周比を切り替え
ると共に、第1の分周器の分周比を切り替えるように構
成したものであり、第1の分周器の分周出力である比較
信号の周波数を高くすることで発振周波数の高速切替え
を行うことができる。
【0008】請求項2に記載の発明は、基準信号を発生
する基準信号発生器と、制御電圧によって発振周波数が
変化する電圧制御発振器と、電圧制御発振器の発振信号
を分周する分周器と、基準信号および分周器の出力信号
の位相を比較して両信号の位相差信号を出力する位相比
較器と、位相差信号を入力して電圧制御発振器に制御電
圧として出力する2系統のループフィルタとを備え、発
振周波数の切替時は分周器の分周比を切り替えると共
に、2系統のループフィルタのうち周波数収束特性に優
れた第1のループフィルタを選択し、周波数安定後は2
系統のループフィルタのうち低雑音特性に優れた第2の
ループフィルタを選択するように構成したものであり、
周波数切替時には第1のループフィルタを選択し、周波
数安定後は第2のループフィルタを選択することにより
発振周波数の高速切替えと低雑音特性の両立を実現する
ことができる。
する基準信号発生器と、制御電圧によって発振周波数が
変化する電圧制御発振器と、電圧制御発振器の発振信号
を分周する分周器と、基準信号および分周器の出力信号
の位相を比較して両信号の位相差信号を出力する位相比
較器と、位相差信号を入力して電圧制御発振器に制御電
圧として出力する2系統のループフィルタとを備え、発
振周波数の切替時は分周器の分周比を切り替えると共
に、2系統のループフィルタのうち周波数収束特性に優
れた第1のループフィルタを選択し、周波数安定後は2
系統のループフィルタのうち低雑音特性に優れた第2の
ループフィルタを選択するように構成したものであり、
周波数切替時には第1のループフィルタを選択し、周波
数安定後は第2のループフィルタを選択することにより
発振周波数の高速切替えと低雑音特性の両立を実現する
ことができる。
【0009】請求項3に記載の発明は、請求項2に記載
の発明において、2系統のループフィルタの選択は、位
相比較器とループフィルタとの間に設けたループフィル
タ切替器を切替制御することによって行うように構成し
たものであり、周波数切替時にはループフィルタ切替器
を制御して第1のループフィルタを選択し、周波数安定
後はループフィルタ切替器を制御して第2のループフィ
ルタを選択することにより発振周波数の高速切替えと低
雑音特性の両立を実現することができる。
の発明において、2系統のループフィルタの選択は、位
相比較器とループフィルタとの間に設けたループフィル
タ切替器を切替制御することによって行うように構成し
たものであり、周波数切替時にはループフィルタ切替器
を制御して第1のループフィルタを選択し、周波数安定
後はループフィルタ切替器を制御して第2のループフィ
ルタを選択することにより発振周波数の高速切替えと低
雑音特性の両立を実現することができる。
【0010】請求項4に記載の発明は、請求項2に記載
の発明において、2系統のループフィルタの選択は、発
振周波数の切り替えを指示する周波数切替信号に基づい
て生成した切替えタイミング信号によって行うように構
成したものであり、周波数切替時には第1のループフィ
ルタを選択し、周波数安定後は第2のループフィルタを
選択することにより発振周波数の高速切替えと低雑音特
性の両立を実現することができる。
の発明において、2系統のループフィルタの選択は、発
振周波数の切り替えを指示する周波数切替信号に基づい
て生成した切替えタイミング信号によって行うように構
成したものであり、周波数切替時には第1のループフィ
ルタを選択し、周波数安定後は第2のループフィルタを
選択することにより発振周波数の高速切替えと低雑音特
性の両立を実現することができる。
【0011】以下、本発明の実施の形態について、図面
を用いて説明する。
を用いて説明する。
【0012】(実施の形態1)図1は、本発明の実施の
形態1によるPLL回路の構成を示すブロック図であ
る。このPLL回路は、基準周波数を有する基準信号を
発振する基準信号発生器1と、この基準信号を分周して
比較信号として出力する第1の分周器2と、制御電圧に
応じた周波数の信号を発振するVCO(電圧制御発振
器)3と、VCO3で発振した信号を分周する第2の分
周器4と、この第2の分周器4の出力信号と比較信号と
を比較して両者の誤差成分を出力する位相比較器5とを
有する。
形態1によるPLL回路の構成を示すブロック図であ
る。このPLL回路は、基準周波数を有する基準信号を
発振する基準信号発生器1と、この基準信号を分周して
比較信号として出力する第1の分周器2と、制御電圧に
応じた周波数の信号を発振するVCO(電圧制御発振
器)3と、VCO3で発振した信号を分周する第2の分
周器4と、この第2の分周器4の出力信号と比較信号と
を比較して両者の誤差成分を出力する位相比較器5とを
有する。
【0013】さらに、ディジタル量として出力される位
相比較器5の誤差成分をアナログ量に変換するチャージ
ポンプ6、このチャージポンプ6の出力を後述する2つ
のループフィルタのうちのいずれか一方のループフィル
タに出力するループフィルタ切替器7、このループフィ
ルタ切替器7によっていずれか一方が選択される第1の
ループフィルタ8および第2のループフィルタ9を備
え、選択されたループフィルタ8または9の出力によっ
てVCO3の発振周波数を制御するように構成されてい
る。
相比較器5の誤差成分をアナログ量に変換するチャージ
ポンプ6、このチャージポンプ6の出力を後述する2つ
のループフィルタのうちのいずれか一方のループフィル
タに出力するループフィルタ切替器7、このループフィ
ルタ切替器7によっていずれか一方が選択される第1の
ループフィルタ8および第2のループフィルタ9を備
え、選択されたループフィルタ8または9の出力によっ
てVCO3の発振周波数を制御するように構成されてい
る。
【0014】第1のループフィルタ8は発振周波数の高
速切替えを達成するために周波数収束時間を最優先とし
て構成された回路であり、第2のループフィルタ9は性
能確保のためにC/N比やS/N比等を最優先として構
成された回路である。
速切替えを達成するために周波数収束時間を最優先とし
て構成された回路であり、第2のループフィルタ9は性
能確保のためにC/N比やS/N比等を最優先として構
成された回路である。
【0015】この構成において、発振周波数を切り替え
るときは、ループフィルタ切替信号RSによってループ
フィルタ切替器7を切替制御し、周波数収束時間高速化
用の第1のループフィルタ8を選択する。また、周波数
切替信号FSによって第1の分周器2および第2の分周
器4の分周比を切り替え、VCO3を制御する。第1の
分周器2の分周比の切り替えは、比較信号の周波数を高
くして発振周波数の高速切替えを達成するためである。
るときは、ループフィルタ切替信号RSによってループ
フィルタ切替器7を切替制御し、周波数収束時間高速化
用の第1のループフィルタ8を選択する。また、周波数
切替信号FSによって第1の分周器2および第2の分周
器4の分周比を切り替え、VCO3を制御する。第1の
分周器2の分周比の切り替えは、比較信号の周波数を高
くして発振周波数の高速切替えを達成するためである。
【0016】発振周波数が安定すると、ループフィルタ
切替信号RSによって再びループフィルタ切替回路7を
切替制御し、今度は性能確保のために低雑音特性を有す
る第2のループフィルタ9を選択する。
切替信号RSによって再びループフィルタ切替回路7を
切替制御し、今度は性能確保のために低雑音特性を有す
る第2のループフィルタ9を選択する。
【0017】このPLL回路をTDMA方式ディジタル
携帯電話機の送信用および受信用ローカル信号の発生に
用いれば、ローカル信号の発振周波数をTDMAの自局
の送信スロットまたは受信スロットに対応して切り替え
ることができる。
携帯電話機の送信用および受信用ローカル信号の発生に
用いれば、ローカル信号の発振周波数をTDMAの自局
の送信スロットまたは受信スロットに対応して切り替え
ることができる。
【0018】図2(a)は、PDC(パーソナル・ディ
ジタル・セルラ)方式フルレート・ディジタル携帯電話
機の自局のスロット構成を示し(図a)、アイドルスロ
ットS1に次いで送信スロットS2、ダイバーシチ用レ
ベルモニタS3、受信スロットS4と連なっている。
ジタル・セルラ)方式フルレート・ディジタル携帯電話
機の自局のスロット構成を示し(図a)、アイドルスロ
ットS1に次いで送信スロットS2、ダイバーシチ用レ
ベルモニタS3、受信スロットS4と連なっている。
【0019】また、図(b)は、図(a)に示すスロッ
ト構成に対応した本発明のPLL回路におけるローカル
信号の発振周波数を示すタイムチャートである。この図
から明らかように、ダイバーシチ用レベルモニタS3の
期間中にローカル信号を送信用から受信用に切り替えな
ければ良好なダイバーシチ特性が得られず、発振周波数
を高速に切り替える必要があることが分かる。
ト構成に対応した本発明のPLL回路におけるローカル
信号の発振周波数を示すタイムチャートである。この図
から明らかように、ダイバーシチ用レベルモニタS3の
期間中にローカル信号を送信用から受信用に切り替えな
ければ良好なダイバーシチ特性が得られず、発振周波数
を高速に切り替える必要があることが分かる。
【0020】(実施の形態2)図3は、本発明の実施の
形態2によるPLL回路の構成を示すブロック図であ
る。同図において、図1に示すPLL回路と同一の構成
部分には同一符号を付し詳細説明は省略する。
形態2によるPLL回路の構成を示すブロック図であ
る。同図において、図1に示すPLL回路と同一の構成
部分には同一符号を付し詳細説明は省略する。
【0021】この実施の形態は、図1に示す構成におい
て、ループフィルタ切替器7を削除し、チャージポンプ
6の出力を直接第1および第2のループフィルタ8およ
び9に出力するように構成している。チャージポンプ6
の出力を2つのループフィルタのいずれに出力するか
は、新たに設けたタイミングカウンタ10で周波数切替
信号FSをカウントすることによって制御する。その他
の構成は前述の図1に示す構成と同一である。
て、ループフィルタ切替器7を削除し、チャージポンプ
6の出力を直接第1および第2のループフィルタ8およ
び9に出力するように構成している。チャージポンプ6
の出力を2つのループフィルタのいずれに出力するか
は、新たに設けたタイミングカウンタ10で周波数切替
信号FSをカウントすることによって制御する。その他
の構成は前述の図1に示す構成と同一である。
【0022】この構成において、周波数切替信号FSに
基づいて2つのループフィルタの切り替えタイミングを
タイミングカウンタ10で演算し、その演算結果に基づ
いてチャージポンプ6を制御し、その出力を第1のルー
プフィルタ8または第2のループフィルタ9のいずれか
一方に出力する。このように構成された実施の形態2に
よれば、ループフィルタ切替器7が不要となるので、制
御方法の簡素化による制御への負担が低減できる。
基づいて2つのループフィルタの切り替えタイミングを
タイミングカウンタ10で演算し、その演算結果に基づ
いてチャージポンプ6を制御し、その出力を第1のルー
プフィルタ8または第2のループフィルタ9のいずれか
一方に出力する。このように構成された実施の形態2に
よれば、ループフィルタ切替器7が不要となるので、制
御方法の簡素化による制御への負担が低減できる。
【0023】
【発明の効果】以上のように本発明によれば、発振周波
数を高速に切り替えることができるので、アンテナ切替
ダイバーシチ機能を有するTDMA方式ディジタル移動
通信機に用いれば、送・受信スロットの別に応じてロー
カル信号の周波数を高速に切り替えることができ、良好
なダイバーシチ特性と小型化の両立という優れた効果が
得られる。
数を高速に切り替えることができるので、アンテナ切替
ダイバーシチ機能を有するTDMA方式ディジタル移動
通信機に用いれば、送・受信スロットの別に応じてロー
カル信号の周波数を高速に切り替えることができ、良好
なダイバーシチ特性と小型化の両立という優れた効果が
得られる。
【図1】本発明の実施の形態1によるPLL回路のブロ
ック図
ック図
【図2】(a)はPDC方式フルレート・ディジタル携
帯電話機のスロット構成を示す図、(b)はスロット構
成に対応したローカル信号のの発振周波数を示すタイム
チャート
帯電話機のスロット構成を示す図、(b)はスロット構
成に対応したローカル信号のの発振周波数を示すタイム
チャート
【図3】本発明の実施の形態2によるPLL回路のブロ
ック図
ック図
1 基準信号発生器 2 第1の分周器 3 電圧制御発振器(VCO) 4 第2の分周器 5 位相比較器 6 チャージポンプ 7 ループフィルタ切替器 8 第1のループフィルタ 9 第2のループフィルタ 10 タイミングカウンタ
Claims (4)
- 【請求項1】 基準信号を発生する基準信号発生器と、 前記基準信号を分周する第1の分周器と、 制御電圧によって発振周波数が変化する電圧制御発振器
と、 前記電圧制御発振器の発振信号を分周する第2の分周器
と、 前記第1および第2の分周器の出力信号の位相を比較し
て両信号の位相差信号を出力する位相比較器と、 前記位相差信号を入力して前記電圧制御発振器に前記制
御電圧として出力するループフィルタとを備え、 前記発振周波数の切替時は前記第2の分周器の分周比を
切り替えると共に、前記第1の分周器の分周比を切り替
えるように構成したことを特徴とするPLL回路。 - 【請求項2】 基準信号を発生する基準信号発生器と、 制御電圧によって発振周波数が変化する電圧制御発振器
と、 前記電圧制御発振器の発振信号を分周する分周器と、 前記基準信号および前記分周器の出力信号の位相を比較
して両信号の位相差信号を出力する位相比較器と、 前記位相差信号を入力して前記電圧制御発振器に前記制
御電圧として出力する2系統のループフィルタとを備
え、 前記発振周波数の切替時は前記分周器の分周比を切り替
えると共に、前記2系統のループフィルタのうち周波数
収束特性に優れた第1のループフィルタを選択し、周波
数安定後は前記2系統のループフィルタのうち低雑音特
性に優れた第2のループフィルタを選択するように構成
したことを特徴とするPLL回路。 - 【請求項3】 2系統のループフィルタの選択は、位相
比較器とループフィルタとの間に設けたループフィルタ
切替器を切替制御することによって行うことを特徴とす
る請求項2記載のPLL回路。 - 【請求項4】 2系統のループフィルタの選択は、発振
周波数の切り替えを指示する周波数切替信号に基づいて
生成した切替えタイミング信号によって行うことを特徴
とするPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8115221A JPH09284132A (ja) | 1996-04-15 | 1996-04-15 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8115221A JPH09284132A (ja) | 1996-04-15 | 1996-04-15 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09284132A true JPH09284132A (ja) | 1997-10-31 |
Family
ID=14657367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8115221A Pending JPH09284132A (ja) | 1996-04-15 | 1996-04-15 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09284132A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006295399A (ja) * | 2005-04-07 | 2006-10-26 | Kyocera Corp | 無線装置 |
KR101716411B1 (ko) | 2015-11-26 | 2017-03-14 | 이메지닉스 가부시키가이샤 | 발진 회로와 pll 회로와 신호 처리 장치 |
-
1996
- 1996-04-15 JP JP8115221A patent/JPH09284132A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006295399A (ja) * | 2005-04-07 | 2006-10-26 | Kyocera Corp | 無線装置 |
KR101716411B1 (ko) | 2015-11-26 | 2017-03-14 | 이메지닉스 가부시키가이샤 | 발진 회로와 pll 회로와 신호 처리 장치 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040908 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050308 |