JPH11306759A - クロック信号遅延装置 - Google Patents
クロック信号遅延装置Info
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- JPH11306759A JPH11306759A JP11005028A JP502899A JPH11306759A JP H11306759 A JPH11306759 A JP H11306759A JP 11005028 A JP11005028 A JP 11005028A JP 502899 A JP502899 A JP 502899A JP H11306759 A JPH11306759 A JP H11306759A
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- G—PHYSICS
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Abstract
み出す際に、チップ内部にクロックを取り込んだときの
遅延を補償するために内部クロックを入力クロックと同
期させる遅延回路の単位遅延素子の数を少なくする。 【解決手段】 遅延回路の単位遅延素子をリング状に配
置し、内部クロックの立ち上がりで発生するパルスをそ
のリングに回転させ、回転の数で遅延を粗く設定し、そ
のパルスが停止した位置の単位遅延素子の位置から微少
遅延を得、粗い遅延にその微少遅延を加えて正しい遅延
を得るようにした。
Description
トコルに係り、リング遅延を用いたクロック信号遅延装
置に関する。
納されたデータを読み出すためにはクロック信号が必要
であり、そのクロック信号は外部から入力して用いる。
しかし、外部から入力されたクロックは、チップに受信
されたとき、ピン又は内部回路の特性によって実質的に
一定時間遅延する。
出しタイミング図である。図において、eCLKは外部
クロック信号であり、tCLK (tCLKも同じ)は、そ
の1周期の間隔で、tAC(tACも同じ)はクロックを
受けてからデータ出力に要する時間である。なお、DQ
はメモリデバイスのデータ入出力ピンを示している。S
DRAMは、外部から入力されるクロック信号を利用し
てチップ内部のデータを読み出して出力するが、外部の
クロック信号がチップに入力されたときに遅延が発生し
データを取り出すためのチップ内部のクロックである内
部クロックが外部クロックより遅れ、またデータを出力
するための出力バッファの駆動時にも同様に遅延が発生
するため、データを読み出すことができない場合が発生
する。すなわち、クロック信号の上昇エッジから一定の
時間であるTACの後の次の上昇エッジでシステムから
データを出力するが、クロックに対するデータの出力時
間は周波数に拘わらず一定であるので、周波数が高くな
り、TAC≧tCLKになると、必要なデータを読み出
すことができなくなる。このため、TAC≧tCLKの
場合は、次の外部クロックの立ち上がりに内部クロック
を同期させる必要がある。
時重要な変数として作用し、特にクロックアクセス時間
は高速同期DRAM(SDRAM)の重要なパラメータ
である。クロックバッファ及びドライバを通過する伝播
遅延に起因するクロックスキューは高速のクロックアク
セスのために相殺されなければならない。このクロック
スキューを相殺するために位相ロックループ(PL
L)、遅延ロックループ(DLL)が広く用いられてき
た。しかし、PLLとDLLは正確なロッキングのため
には50以上のクロックサイクルを必要とし、それによ
り予備電流が増加する。
(synchronous Mirror Delay Line)を添付図面を参照し
て説明する。図2は従来の同期ミラー遅延線の構成図で
ある。まず、外部からクロック信号をチップ内部で受信
する場合、上述したような理由により一定時間遅延され
た状態で受信する。更に、メモリのデータを読み出すた
めの出力バッファを駆動するときにも時間遅延が生じ
る。
いないが、自然発生する遅延時間を説明するために図2
にバッファ1、2を図示した。それらの遅延時間はそれ
ぞれd1、d2と定義する。eCLKは外部からのクロ
ック信号、rCLKはチップ内部で受信した内部クロッ
ク信号である。従来の同期ミラー遅延線は、外部から入
力されるクロック信号をd1+d2値だけ遅延させて出
力する遅延器3と、内部クロック信号(rCLK)に同
期して遅延器3で遅延されたクロック信号の時間をデジ
タル値に変換させるTDC(Time to Digital Converte
r)4と、デジタル値を時間に変換させるDTC(Digital
to Time Converter)5と、内部のクロック信号(rCL
K)によりTDC4及びDTC5の信号をラッチさせる
フリップフロップ部6とからなる。
下の通りである。図3は従来のTDCとクロックサイク
ルタイムとの関係図であり、図4は従来の同期ミラー遅
延線の各部の出力波形図である。すなわち、外部のクロ
ック信号(eCLK)がチップ内部へ入力されるとき、
一定時間(d1)遅延されて入力される(図4のrCL
K参照)。そして、一定時間遅延された内部のクロック
信号(rCLK)は遅延器3を通ってTDC4に入力さ
れる。この遅延器3を通ったA点のクロック信号はクロ
ック信号(rCLK)よりd1+d2だけ遅延されてT
DC4に入力される(図4のA参照)。TDC4はtC
LK−(d1+d2)を測定して、デジタル遅延計数に
変換する。フリップフロップ部6の各フリップフロップ
(F/F)はTDC4の各単位遅延素子(tpd)の信
号をそれぞれラッチするようになっている。すなわち、
TDC4へクロックが入力されたあとの内部のクロック
信号(rCLK)の上昇エッジのときに複数のフリップ
フロップ(F/F)のうち遅延に対応する一つのF/F
をラッチする。これを利用してTDC4はtCLK−
(d1+d2)を測定し、それをデジタル遅延計数に変
換する(図4のB参照)。
制御信号として受け入れ、クロックドライバの出力と外
部のクロックとを同期するため、入力されたクロック信
号を再度tCLK−(d1+d2)時間だけ遅延させる
(図4のC参照)。これにより、最終的に出力バッファ
を駆動するクロック信号はそのバッファで発生する時間
(d2)の間遅延された後出力される(図4のliCL
K参照)。すなわち、外部クロックeCLKと一致した
クロックliCLKを得ることができる。
間分解能は遅延単位の遅延素子(tpd)の遅延時間と
対応する。その遅延素子が内部クロックのジッタを決め
ることになる。すなわち、N個の遅延素子があるとする
と、Ntpd≧tCLK≧d1+d2(遅延部の遅延時
間)+(F/Fのセット時間)のような条件が、図3に
示すようにクロック同期化のための動作範囲を与える。
ジッタが小さくなるためにはtpdが小さくなければな
らず、動作範囲を大きくするためにはNが大きくなけれ
ばならない。もし、tpdが100psであれば、Nは
50MHzの外部クロックを満たすために200以上必
要である。DTC5はTDC4と同じ数の単位遅延素子
を必要とするため、遅延線の総遅延素子数は2Nであ
る。この遅延素子はインバータやバッファ等で構成され
ているので、その数が多くなることは装置全体の大きさ
が大きくなるということを意味する。
タを小さくするためにはtpdが小さくなければなら
ず、動作範囲を大きくするためにはtpdの数、すなわ
ち遅延素子数(N)が多くなければならない。更に、D
TC5はTDC4と同じ数の単位遅延素子を必要とする
ため、遅延線の総遅延素子数は2N個必要であり、デー
タ処理のためのフリップフロップ(F/F)もN個必要
である。このため、これらを基板に実装する場合、遅延
線は広いシリコンの面積を必要とする。本発明は上記の
問題点を解決するためになされたものであり、その目的
とするところは、データを処理するためのフリップフロ
ップ及び単位遅延素子の数を減少させることのできる遅
延装置を提供することにある。
の本発明のクロック信号遅延装置は、外部から入力され
るクロック信号(eCLK)の入力時に自然発生する遅
延時間(d1)及び出力バッファの駆動時に自然発生す
る遅延時間(d2)だけ(d1+d2)遅延させる遅延
部と、前記遅延部から出力されるクロック信号を入力し
て上昇エッジに同期して矩形波パルスを発生するパルス
発生部と、複数の単位遅延素子がリング状に構成されて
前記パルス発生部から発生されたパルス信号を回転させ
るとともに、チップ内部に入力されたクロック信号(r
CLK)に同期して前記パルス信号が最後に回転したと
きのパルスが停止した単位遅延素子の信号をラッチして
出力するリング遅延部と、前記クロック信号(rCL
K)を前記リング遅延部の回転数に対応して粗く遅延さ
せる第1クロック信号遅延部と、前記第1クロック信号
遅延部から出力されたクロック信号を、前記リング遅延
部のラッチされて出力された信号に基づいて微細に遅延
させて出力する第2クロック信号遅延部と、前記クロッ
ク信号(rCLK)により前記リング遅延部及び第1、
第2クロック信号遅延部をリセットさせるリセット信号
発生部とを備えることを特徴とする。
遅延装置を添付図面に基づいて詳細に説明する。図5は
本実施形態のクロック遅延装置の構成図であり、図6は
図5の部分詳細構成図である。本発明の一実施形態のク
ロック遅延装置は、外部から入力されるクロック信号
(eCLK)の入力時に発生する遅延時間(d1)及び
出力バッファの駆動時に発生する遅延時間(d2)だ
け、すなわち(d1+d2)だけ遅延させる遅延部11
と、遅延部11から出力されるクロック信号を入力し、
上昇エッジに同期して矩形波パルスを発生するパルス発
生部12と、リング状に構成された所定個数の単位遅延
素子(tpd)と所定個数のフリップフロップ(F/
F)とから構成され、パルス発生部12から発生された
パルス信号を回転させるとともに、前記時間(d1)の
間遅延されてチップ内部に入力されたクロック信号(r
CLK)に同期して各単位遅延素子(tpd)の信号を
ラッチして出力するリング遅延部13と、リング遅延部
13でパルス信号が1回転する度にそのリングに対応す
る粗さでクロック信号(rCLK)を遅延させて出力す
る第1クロック信号遅延部20と、リング遅延部13の
フリップフロップからラッチされて出力された信号を判
断して、パルスの「ハイ」信号の出力位置に応じて第1
クロック信号遅延部20から出力されたクロック信号を
さらに微細に遅延させて出力する第2クロック信号遅延
部21と、内部のクロック信号を入力してリング遅延部
13、第1、第2クロック信号遅延部20、21をリセ
ットさせるリセット信号発生部22とから構成される。
の粗遅延素子(CDU)で構成され、クロック信号(r
CLK)を入力して、それを一定の粗さで連続的に遅延
させる粗遅延部14と、粗遅延部14の粗遅延素子(C
DU)の数に相応する所定個数のスイッチング素子で構
成され、粗遅延部14の各粗遅延素子(CDU)の出力
をスイッチングする第1スイッチング部15と、リング
遅延部13でのパルスの回転数をカウントしてそれに相
応する時間だけ遅延されるように第1スイッチング部1
5を制御する粗遅延制御部16とから構成される。
延部13の単位遅延素子(tpd)の個数と同じ数の微
細遅延素子(FDU)を有し、第1スイッチング部15
から出力されるクロック信号を微細時間だけ遅延させる
微細遅延部17と、微細遅延部17の微細遅延素子(F
DU)の数に相応する所定個数のスイッチング素子から
構成され、微細遅延部17の各微細遅延素子(FDU)
の出力をそれぞれスイッチングする第2スイッチング部
18と、リング遅延部13のフリップフロップ(F/
F)からラッチされて出力される信号を入力して、パル
ス発生部12から発生されたパルスが何番目のフリップ
フロップ(F/F)からラッチされたかを判断して、そ
れに対応するスイッチがオフされるように第2スイッチ
ング部18を制御する微細遅延制御部19とから構成さ
れる。
る。本発明の実施形態では、8つの単位遅延素子(tp
d)がリング状に連結されて入力された信号がそのリン
グ状に連結された単位遅延素子を通して回転されるよう
になっている。各単位遅延素子(tpd)にはそれぞれ
フリップフロップ(F/F)が接続され、そのフリップ
フロップで内部のクロック信号(rCLK)に同期して
各単位遅延素子の信号をラッチする。
装置の動作は以下の通りである。図7は本クロック信号
遅延装置の各部の出力波形図である。外部から入力され
るクロック信号(eCLK)はチップ内部に入力される
とき一定時間(d1)遅延され、同様に出力バッファの
駆動時に一定時間(d2)遅延される。遅延部11では
この自然的に遅延される時間(d1+d2)だけ外部か
ら入力されるクロック信号(eCLK)を遅延させる
(図7のA参照)。パルス発生部12では遅延部11か
ら出力されるクロック信号の上昇エッジに同期して矩形
波パルスを発生させてリング遅延部13へ入力させる
(図7のB参照)。
部13は、パルス発生部12から発生されたパルス信号
を各単位遅延素子を通過させながら回転させるととも
に、時間(d1)の間遅延されてチップ内部に入力され
たクロック信号(rCLK)に同期して各単位遅延素子
(tpd)の信号をラッチして出力する。このパルス発
生部12からのパルスは遅延時間、すなわちtCLK−
(d1+d2)の時間に応じて数回(図7K)回転す
る。その回転するパルスが1回転するごとに出力させ、
その1回転させて得られるパルス回転信号が粗遅延制御
部16に入力される。粗遅延制御部16ではその回転数
をカウントして第1スイッチング部15の該当する1つ
のスイッチをオンとさせる。各フリップフロップにより
ラッチされた信号は微細遅延制御部19に入力される。
LK)を一定の粗さで続けて遅延させており、粗遅延制
御部16は前述のようにリング遅延部13で回転された
パルス信号をカウントしてそれに対応する時間だけ粗遅
延されるように第1スイッチング部15のスイッチング
素子を選択的に「オン」させる。又、第1スイッチング
部15から出力されるクロック信号(cCLK)は微細
遅延部17により微細の時間だけ遅延される。リング遅
延部13の各フリップフロップ(F/F)によりラッチ
された信号は微細遅延制御部19に入力される。微細遅
延制御部19は、パルス発生部12から発生されたパル
スBが何番目のフリップフロップ(F/F)によりラッ
チされたかを判断し、それに対応する時間だけ微細遅延
されるように第2スイッチング部18のスイッチング素
子を「オン」させてクロック信号を出力する(fCL
K)。第2スイッチング部18から出力されたクロック
信号が一定時間(d2)だけ遅延された後、出力バッフ
ァへ入力される。
信号遅延装置においては次のような効果がある。すなわ
ち、微細な遅延時間を得るためには単位遅延素子(tp
d)の遅延時間を短くし、動作範囲を大きくするために
は単位遅延素子(tpd)の個数(N)が多くなければ
ならない。更に、従来の遅延線では、DTCがTDCと
同じ数の単位遅延素子を必要とするため、遅延線の総遅
延素子数は2N個必要であり、データ処理のためのフリ
ップフロップ(F/F)もN個必要である。このため、
遅延線は広いシリコン面積を消耗していた。しかし、本
発明は、単位遅延素子をリング状に形成することによ
り、微細な遅延時間を得、動作範囲を大きくし、更に遅
延線の占める面積を大幅に減少させることができる。例
えば、従来及び本発明で0.1nsの遅延時間を有する
単位遅延素子を用いると仮定するとき、従来では10n
sの動作範囲を得るために約200個の単位遅延素子を
必要とするが、本発明では図6に示すように8つの単位
遅延素子だけでも充分な動作範囲が得られる。よって、
遅延線の占める面積を大幅に減少させることができる。
ング図。
関係図。
波形図。
Claims (6)
- 【請求項1】 外部から入力されるクロック信号(e
CLK)の入力時に自然発生する遅延時間(d1)及び
出力バッファの駆動時に自然発生する遅延時間(d2)
だけ(d1+d2)遅延させる遅延部と、 前記遅延部から出力されるクロック信号を入力して上昇
エッジに同期して矩形波パルスを発生するパルス発生部
と、 複数の単位遅延素子がリング状に構成されて前記パルス
発生部から発生されたパルス信号を回転させるととも
に、チップ内部に入力されたクロック信号(rCLK)
に同期して前記パルス信号が最後に回転したときのパル
スが停止した単位遅延素子の信号をラッチして出力する
リング遅延部と、 前記チップ内部に入力されたクロック信号(rCLK)
を前記リング遅延部の回転数に対応して粗く遅延させる
第1クロック信号遅延部と、 前記第1クロック信号遅延部から出力されたクロック信
号を、前記リング遅延部のラッチされて出力された信号
に基づいて微細に遅延させて出力する第2クロック信号
遅延部と、 前記チップ内部に入力されたクロック信号(rCLK)
により前記リング遅延部及び第1、第2クロック信号遅
延部をリセットさせるリセット信号発生部とを備えるこ
とを特徴とするクロック信号遅延装置。 - 【請求項2】 第1クロック信号遅延部は、 複数の粗遅延素子(CDU)からなり、前記チップ内部
に入力されたクロック信号(rCLK)を一定の粗さで
続けて遅延させる粗遅延部と、 前記粗遅延部の各粗遅延素子(CDU)の出力をスイッ
チングする第1スイッチング部と、 前記リング遅延部で前記パルス信号が回転される数をカ
ウントして、それに相応する時間だけ粗遅延されるよう
に前記第1スイッチング部を制御する粗遅延制御部とを
含むことを特徴とする請求項1記載のクロック信号遅延
装置。 - 【請求項3】 前記第2クロック信号遅延部は、 複数の微細遅延素子(FDU)で構成され、前記第1ク
ロック信号遅延部から出力されたクロック信号を微細の
時間で続けて遅延させる微細遅延部と、 前記微細遅延部の各微細遅延素子(FDU)の出力をそ
れぞれスイッチングする第2スイッチング部と、 前記リング遅延部の各ラッチ信号に基づいてそれに相応
する時間に微細遅延されるように前記第2スイッチング
部を制御する微細遅延制御部とを含むことを特徴とする
請求項1記載のクロック信号遅延装置。 - 【請求項4】 前記リング遅延部は、 リング状に構成され、前記パルス発生部から発生された
パルス信号を回転させて遅延させる複数の単位遅延素子
と、 前記クロック信号に同期して前記各単位遅延素子の信号
をラッチして出力する複数のラッチ部とから構成される
ことを特徴とする請求項1記載のクロック信号遅延装
置。 - 【請求項5】 前記ラッチ部はフリップフロップから構
成されることを特徴とする請求項4記載のクロック信号
遅延装置。 - 【請求項6】 前記リング遅延部は、パルス信号が1回
転する度に信号を第1クロック信号遅延部に出力し、ラ
ッチされた全ての信号を第2クロック信号遅延部に出力
することを特徴とする請求項1記載のクロック信号遅延
装置。
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KR14844/1998 | 1998-04-25 |
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JPH11306759A true JPH11306759A (ja) | 1999-11-05 |
JP4223119B2 JP4223119B2 (ja) | 2009-02-12 |
Family
ID=19536710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00502899A Expired - Fee Related JP4223119B2 (ja) | 1998-04-25 | 1999-01-12 | クロック信号遅延装置 |
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Country | Link |
---|---|
US (1) | US6060928A (ja) |
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KR (1) | KR100263484B1 (ja) |
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1998
- 1998-04-25 KR KR1019980014844A patent/KR100263484B1/ko not_active IP Right Cessation
- 1998-07-30 US US09/124,912 patent/US6060928A/en not_active Expired - Lifetime
-
1999
- 1999-01-12 JP JP00502899A patent/JP4223119B2/ja not_active Expired - Fee Related
- 1999-04-01 DE DE19914986A patent/DE19914986B4/de not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Publication number | Publication date |
---|---|
US6060928A (en) | 2000-05-09 |
DE19914986B4 (de) | 2007-10-25 |
KR100263484B1 (ko) | 2000-08-01 |
DE19914986A1 (de) | 1999-11-04 |
KR19990081108A (ko) | 1999-11-15 |
JP4223119B2 (ja) | 2009-02-12 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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