JP2003218845A - 信号処理装置及び信号処理方法 - Google Patents
信号処理装置及び信号処理方法Info
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Abstract
温度などの動作使用条件や製造上生じる特性ばらつきに
かかわらず安定して行うことを可能とし、しかも、半導
体装置の周辺機器の設計効率を高める。 【解決手段】 動作クロックに基づいて入力データ信号
Dinを処理する信号処理回路103を有する半導体装置
において、外部クロック信号Ckと同期して変化するモ
ニタ信号Dmonを発生するモニタ出力回路102と、外
部クロック信号Ckと上記モニタ信号Dmonとの位相差
d3に基づいて外部クロック信号の位相を調整して、位
相調整クロック信号Ckadjを出力する遅延時間調整回路
110aとを備え、該クロック遅延信号Ckadjを、信号
処理回路103の動作クロックとして供給するようにし
た。
Description
信号処理方法に関し、特に、入力クロック信号に同期し
て動作する信号処理回路の出力信号の位相を、該入力ク
ロックの位相に対して調整する処理に関するものであ
る。
置(以下、信号処理回路ともいう。)は、そのすべての
回路の内部状態が基本クロックの立ち上がりエッジにお
いて同時に変化する同期化回路であることが多い。近
年、半導体装置では動作周波数の高速化が図られてい
る。半導体装置では、動作周波数が低い場合には、電源
電圧や周囲温度などの動作使用条件に拘わらず、基本ク
ロックに合わせて出力が変化するが、その動作が高速に
なると、動作使用条件に変動があったとき、基本サイク
ルに合わせて出力が変化せず、基本サイクルに対応する
出力の変化が次サイクルにて生ずることとなる。そのた
め、半導体装置の検査におけるマージン不足、周辺機器
に対する設計マージンの確保などが課題となる。
回路の一例について説明をする。図6は、従来の信号処
理回路を搭載した半導体装置を説明するブロック図、図
7は、図6に示す半導体装置の動作を説明する図であ
る。従来の半導体装置200は、外部からクロック信号
(外部クロック信号)Ckが入力されるクロック入力端
子20aと、データ信号(入力データ信号)Dinが入力
されるデータ入力端子20bと、上記入力データ信号D
in及び外部クロック信号Ckを受け、外部クロック信号
Ckの立ち上がりエッジに同期して内部状態が変化する
信号処理回路103と、該信号処理回路103から出力
されるデータ信号(出力データ信号)Doutを外部に出
力するためのデータ出力端子20cとを有している。
クロック信号Ckの立ち上がりエッジ毎に、上記入力デ
ータ信号Dinに応じて変化するフリップフロップ(以
下、FF回路という。)と、入力信号の状態により出力
信号の状態が決まる組み合わせ回路とから構成されてい
る。具体的には、この信号処理回路103は上記外部ク
ロック信号Ckと上記入力データ信号Dinとを入力と
し、外部クロック信号Ckの立ち上がりエッジに同期し
て変化する出力データ信号Doutを出力するものであ
る。
端子20aに外部クロック信号Ckとしてクロック信号
300が入力され、データ入力端子20bにデータ信号
Dinが入力されると、データ出力端子20cには、上記
クロック信号300の立ち上がりエッジに同期して変化
する出力データ信号(Dout1)304が得られる。
タイミングT2から、その立ち上がりエッジをトリガと
してデータ出力信号304が変化するまでのデータ遅延
時間Dde(=d1)は、次式(1)により表される。 d1=Ta+Tb+Tc+Td ・・・(1) ここで、時間Taは、クロック信号300が半導体装置
の外部からデータ入力端子20aに入力されてから、信
号処理回路103に到達するまでの時間、時間Tbは、
クロック信号300が信号処理回路103に到達してか
ら、信号処理回路103の内部のFF回路に到達するま
での時間、時間Tcは、クロック信号300がFF回路
に到達してからFF回路の出力が確定するまでの時間、
時間Tdは、信号処理回路103の出力状態が確定して
から出力データ信号として半導体装置の外部に伝わるま
での時間である。従って、上記データ遅延時間d1は、
半導体装置の動作使用条件(電源電圧、周囲温度)や、
製造上生じる特性ばらつきにより変化するものである。
処理回路を搭載した半導体装置では、上記データ遅延時
間がクロック信号の周期より大きくなると、クロック信
号のあるサイクルの立ち上がりタイミングに対応する出
力データの変化が、次にサイクルに生ずることとなり、
上述した課題、つまり、半導体装置の検査マージンが不
足したり、周辺機器に対する設計マージンを大きく確保
することが必要となったりするという問題が生ずる。
る。図7は、データ遅延時間Ddeが小さい場合(Dde=
d1)のデータ出力信号304と、データ遅延時間Dde
が大きい場合(Dde=d2>d1)のデータ出力信号3
05とを対比して示している。ここで、上記データ遅延
時間の差Δd(=d2−d1)は半導体装置の動作使用
条件や、製造上生じる特性ばらつきによる出力データ信
号のばらつき幅である。
くなった場合、クロック信号の立ち上がりエッジT2か
らT4までの期間が短くなるが、データ遅延時間Ddeは
変わらない。従って、この場合、例えば、クロック信号
300の立ち上がりエッジT2で確定したデータ出力信
号304の出力値Q2は、該エッジT2からその次の立
ち上がりエッジT4までの期間に出力されるのに対し
て、データ出力信号305の出力値Q2は、上記立ち上
がりエッジT2の次の立ち上がりエッジT4からその次
のクロックの立ち上がりエッジT6までの期間に出力さ
れることとなる。
た半導体装置の機能検査を行う場合には、データ出力信
号304にもデータ出力信号305にも対応できるよう
対処する必要がある。
イミングT3で、信号処理回路103の出力データ信号
Doutの出力値とその期待値との比較を行なった場合に
ついて簡単に説明する。この場合、上記出力データ信号
Doutとして、出力データ信号304が出力されている
ときは、このタイミングT3での出力値は、期待値と一
致した正しい出力値Q2であると判定できる。ところ
が、上記出力データ信号Doutとして出力データ信号3
05が出力されているときには、上記信号処理回路10
3からは、上記タイミングT2をトリガーとする正しい
出力値Q2が出力されているにもかかわらず、タイミン
グT3での出力値は、期待値と一致しない出力値Q1で
あると判定されてしまい、歩留の低下を招くこととな
る。
に出力データ信号304が出力される場合と出力データ
信号305が出力される場合とで、半導体装置の検査を
制御するプログラム(以下、検査プログラムという。)
により検査条件を変更していた。このように検査条件を
変更する検査プログラムは機械的に自動発生することが
できないため、検査プログラムの開発期間の長期化につ
ながっていた。
検査プログラムは、別の半導体装置のための検査プログ
ラムとしてそのまま流用することができない。これは、
半導体装置が異なると、検査を行う信号本数、基準とす
る信号、検査の対象となる信号、検査規格、検査プログ
ラム言語の種類などが異なるためである。
機器の設計を行なう場合、データ遅延時間Ddeが小さい
場合のデータ出力信号304にも、データ遅延時間Dde
が大きい場合のデータ出力信号305にも対応できるよ
うにする必要があり、データ遅延時間DdeのばらつきΔ
dを許容できるだけの設計マージンの確保が必要にな
る。
めになされたもので、クロック信号をトリガーとして変
化する出力データ信号の遅延時間のばらつきを抑制する
ことができる信号処理装置及び信号処理方法を得ること
を目的とする。
係る信号処理装置は、入力信号に対して基準クロック信
号に同期した信号処理を施す信号処理装置であって、外
部から入力される外部クロック信号を受け、該外部クロ
ック信号の単一エッジに同期して変化するモニタ信号を
出力するモニタ出力回路と、上記外部クロック信号の位
相を、該外部クロック信号と上記モニタ信号の位相差に
相当する分だけずらせて、位相調整クロック信号を発生
するクロック位相調整回路と、上記位相調整クロック信
号を基準クロック信号として受け、入力信号に対して該
位相調整クロック信号に同期した信号処理を施す信号処
理回路と、を備えたことを特徴とするものである。
は、入力信号に対して基準クロック信号に同期した信号
処理を施す信号処理装置であって、外部から入力される
外部クロック信号を受け、該外部クロック信号の単一エ
ッジに同期して変化するモニタ信号を出力するモニタ出
力回路と、上記外部クロック信号と上記モニタ信号の位
相差を検出する位相差検出回路と、上記外部クロック信
号を基準クロック信号として受け、入力信号に対して該
外部クロック信号に同期した信号処理を施す信号処理回
路と、該信号処理回路から出力される出力信号の位相
を、上記位相差検出回路にて検出された位相差に応じて
遅延する遅延手段と、を備えたことを特徴とするもので
ある。
は、入力信号に対して基準クロック信号に同期した信号
処理を施す信号処理回路の出力信号の位相を調整する信
号処理装置であって、上記基準クロック信号として外部
クロック信号を上記信号処理回路に供給した場合の、該
外部クロック信号と上記出力信号の位相差を検出し、上
記外部クロック信号を該位相差に相当する分だけずらせ
て、位相調整クロック信号を発生するクロック位相調整
回路を備え、上記位相調整クロック信号を上記基準クロ
ック信号として上記信号処理回路に供給することを特徴
とするものである。
は、入力信号に対して基準クロック信号に同期した信号
処理を施す信号処理回路の出力信号の位相を調整する信
号処理装置であって、上記外部クロック信号と上記出力
信号の位相差を検出する位相差検出回路と、該信号処理
回路から出力される出力信号の位相を、上記位相差検出
回路にて検出された位相差に応じて遅延する遅延手段
と、を備えたことを特徴とするものである。
信号処理装置において、上記クロック位相調整回路は、
上記外部クロック信号と上記モニタ信号の位相差の最大
値を記憶する記憶部を有し、上記位相調整クロック信号
として、上記外部クロック信号と上記モニタ信号の位相
差が、常にその最大値となるよう上記外部クロック信号
の位相を遅らせたクロック信号を出力するものであるこ
とを特徴とするものである。
信号処理装置において、上記クロック位相調整回路は、
上記外部クロック信号を上記信号処理回路に供給した場
合の、上記外部クロック信号と上記出力信号の位相差の
最大値を記憶する記憶部を有し、上記位相調整クロック
信号として、上記外部クロック信号と上記出力信号の位
相差が、常にその最大値となるよう上記外部クロック信
号の位相を遅らせたクロック信号を出力するものである
ことを特徴とするものである。
は、入力信号に対して基準クロック信号に同期した信号
処理を施す信号処理回路の出力信号の位相を調整する信
号処理方法であって、上記基準クロック信号として外部
クロック信号を上記信号処理回路に供給した場合の、該
外部クロック信号と上記出力信号の位相差を検出する位
相検出ステップと、上記外部クロック信号を該位相差に
相当する分だけずらせて、位相調整クロック信号を発生
するクロック位相調整ステップとを含み、上記位相調整
クロック信号を上記基準クロック信号として上記信号処
理回路に供給することを特徴とするものである。
信号処理方法において、上記クロック位相調整ステップ
は、上記外部クロック信号を上記信号処理回路に供給し
た場合の、上記外部クロック信号と上記出力信号の位相
差の最大値を記憶し、上記位相調整クロック信号とし
て、上記外部クロック信号と上記出力信号の位相差が、
常に、その最大値となるよう上記外部クロック信号の位
相を遅らせたクロック信号を発生するものであることを
特徴とするものである。
て説明する。 (実施の形態1)図1は本発明の実施の形態1による信
号処理装置を説明するためのブロック図であり、該信号
処理装置を搭載した半導体装置を示している。この実施
の形態1の半導体装置100aは、クロック信号(外部
クロック信号)Ckが入力されるクロック入力端子10
aと、データ信号(入力データ信号)Dinが入力される
データ入力端子10bと、入力されたデータ信号Dinに
対応するデータ信号(出力データ信号)Doutを出力す
るデータ出力端子10cとを有している。
部クロック信号Ckを、モニタ信号Dmonに基づいて遅
延して、クロック遅延信号(位相調整クロック信号)C
kadjを出力する遅延時間調整回路110aと、上記外部
クロック信号Ck,クロック遅延信号Ckadj及び入力デ
ータ信号Dinを受け、上記出力データ信号Doutを出力
するとともに、上記モニタ信号Dmonを出力する信号処
理部101とを有している。
タ信号Dmonとして、上記外部クロック信号Ckの立ち
上がりエッジに同期してレベルが変化する信号を出力す
るモニター出力回路102と、上記クロック遅延信号C
kadj及び入力データ信号Dinを受け、外部クロック信号
Ckの立ち上がりエッジに同期して内部状態が変化する
信号処理回路103とから構成されている。
信号処理回路103はともに、外部クロックCkに基づ
いて動作する同期回路である。また、モニタ信号Dmon
は従来の半導体装置200における出力データ信号と同
様、外部クロック信号の立ち上がりエッジに対応する変
化が、動作使用条件や、製造上生じる特性ばらつきによ
って遅延するものである。
上記モニタ信号Dmonの変化が、外部クロック信号Ck
の立ち上がりエッジに対してどれだけ遅れているか、つ
まり、外部クロック信号Ckの立ち上がりタイミングと
モニタ信号Dmonの変化との位相差を検出し、外部クロ
ック信号Ckを、検出した位相差に相当する位相だけ遅
延したクロック遅延信号Ckadjを出力するものである。
理部101及び遅延時間調整回路110aは、半導体装
置100aに搭載されたものであり、上記信号処理部1
01及び遅延時間調整回路110aにより信号処理装置
1aが構成されている。また、この実施の形態1では、
上記遅延時間調整回路110a及びモニター出力回路1
02により、外部クロック信号の位相を調整する位相調
整手段120aが構成されている。
半導体装置の動作を説明するための図であり、外部クロ
ック信号Ck,モニタ信号Dmon,クロック遅延信号Cka
dj,及び出力データ信号Doutの波形を示している。
0aに外部クロック信号Ckとしてクロック信号300
が入力されると、該クロック信号300は、遅延時間調
整回路110a及びモニター出力回路102に入力され
る。
信号300の立ち上がりエッジ毎にレベルが変化するモ
ニタ信号Dmonが生成され、該モニタ信号Dmonが出力さ
れる。このモニタ信号Dmonは上記クロック信号300
の立ち上がりエッジからデータ遅延時間d3だけ遅れて
レベル変化している。このデータ遅延時間d3は、図7
におけるデータ遅延時間d1と同様、半導体装置の動作
使用条件(電源電圧や周囲温度)、製造上生じる特性ば
らつきなどにより変化するものであり、次式(2)によ
り表される。 d3=Ta’+Tb’+Tc’+Td’ ・・・(2) ここで、時間Ta’は、クロック信号300がクロック
入力端子10aに入力されてから、モニター出力回路1
02に到達するまでの時間、Tb’は、クロック信号3
00がモニター出力回路102に到達してから、モニタ
ー出力回路102の内部のFF回路に到達するまでの時
間、Tc’は、クロック信号300がFF回路に到達し
てからFF回路の出力が変化するまでの時間、Td’
は、モニター出力回路102の出力状態が変化してから
モニタ信号として外部に伝わるまでの時間である。
ック信号300とモニタ信号(Dmon)301の位相差
として、上記データ遅延時間d3が検出される。また、
この遅延時間調整回路110aの内部では、クロック信
号300を、その周期に対して十分短い微小時間ΔTを
単位として少しずつ遅延させた、遅延時間が異なる複数
のクロック遅延信号が生成される。そして、遅延時間調
整回路110aでは、上記遅延時間が、クロック信号3
00とモニタ信号Dmonの位相差d3に相当するクロッ
ク遅延信号が、上記複数のクロック遅延信号のうちから
選択され、選択されたクロック遅延信号が位相調整クロ
ック信号Ckadjとして出力される。
ータ信号Din及び位相調整クロック信号Ckadjが入力さ
れると、入力データ信号Dinに対応する出力データ信号
Doutとして、位相調整クロック信号Ckadjの立ち上が
りエッジに同期して変化する出力データ信号(Dout)
303が出力される。
ックに基づいて入力データ信号Dinを処理する信号処理
回路103を搭載した半導体装置101を、外部からの
クロック信号Ckと同期して変化するモニタ信号Dmon
を発生するモニタ出力回路102を有するものとし、外
部クロック信号Ckと、外部からのクロック信号Ckと
同期して変化するモニタ信号Dmonとの位相差d3に基
づいて外部クロック信号の位相を調整して、該位相差d
3に相当する時間だけ外部クロック信号を遅延したクロ
ック遅延信号Ckadjを出力する遅延時間調整回路110
aを備え、該クロック遅延信号Ckadjを、信号処理回路
103の動作クロックとして供給するので、半導体装置
の動作使用条件や、製造上の特性ばらつきに拘わらず、
外部クロック信号300の立ち上がりエッジと、このエ
ッジに対応する出力データ信号Doutの変化タイミング
との位相差を、常に一定にすることができる。
れぞれのデータ遅延時間のばらつきにより検査条件を変
更することなく、しかも、高い動作検証効率でもって行
うことができる。また、基準とする動作クロックに対す
るデータ出力タイミングのばらつきが抑えられるので、
上記半導体装置の周辺機器に対する設計マージンを小さ
くして、周辺機器の設計効率を高めることができる。
間調整回路110aは、外部クロック信号Ckとモニタ
信号Dmonとの位相差を検出し、この位相差に相当する
時間だけ外部クロック信号を遅延するものとしている
が、外部クロック信号の遅延時間を調整する方法はこれ
に限るものではない。
は、外部クロック信号Ckとモニタ信号Dmonとの位相
差として検出した位相差の最大値を記憶する記憶部を有
し、現時点での位相差と、記憶されている位相差の最大
値との比較により、その差分を求め、その差分に相当す
る時間だけ外部クロック信号を遅延させて、位相調整ク
ロック信号を生成するものであってもよい。
クロック信号Ckに対して、常に、データ遅延時間Dde
が最大であるときと同じタイミングで変化することとな
る。
態2による信号処理装置を説明するためのブロック図で
あり、該信号処理装置を搭載した半導体装置を示してい
る。この実施の形態2の半導体装置100bは、実施の
形態1の半導体装置100aにおける遅延時間調整回路
110aに代えて、外部クロック信号Ckと、モニタ信
号Dmonとの位相差を検出し、該位相差に応じた遅延制
御信号Scontを出力する位相検出回路104bを備え、
さらに、信号処理回路103から出力される出力データ
信号Doutを、上記遅延制御信号Scontに基づいて遅延
して、出力データ遅延信号Ddelをデータ出力端子10
cに出力する遅延回路105を備えたものである。上記
実施の形態2の半導体装置100bにおけるその他の部
分は、実施の形態1の半導体装置100aにおけるもの
と同一である。
検出した位相差の最大値、つまり外部クロック信号Ck
とモニタ信号Dmonの位相差の最大値を記憶する記憶部
(図示せず)を有し、現時点で検出されている位相差
と、記憶されている位相差の最大値との差分情報を遅延
制御信号Scontとして出力するものである。また上記遅
延回路105は、信号処理回路103からの出力データ
信号Doutを、上記遅延制御信号Scontに基づいて上記
最大位相差と現在の位相差との差分に相当する遅延時間
だけ遅延して、上記出力データ遅延信号Ddelを出力す
るものである。
理部101,位相差検出回路104b及び遅延回路10
5は、半導体装置100bに搭載されたものであり、上
記信号処理部101,位相差検出回路104b及び遅延
回路105により、信号処理装置1bが構成されてい
る。また、この実施の形態2では、上記位相差検出回路
104b,モニター出力回路102,及び遅延回路10
5により、外部クロック信号Ckの位相に対して、信号
処理回路103の出力データ信号Doutの位相を調整す
る位相調整手段120bが構成されている。
態2では、位相検出回路104b及び遅延回路105以
外の動作は実施の形態1の半導体装置と同一であるの
で、以下、主として、位相検出回路104b及び遅延回
路105の動作について説明する。
ック信号Ckとモニタ信号Dmonとの位相差が検出さ
れ、該位相差の最大値は、その記憶部(図示せず)に記
憶される。そして、該位相検出回路104bからは、現
時点で検出された位相差と、その最大値との差分を示す
情報が遅延制御信号Scontとして遅延回路105に出力
される。
路103からの出力データ信号Doutを、上記遅延制御
信号Scontに基づいて上記最大位相差と現在の位相差と
の差分に相当する遅延時間だけ遅延させる遅延処理が行
われ、上記出力データ遅延信号Ddelが出力される。
ロック信号Ckと、そのモニタ信号Dmonとの位相差を
検出する位相差検出回路104bと、該位相差とその最
大値との差分に応じた遅延時間だけ、信号処理回路10
3からの出力データ信号Doutを遅延する遅延回路10
5とを備えたので、上記遅延回路105から出力される
出力データ遅延信号Ddelは、常に、外部クロック信号
Ckに対して、動作使用条件や製造上の特性ばらつきに
より変動する、外部クロック信号Ckと出力データ信号
Doutとの位相差の最大値に相当する時間だけ遅延した
ものとなる。
体装置の使用条件や特性ばらつきによりデータ遅延時間
Ddeが変動しても、外部クロック信号300の立ち上が
りエッジと、このエッジに対応する出力データ信号Dde
lの変化タイミングとの位相差を、常に一定にすること
ができる効果がある。
信号の位相を調整して、出力データ信号と外部クロック
信号Ckの位相差を常に一定にするので、特に出力デー
タ信号の数が少ない半導体装置では有効である。
態3による信号処理装置を説明するためのブロック図で
ある。この実施の形態3の信号処理装置1cは、実施の
形態1の信号処理装置1aにおける位相調整手段120
aを構成する遅延時間調整回路110aを、半導体装置
100aの外部に配置したものであり、その他の部分
は、上記実施の形態1の信号処理装置1aのものと同一
である。
120cは、半導体装置100cに搭載され、外部クロ
ック信号Ckに応じて信号レベルが変化するモニタ信号
Dmonを出力するモニター出力回路102と、上記半導
体装置100cの外部に配置され、上記モニタ信号Dmo
nに基づいて外部クロック信号Ckを遅延する遅延時間
調整回路110cとから構成されている。
の形態1の半導体装置100aと同様、モニター出力回
路102及び信号処理回路103からなる信号処理装置
101を有している。また、この半導体装置100c
は、上記半導体装置100aにおける、クロック入力端
子10a,データ入力端子10b,及びデータ出力端子
10cの他に、上記遅延時間調整回路110cから出力
される位相調整クロック信号Ckadjを入力するための遅
延クロック入力端子10d及び上記モニタ信号Dmonを
上記遅延時間調整回路110cへ出力するためのモニタ
信号出力端子10eとを有している。
110cを半導体装置の外部に構成しているため、上記
実施の形態1と同様な効果に加えて、実施の形態1のよ
うに遅延時間調整回路100aを搭載した半導体装置1
00aに比べて、半導体装置のコスト低減を図ることが
できるという効果がある。
態4による信号処理装置を説明するためのブロック図で
ある。この実施の形態4の信号処理装置1dは、実施の
形態2の信号処理装置1bにおける位相調整手段120
bを構成する位相差検出回路104b及び遅延回路10
5を、半導体装置100dの外部に配置したものであ
り、その他の部分は、上記実施の形態2の信号処理装置
1bのものと同一である。
120dは、半導体装置100dに搭載され、外部クロ
ック信号Ckに応じて信号レベルが変化するモニタ信号
Dmonを出力するモニター出力回路102と、半導体装
置100dの外部に配置され、上記外部クロック信号C
kと上記モニタ信号Dmonとの位相差を検出する位相差
検出回路104dと、半導体装置100dの外部に配置
され、半導体装置の信号処理回路103からの出力デー
タ信号Doutを遅延して、遅延出力データ信号Ddelを出
力する遅延回路105とから構成されている。
の形態2の半導体装置100cと同様、モニター出力回
路102及び信号処理回路103からなる信号処理部1
01を有している。また、この半導体装置100dは、
上記半導体装置100bにおける、クロック入力端子1
0a,データ入力端子10b,及びデータ出力端子10
cの他に、上記モニタ信号Dmonを上記位相差検出回路
104dへ出力するためのモニタ信号出力端子10eを
有している。
04d及び遅延回路105を半導体装置100dの外部
に構成しているため、実施の形態2の効果の他に、実施
の形態2のように位相差検出回路104b及び遅延回路
105を搭載した半導体装置100bに比べて、半導体
装置のコスト低減を図ることができる効果がある。
5)に係る信号処理装置によれば、入力信号に対して基
準クロック信号に同期した信号処理を施す信号処理装置
であって、外部から入力される外部クロック信号を受
け、該外部クロック信号の単一エッジに同期して変化す
るモニタ信号を出力するモニタ出力回路と、上記外部ク
ロック信号の位相を、該外部クロック信号と上記モニタ
信号の位相差に相当する分だけずらせて、位相調整クロ
ック信号を発生するクロック位相調整回路と、上記位相
調整クロック信号を基準クロック信号として受け、入力
信号に対して該位相調整クロック信号に同期した信号処
理を施す信号処理回路と、を備えたことを特徴とするの
で、半導体装置の動作使用条件や製造上の特性ばらつき
に拘わらず、外部クロック信号と信号処理回路の出力デ
ータ信号との位相差を、ほぼ一定にすることができる。
に自動発生した検査プログラムを使用して行うことが可
能となる。また、外部クロック信号に対する半導体装置
の出力データ信号の位相のばらつき範囲が狭くなるた
め、半導体装置の周辺機器の設計を行う際の設計マージ
ンを小さくすることができる。
によれば、入力信号に対して基準クロック信号に同期し
た信号処理を施す信号処理装置であって、外部から入力
される外部クロック信号を受け、該外部クロック信号の
単一エッジに同期して変化するモニタ信号を出力するモ
ニタ出力回路と、上記外部クロック信号と上記モニタ信
号の位相差を検出する位相差検出回路と、上記外部クロ
ック信号を基準クロック信号として受け、入力信号に対
して該外部クロック信号に同期した信号処理を施す信号
処理回路と、該信号処理回路から出力される出力信号の
位相を、上記位相差検出回路にて検出された位相差に応
じて遅延する遅延手段と、を備えたことを特徴とするの
で、半導体装置の動作使用条件や製造上の特性ばらつき
に拘わらず、信号処理回路の出力データ信号の位相が、
該出力データ信号と外部クロック信号と位相差がほぼ一
定になるよう調整されることとなる。
に自動発生した検査プログラムを使用して行うことがで
きる。また、外部クロック信号に対する半導体装置の出
力データ信号の位相のばらつき範囲が狭まり、半導体装
置の周辺機器の設計を行う際の設計マージンを小さくす
ることができる。
装置によれば、入力信号に対して基準クロック信号に同
期した信号処理を施す信号処理回路の出力信号の位相を
調整する信号処理装置であって、上記基準クロック信号
として外部クロック信号を上記信号処理回路に供給した
場合の、該外部クロック信号と上記出力信号の位相差を
検出し、上記外部クロック信号を該位相差に相当する分
だけずらせて、位相調整クロック信号を発生するクロッ
ク位相調整回路を備え、上記位相調整クロック信号を上
記基準クロック信号として上記信号処理回路に供給する
ことを特徴とするので、半導体装置の動作使用条件や製
造上の特性ばらつきに拘わらず、半導体装置を駆動する
外部クロック信号と、半導体装置から出力される出力デ
ータ信号との位相差を、ほぼ一定にすることができる。
れぞれのデータ遅延時間のばらつきにより検査条件を変
更することなく、しかも、高い動作検証効率でもって行
うことができる。また、上記クロック位相調整回路は半
導体装置の外部に配置することにより、半導体装置のコ
スト低減を図ることができる。
によれば、入力信号に対して基準クロック信号に同期し
た信号処理を施す信号処理回路の出力信号の位相を調整
する信号処理装置であって、上記外部クロック信号と上
記出力信号の位相差を検出する位相差検出回路と、該信
号処理回路から出力される出力信号の位相を、上記位相
差検出回路にて検出された位相差に応じて遅延する遅延
手段と、を備えたことを特徴とするので、半導体装置の
動作使用条件や製造上の特性ばらつきに拘わらず、信号
処理回路の出力データ信号の位相が、該出力データ信号
と外部クロック信号と位相差がほぼ一定になるよう調整
されることとなる。
れぞれのデータ遅延時間のばらつきにより検査条件を変
更することなく、しかも、高い動作検証効率でもって行
うことができる。また、上記クロック位相調整回路は半
導体装置の外部に配置することにより、半導体装置のコ
スト低減を図ることができる。
方法によれば、入力信号に対して基準クロック信号に同
期した信号処理を施す信号処理回路の出力信号の位相を
調整する信号処理方法であって、上記基準クロック信号
として外部クロック信号を上記信号処理回路に供給した
場合の、該外部クロック信号と上記出力信号の位相差を
検出する位相検出ステップと、上記外部クロック信号を
該位相差に相当する分だけずらせて、位相調整クロック
信号を発生するクロック位相調整ステップとを含み、上
記位相調整クロック信号を上記基準クロック信号として
上記信号処理回路に供給することを特徴とするので、半
導体装置の動作使用条件や製造上の特性ばらつきに拘わ
らず、半導体装置を駆動する外部クロック信号と、半導
体装置から出力される出力データ信号との位相差を、ほ
ぼ一定にすることができる。
れぞれのデータ遅延時間のばらつきにより検査条件を変
更することなく、しかも、高い動作検証効率でもって行
うことができる。また、上記クロック位相調整回路は半
導体装置の外部に配置することにより、半導体装置のコ
スト低減を図ることができる。
明するためのブロック図である。
するための図であり、該信号処理装置内部での信号の波
形を示している。
明するためのブロック図である。
明するためのブロック図である。
明するためのブロック図である。
ある。
の信号波形図である。
段 Ck 外部クロック信号 Ckadj 位相調整クロック信号(クロック遅延信号) Ddel 出力データ遅延信号 Din 入力データ信号 Dmon モニタ信号 Dout 出力データ信号 Scont 遅延制御信号
Claims (8)
- 【請求項1】 入力信号に対して基準クロック信号に同
期した信号処理を施す信号処理装置であって、 外部から入力される外部クロック信号を受け、該外部ク
ロック信号の単一エッジに同期して変化するモニタ信号
を出力するモニタ出力回路と、 上記外部クロック信号の位相を、該外部クロック信号と
上記モニタ信号の位相差に相当する分だけずらせて、位
相調整クロック信号を発生するクロック位相調整回路
と、 上記位相調整クロック信号を基準クロック信号として受
け、入力信号に対して該位相調整クロック信号に同期し
た信号処理を施す信号処理回路と、 を備えたことを特徴とする信号処理装置。 - 【請求項2】 入力信号に対して基準クロック信号に同
期した信号処理を施す信号処理装置であって、 外部から入力される外部クロック信号を受け、該外部ク
ロック信号の単一エッジに同期して変化するモニタ信号
を出力するモニタ出力回路と、 上記外部クロック信号と上記モニタ信号の位相差を検出
する位相差検出回路と、 上記外部クロック信号を基準クロック信号として受け、
入力信号に対して該外部クロック信号に同期した信号処
理を施す信号処理回路と、 該信号処理回路から出力される出力信号の位相を、上記
位相差検出回路にて検出された位相差に応じて遅延する
遅延手段と、 を備えたことを特徴とする信号処理装置。 - 【請求項3】 入力信号に対して基準クロック信号に同
期した信号処理を施す信号処理回路の出力信号の位相を
調整する信号処理装置であって、 上記基準クロック信号として外部クロック信号を上記信
号処理回路に供給した場合の、該外部クロック信号と上
記出力信号の位相差を検出し、上記外部クロック信号を
該位相差に相当する分だけずらせて、位相調整クロック
信号を発生するクロック位相調整回路を備え、 上記位相調整クロック信号を上記基準クロック信号とし
て上記信号処理回路に供給することを特徴とする信号処
理装置。 - 【請求項4】 入力信号に対して基準クロック信号に同
期した信号処理を施す信号処理回路の出力信号の位相を
調整する信号処理装置であって、 上記外部クロック信号と上記出力信号の位相差を検出す
る位相差検出回路と、 該信号処理回路から出力される出力信号の位相を、上記
位相差検出回路にて検出された位相差に応じて遅延する
遅延手段と、 を備えたことを特徴とする信号処理装置。 - 【請求項5】 請求項1記載の信号処理装置において、 上記クロック位相調整回路は、上記外部クロック信号と
上記モニタ信号の位相差の最大値を記憶する記憶部を有
し、上記位相調整クロック信号として、上記外部クロッ
ク信号と上記モニタ信号の位相差が、常にその最大値と
なるよう上記外部クロック信号の位相を遅らせたクロッ
ク信号を出力するものであることを特徴とする信号処理
装置。 - 【請求項6】 請求項3記載の信号処理装置において、 上記クロック位相調整回路は、上記外部クロック信号を
上記信号処理回路に供給した場合の、上記外部クロック
信号と上記出力信号の位相差の最大値を記憶する記憶部
を有し、上記位相調整クロック信号として、上記外部ク
ロック信号と上記出力信号の位相差が、常にその最大値
となるよう上記外部クロック信号の位相を遅らせたクロ
ック信号を出力するものであることを特徴とする信号処
理装置。 - 【請求項7】 入力信号に対して基準クロック信号に同
期した信号処理を施す信号処理回路の出力信号の位相を
調整する信号処理方法であって、 上記基準クロック信号として外部クロック信号を上記信
号処理回路に供給した場合の、該外部クロック信号と上
記出力信号の位相差を検出する位相検出ステップと、 上記外部クロック信号を該位相差に相当する分だけずら
せて、位相調整クロック信号を発生するクロック位相調
整ステップとを含み、 上記位相調整クロック信号を上記基準クロック信号とし
て上記信号処理回路に供給することを特徴とする信号処
理方法。 - 【請求項8】 請求項7記載の信号処理方法において、 上記クロック位相調整ステップは、上記外部クロック信
号を上記信号処理回路に供給した場合の、上記外部クロ
ック信号と上記出力信号の位相差の最大値を記憶し、上
記位相調整クロック信号として、上記外部クロック信号
と上記出力信号の位相差が、常に、その最大値となるよ
う上記外部クロック信号の位相を遅らせたクロック信号
を発生するものであることを特徴とする信号処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002010779A JP3958586B2 (ja) | 2002-01-18 | 2002-01-18 | 信号処理装置及び信号処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2002010779A JP3958586B2 (ja) | 2002-01-18 | 2002-01-18 | 信号処理装置及び信号処理方法 |
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Publication Number | Publication Date |
---|---|
JP2003218845A true JP2003218845A (ja) | 2003-07-31 |
JP3958586B2 JP3958586B2 (ja) | 2007-08-15 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010135880A (ja) * | 2008-12-02 | 2010-06-17 | Hitachi Ltd | クロック同期システムおよびクロック同期方法 |
-
2002
- 2002-01-18 JP JP2002010779A patent/JP3958586B2/ja not_active Expired - Fee Related
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