JP2003218845A - 信号処理装置及び信号処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置に対する検査を、電源電圧、周囲
温度などの動作使用条件や製造上生じる特性ばらつきに
かかわらず安定して行うことを可能とし、しかも、半導
体装置の周辺機器の設計効率を高める。 【解決手段】 動作クロックに基づいて入力データ信号
Ｄinを処理する信号処理回路１０３を有する半導体装置
において、外部クロック信号Ｃｋと同期して変化するモ
ニタ信号Ｄmonを発生するモニタ出力回路１０２と、外
部クロック信号Ｃｋと上記モニタ信号Ｄmonとの位相差
ｄ３に基づいて外部クロック信号の位相を調整して、位
相調整クロック信号Ｃkadjを出力する遅延時間調整回路
１１０ａとを備え、該クロック遅延信号Ｃkadjを、信号
処理回路１０３の動作クロックとして供給するようにし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号処理装置及び
信号処理方法に関し、特に、入力クロック信号に同期し
て動作する信号処理回路の出力信号の位相を、該入力ク
ロックの位相に対して調整する処理に関するものであ
る。

【０００２】

【従来の技術】半導体装置に搭載する複数の信号処理装
置（以下、信号処理回路ともいう。）は、そのすべての
回路の内部状態が基本クロックの立ち上がりエッジにお
いて同時に変化する同期化回路であることが多い。近
年、半導体装置では動作周波数の高速化が図られてい
る。半導体装置では、動作周波数が低い場合には、電源
電圧や周囲温度などの動作使用条件に拘わらず、基本ク
ロックに合わせて出力が変化するが、その動作が高速に
なると、動作使用条件に変動があったとき、基本サイク
ルに合わせて出力が変化せず、基本サイクルに対応する
出力の変化が次サイクルにて生ずることとなる。そのた
め、半導体装置の検査におけるマージン不足、周辺機器
に対する設計マージンの確保などが課題となる。

【０００３】以下、図６、図７を用いて従来の信号処理
回路の一例について説明をする。図６は、従来の信号処
理回路を搭載した半導体装置を説明するブロック図、図
７は、図６に示す半導体装置の動作を説明する図であ
る。従来の半導体装置２００は、外部からクロック信号
（外部クロック信号）Ｃｋが入力されるクロック入力端
子２０ａと、データ信号（入力データ信号）Ｄinが入力
されるデータ入力端子２０ｂと、上記入力データ信号Ｄ
in及び外部クロック信号Ｃｋを受け、外部クロック信号
Ｃｋの立ち上がりエッジに同期して内部状態が変化する
信号処理回路１０３と、該信号処理回路１０３から出力
されるデータ信号（出力データ信号）Ｄoutを外部に出
力するためのデータ出力端子２０ｃとを有している。

【０００４】ここで、上記信号処理回路１０３は、外部
クロック信号Ｃｋの立ち上がりエッジ毎に、上記入力デ
ータ信号Ｄinに応じて変化するフリップフロップ（以
下、ＦＦ回路という。）と、入力信号の状態により出力
信号の状態が決まる組み合わせ回路とから構成されてい
る。具体的には、この信号処理回路１０３は上記外部ク
ロック信号Ｃｋと上記入力データ信号Ｄinとを入力と
し、外部クロック信号Ｃｋの立ち上がりエッジに同期し
て変化する出力データ信号Ｄoutを出力するものであ
る。

【０００５】次に動作について説明する。クロック入力
端子２０ａに外部クロック信号Ｃｋとしてクロック信号
３００が入力され、データ入力端子２０ｂにデータ信号
Ｄinが入力されると、データ出力端子２０ｃには、上記
クロック信号３００の立ち上がりエッジに同期して変化
する出力データ信号（Ｄout1）３０４が得られる。

【０００６】この時、クロック信号３００の立ち上がり
タイミングＴ２から、その立ち上がりエッジをトリガと
してデータ出力信号３０４が変化するまでのデータ遅延
時間Ｄde（＝ｄ１）は、次式（１）により表される。 ｄ１＝Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ ・・・（１） ここで、時間Ｔａは、クロック信号３００が半導体装置
の外部からデータ入力端子２０ａに入力されてから、信
号処理回路１０３に到達するまでの時間、時間Ｔｂは、
クロック信号３００が信号処理回路１０３に到達してか
ら、信号処理回路１０３の内部のＦＦ回路に到達するま
での時間、時間Ｔｃは、クロック信号３００がＦＦ回路
に到達してからＦＦ回路の出力が確定するまでの時間、
時間Ｔｄは、信号処理回路１０３の出力状態が確定して
から出力データ信号として半導体装置の外部に伝わるま
での時間である。従って、上記データ遅延時間ｄ１は、
半導体装置の動作使用条件（電源電圧、周囲温度）や、
製造上生じる特性ばらつきにより変化するものである。

【０００７】

【発明が解決しようとする課題】ところが、従来の信号
処理回路を搭載した半導体装置では、上記データ遅延時
間がクロック信号の周期より大きくなると、クロック信
号のあるサイクルの立ち上がりタイミングに対応する出
力データの変化が、次にサイクルに生ずることとなり、
上述した課題、つまり、半導体装置の検査マージンが不
足したり、周辺機器に対する設計マージンを大きく確保
することが必要となったりするという問題が生ずる。

【０００８】以下、この問題について具体的に説明す
る。図７は、データ遅延時間Ｄdeが小さい場合（Ｄde＝
ｄ１）のデータ出力信号３０４と、データ遅延時間Ｄde
が大きい場合（Ｄde＝ｄ２＞ｄ１）のデータ出力信号３
０５とを対比して示している。ここで、上記データ遅延
時間の差Δｄ（＝ｄ２−ｄ１）は半導体装置の動作使用
条件や、製造上生じる特性ばらつきによる出力データ信
号のばらつき幅である。

【０００９】上記信号処理回路１０３の動作周波数が高
くなった場合、クロック信号の立ち上がりエッジＴ２か
らＴ４までの期間が短くなるが、データ遅延時間Ｄdeは
変わらない。従って、この場合、例えば、クロック信号
３００の立ち上がりエッジＴ２で確定したデータ出力信
号３０４の出力値Ｑ２は、該エッジＴ２からその次の立
ち上がりエッジＴ４までの期間に出力されるのに対し
て、データ出力信号３０５の出力値Ｑ２は、上記立ち上
がりエッジＴ２の次の立ち上がりエッジＴ４からその次
のクロックの立ち上がりエッジＴ６までの期間に出力さ
れることとなる。

【００１０】そこで、このような信号処理回路を搭載し
た半導体装置の機能検査を行う場合には、データ出力信
号３０４にもデータ出力信号３０５にも対応できるよう
対処する必要がある。

【００１１】以下、クロック信号３００の立ち下がりタ
イミングＴ３で、信号処理回路１０３の出力データ信号
Ｄoutの出力値とその期待値との比較を行なった場合に
ついて簡単に説明する。この場合、上記出力データ信号
Ｄoutとして、出力データ信号３０４が出力されている
ときは、このタイミングＴ３での出力値は、期待値と一
致した正しい出力値Ｑ２であると判定できる。ところ
が、上記出力データ信号Ｄoutとして出力データ信号３
０５が出力されているときには、上記信号処理回路１０
３からは、上記タイミングＴ２をトリガーとする正しい
出力値Ｑ２が出力されているにもかかわらず、タイミン
グＴ３での出力値は、期待値と一致しない出力値Ｑ１で
あると判定されてしまい、歩留の低下を招くこととな
る。

【００１２】従来、半導体装置の検査では、上記のよう
に出力データ信号３０４が出力される場合と出力データ
信号３０５が出力される場合とで、半導体装置の検査を
制御するプログラム（以下、検査プログラムという。）
により検査条件を変更していた。このように検査条件を
変更する検査プログラムは機械的に自動発生することが
できないため、検査プログラムの開発期間の長期化につ
ながっていた。

【００１３】また、１つの半導体装置のために開発した
検査プログラムは、別の半導体装置のための検査プログ
ラムとしてそのまま流用することができない。これは、
半導体装置が異なると、検査を行う信号本数、基準とす
る信号、検査の対象となる信号、検査規格、検査プログ
ラム言語の種類などが異なるためである。

【００１４】また、図６に示す従来の半導体装置の周辺
機器の設計を行なう場合、データ遅延時間Ｄdeが小さい
場合のデータ出力信号３０４にも、データ遅延時間Ｄde
が大きい場合のデータ出力信号３０５にも対応できるよ
うにする必要があり、データ遅延時間ＤdeのばらつきΔ
ｄを許容できるだけの設計マージンの確保が必要にな
る。

【００１５】本発明は上記のような問題点を解決するた
めになされたもので、クロック信号をトリガーとして変
化する出力データ信号の遅延時間のばらつきを抑制する
ことができる信号処理装置及び信号処理方法を得ること
を目的とする。

【００１６】

【課題を解決するための手段】この発明（請求項１）に
係る信号処理装置は、入力信号に対して基準クロック信
号に同期した信号処理を施す信号処理装置であって、外
部から入力される外部クロック信号を受け、該外部クロ
ック信号の単一エッジに同期して変化するモニタ信号を
出力するモニタ出力回路と、上記外部クロック信号の位
相を、該外部クロック信号と上記モニタ信号の位相差に
相当する分だけずらせて、位相調整クロック信号を発生
するクロック位相調整回路と、上記位相調整クロック信
号を基準クロック信号として受け、入力信号に対して該
位相調整クロック信号に同期した信号処理を施す信号処
理回路と、を備えたことを特徴とするものである。

【００１７】この発明（請求項２）に係る信号処理装置
は、入力信号に対して基準クロック信号に同期した信号
処理を施す信号処理装置であって、外部から入力される
外部クロック信号を受け、該外部クロック信号の単一エ
ッジに同期して変化するモニタ信号を出力するモニタ出
力回路と、上記外部クロック信号と上記モニタ信号の位
相差を検出する位相差検出回路と、上記外部クロック信
号を基準クロック信号として受け、入力信号に対して該
外部クロック信号に同期した信号処理を施す信号処理回
路と、該信号処理回路から出力される出力信号の位相
を、上記位相差検出回路にて検出された位相差に応じて
遅延する遅延手段と、を備えたことを特徴とするもので
ある。

【００１８】この発明（請求項３）に係る信号処理装置
は、入力信号に対して基準クロック信号に同期した信号
処理を施す信号処理回路の出力信号の位相を調整する信
号処理装置であって、上記基準クロック信号として外部
クロック信号を上記信号処理回路に供給した場合の、該
外部クロック信号と上記出力信号の位相差を検出し、上
記外部クロック信号を該位相差に相当する分だけずらせ
て、位相調整クロック信号を発生するクロック位相調整
回路を備え、上記位相調整クロック信号を上記基準クロ
ック信号として上記信号処理回路に供給することを特徴
とするものである。

【００１９】この発明（請求項４）に係る信号処理装置
は、入力信号に対して基準クロック信号に同期した信号
処理を施す信号処理回路の出力信号の位相を調整する信
号処理装置であって、上記外部クロック信号と上記出力
信号の位相差を検出する位相差検出回路と、該信号処理
回路から出力される出力信号の位相を、上記位相差検出
回路にて検出された位相差に応じて遅延する遅延手段
と、を備えたことを特徴とするものである。

【００２０】この発明（請求項５）は、請求項１記載の
信号処理装置において、上記クロック位相調整回路は、
上記外部クロック信号と上記モニタ信号の位相差の最大
値を記憶する記憶部を有し、上記位相調整クロック信号
として、上記外部クロック信号と上記モニタ信号の位相
差が、常にその最大値となるよう上記外部クロック信号
の位相を遅らせたクロック信号を出力するものであるこ
とを特徴とするものである。

【００２１】この発明（請求項６）は、請求項３記載の
信号処理装置において、上記クロック位相調整回路は、
上記外部クロック信号を上記信号処理回路に供給した場
合の、上記外部クロック信号と上記出力信号の位相差の
最大値を記憶する記憶部を有し、上記位相調整クロック
信号として、上記外部クロック信号と上記出力信号の位
相差が、常にその最大値となるよう上記外部クロック信
号の位相を遅らせたクロック信号を出力するものである
ことを特徴とするものである。

【００２２】この発明（請求項７）に係る信号処理方法
は、入力信号に対して基準クロック信号に同期した信号
処理を施す信号処理回路の出力信号の位相を調整する信
号処理方法であって、上記基準クロック信号として外部
クロック信号を上記信号処理回路に供給した場合の、該
外部クロック信号と上記出力信号の位相差を検出する位
相検出ステップと、上記外部クロック信号を該位相差に
相当する分だけずらせて、位相調整クロック信号を発生
するクロック位相調整ステップとを含み、上記位相調整
クロック信号を上記基準クロック信号として上記信号処
理回路に供給することを特徴とするものである。

【００２３】この発明（請求項８）は、請求項７記載の
信号処理方法において、上記クロック位相調整ステップ
は、上記外部クロック信号を上記信号処理回路に供給し
た場合の、上記外部クロック信号と上記出力信号の位相
差の最大値を記憶し、上記位相調整クロック信号とし
て、上記外部クロック信号と上記出力信号の位相差が、
常に、その最大値となるよう上記外部クロック信号の位
相を遅らせたクロック信号を発生するものであることを
特徴とするものである。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 （実施の形態１）図１は本発明の実施の形態１による信
号処理装置を説明するためのブロック図であり、該信号
処理装置を搭載した半導体装置を示している。この実施
の形態１の半導体装置１００ａは、クロック信号（外部
クロック信号）Ｃｋが入力されるクロック入力端子１０
ａと、データ信号（入力データ信号）Ｄinが入力される
データ入力端子１０ｂと、入力されたデータ信号Ｄinに
対応するデータ信号（出力データ信号）Ｄoutを出力す
るデータ出力端子１０ｃとを有している。

【００２５】また、上記半導体装置１００ａは、上記外
部クロック信号Ｃｋを、モニタ信号Ｄmonに基づいて遅
延して、クロック遅延信号（位相調整クロック信号）Ｃ
kadjを出力する遅延時間調整回路１１０ａと、上記外部
クロック信号Ｃｋ，クロック遅延信号Ｃkadj及び入力デ
ータ信号Ｄinを受け、上記出力データ信号Ｄoutを出力
するとともに、上記モニタ信号Ｄmonを出力する信号処
理部１０１とを有している。

【００２６】また、上記信号処理部１０１は、上記モニ
タ信号Ｄmonとして、上記外部クロック信号Ｃｋの立ち
上がりエッジに同期してレベルが変化する信号を出力す
るモニター出力回路１０２と、上記クロック遅延信号Ｃ
kadj及び入力データ信号Ｄinを受け、外部クロック信号
Ｃｋの立ち上がりエッジに同期して内部状態が変化する
信号処理回路１０３とから構成されている。

【００２７】ここで、上記モニター出力回路１０２及び
信号処理回路１０３はともに、外部クロックＣｋに基づ
いて動作する同期回路である。また、モニタ信号Ｄmon
は従来の半導体装置２００における出力データ信号と同
様、外部クロック信号の立ち上がりエッジに対応する変
化が、動作使用条件や、製造上生じる特性ばらつきによ
って遅延するものである。

【００２８】また、上記遅延時間調整回路１１０ａは、
上記モニタ信号Ｄmonの変化が、外部クロック信号Ｃｋ
の立ち上がりエッジに対してどれだけ遅れているか、つ
まり、外部クロック信号Ｃｋの立ち上がりタイミングと
モニタ信号Ｄmonの変化との位相差を検出し、外部クロ
ック信号Ｃｋを、検出した位相差に相当する位相だけ遅
延したクロック遅延信号Ｃkadjを出力するものである。

【００２９】なお、この実施の形態１では、上記信号処
理部１０１及び遅延時間調整回路１１０ａは、半導体装
置１００ａに搭載されたものであり、上記信号処理部１
０１及び遅延時間調整回路１１０ａにより信号処理装置
１ａが構成されている。また、この実施の形態１では、
上記遅延時間調整回路１１０ａ及びモニター出力回路１
０２により、外部クロック信号の位相を調整する位相調
整手段１２０ａが構成されている。

【００３０】次に動作について説明する。図２は、上記
半導体装置の動作を説明するための図であり、外部クロ
ック信号Ｃｋ，モニタ信号Ｄmon，クロック遅延信号Cka
dj，及び出力データ信号Ｄoutの波形を示している。

【００３１】半導体装置１００ａのクロック入力端子１
０ａに外部クロック信号Ｃｋとしてクロック信号３００
が入力されると、該クロック信号３００は、遅延時間調
整回路１１０ａ及びモニター出力回路１０２に入力され
る。

【００３２】該モニター出力回路１０２では、クロック
信号３００の立ち上がりエッジ毎にレベルが変化するモ
ニタ信号Ｄmonが生成され、該モニタ信号Ｄmonが出力さ
れる。このモニタ信号Ｄmonは上記クロック信号３００
の立ち上がりエッジからデータ遅延時間ｄ３だけ遅れて
レベル変化している。このデータ遅延時間ｄ３は、図７
におけるデータ遅延時間ｄ１と同様、半導体装置の動作
使用条件（電源電圧や周囲温度）、製造上生じる特性ば
らつきなどにより変化するものであり、次式（２）によ
り表される。 ｄ３＝Ｔａ’＋Ｔｂ’＋Ｔｃ’＋Ｔｄ’ ・・・（２） ここで、時間Ｔａ’は、クロック信号３００がクロック
入力端子１０ａに入力されてから、モニター出力回路１
０２に到達するまでの時間、Ｔｂ’は、クロック信号３
００がモニター出力回路１０２に到達してから、モニタ
ー出力回路１０２の内部のＦＦ回路に到達するまでの時
間、Ｔｃ’は、クロック信号３００がＦＦ回路に到達し
てからＦＦ回路の出力が変化するまでの時間、Ｔｄ’
は、モニター出力回路１０２の出力状態が変化してから
モニタ信号として外部に伝わるまでの時間である。

【００３３】上記遅延時間調整回路１１０ａでは、クロ
ック信号３００とモニタ信号（Ｄmon）３０１の位相差
として、上記データ遅延時間ｄ３が検出される。また、
この遅延時間調整回路１１０ａの内部では、クロック信
号３００を、その周期に対して十分短い微小時間ΔＴを
単位として少しずつ遅延させた、遅延時間が異なる複数
のクロック遅延信号が生成される。そして、遅延時間調
整回路１１０ａでは、上記遅延時間が、クロック信号３
００とモニタ信号Ｄmonの位相差ｄ３に相当するクロッ
ク遅延信号が、上記複数のクロック遅延信号のうちから
選択され、選択されたクロック遅延信号が位相調整クロ
ック信号Ｃkadjとして出力される。

【００３４】そして、信号処理回路１０３では、入力デ
ータ信号Ｄin及び位相調整クロック信号Ｃkadjが入力さ
れると、入力データ信号Ｄinに対応する出力データ信号
Ｄoutとして、位相調整クロック信号Ｃkadjの立ち上が
りエッジに同期して変化する出力データ信号（Ｄout）
３０３が出力される。

【００３５】このように本実施の形態１では、動作クロ
ックに基づいて入力データ信号Ｄinを処理する信号処理
回路１０３を搭載した半導体装置１０１を、外部からの
クロック信号Ｃｋと同期して変化するモニタ信号Ｄmon
を発生するモニタ出力回路１０２を有するものとし、外
部クロック信号Ｃｋと、外部からのクロック信号Ｃｋと
同期して変化するモニタ信号Ｄmonとの位相差ｄ３に基
づいて外部クロック信号の位相を調整して、該位相差ｄ
３に相当する時間だけ外部クロック信号を遅延したクロ
ック遅延信号Ｃkadjを出力する遅延時間調整回路１１０
ａを備え、該クロック遅延信号Ｃkadjを、信号処理回路
１０３の動作クロックとして供給するので、半導体装置
の動作使用条件や、製造上の特性ばらつきに拘わらず、
外部クロック信号３００の立ち上がりエッジと、このエ
ッジに対応する出力データ信号Ｄoutの変化タイミング
との位相差を、常に一定にすることができる。

【００３６】この結果、個々の半導体装置の検査を、そ
れぞれのデータ遅延時間のばらつきにより検査条件を変
更することなく、しかも、高い動作検証効率でもって行
うことができる。また、基準とする動作クロックに対す
るデータ出力タイミングのばらつきが抑えられるので、
上記半導体装置の周辺機器に対する設計マージンを小さ
くして、周辺機器の設計効率を高めることができる。

【００３７】なお、上記実施の形態１では、上記遅延時
間調整回路１１０ａは、外部クロック信号Ｃｋとモニタ
信号Ｄmonとの位相差を検出し、この位相差に相当する
時間だけ外部クロック信号を遅延するものとしている
が、外部クロック信号の遅延時間を調整する方法はこれ
に限るものではない。

【００３８】例えば、上記遅延時間調整回路１１０ａ
は、外部クロック信号Ｃｋとモニタ信号Ｄmonとの位相
差として検出した位相差の最大値を記憶する記憶部を有
し、現時点での位相差と、記憶されている位相差の最大
値との比較により、その差分を求め、その差分に相当す
る時間だけ外部クロック信号を遅延させて、位相調整ク
ロック信号を生成するものであってもよい。

【００３９】この場合、出力データ信号Ｄoutは、外部
クロック信号Ｃｋに対して、常に、データ遅延時間Ｄde
が最大であるときと同じタイミングで変化することとな
る。

【００４０】（実施の形態２）図３は本発明の実施の形
態２による信号処理装置を説明するためのブロック図で
あり、該信号処理装置を搭載した半導体装置を示してい
る。この実施の形態２の半導体装置１００ｂは、実施の
形態１の半導体装置１００ａにおける遅延時間調整回路
１１０ａに代えて、外部クロック信号Ｃｋと、モニタ信
号Ｄmonとの位相差を検出し、該位相差に応じた遅延制
御信号Ｓcontを出力する位相検出回路１０４ｂを備え、
さらに、信号処理回路１０３から出力される出力データ
信号Ｄoutを、上記遅延制御信号Ｓcontに基づいて遅延
して、出力データ遅延信号Ｄdelをデータ出力端子１０
ｃに出力する遅延回路１０５を備えたものである。上記
実施の形態２の半導体装置１００ｂにおけるその他の部
分は、実施の形態１の半導体装置１００ａにおけるもの
と同一である。

【００４１】ここで、上記位相差検出回路１０４ｂは、
検出した位相差の最大値、つまり外部クロック信号Ｃｋ
とモニタ信号Ｄmonの位相差の最大値を記憶する記憶部
（図示せず）を有し、現時点で検出されている位相差
と、記憶されている位相差の最大値との差分情報を遅延
制御信号Ｓcontとして出力するものである。また上記遅
延回路１０５は、信号処理回路１０３からの出力データ
信号Ｄoutを、上記遅延制御信号Ｓcontに基づいて上記
最大位相差と現在の位相差との差分に相当する遅延時間
だけ遅延して、上記出力データ遅延信号Ｄdelを出力す
るものである。

【００４２】なお、この実施の形態２では、上記信号処
理部１０１，位相差検出回路１０４ｂ及び遅延回路１０
５は、半導体装置１００ｂに搭載されたものであり、上
記信号処理部１０１，位相差検出回路１０４ｂ及び遅延
回路１０５により、信号処理装置１ｂが構成されてい
る。また、この実施の形態２では、上記位相差検出回路
１０４ｂ，モニター出力回路１０２，及び遅延回路１０
５により、外部クロック信号Ｃｋの位相に対して、信号
処理回路１０３の出力データ信号Ｄoutの位相を調整す
る位相調整手段１２０ｂが構成されている。

【００４３】次に動作について説明する。この実施の形
態２では、位相検出回路１０４ｂ及び遅延回路１０５以
外の動作は実施の形態１の半導体装置と同一であるの
で、以下、主として、位相検出回路１０４ｂ及び遅延回
路１０５の動作について説明する。

【００４４】上記位相検出回路１０４ｂでは、外部クロ
ック信号Ｃｋとモニタ信号Ｄmonとの位相差が検出さ
れ、該位相差の最大値は、その記憶部（図示せず）に記
憶される。そして、該位相検出回路１０４ｂからは、現
時点で検出された位相差と、その最大値との差分を示す
情報が遅延制御信号Ｓcontとして遅延回路１０５に出力
される。

【００４５】すると、遅延回路１０５では、信号処理回
路１０３からの出力データ信号Ｄoutを、上記遅延制御
信号Ｓcontに基づいて上記最大位相差と現在の位相差と
の差分に相当する遅延時間だけ遅延させる遅延処理が行
われ、上記出力データ遅延信号Ｄdelが出力される。

【００４６】このようにこの実施の形態２では、外部ク
ロック信号Ｃｋと、そのモニタ信号Ｄmonとの位相差を
検出する位相差検出回路１０４ｂと、該位相差とその最
大値との差分に応じた遅延時間だけ、信号処理回路１０
３からの出力データ信号Ｄoutを遅延する遅延回路１０
５とを備えたので、上記遅延回路１０５から出力される
出力データ遅延信号Ｄdelは、常に、外部クロック信号
Ｃｋに対して、動作使用条件や製造上の特性ばらつきに
より変動する、外部クロック信号Ｃｋと出力データ信号
Ｄoutとの位相差の最大値に相当する時間だけ遅延した
ものとなる。

【００４７】このため、上記実施の形態１と同様、半導
体装置の使用条件や特性ばらつきによりデータ遅延時間
Ｄdeが変動しても、外部クロック信号３００の立ち上が
りエッジと、このエッジに対応する出力データ信号Ｄde
lの変化タイミングとの位相差を、常に一定にすること
ができる効果がある。

【００４８】また、この実施の形態２では、出力データ
信号の位相を調整して、出力データ信号と外部クロック
信号Ｃｋの位相差を常に一定にするので、特に出力デー
タ信号の数が少ない半導体装置では有効である。

【００４９】（実施の形態３）図４は本発明の実施の形
態３による信号処理装置を説明するためのブロック図で
ある。この実施の形態３の信号処理装置１ｃは、実施の
形態１の信号処理装置１ａにおける位相調整手段１２０
ａを構成する遅延時間調整回路１１０ａを、半導体装置
１００ａの外部に配置したものであり、その他の部分
は、上記実施の形態１の信号処理装置１ａのものと同一
である。

【００５０】つまり、この実施の形態３の位相調整手段
１２０ｃは、半導体装置１００ｃに搭載され、外部クロ
ック信号Ｃｋに応じて信号レベルが変化するモニタ信号
Ｄmonを出力するモニター出力回路１０２と、上記半導
体装置１００ｃの外部に配置され、上記モニタ信号Ｄmo
nに基づいて外部クロック信号Ｃｋを遅延する遅延時間
調整回路１１０ｃとから構成されている。

【００５１】ここで、上記半導体装置１００ｃは、実施
の形態１の半導体装置１００ａと同様、モニター出力回
路１０２及び信号処理回路１０３からなる信号処理装置
１０１を有している。また、この半導体装置１００ｃ
は、上記半導体装置１００ａにおける、クロック入力端
子１０ａ，データ入力端子１０ｂ，及びデータ出力端子
１０ｃの他に、上記遅延時間調整回路１１０ｃから出力
される位相調整クロック信号Ｃkadjを入力するための遅
延クロック入力端子１０ｄ及び上記モニタ信号Ｄmonを
上記遅延時間調整回路１１０ｃへ出力するためのモニタ
信号出力端子１０ｅとを有している。

【００５２】この実施の形態３では、遅延時間調整回路
１１０ｃを半導体装置の外部に構成しているため、上記
実施の形態１と同様な効果に加えて、実施の形態１のよ
うに遅延時間調整回路１００ａを搭載した半導体装置１
００ａに比べて、半導体装置のコスト低減を図ることが
できるという効果がある。

【００５３】（実施の形態４）図５は本発明の実施の形
態４による信号処理装置を説明するためのブロック図で
ある。この実施の形態４の信号処理装置１ｄは、実施の
形態２の信号処理装置１ｂにおける位相調整手段１２０
ｂを構成する位相差検出回路１０４ｂ及び遅延回路１０
５を、半導体装置１００ｄの外部に配置したものであ
り、その他の部分は、上記実施の形態２の信号処理装置
１ｂのものと同一である。

【００５４】つまり、この実施の形態４の位相調整回路
１２０ｄは、半導体装置１００ｄに搭載され、外部クロ
ック信号Ｃｋに応じて信号レベルが変化するモニタ信号
Ｄmonを出力するモニター出力回路１０２と、半導体装
置１００ｄの外部に配置され、上記外部クロック信号Ｃ
ｋと上記モニタ信号Ｄmonとの位相差を検出する位相差
検出回路１０４ｄと、半導体装置１００ｄの外部に配置
され、半導体装置の信号処理回路１０３からの出力デー
タ信号Ｄoutを遅延して、遅延出力データ信号Ｄdelを出
力する遅延回路１０５とから構成されている。

【００５５】ここで、上記半導体装置１００ｄは、実施
の形態２の半導体装置１００ｃと同様、モニター出力回
路１０２及び信号処理回路１０３からなる信号処理部１
０１を有している。また、この半導体装置１００ｄは、
上記半導体装置１００ｂにおける、クロック入力端子１
０ａ，データ入力端子１０ｂ，及びデータ出力端子１０
ｃの他に、上記モニタ信号Ｄmonを上記位相差検出回路
１０４ｄへ出力するためのモニタ信号出力端子１０ｅを
有している。

【００５６】この実施の形態４では、位相差検出回路１
０４ｄ及び遅延回路１０５を半導体装置１００ｄの外部
に構成しているため、実施の形態２の効果の他に、実施
の形態２のように位相差検出回路１０４ｂ及び遅延回路
１０５を搭載した半導体装置１００ｂに比べて、半導体
装置のコスト低減を図ることができる効果がある。

【００５７】

【発明の効果】以上のように、この発明（請求項１，
５）に係る信号処理装置によれば、入力信号に対して基
準クロック信号に同期した信号処理を施す信号処理装置
であって、外部から入力される外部クロック信号を受
け、該外部クロック信号の単一エッジに同期して変化す
るモニタ信号を出力するモニタ出力回路と、上記外部ク
ロック信号の位相を、該外部クロック信号と上記モニタ
信号の位相差に相当する分だけずらせて、位相調整クロ
ック信号を発生するクロック位相調整回路と、上記位相
調整クロック信号を基準クロック信号として受け、入力
信号に対して該位相調整クロック信号に同期した信号処
理を施す信号処理回路と、を備えたことを特徴とするの
で、半導体装置の動作使用条件や製造上の特性ばらつき
に拘わらず、外部クロック信号と信号処理回路の出力デ
ータ信号との位相差を、ほぼ一定にすることができる。

【００５８】これにより、半導体装置の検査を、機械的
に自動発生した検査プログラムを使用して行うことが可
能となる。また、外部クロック信号に対する半導体装置
の出力データ信号の位相のばらつき範囲が狭くなるた
め、半導体装置の周辺機器の設計を行う際の設計マージ
ンを小さくすることができる。

【００５９】この発明（請求項２）に係る信号処理装置
によれば、入力信号に対して基準クロック信号に同期し
た信号処理を施す信号処理装置であって、外部から入力
される外部クロック信号を受け、該外部クロック信号の
単一エッジに同期して変化するモニタ信号を出力するモ
ニタ出力回路と、上記外部クロック信号と上記モニタ信
号の位相差を検出する位相差検出回路と、上記外部クロ
ック信号を基準クロック信号として受け、入力信号に対
して該外部クロック信号に同期した信号処理を施す信号
処理回路と、該信号処理回路から出力される出力信号の
位相を、上記位相差検出回路にて検出された位相差に応
じて遅延する遅延手段と、を備えたことを特徴とするの
で、半導体装置の動作使用条件や製造上の特性ばらつき
に拘わらず、信号処理回路の出力データ信号の位相が、
該出力データ信号と外部クロック信号と位相差がほぼ一
定になるよう調整されることとなる。

【００６０】これにより、半導体装置の検査を、機械的
に自動発生した検査プログラムを使用して行うことがで
きる。また、外部クロック信号に対する半導体装置の出
力データ信号の位相のばらつき範囲が狭まり、半導体装
置の周辺機器の設計を行う際の設計マージンを小さくす
ることができる。

【００６１】この発明（請求項３，６）に係る信号処理
装置によれば、入力信号に対して基準クロック信号に同
期した信号処理を施す信号処理回路の出力信号の位相を
調整する信号処理装置であって、上記基準クロック信号
として外部クロック信号を上記信号処理回路に供給した
場合の、該外部クロック信号と上記出力信号の位相差を
検出し、上記外部クロック信号を該位相差に相当する分
だけずらせて、位相調整クロック信号を発生するクロッ
ク位相調整回路を備え、上記位相調整クロック信号を上
記基準クロック信号として上記信号処理回路に供給する
ことを特徴とするので、半導体装置の動作使用条件や製
造上の特性ばらつきに拘わらず、半導体装置を駆動する
外部クロック信号と、半導体装置から出力される出力デ
ータ信号との位相差を、ほぼ一定にすることができる。

【００６２】この結果、個々の半導体装置の検査を、そ
れぞれのデータ遅延時間のばらつきにより検査条件を変
更することなく、しかも、高い動作検証効率でもって行
うことができる。また、上記クロック位相調整回路は半
導体装置の外部に配置することにより、半導体装置のコ
スト低減を図ることができる。

【００６３】この発明（請求項４）に係る信号処理装置
によれば、入力信号に対して基準クロック信号に同期し
た信号処理を施す信号処理回路の出力信号の位相を調整
する信号処理装置であって、上記外部クロック信号と上
記出力信号の位相差を検出する位相差検出回路と、該信
号処理回路から出力される出力信号の位相を、上記位相
差検出回路にて検出された位相差に応じて遅延する遅延
手段と、を備えたことを特徴とするので、半導体装置の
動作使用条件や製造上の特性ばらつきに拘わらず、信号
処理回路の出力データ信号の位相が、該出力データ信号
と外部クロック信号と位相差がほぼ一定になるよう調整
されることとなる。

【００６４】この結果、個々の半導体装置の検査を、そ
れぞれのデータ遅延時間のばらつきにより検査条件を変
更することなく、しかも、高い動作検証効率でもって行
うことができる。また、上記クロック位相調整回路は半
導体装置の外部に配置することにより、半導体装置のコ
スト低減を図ることができる。

【００６５】この発明（請求項７，８）に係る信号処理
方法によれば、入力信号に対して基準クロック信号に同
期した信号処理を施す信号処理回路の出力信号の位相を
調整する信号処理方法であって、上記基準クロック信号
として外部クロック信号を上記信号処理回路に供給した
場合の、該外部クロック信号と上記出力信号の位相差を
検出する位相検出ステップと、上記外部クロック信号を
該位相差に相当する分だけずらせて、位相調整クロック
信号を発生するクロック位相調整ステップとを含み、上
記位相調整クロック信号を上記基準クロック信号として
上記信号処理回路に供給することを特徴とするので、半
導体装置の動作使用条件や製造上の特性ばらつきに拘わ
らず、半導体装置を駆動する外部クロック信号と、半導
体装置から出力される出力データ信号との位相差を、ほ
ぼ一定にすることができる。

【００６６】この結果、個々の半導体装置の検査を、そ
れぞれのデータ遅延時間のばらつきにより検査条件を変
更することなく、しかも、高い動作検証効率でもって行
うことができる。また、上記クロック位相調整回路は半
導体装置の外部に配置することにより、半導体装置のコ
スト低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による信号処理装置を説
明するためのブロック図である。

【図２】上記実施の形態１の信号処理装置の動作を説明
するための図であり、該信号処理装置内部での信号の波
形を示している。

【図３】本発明の実施の形態２による信号処理装置を説
明するためのブロック図である。

【図４】本発明の実施の形態３による信号処理装置を説
明するためのブロック図である。

【図５】本発明の実施の形態４による信号処理装置を説
明するためのブロック図である。

【図６】従来の信号処理装置の一例を示すブロック図で
ある。

【図７】上記従来の信号処理装置の動作を説明するため
の信号波形図である。

【符号の説明】

１ａ，１ｂ，１ｃ，１ｄ 信号処理装置 １０ａ クロック入力端子 １０ｂ データ入力端子 １０ｃ データ出力端子 １０ｄ 遅延クロック入力端子 １０ｅ モニタ信号出力端子 １００ａ，１００ｂ，１００ｃ，１００ｄ 半導体装置 １０１ 信号処理部 １０２ モニター出力回路 １０３ 信号処理回路 １０４ｂ，１０４ｄ 位相差検出回路 １０５ 遅延回路 １１０ａ，１１０ｃ 遅延時間調整回路 １２０ａ，１２０ｂ，１２０ｃ，１２０ｄ 位相調整手
段 Ｃｋ 外部クロック信号 Ｃkadj 位相調整クロック信号（クロック遅延信号） Ｄdel 出力データ遅延信号 Ｄin 入力データ信号 Ｄmon モニタ信号 Ｄout 出力データ信号 Ｓcont 遅延制御信号

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力信号に対して基準クロック信号に同
   期した信号処理を施す信号処理装置であって、 外部から入力される外部クロック信号を受け、該外部ク
   ロック信号の単一エッジに同期して変化するモニタ信号
   を出力するモニタ出力回路と、 上記外部クロック信号の位相を、該外部クロック信号と
   上記モニタ信号の位相差に相当する分だけずらせて、位
   相調整クロック信号を発生するクロック位相調整回路
   と、 上記位相調整クロック信号を基準クロック信号として受
   け、入力信号に対して該位相調整クロック信号に同期し
   た信号処理を施す信号処理回路と、 を備えたことを特徴とする信号処理装置。
2. 【請求項２】 入力信号に対して基準クロック信号に同
   期した信号処理を施す信号処理装置であって、 外部から入力される外部クロック信号を受け、該外部ク
   ロック信号の単一エッジに同期して変化するモニタ信号
   を出力するモニタ出力回路と、 上記外部クロック信号と上記モニタ信号の位相差を検出
   する位相差検出回路と、 上記外部クロック信号を基準クロック信号として受け、
   入力信号に対して該外部クロック信号に同期した信号処
   理を施す信号処理回路と、 該信号処理回路から出力される出力信号の位相を、上記
   位相差検出回路にて検出された位相差に応じて遅延する
   遅延手段と、 を備えたことを特徴とする信号処理装置。
3. 【請求項３】 入力信号に対して基準クロック信号に同
   期した信号処理を施す信号処理回路の出力信号の位相を
   調整する信号処理装置であって、 上記基準クロック信号として外部クロック信号を上記信
   号処理回路に供給した場合の、該外部クロック信号と上
   記出力信号の位相差を検出し、上記外部クロック信号を
   該位相差に相当する分だけずらせて、位相調整クロック
   信号を発生するクロック位相調整回路を備え、 上記位相調整クロック信号を上記基準クロック信号とし
   て上記信号処理回路に供給することを特徴とする信号処
   理装置。
4. 【請求項４】 入力信号に対して基準クロック信号に同
   期した信号処理を施す信号処理回路の出力信号の位相を
   調整する信号処理装置であって、 上記外部クロック信号と上記出力信号の位相差を検出す
   る位相差検出回路と、 該信号処理回路から出力される出力信号の位相を、上記
   位相差検出回路にて検出された位相差に応じて遅延する
   遅延手段と、 を備えたことを特徴とする信号処理装置。
5. 【請求項５】 請求項１記載の信号処理装置において、 上記クロック位相調整回路は、上記外部クロック信号と
   上記モニタ信号の位相差の最大値を記憶する記憶部を有
   し、上記位相調整クロック信号として、上記外部クロッ
   ク信号と上記モニタ信号の位相差が、常にその最大値と
   なるよう上記外部クロック信号の位相を遅らせたクロッ
   ク信号を出力するものであることを特徴とする信号処理
   装置。
6. 【請求項６】 請求項３記載の信号処理装置において、 上記クロック位相調整回路は、上記外部クロック信号を
   上記信号処理回路に供給した場合の、上記外部クロック
   信号と上記出力信号の位相差の最大値を記憶する記憶部
   を有し、上記位相調整クロック信号として、上記外部ク
   ロック信号と上記出力信号の位相差が、常にその最大値
   となるよう上記外部クロック信号の位相を遅らせたクロ
   ック信号を出力するものであることを特徴とする信号処
   理装置。
7. 【請求項７】 入力信号に対して基準クロック信号に同
   期した信号処理を施す信号処理回路の出力信号の位相を
   調整する信号処理方法であって、 上記基準クロック信号として外部クロック信号を上記信
   号処理回路に供給した場合の、該外部クロック信号と上
   記出力信号の位相差を検出する位相検出ステップと、 上記外部クロック信号を該位相差に相当する分だけずら
   せて、位相調整クロック信号を発生するクロック位相調
   整ステップとを含み、 上記位相調整クロック信号を上記基準クロック信号とし
   て上記信号処理回路に供給することを特徴とする信号処
   理方法。
8. 【請求項８】 請求項７記載の信号処理方法において、 上記クロック位相調整ステップは、上記外部クロック信
   号を上記信号処理回路に供給した場合の、上記外部クロ
   ック信号と上記出力信号の位相差の最大値を記憶し、上
   記位相調整クロック信号として、上記外部クロック信号
   と上記出力信号の位相差が、常に、その最大値となるよ
   う上記外部クロック信号の位相を遅らせたクロック信号
   を発生するものであることを特徴とする信号処理方法。