JP4223119B2 - クロック信号遅延装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリのプロトコルに係り、リング遅延を用いたクロック信号遅延装置に関する。
【0002】
【従来の技術】
一般に、SDRAMの場合、メモリに格納されたデータを読み出すためにはクロック信号が必要であり、そのクロック信号は外部から入力して用いる。しかし、外部から入力されたクロックは、チップに受信されたとき、ピン又は内部回路の特性によって実質的に一定時間遅延する。
【0003】
図1は一般的なSDRAMのデータの読み出しタイミング図である。図において、eCLKは外部クロック信号であり、tCLK (tCLKも同じ)は、その1周期の間隔で、tAC(tACも同じ)はクロックを受けてからデータ出力に要する時間である。なお、DQはメモリデバイスのデータ入出力ピンを示している。SDRAMは、外部から入力されるクロック信号を利用してチップ内部のデータを読み出して出力するが、外部のクロック信号がチップに入力されたときに遅延が発生しデータを取り出すためのチップ内部のクロックである内部クロックが外部クロックより遅れ、またデータを出力するための出力バッファの駆動時にも同様に遅延が発生するため、データを読み出すことができない場合が発生する。すなわち、クロック信号の上昇エッジから一定の時間であるTACの後の次の上昇エッジでシステムからデータを出力するが、クロックに対するデータの出力時間は周波数に拘わらず一定であるので、周波数が高くなり、TAC≧tCLKになると、必要なデータを読み出すことができなくなる。このため、TAC≧tCLKの場合は、次の外部クロックの立ち上がりに内部クロックを同期させる必要がある。
【0004】
この遅延時間はメモリのデータを読み出す時重要な変数として作用し、特にクロックアクセス時間は高速同期DRAM(SDRAM)の重要なパラメータである。クロックバッファ及びドライバを通過する伝播遅延に起因するクロックスキューは高速のクロックアクセスのために相殺されなければならない。このクロックスキューを相殺するために位相ロックループ(PLL)、遅延ロックループ(DLL)が広く用いられてきた。しかし、PLLとDLLは正確なロッキングのためには50以上のクロックサイクルを必要とし、それにより予備電流が増加する。
【0005】
以下、このような従来の同期ミラー遅延線(synchronous Mirror Delay Line)を添付図面を参照して説明する。
図2は従来の同期ミラー遅延線の構成図である。
まず、外部からクロック信号をチップ内部で受信する場合、上述したような理由により一定時間遅延された状態で受信する。更に、メモリのデータを読み出すための出力バッファを駆動するときにも時間遅延が生じる。
【0006】
そのため、実際には回路として構成されていないが、自然発生する遅延時間を説明するために図2にバッファ1、2を図示した。それらの遅延時間はそれぞれd1、d2と定義する。eCLKは外部からのクロック信号、rCLKはチップ内部で受信した内部クロック信号である。
従来の同期ミラー遅延線は、外部から入力されるクロック信号をd1+d2値だけ遅延させて出力する遅延器3と、内部クロック信号(rCLK)に同期して遅延器3で遅延されたクロック信号の時間をデジタル値に変換させるTDC(Time to Digital Converter)4と、デジタル値を時間に変換させるDTC(Digital to Time Converter)5と、内部のクロック信号(rCLK)によりTDC4及びDTC5の信号をラッチさせるフリップフロップ部6とからなる。
【0007】
かかる従来の同期ミラー遅延線の動作は以下の通りである。
図3は従来のTDCとクロックサイクルタイムとの関係図であり、図4は従来の同期ミラー遅延線の各部の出力波形図である。
すなわち、外部のクロック信号(eCLK)がチップ内部へ入力されるとき、一定時間(d1)遅延されて入力される(図4のrCLK参照)。そして、一定時間遅延された内部のクロック信号(rCLK)は遅延器3を通ってTDC4に入力される。この遅延器3を通ったA点のクロック信号はクロック信号(rCLK)よりd1+d2だけ遅延されてTDC4に入力される(図4のA参照)。
TDC4はtCLK−(d1+d2)を測定して、デジタル遅延計数に変換する。フリップフロップ部6の各フリップフロップ(F/F)はTDC4の各単位遅延素子(tpd)の信号をそれぞれラッチするようになっている。すなわち、TDC4へクロックが入力されたあとの内部のクロック信号(rCLK)の上昇エッジのときに複数のフリップフロップ(F/F)のうち遅延に対応する一つのF/Fをラッチする。これを利用してTDC4はtCLK−(d1+d2)を測定し、それをデジタル遅延計数に変換する(図4のB参照)。
【0008】
DTC5は測定されたデジタル遅延計数を制御信号として受け入れ、クロックドライバの出力と外部のクロックとを同期するため、入力されたクロック信号を再度tCLK−(d1+d2)時間だけ遅延させる(図4のC参照)。これにより、最終的に出力バッファを駆動するクロック信号はそのバッファで発生する時間(d2)の間遅延された後出力される(図4のliCLK参照)。すなわち、外部クロックeCLKと一致したクロックliCLKを得ることができる。
【0009】
しかし、図3に示すように、DTC5の時間分解能は遅延単位の遅延素子(tpd)の遅延時間と対応する。その遅延素子が内部クロックのジッタを決めることになる。
すなわち、N個の遅延素子があるとすると、Ntpd≧tCLK≧d1+d2(遅延部の遅延時間)+(F/Fのセット時間)のような条件が、図3に示すようにクロック同期化のための動作範囲を与える。ジッタが小さくなるためにはtpdが小さくなければならず、動作範囲を大きくするためにはNが大きくなければならない。
もし、tpdが100psであれば、Nは50MHzの外部クロックを満たすために200以上必要である。DTC5はTDC4と同じ数の単位遅延素子を必要とするため、遅延線の総遅延素子数は2Nである。この遅延素子はインバータやバッファ等で構成されているので、その数が多くなることは装置全体の大きさが大きくなるということを意味する。
【0010】
【発明が解決しようとする課題】
上述したように、ジッタを小さくするためにはtpdが小さくなければならず、動作範囲を大きくするためにはtpdの数、すなわち遅延素子数(N)が多くなければならない。更に、DTC5はTDC4と同じ数の単位遅延素子を必要とするため、遅延線の総遅延素子数は2N個必要であり、データ処理のためのフリップフロップ(F/F)もN個必要である。このため、これらを基板に実装する場合、遅延線は広いシリコンの面積を必要とする。
本発明は上記の問題点を解決するためになされたものであり、その目的とするところは、データを処理するためのフリップフロップ及び単位遅延素子の数を減少させることのできる遅延装置を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するための本発明のクロック信号遅延装置は、外部から入力されるクロック信号(eCLK)の入力時に自然発生する遅延時間(d1)及び出力バッファの駆動時に自然発生する遅延時間(d2)だけ(d1+d2)遅延させる遅延部と、前記遅延部から出力されるクロック信号を入力して上昇エッジに同期して矩形波パルスを発生するパルス発生部と、複数の単位遅延素子がリング状に構成されて前記パルス発生部から発生されたパルス信号を回転させるとともに、チップ内部に入力されたクロック信号(rCLK)に同期して前記パルス信号が最後に回転したときのパルスが停止した単位遅延素子の信号をラッチして出力するリング遅延部と、前記クロック信号(rCLK)を前記リング遅延部の回転数に対応して粗く遅延させる第1クロック信号遅延部と、前記第1クロック信号遅延部から出力されたクロック信号を、前記リング遅延部のラッチされて出力された信号に基づいて微細に遅延させて出力する第2クロック信号遅延部と、前記クロック信号(rCLK)により前記リング遅延部及び第1、第2クロック信号遅延部をリセットさせるリセット信号発生部とを備えることを特徴とする。
【0012】
【発明の実施の形態】
以下、本発明実施形態のクロック遅延装置を添付図面に基づいて詳細に説明する。
図5は本実施形態のクロック遅延装置の構成図であり、図6は図5の部分詳細構成図である。
本発明の一実施形態のクロック遅延装置は、外部から入力されるクロック信号(eCLK)の入力時に発生する遅延時間(d1)及び出力バッファの駆動時に発生する遅延時間(d2)だけ、すなわち(d1+d2)だけ遅延させる遅延部11と、遅延部11から出力されるクロック信号を入力し、上昇エッジに同期して矩形波パルスを発生するパルス発生部12と、リング状に構成された所定個数の単位遅延素子(tpd)と所定個数のフリップフロップ(F/F)とから構成され、パルス発生部12から発生されたパルス信号を回転させるとともに、前記時間(d1)の間遅延されてチップ内部に入力されたクロック信号(rCLK)に同期して各単位遅延素子(tpd)の信号をラッチして出力するリング遅延部13と、リング遅延部13でパルス信号が1回転する度にそのリングに対応する粗さでクロック信号(rCLK)を遅延させて出力する第1クロック信号遅延部20と、リング遅延部13のフリップフロップからラッチされて出力された信号を判断して、パルスの「ハイ」信号の出力位置に応じて第1クロック信号遅延部20から出力されたクロック信号をさらに微細に遅延させて出力する第2クロック信号遅延部21と、内部のクロック信号を入力してリング遅延部13、第1、第2クロック信号遅延部20、21をリセットさせるリセット信号発生部22とから構成される。
【0013】
第1クロック信号遅延部20は、所定個数の粗遅延素子(CDU)で構成され、クロック信号(rCLK)を入力して、それを一定の粗さで連続的に遅延させる粗遅延部14と、粗遅延部14の粗遅延素子(CDU)の数に相応する所定個数のスイッチング素子で構成され、粗遅延部14の各粗遅延素子(CDU)の出力をスイッチングする第1スイッチング部15と、リング遅延部13でのパルスの回転数をカウントしてそれに相応する時間だけ遅延されるように第1スイッチング部15を制御する粗遅延制御部16とから構成される。
【0014】
第2クロック信号遅延部21は、リング遅延部13の単位遅延素子(tpd)の個数と同じ数の微細遅延素子(FDU)を有し、第1スイッチング部15から出力されるクロック信号を微細時間だけ遅延させる微細遅延部17と、微細遅延部17の微細遅延素子(FDU)の数に相応する所定個数のスイッチング素子から構成され、微細遅延部17の各微細遅延素子(FDU)の出力をそれぞれスイッチングする第2スイッチング部18と、リング遅延部13のフリップフロップ(F/F)からラッチされて出力される信号を入力して、パルス発生部12から発生されたパルスが何番目のフリップフロップ(F/F)からラッチされたかを判断して、それに対応するスイッチがオフされるように第2スイッチング部18を制御する微細遅延制御部19とから構成される。
【0015】
リング遅延部13の構成は図6の通りである。
本発明の実施形態では、8つの単位遅延素子(tpd)がリング状に連結されて入力された信号がそのリング状に連結された単位遅延素子を通して回転されるようになっている。各単位遅延素子(tpd)にはそれぞれフリップフロップ(F/F)が接続され、そのフリップフロップで内部のクロック信号(rCLK)に同期して各単位遅延素子の信号をラッチする。
【0016】
このように構成された本クロック信号遅延装置の動作は以下の通りである。
図7は本クロック信号遅延装置の各部の出力波形図である。
外部から入力されるクロック信号(eCLK)はチップ内部に入力されるとき一定時間(d1)遅延され、同様に出力バッファの駆動時に一定時間(d2)遅延される。遅延部11ではこの自然的に遅延される時間(d1+d2)だけ外部から入力されるクロック信号(eCLK)を遅延させる(図7のA参照)。パルス発生部12では遅延部11から出力されるクロック信号の上昇エッジに同期して矩形波パルスを発生させてリング遅延部13へ入力させる(図7のB参照)。
【0017】
そして、リング状に構成されたリング遅延部13は、パルス発生部12から発生されたパルス信号を各単位遅延素子を通過させながら回転させるとともに、時間(d1)の間遅延されてチップ内部に入力されたクロック信号(rCLK)に同期して各単位遅延素子(tpd)の信号をラッチして出力する。このパルス発生部12からのパルスは遅延時間、すなわちtCLK−(d1+d2)の時間に応じて数回(図7K)回転する。その回転するパルスが1回転するごとに出力させ、その1回転させて得られるパルス回転信号が粗遅延制御部16に入力される。粗遅延制御部16ではその回転数をカウントして第1スイッチング部15の該当する1つのスイッチをオンとさせる。各フリップフロップによりラッチされた信号は微細遅延制御部19に入力される。
【0018】
粗遅延部14は、内部クロック信号(rCLK)を一定の粗さで続けて遅延させており、粗遅延制御部16は前述のようにリング遅延部13で回転されたパルス信号をカウントしてそれに対応する時間だけ粗遅延されるように第1スイッチング部15のスイッチング素子を選択的に「オン」させる。又、第1スイッチング部15から出力されるクロック信号(cCLK)は微細遅延部17により微細の時間だけ遅延される。リング遅延部13の各フリップフロップ(F/F)によりラッチされた信号は微細遅延制御部19に入力される。微細遅延制御部19は、パルス発生部12から発生されたパルスBが何番目のフリップフロップ(F/F)によりラッチされたかを判断し、それに対応する時間だけ微細遅延されるように第2スイッチング部18のスイッチング素子を「オン」させてクロック信号を出力する(fCLK)。第2スイッチング部18から出力されたクロック信号が一定時間(d2)だけ遅延された後、出力バッファへ入力される。
【0019】
【発明の効果】
以上説明したように、本発明のクロック信号遅延装置においては次のような効果がある。
すなわち、微細な遅延時間を得るためには単位遅延素子(tpd)の遅延時間を短くし、動作範囲を大きくするためには単位遅延素子(tpd)の個数(N)が多くなければならない。更に、従来の遅延線では、DTCがTDCと同じ数の単位遅延素子を必要とするため、遅延線の総遅延素子数は2N個必要であり、データ処理のためのフリップフロップ(F/F)もN個必要である。このため、遅延線は広いシリコン面積を消耗していた。
しかし、本発明は、単位遅延素子をリング状に形成することにより、微細な遅延時間を得、動作範囲を大きくし、更に遅延線の占める面積を大幅に減少させることができる。例えば、従来及び本発明で0.1nsの遅延時間を有する単位遅延素子を用いると仮定するとき、従来では10nsの動作範囲を得るために約200個の単位遅延素子を必要とするが、本発明では図6に示すように8つの単位遅延素子だけでも充分な動作範囲が得られる。よって、遅延線の占める面積を大幅に減少させることができる。
【図面の簡単な説明】
【図1】 一般的なSDRAMのデータの読出しタイミング図。
【図2】 従来の線形遅延線の構成図。
【図3】 従来のTDCとクロックサイクルタイムとの関係図。
【図4】 従来の線形遅延線の各部の出力波形図。
【図5】 本発明のクロック信号遅延装置の構成図。
【図6】 図4のリング遅延部の詳細構成図。
【図7】 本発明のクロック信号遅延装置の各部の出力波形図。
【符号の説明】
11 遅延部
12 パルス発生部
13 リング遅延部
14 粗遅延(coarse delay)部
15 第1スイッチング部
16 粗遅延制御部
17 微細遅延(fine delay)部
18 第2スイッチング部
19 微細遅延制御部
20 第1クロック信号遅延部
21 第2クロック信号遅延部
22 リセット信号発生部
Claims (6)
- 外部から入力されるクロック信号(eCLK)の入力時に自然発生する遅延時間(d1)及び出力バッファの駆動時に自然発生する遅延時間(d2)だけ(d1+d2)遅延させる遅延部と、
前記遅延部から出力されるクロック信号を入力して上昇エッジに同期して矩形波パルスを発生するパルス発生部と、
複数の単位遅延素子がリング状に構成されて前記パルス発生部から発生されたパルス信号を回転させるとともに、チップ内部に入力されたクロック信号(rCLK)に同期して前記パルス信号が最後に回転したときのパルスが停止した単位遅延素子の信号をラッチして出力するリング遅延部と、
前記チップ内部に入力されたクロック信号(rCLK)を前記リング遅延部の回転数に対応して粗く遅延させる第1クロック信号遅延部と、
前記第1クロック信号遅延部から出力されたクロック信号を、前記リング遅延部のラッチされて出力された信号に基づいて微細に遅延させて出力する第2クロック信号遅延部と、
前記チップ内部に入力されたクロック信号(rCLK)により前記リング遅延部及び第1、第2クロック信号遅延部をリセットさせるリセット信号発生部と
を備えることを特徴とするクロック信号遅延装置。 - 第1クロック信号遅延部は、
複数の粗遅延素子(CDU)からなり、前記チップ内部に入力されたクロック信号(rCLK)を一定の粗さで続けて遅延させる粗遅延部と、
前記粗遅延部の各粗遅延素子(CDU)の出力をスイッチングする第1スイッチング部と、
前記リング遅延部で前記パルス信号が回転される数をカウントして、それに相応する時間だけ粗遅延されるように前記第1スイッチング部を制御する粗遅延制御部と
を含むことを特徴とする請求項1記載のクロック信号遅延装置。 - 前記第2クロック信号遅延部は、
複数の微細遅延素子(FDU)で構成され、前記第1クロック信号遅延部から出力されたクロック信号を微細の時間で続けて遅延させる微細遅延部と、
前記微細遅延部の各微細遅延素子(FDU)の出力をそれぞれスイッチングする第2スイッチング部と、
前記リング遅延部の各ラッチ信号に基づいてそれに相応する時間に微細遅延されるように前記第2スイッチング部を制御する微細遅延制御部と
を含むことを特徴とする請求項1記載のクロック信号遅延装置。 - 前記リング遅延部は、
リング状に構成され、前記パルス発生部から発生されたパルス信号を回転させて遅延させる複数の単位遅延素子と、
前記クロック信号に同期して前記各単位遅延素子の信号をラッチして出力する複数のラッチ部と
から構成されることを特徴とする請求項1記載のクロック信号遅延装置。 - 前記ラッチ部はフリップフロップから構成されることを特徴とする請求項4記載のクロック信号遅延装置。
- 前記リング遅延部は、パルス信号が1回転する度に信号を第1クロック信号遅延部に出力し、ラッチされた全ての信号を第2クロック信号遅延部に出力することを特徴とする請求項1記載のクロック信号遅延装置。
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Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6795931B1 (en) * | 1999-09-30 | 2004-09-21 | Micron Technology, Inc. | Method and apparatus for an adjustable delay circuit having arranged serially coarse stages received by a fine delay stage |
JP2001203763A (ja) * | 2000-01-24 | 2001-07-27 | Nec Ic Microcomput Syst Ltd | 信号伝送方法および装置、データ処理装置 |
US6525565B2 (en) * | 2001-01-12 | 2003-02-25 | Xilinx, Inc. | Double data rate flip-flop |
US6373301B1 (en) | 2001-04-18 | 2002-04-16 | Silicon Integrated Systems Corporation | Fast-locking dual rail digital delayed locked loop |
US6617894B2 (en) | 2001-05-14 | 2003-09-09 | Samsung Electronics Co., Ltd. | Circuits and methods for generating internal clock signal of intermediate phase relative to external clock |
KR100422585B1 (ko) * | 2001-08-08 | 2004-03-12 | 주식회사 하이닉스반도체 | 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법 |
US6580304B1 (en) * | 2002-03-28 | 2003-06-17 | M/A-Com, Inc. | Apparatus and method for introducing signal delay |
US6727740B2 (en) * | 2002-08-29 | 2004-04-27 | Micron Technology, Inc. | Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals |
US7961559B2 (en) * | 2003-11-13 | 2011-06-14 | International Business Machines Corporation | Duty cycle measurement circuit for measuring and maintaining balanced clock duty cycle |
KR100605588B1 (ko) * | 2004-03-05 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 |
US7084686B2 (en) * | 2004-05-25 | 2006-08-01 | Micron Technology, Inc. | System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal |
US7078951B2 (en) * | 2004-08-27 | 2006-07-18 | Micron Technology, Inc. | System and method for reduced power open-loop synthesis of output clock signals having a selected phase relative to an input clock signal |
US7574638B2 (en) * | 2005-02-03 | 2009-08-11 | Samsung Electronics Co., Ltd. | Semiconductor device tested using minimum pins and methods of testing the same |
US7943555B2 (en) * | 2005-04-19 | 2011-05-17 | Halliburton Energy Services Inc. | Wellbore treatment kits for forming a polymeric precipitate to reduce the loss of fluid to a subterranean formation |
US7325152B2 (en) * | 2005-06-30 | 2008-01-29 | Infineon Technologies Ag | Synchronous signal generator |
US7629819B2 (en) * | 2005-07-21 | 2009-12-08 | Micron Technology, Inc. | Seamless coarse and fine delay structure for high performance DLL |
US7671648B2 (en) | 2006-10-27 | 2010-03-02 | Micron Technology, Inc. | System and method for an accuracy-enhanced DLL during a measure initialization mode |
US8228763B2 (en) * | 2008-04-11 | 2012-07-24 | Infineon Technologies Ag | Method and device for measuring time intervals |
KR101038470B1 (ko) * | 2008-10-30 | 2011-06-03 | 포항공과대학교 산학협력단 | 동작영역이 넓은 디지털제어발진기 |
US9768809B2 (en) * | 2014-06-30 | 2017-09-19 | Intel IP Corporation | Digital-to-time converter spur reduction |
WO2016029000A2 (en) * | 2014-08-20 | 2016-02-25 | Zaretsky, Howard | Split transformer based lc-tank digitally controlled oscillator |
KR102042742B1 (ko) * | 2017-12-21 | 2019-11-27 | 에스앤즈 주식회사 | 딜레이 라인을 이용한 실시간 pvt 보정용 고속 딜레이 방법 및 그 장치 |
TWI685200B (zh) | 2018-08-10 | 2020-02-11 | 華邦電子股份有限公司 | 同步鏡延遲電路和同步鏡延遲操作方法 |
WO2020061080A1 (en) * | 2018-09-18 | 2020-03-26 | Texas Instruments Incorporated | Methods and apparatus to improve power converter on-time generation |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2868266B2 (ja) * | 1990-01-25 | 1999-03-10 | 株式会社日本自動車部品総合研究所 | 信号位相差検出回路及び信号位相差検出方法 |
JP2929888B2 (ja) * | 1993-03-26 | 1999-08-03 | 株式会社デンソー | パルス位相差符号化回路 |
JP3489178B2 (ja) * | 1994-03-16 | 2004-01-19 | 株式会社デンソー | 同期式カウンタ |
JP3553639B2 (ja) * | 1994-05-12 | 2004-08-11 | アジレント・テクノロジーズ・インク | タイミング調整回路 |
-
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