KR100260560B1 - 실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법 - Google Patents

실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법 Download PDF

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Abstract

실리콘-온 인슐레이터(SOI) 구조를 이용한 반도체 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는, 반도체 기판의 상부에 제1 절연층을 개재하여 형성되며, 액티브 영역으로 제공되는 반도체층; 제1 절연층의 상부에 형성되며, 인접한 액티브 영역을 길이 방향으로 어긋나게 격리시키도록 사선 방향으로 배열된 소자 분리층; 반도체층에 형성되며 게이트와 소오스/드레인 영역을 갖는 트랜지스터; 그 전극들 중의 하나가 기판과의 사이에 제2 절연층을 개재하여 트랜지스터의 하부에 형성되고, 상기 전극과의 사이에 유전체막을 개재하여 상기 전극에 대향하여 형성된 다른 하나의 전극이 제1 절연층에 형성된 스토리지 노드 콘택을 통해 트랜지스터의 소오스 영역에 접속되는 캐패시터; 그리고 트랜지스터를 포함한 반도체층의 상부에 형성되며, 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역에 접속되는 제1 비트라인과, 제1 비트라인에 대해 서로 다른 높이에서 인접하여 제1 비트라인이 접속되지 않은 액티브 영역의 드레인 영역에 접속되는 제2 비트라인을 구비한다. 매몰형 캐패시터와 이층 비트라인 구조를 적용함으로써 단위 셀의 면적을 4(1+δ)F2까지 축소하여 집적도를 크게 향상시킬 수 있다.

Description

실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그 제조 방법
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 실리콘-온 인슐레이터(silicon-on insulator; 이하 "SOI"라 한다) 구조를 이용한 다이나믹 랜덤 억세스 메모리(dynamic random access memory; 이하 "DRAM"이라 한다) 장치 및 그 제조 방법에 관한 것이다.
DRAM과 같은 반도체 메모리 장치는 다수의 메모리 셀이 X, Y 방향으로 규칙적으로 배열된 메모리 셀 어레이(memory cell array)와, 상기 메모리 셀 어레이의 주변에 형성되어 셀을 제어하기 위한 주변 회로부(peripheral circuit)로 구성된다. 각각의 메모리 셀은 워드라인으로 불리는 행 방향 신호선과 비트라인으로 불리는 열 방향 신호선의 쌍방을 선택함으로써 선택할 수 있다.
또한, DRAM 장치는 복수개의 입력 단자와 복수개의 출력 단자를 가지며 입력 단자의 어느 조합에 신호가 가해졌을 때 그 조합에 대응하는 하나의 출력 단자에 신호가 나타나는 열 디코더(row decoder) 및 행 디코더(column decoder), 그리고 각각의 비트라인에 연결되어 메모리 셀에서 판독(read)된 신호를 증폭시키기 위한 센스 앰프(sense amp)를 구비한다. 상기 센스 앰프로는, DRAM 장치가 대용량화 및 고집적화됨에 따라 한쌍의 비트라인(BL, BL)이 센스 앰프를 개재해서 같은 방향을 향하도록 배치되어 두 개의 비트라인 사이의 전압차를 증폭하는 방식의 "폴디드 비트라인형 센스 앰프(foled bitline type sense amp)"가 사용되고 있다. 상기한 구조의 센스 앰프를 사용할 경우에는 워드라인이 한쌍의 비트라인을 평등하게 가로지르게 되므로, 고레벨측 비트라인에서는 액티브 영역의 상부에 워드라인이 놓이고 저레벨측 비트라인에서는 필드 영역의 상부에 워드라인이 놓인다. 이러한 레이아웃 구조에 의하면 단위 셀의 면적이 8F2(여기서, F는 디자인 룰)이 된다.
한편, DRAM 장치의 집적도가 증가함에 따라 단위 셀 면적의 축소가 요구되고 있은에, 사진 공정(photolithography procecss)의 한계 및 소자의 전기적 특성 열화 등으로 인하여 단위 셀의 디자인 룰(design rule)을 축소하는 것이 점점 어려워지고 있다. 이에 따라, 셀의 레이아웃 또는 센싱 방법 등을 변경하여 동일한 디자인 룰을 가지고 단위 셀 면적을 줄이려는 시도가 이루어지고 있다. 그 대표적인 예로 기준 비트라인을 신호 비트라인과 한 쌍으로 구성하지 않고 셀 블록의 엣지에 고정시키는 개방 비트라인(open bit line) 구조가 있는데, 이것은 단위 셀의 면적을 6F2까지 줄일 수 있지만 잡음의 증가로 인하여 센싱 마진이 감소하는 등의 문제가 있어 실제 공정에 적용하기가 어렵다.
따라서, 최근에는 단위 셀 면적을 줄이기 위하여 SOI 기판을 사용하여 상기 SOI 기판의 양측에 소자들을 분산 배치하는 구조가 각광받고 있다. 참고적으로, SOI 기술은, 절연 기판의 상부에 지지되어 있는 개개의 실리콘 섬(silicon island) 내에 액티브 소자들을 형성함으로써 소자 간의 상호 분리를 달성하는 기술이다. 따라서, 벌크(bulk) 실리콘 구조에 비해서 SOI 구조는 우수한 집적도를 제공할 뿐만 아니라 공정 수를 감소시킬 수 있다는 장점을 갖는다. 이와 같이 SOI 기판의 상부에 형성된 액티브 소자를 SOI 소자라 하는데, 상기 SOI 소자는 벌크 실리콘 소자에 비해 기생 캐패시턴스가 현저하게 줄어들기 때문에 높은 회로 동작 속도 및 낮은 전력 소모를 얻을 수 있다.
캐패시터가 실리콘층의 아래에 완전히 매몰되어 메모리 셀의 면적을 최대화할 수 있는 SOI 구조로 형성된 종래의 DRAM 장치가 미합중국 특허공보 제5,102,819호에 개시되어 있으며, 그 셀 레이아웃도를 도 1에 도시하였다.
도 1에서, 참조 부호 20 (점선으로 표시된 영역)은 하나의 억세스 트랜지스터(access transistor)와 하나의 정보 저장용 캐패시터로 이루어진 단위 셀을 나타낸다. 그리고, 참조 부호 10은 캐패시터의 스토리지 노드, 참조 부호 5는 액티브 영역으로 제공되는 반도체층, 참조 부호 8은 트랜지스터의 소오스 영역과 캐패시터의 스토리지 노드를 접속시키기 위한 스토리지 노드 콘택, 참조 부호 15는 트랜지스터의 드레인 영역과 비트라인을 접속시키기 위한 비트라인 콘택, 그리고 참조 부호 12는 트랜지스터의 게이트로 제공되는 워드라인을 나타낸다. 또한, 참조 부호 "F"는 디자인 룰을 나타낸다.
도 2는 도 1의 장치를 A-A' 선으로 자른 수직 단면도이다.
도 2를 참조하면, 종래의 DRAM 셀은 반도체 기판(1), 상기 반도체 기판(1)의 상부에 형성된 캐패시터의 플레이트 전극용 제2 폴리실리콘층(2), 상기 플레이트 전극(2)의 표면 위에 형성된 제1 절연층(3), 상기 제1 절연층(3)을 식각하여 형성된 리세스 부(4), 및 상기 리세스 부(4) 내에 형성된 반도체층(5)을 구비한다. 상기 반도체 기판(1), 제2 폴리실리콘층(2), 제1 절연층(3) 및 반도체층(5)이 SOI 구조를 형성한다. 상기 반도체층(5)은 상기 반도체 기판(1)과는 별도의 반도체 기판으로 형성된다.
억세스 트랜지스터의 소오스/드레인 영역(7, 6)은 상기 반도체층(5) 내에 형성된다. 상기 드레인 영역(6)은 제2 절연층(14)에 형성된 비트라인 콘택(15)을 통해 비트라인(16)에 접속되고, 상기 소오스 영역(7)은 제1 절연층(3)에 형성된 스토리지 노드 콘택(8)을 통해 캐패시터의 스토리지 노드(10)에 접속된다. 여기서, 참호 부호 12는 게이트 산화막을 나타내고, 참조 부호 13은 게이트를 나타낸다.
각각의 캐패시터는 대응되는 억세스 트랜지스터의 하부에 형성된다. 즉, 제1 폴리실리콘층으로 구성된 스토리지 노드(10)는 상기 소오스 영역(7)의 하부에 형성되며, 스토리지 노드 콘택(8)을 통해 소오스 영역(7)에 접속된다. 캐패시터의 유전체막(11)은 상기 스토리지 노드(10)와 제2 폴리실리콘층(2)의 사이에 형성된다. 따라서, 상기 반도체 기판(1), 제2 폴리실리콘층(2), 유전체막(11) 및 스토리지 노드(10)가 정보 저장용 캐패시터를 형성한다. 상기 반도체 기판(1)과 제2 폴리실리콘층(2)은 캐패시터의 플레이트 전극으로 작용한다.
상술한 구조를 갖는 종래의 DRAM 장치에 "폴디드 비트라인형 센스 앰프" 구조를 적용할 경우에는, 워드라인(12)이 한쌍의 비트라인을 평등하게 가로지르게 되므로 고레벨측 비트라인에서는 액티브 영역(5)의 상부에 워드라인(12)이 놓이고 저레벨측 비트라인에서는 필드 영역(18)의 상부에 워드라인(12)이 놓이게 된다. 또한, 비트라인(16)은 제2 절연층(14)의 상부에서 액티브 영역(5)의 신장 방향과 동일한 방향으로 신장되는데, 1층 구조의 비트라인을 사용하므로 "폴디드 비트라인 구조"를 이루는 한쌍의 비트라인들은 동일한 높이 (즉, 제2 절연층(14)의 두께에 해당하는 높이)에서 인접되도록 배열된다. 따라서, 두 개의 비트라인 사이의 전압차를 적절히 증폭시키기 위해서는 도 1에 도시한 바와 같이 인접한 액티브 영역(5)들 간에 "a" 만큼의 충분한 간격이 확보되어야 하므로, 이러한 구조를 갖는 종래의 DRAM 장치의 단위 셀(도 1의 참조 부호 20)의 면적은 8F2이 된다.
본 발명의 목적은 SOI 구조를 이용한 반도체 메모리 장치에 있어서, 매몰형 캐패시터와 2층 구조의 비트라인을 적용하여 단위 셀의 면적을 축소하여 집적도를 증가시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 다른 목적은 상기 반도체 메모리 장치를 제조하는데 특히 적합한 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
도 1은 SOI 구조를 이용한 종래의 DRAM 장치의 셀 레이아웃도이다.
도 2는 도 1의 장치를 A-A' 선으로 자른 수직 단면도이다.
도 3은 본 발명의 일 실시예에 의한, SOI 구조를 이용한 DRAM 장치의 셀 레이아웃도이다.
도 4는 도 3의 장치를 B-B' 선으로 자른 수직 단면도이다.
도 5는 도 3의 장치를 C-C' 선으로 자른 수직 단면도이다.
도 6 내지 도 18은 본 발명의 일 실시예에 의한, SOI 구조를 이용한 DRAM 장치의 제조 방법을 설명하기 위한 수직 단면도들이다.
도 19는 본 발명의 다른 실시예에 의한, SOI 구조를 이용한 DRAM 장치의 셀 레이아웃도이다.
도 20은 도 19의 장치를 D-D' 선으로 자른 수직 단면도이다.
도 21는 도 19의 장치를 E-E' 선으로 자른 수직 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제1 반도체 기판 102 : 소자 분리층
104 : 제1 절연층 106 : 스토리지 노드 콘택
108 : 스토리지 노드 110 : 유전체막
112 : 플레이트 전극 113: 제2 절연층
114 : 제2 반도체 기판 116 : 반도체층
118 : 라인형 트렌치 소자분리 영역
120 : 게이트 산화막 122 : 게이트
124, 126 : 소오스/드레인 영역 128 : 측벽 스페이서
130 : 제3 절연층 132 : 제1 비트라인 콘택
134 : 제1 비트라인 136 : 제4 절연층
138 : 제2 비트라인 콘택 140 : 제2 비트라인
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 절연층을 개재하여 형성되며, 액티브 영역으로 제공되는 반도체층; 상기 제1 절연층의 상부에 형성되며, 인접한 액티브 영역을 길이 방향으로 어긋나게 격리시키도록 사선 방향으로 배열된 소자 분리층; 상기 반도체층에 형성되며 게이트와 소오스/드레인 영역을 갖는 트랜지스터; 그 전극들 중의 하나가 상기 기판과의 사이에 제2 절연층을 개재하여 상기 트랜지스터의 하부에 형성되고, 상기 전극과의 사이에 유전체막을 개재하여 상기 전극에 대향하여 형성된 다른 하나의 전극이 상기 제1 절연층에 형성된 스토리지 노드 콘택을 통해 상기 트랜지스터의 소오스 영역에 접속되는 캐패시터; 그리고 상기 트랜지스터를 포함한 반도체층의 상부에 형성되며, 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역에 접속되는 제1 비트라인과, 상기 제1 비트라인에 대해 서로 다른 높이에서 인접하여 상기 제1 비트라인이 접속되지 않은 액티브 영역의 드레인 영역에 접속되는 제2 비트라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
바람직하게는, 상기 소자 분리층은 인접한 액티브 영역들을 길이 방향으로 상기 게이트의 피치만큼 어긋나게 격리시키도록 배열된다.
바람직하게는, 상기 반도체 메모리 장치는 인접한 제1 비트라인들 및 인접한 제2 비트라인들을 각각 한쌍의 비트라인으로 센싱하는 폴디드 비트라인형 센스 앰프 구조를 갖는다.
바람직하게는, 상기 트랜지스터를 포함한 반도체층과 상기 제1 비트라인의 사이에 형성되며 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역을 노출시키는 제1 비트라인 콘택을 갖는 제3 절연층과, 상기 제1 비트라인과 제2 비트라인의 사이에 형성되며 상기 제1 비트라인 콘택이 형성되지 않은 액티브 영역의 드레인 영역을 노출시키는 제2 비트라인 콘택을 갖는 제4 절연층을 더 구비한다.
바람직하게는, 상기 스토리지 노드 콘택은 상기 소자 분리층과 액티브 영역에 걸쳐서 형성된다.
바람직하게는, 인접한 액티브 영역들을 격리시키기 위하여 상기 반도체층의 상부에 형성되며 비트라인을 따라 동일하게 신장되는 라인형 트렌치 소자분리 영역을 더 구비한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 절연층을 개재하여 형성되며, 액티브 영역으로 제공되는 반도체층; 상기 제1 절연층의 상부에 형성되며, 인접한 액티브 영역을 길이 방향으로 어긋나게 격리시키도록 사선 방향으로 배열된 소자 분리층; 상기 반도체층에 형성되며 게이트와 소오스/드레인 영역을 갖는 트랜지스터; 그 전극들 중의 하나가 상기 기판과의 사이에 제2 절연층을 개재하여 상기 트랜지스터의 하부에 형성되고, 상기 전극과의 사이에 유전체막을 개재하여 상기 전극에 대향하여 형성된 다른 하나의 전극이 상기 제1 절연층에 형성된 스토리지 노드 콘택을 통해 상기 트랜지스터의 소오스 영역에 접속되는 캐패시터; 그리고 상기 트랜지스터를 포함한 반도체층의 상부에 형성되며, 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역에 접속되는 제1 비트라인과, 상기 제1 비트라인에 대해 서로 다른 높이에서 인접하여 상기 제1 비트라인이 접속되지 않은 액티브 영역의 드레인 영역에 접속되는 제2 비트라인을 구비하며, 상기 캐패시터의 전극들 중에서 상기 트랜지스터의 소오스 영역에 접속되는 전극은 상기 소자 분리층과 동일한 사선 방향으로 배열된 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
바람직하게는, 상기 스토리지 노드 콘택은 상기 소자 분리층 및 액티브 영역의 하부에서 상기 소자 분리층의 상부에 형성되는 트랜지스터의 하부까지 걸쳐서 형성된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 제1 반도체 기판의 상부에 소자 분리층을 인접한 액티브 영역이 길이 방향으로 어긋나게 격리되도록 사선 방향으로 배열하여 형성하는 단계; 상기 결과물의 상부에 제1 절연층을 적층하고 이를 식각하여 상기 제1 반도체 기판의 소정 부위를 노출시키는 스토리지 노드 콘택을 형성하는 단계; 상기 제1 절연층의 상부에 캐패시터의 스토리지 노드, 유전체막 및 플레이트 전극을 순차적으로 적층하여 캐패시터를 형성하는 단계; 상기 플레이트 전극의 상부면에 제2 절연층을 형성한 후, 상기 제2 절연층의 상부면에 제2 반도체 기판을 본딩하는 단계; 상기 제2 반도체 기판이 본딩된 결과물을 뒤집은 후, 상기 제1 반도체 기판의 배면을 연마하여 액티브 영역으로 제공되는 반도체층을 형성하는 단계; 상기 반도체층에 게이트, 드레인 영역, 및 상기 스토리지 노드 콘택을 통해 캐패시터의 스토리지 노드에 접속되는 소오스 영역을 갖는 트랜지스터를 형성하는 단계; 상기 결과물의 상부에 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역에 접속되는 제1 비트라인을 형성하는 단계; 그리고 상기 제1 비트라인의 상부에 상기 제1 비트라인이 접속되지 않은 액티브 영역의 드레인 영역에 접속되는 제2 비트라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.
상기 반도체층을 형성하는 단계에서, 상기 상기 소자 분리층의 표면이 노출될 때까지 상기 제1 반도체 기판의 배면을 화학 기계적 연마(chemical mechanical polishing; 이하 "CMP"라 한다) 방법으로 연마한다.
바람직하게는, 상기 트랜지스터를 형성하는 단계 전에, 상기 반도체층의 상부에 인접한 액티브 영역을 격리시키기 위한 라인형 트렌치 소자분리 영역을 비트라인을 따라 동일하게 신장되도록 형성하는 단계를 더 구비한다. 구체적으로, 상기 반도체층의 상부에 제1 산화막, 폴리실리콘층, 제2 산화막 및 질화막을 순차적으로 적층한 후, 상기 질화막을 패터닝하는 단계; 상기 패터닝된 질화막의 측벽에 제3 산화막으로 이루어진 제1 스페이서를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 제2 산화막, 폴리실리콘층, 제1 산화막 및 반도체층을 순차적으로 식각하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치를 제4 산화막으로 매립한 후, 상기 제1 스페이서 및 제4 산화막을 에치백하여 상기 제1 트렌치의 상부에 제1 산화막 패턴을 형성하는 단계; 상기 질화막을 제거한 후, 상기 제1 산화막 패턴의 측벽에 제5 산화막으로 이루어진 제2 스페이서를 형성하고 이를 식각 마스크로 사용하여 상기 제2 산화막, 폴리실리콘층, 제1 산화막 및 반도체층을 순차적으로 식각하여 제2 트렌치를 형성하는 단계; 상기 제2 트렌치를 제6 산화막으로 매립한 후, 상기 제1 산화막 패턴 및 제6 산화막을 에치백하여 상기 제1 및 제2 트렌치를 매립하는 제2 산화막 패턴을 형성하는 단계; 및 상기 폴리실리콘층을 제거한 후, 상기 제2 산화막 패턴의 측벽에 제7 산화막으로 이루어진 제3 스페이서를 형성함으로써 인접한 액티브 영역을 격리시키기 위한 라인형 트렌치 소자분리 영역을 완성하는 단계를 더 구비한다.
상기 제1 비트라인을 형성하는 단계 전에, 상기 트랜지스터가 형성된 반도체층의 상부에 제3 절연층을 형성하는 단계; 및 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역을 노출시키도록 상기 제3 절연층을 식각하여, 상기 노출된 드레인 영역과 제1 비트라인을 접속시키기 위한 제1 비트라인 콘택을 형성하는 단계를 더 구비한다.
상기 제2 비트라인을 형성하는 단계 전에, 상기 제2 비트라인이 형성된 결과물의 상부에 제4 절연층을 형성하는 단계; 및 상기 제1 비트라인 콘택이 형성되지 않은 액티브 영역의 드레인 영역을 노출시키도록 상기 제4 절연층을 식각하여, 상기 노출된 드레인 영역과 제2 비트라인을 접속시키기 위한 제2 비트라인 콘택을 형성하는 단계를 더 구비한다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 제1 반도체 기판의 상부에 소자 분리층을 인접한 액티브 영역이 길이 방향으로 어긋나게 격리되도록 사선 방향으로 배열하여 형성하는 단계; 상기 결과물의 상부에 제1 절연층을 적층하고 이를 식각하여 상기 제1 반도체 기판의 소정 부위를 노출시키는 스토리지 노드 콘택을 형성하는 단계; 상기 제1 절연층의 상부에 상기 소자 분리층과 동일한 사선 방향으로 배열되도록 캐패시터의 스토리지 노드를 형성하는 단계; 상기 스토리지 노드의 상부에 유전체막 및 플레이트 전극을 순차적으로 적층하여 캐패시터를 형성하는 단계; 상기 플레이트 전극의 상부면에 제2 절연층을 형성하고, 상기 제2 절연층의 상부면에 제2 반도체 기판을 본딩하는 단계; 상기 제2 반도체 기판이 본딩된 결과물을 뒤집은 후, 상기 제1 반도체 기판의 배면을 연마하여 액티브 영역으로 제공되는 반도체층을 형성하는 단계; 상기 반도체층에 게이트, 드레인 영역, 및 상기 스토리지 노드 콘택을 통해 캐패시터의 스토리지 노드에 접속되는 소오스 영역을 갖는 트랜지스터를 형성하는 단계; 상기 결과물의 상부에 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역에 접속되는 제1 비트라인을 형성하는 단계; 그리고 상기 제1 비트라인의 상부에 상기 제1 비트라인이 접속되지 않은 액티브 영역의 드레인 영역에 접속되는 제2 비트라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.
상술한 바와 같이 본 발명에 의하면, SOI 구조의 반도체 기판을 사용하여 트랜지스터의 하부에 캐패시터를 형성하는 매몰형 캐패시터 구조를 적용하여 단위 셀의 면적을 줄일 수 있으며, 인접한 액티브 영역을 하나씩 건너 뛰면서 서로 다른 높이로 형성되는 이층의 비트라인을 형성함으로써 폴디드 비트라인 구조를 이루는 한쌍의 비트라인에 대해 인접한 액티브 영역들 간의 간격을 충분히 확보할 수 있다. 또한, 비트라인을 따라 동일하게 신장되는 라인형 트렌치 소자분리 영역에 의해 사진 공정 피치(pitch)의 절반에 해당하는 액티브 피치(active pitch)를 얻을 수 있으므로, 단위 셀의 면적을 4(1+δ)F2까지 축소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 일 실시예에 의한, SOI 구조를 이용한 DRAM 장치의 셀 레이아웃도이다.
도 3에서, 참조 부호 102는 소자 분리층, 참조 부호 106은 억세스 트랜지스터의 소오스 영역과 캐패시터의 스토리지 노드를 접속시키기 위한 스토리지 노드 콘택, 참조 부호 108은 캐패시터의 스토리지 노드, 참조 부호 118은 라인형 트렌치 소자분리 영역, 참조 부호 122는 트랜지스터의 게이트로 제공되는 워드라인, 참조 부호 132는 트랜지스터의 드레인 영역과 제1 비트라인을 접속시키기 위한 제1 비트라인 콘택, 참조 부호 134는 제1 비트라인, 참조 부호 138은 상기 제1 비트라인과 접속되지 않은 트랜지스터의 드레인 영역과 제2 비트라인을 접속시키기 위한 제2 비트라인 콘택, 그리고 참조 부호 140은 제2 비트라인을 나타낸다.
도 3에 도시한 바와 같이, 본 발명의 DRAM 셀에 의하면, 액티브 영역을 길이 방향으로 트랜지스터의 게이트의 피치만큼 어긋나도록 격리시키기 위한 소자 분리층(102)을 사선 방향으로 배열한다. 따라서, 트랜지스터의 소오스 영역과 캐패시터의 스토리지 노드를 접속시키기 위한 스토리지 노드 콘택(106)을 상기 소자 분리층(102)과 액티브 영역에 적당히 걸치게 하여 형성할 수 있으므로, 상기 스토리지 노드 콘택(106)과 게이트(122) 간의 거리를 충분히 확보할 수 있다.
또한, 본 발명의 DRAM 셀은 서로 다른 높이에서 형성되는 이층의 비트라인을 이용하여 폴디드 비트라인형 센스 앰프를 구성한다. 즉, 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역에 접속되는 제1 비트라인(134)을 형성한 후, 상기 제1 비트라인(134)의 상부에 절연층(도시하지 않음)을 개재하여 상기 제1 비트라인(134)이 형성되지 않은 액티브 영역의 드레인 영역에 접속되는 제2 비트라인(140)을 형성한다. 즉, 제1 비트라인(134)과 제2 비트라인(140)은 서로 번갈아가며 배치되는데, 본 발명의 DRAM 셀은 폴디드 비트라인형 센스 앰프를 사용하므로 인접한 두 개의 제1 비트라인(134)들이 BL1 및 BL1이 되며, 인접한 두 개의 제2 비트라인(140)들이 BL2 및 BL2가 된다.
따라서, 제1 및 제2 비트라인(134, 140)은 서로 다른 높이에서 인접한 액티브 영역을 하나씩 건너 뛰어 상기 액티브 영역과 동일한 방향으로 신장되어 형성되므로, 한쌍의 비트라인(BL1과 BL1, 또는 BL2과 BL2)에 대해 동일한 셀 면적 하에서 인접한 액티브 영역들 간의 간격을 충분히 확보할 수 있다. 또한, 인접한 액티브 영역들을 비트라인 방향을 따라 비트라인과 동일하게 신장되는 라인형 트렌치 소자분리 영역(118)에 의해 격리시킴으로써, 사진 공정 피치의 절반에 해당하는 액티브 피치를 얻을 수 있다. 따라서, 인접한 액티브 영역들 간의 간격("b" 참조)을 종래 방법(도 1의 "a" 참조)에 비해 크게 줄일 수 있으므로, 단위 셀의 면적을 4(1+δ)F2까지 축소시킬 수 있다. 여기서, δ는 디자인 룰(D/R)에 대한 대한 실제 액티브 피치와 디자인 룰(D/R)과의 차이의 비로 정의된다. 즉,
이다.
도 4는 도 3의 장치를 B-B' 선으로 자른 수직 단면도이고, 도 5는 도 3의 장치를 C-C' 선으로 자른 수직 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 DRAM 셀은 반도체 기판(114), 상기 반도체 기판(114)의 상부에 제2 절연층(113)을 개재하여 형성된 캐패시터의 플레이트 전극(112), 상기 플레이트 전극(112)의 표면 위에 형성된 제1 절연층(104), 그리고 상기 제1 절연층(104)의 상부에 형성된 소자 분리층(102) 및 액티브 영역으로 제공되는 반도체층(116)을 구비한다. 상기 반도체 기판(114), 제2 절연층(113), 제1 절연층(104) 및 반도체층(116)은 SOI 구조를 형성한다. 상기 반도체층(116)은 상기 반도체 기판(114)과는 별도의 반도체 기판으로 형성된다. 상기 소자 분리층(102)은 액티브 영역을 길이 방향으로 트랜지스터의 게이트의 피치만큼 어긋나도록 격리시키며, 연마 저지층(polish stopping layer)으로도 작용한다.
트랜지스터의 소오스/드레인 영역(124, 126)은 상기 반도체층(114) 내에 형성된다. 하나의 액티브 영역에 형성되는 드레인 영역(126)은 제3 절연층(130)에 형성된 제1 비트라인 콘택(132)을 통해 제1 비트라인(134)에 접속되고, 상기 액티브 영역에 인접한 액티브 영역의 드레인 영역은 제3 및 제4 절연층(130, 136)에 형성된 제2 비트라인 콘택(138)을 통해 제2 비트라인(140)에 접속된다.
상기 소오스 영역(124)은 제1 절연층(104)에 형성된 스토리지 노드 콘택(106)을 통해 캐패시터의 스토리지 노드(108)에 접속된다. 상기 스토리지 노드 콘택(106)은 상기 소자 분리층(102)과 반도체층(116)의 하부에 적당히 걸쳐서 형성되어 트랜지스터의 게이트(122)와의 이격 거리를 충분히 확보할 수 있다.
각각의 캐패시터는 대응되는 억세스 트랜지스터의 하부에 형성된다. 즉, 캐패시터의 스토리지 노드(108)는 상기 소오스 영역(124)의 하부에 형성되며, 스토리지 노드 콘택(106)을 통해 소오스 영역(124)에 접속된다. 캐패시터의 유전체막(110)은 상기 스토리지 노드(108)의 표면에 형성되며, 상기 유전체막(110) 및 제1 절연층(104)의 하부에 캐패시터의 플레이트 전극(112)이 형성된다.
상기 억세스 트랜지스터가 형성된 반도체층(116)의 상부에는, 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역(126)을 노출시키는 제1 비트라인 콘택(132)을 갖는 제3 절연층(130)이 형성된다. 상기 제3 절연층(130)의 상부에 형성된 제1 비트라인(134)은 상기 제1 비트라인 콘택(132)을 통해 대응되는 드레인 영역(126)에 접속된다. 또한, 상기 제1 비트라인(134)의 상부에는 상기 제1 비트라인 콘택(132)이 형성되지 않은 액티브 영역의 드레인 영역(126)을 노출시키는 제2 비트라인 콘택(138)을 갖는 제4 절연층(136)이 형성된다. 상기 제2 비트라인 콘택(138)은 상기 제4 절연층(136) 및 제3 절연층(130)을 통해 형성된다. 상기 제4 절연층(136)의 상부에 형성된 제2 비트라인(140)은 상기 제2 비트라인 콘택(138)을 통해 대응되는 드레인 영역(126)에 접속된다. 따라서, 상기 제1 및 제2 비트라인(134, 140)은 서로 다른 높이에서 인접한 액티브 영역을 하나씩 건너 뛰어 상기 액티브 영역과 동일한 방향으로 신장되어 형성된다.
또한, 본 발명의 DRAM 셀에 의하면, 도 5에 도시된 바와 같이, 인접한 액티브 영역 (즉, 반도체층)(116)들을 격리시키기 위한 라인형 트렌치 소자분리 영역(118)이 비트라인 방향을 따라 비트라인과 동일하게 신장되어 형성된다.
이하, 상술한 구조를 갖는 본 발명의 일 실시예에 의한 DRAM 장치의 제조 방법을 도면을 참조하여 설명하고자 한다.
도 6 내지 도 18은 도 3의 B-B' 선에 따른, 본 발명의 일 실시예에 의한 SOI 구조를 이용한 DRAM 장치의 제조 방법을 설명하기 위한 수직 단면도들이다.
도 6은 소자 분리층(102)을 형성하는 단계를 도시한다. p형 제1 반도체 기판(100)의 상부에 예컨대, CVD 산화물이나 고온 산화물을 침적하여 마스크층(도시하지 않음)을 형성한 후, 사진식각 공정으로 상기 마스크층을 패터닝한다. 이어서, 상기 패터닝된 마스크층을 식각 마스크로 사용하여 제1 반도체 기판(100)을 소정 깊이로 식각함으로써 트렌치(101)를 형성한다. 이때, 상기 트렌치(101)는 인접한 액티브 영역들을 길이 방향으로 트랜지스터의 게이트의 피치만큼 어긋나게 격리시킬 수 있도록 형성한다.
그리고, 상기 마스크층을 제거한 후, 결과물의 전면에 절연물질, 예컨대 산화물을 침적하고 이를 에치백(etch-back)하여 상기 트렌치(101)의 내부를 절연물질로 매립함으로써, 소자 분리층(102)을 형성한다. 상기 소자 분리층(102)은 도 3에 도시한 바와 같이 사선 방향으로 배열되어 액티브 영역들을 길이 방향으로 격리시키는 역할을 함과 동시에, 후속 공정에서 제1 반도체 기판(100)의 배면을 연마할 때 연마 저지층으로 작용한다.
도 7은 제1 절연층(104) 및 스토리지 노드 콘택(106)을 형성하는 단계를 도시한다. 상기와 같이 소자 분리층(102)을 형성한 후, 결과물의 전면에 절연물질, 예컨대 산화물을 증착하여 제1 절연층(104)을 형성한다. 이어서, 사진식각 공정으로 상기 제1 절연층(104)을 식각하여 캐패시터의 스토리지 노드와 트랜지스터의 소오스 영역을 접속시키기 위한 스토리지 노드 콘택(106)을 형성한다. 이때, 상기 스토리지 노드 콘택(106)은 후속 열처리 공정에 의해 스토리지 노드 내의 불순물이 확산되는 것을 고려하여 상기 소자 분리층(102)과 액티브 영역의 하부에 적당히 걸치도록 형성함으로써, 트랜지스터의 게이트와의 이격 거리를 충분히 확보한다.
도 8은 캐패시터를 형성하는 단계를 도시한다. 상기와 같이 스토리지 노드 콘택(106)을 형성한 후, 결과물의 전면에 제1 도전층, 예컨대 불순물이 도핑된 제1 폴리실리콘층을 증착하고 이를 사진식각 공정으로 패터닝하여 캐패시터의 스토리지 노드(108)를 형성한다. 이어서, 상기 스토리지 노드(108)의 전면에 산화물 또는 ONO(Oxide/Nitride/Oxide)와 같은 고유전물질을 침적하여 캐패시터의 유전체막(110)을 형성한다. 그리고, 상기 유전체막(110)을 포함한 제1 반도체 기판(100)의 전면에 제2 도전층, 예컨대 불순물이 도핑된 제2 폴리실리콘층을 증착하여 캐패시터의 플레이트 전극(112)을 형성한다. 상기한 공정의 결과로써, 스토리지 노드(108), 유전체막(110) 및 플레이트 전극(112)으로 구성된 정보 저장용 캐패시터가 완성된다.
도 9는 제2 절연층(113) 및 제2 반도체 기판(114)을 형성하는 단계를 도시한다. 상기와 같이 캐패시터를 형성한 후, 상기 플레이트 전극(112)의 상부면에 절연물질, 예컨대 산화물을 증착하여 제2 절연층(113)을 형성하고 에치백 또는 화학 기계적 연마(CMP) 방법에 의해 상기 제2 절연층(113)의 표면을 평탄화시킨다. 이어서, 상기 평탄화된 제2 절연층(113)의 상부에 새로운 웨이퍼를 본딩시켜 제2 반도체 기판(114)을 형성한다. 상기 제2 반도체 기판(114)은 상기 제1 반도체 기판(100)에 형성되는 모든 소자들의 지지대 역할을 한다.
도 10은 반도체층(116)을 형성하는 단계를 도시한다. 상기와 같이 제2 반도체 기판(114)을 제1 반도체 기판(100)에 본딩시킨 후, 결과물을 뒤집는다.이어서, CMP 공정에 의해 상기 제1 반도체 기판(100)의 배면을 연마한다. 상기 연마 공정은 소자 분리층(102)의 표면이 노출될 때까지 진행한다. 따라서, 상기한 공정의 결과로 제1 반도체 기판(100)으로 이루어진 반도체층(116)이 형성되며, 상기 반도체층(116)은 액티브 영역으로 제공된다. 여기서, 상기 제2 반도체 기판(114), 제2 및 제1 절연층(113, 104), 그리고 반도체층(116)에 의해 SOI 구조가 형성된다.
이하, 도 11 내지 도 16은 라인형 트렌치 소자분리 영역(118)을 형성하는 단계를 도시한다.
도 11을 참조하면, 상기와 같이 반도체층(116)을 형성한 후, 상기 반도체층(116)의 상부에 제1 산화막(141), 폴리실리콘층(142), 제2 산화막(144) 및 질화막(146a)을 순차적으로 적층한다. 이어서, 사진식각 공정으로 상기 질화막(146a)을 패터닝한 후, 결과물의 전면에 제3 산화막을 증착하고 상기 제3 산화막을 에치백하여 상기 패터닝된 질화막(146a)의 측벽에 제3 산화막으로 이루어진 제1 스페이서(148a)를 형성한다.
도 12를 참조하면, 상기 제1 스페이서(148a)를 식각 마스크로 사용하여 상기 제2 산화막(144), 폴리실리콘층(142), 제1 산화막(141) 및 반도체층(116)을 순차적으로 식각하여 제1 트렌치(150a)를 형성한다.
도 13을 참조하면, 상기 제1 트렌치(150a)를 충분히 매립할 수 있을 정도의 두께로 제4 산화막을 결과물의 전면에 증착한 후, 상기 제1 스페이서(148a) 및 제4 산화막을 에치백하여 상기 제1 트렌치(150a)의 상부에 제1 산화막 패턴(152)을 형성한다. 이어서, 상기 질화막(146a)을 인산(H3PO4) 용액을 이용한 습식 식각 방법으로 제거한다.
도 14를 참조하면, 상기 제1 산화막 패턴(152)이 형성된 결과물의 전면에 제5 산화막을 증착하고 이를 에치백하여 상기 제1 산화막 패턴(152)의 측벽에 제5 산화막으로 이루어진 제2 스페이서(154)를 형성한다. 이어서, 상기 제2 스페이서를 식각 마스크로 사용하여 상기 제2 산화막(144), 폴리실리콘층(142), 제1 산화막(141) 및 반도체층(116)을 순차적으로 식각하여 제2 트렌치(150b)를 형성한다.
도 15를 참조하면, 상기 제2 트렌치(150b)를 충분히 매립할 수 있을 정도의 두께로 제6 산화막을 결과물의 전면에 증착한 후, 상기 제1 산화막 패턴(152) 및 제6 산화막을 에치백하여 상기 제1 및 제2 트렌치(150a, 150b)를 매립하는 제2 산화막 패턴(156)을 형성한다.
도 16을 참조하면, 상기와 같이 제2 산화막 패턴(156)을 형성한 후, 폴리실리콘층(142)를 에치백 방법으로 제거한다. 이어서, 상기 결과물의 전면에 제7 산화막을 증착하고 이를 에치백하여 상기 제2 산화막 패턴(156)의 측벽에 제7 산화막으로 이루어진 제3 스페이서를 형성한다. 그 결과, 인접한 액티브 영역들을 격리시키기 위한 라인형 트렌치 소자분리 영역(118)이 형성한다. 상기 라인형 트렌치 소자분리 영역(118)은 도 3에 도시한 바와 같이, 비트라인을 따라 동일하게 신장된다. 상술한 라인형 트렌치 소자 분리 영역(118)의 형성 방법에 있어서, 각 단계에서 형성되는 스페이서의 폭을 조절함으로써 소자 분리 영역에 대한 액티브 영역의 폭 비(width ratio)를 최대한 크게 할 수 있다.
도 17은 트랜지스터를 형성하는 단계를 도시한다. 상기와 같이 반도체층(116) 상부에 라인형 트렌치 소자분리 영역(118)을 형성한 후, 상기 반도체층(116)의 표면에 열산화 방법을 통해 게이트 산화막(120)을 형성한다. 이어서, 상기 게이트 산화막(120)이 형성된 결과물의 전면에 도전층으로, 예컨대 불순물이 도우프된 폴리실리콘층 또는 불순물이 도핑된 폴리실리콘층과 금속 실리사이드층이 적층된 폴리사이드(polycide)층을 증착한 후, 사진식각 공정으로 상기 도전층을 패터닝함으로써 게이트(122)을 형성한다. 그리고, 상기 게이트(122)을 이온주입 마스크로 이용하여 n+형의 불순물을 이온주입함으로써 상기 게이트(122) 양측의 반도체층(116)의 표면에 n+소오스 및 드레인 영역(124, 126)을 형성한다. 상기한 공정의 결과로, 상기 반도체층(116)에 억세스 트랜지스터가 형성된다. 이어서, 상기 트랜지스터가 형성된 반도체층(166)의 전면에 제3 절연층(130)을 형성한다.
도 18은 제1 비트라인(134)을 형성하는 단계를 도시한다. 상기와 같이 제3 절연층(130)을 형성한 후, 사진식각 공정을 통해 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역(126)을 노출시키도록 상기 제3 절연층을 식각하여 제1 비트라인 콘택(132)을 형성한다. 이어서, 상기 제1 비트라인 콘택(132)이 형성된 결과물의 상부에 도전층을 증착하고 이를 사진식각 공정으로 패터닝함으로써, 상기 제1 비트라인 콘택(132)을 통해 트랜지스터의 드레인 영역(126)과 접속되는 제1 비트라인(134)이 형성된다. 따라서, 상기 제1 비트라인(134)은 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역(126)에 접속되며, 인접한 두 개의 제1 비트라인(134)들이 BL1 및 BL1이 된다.
그리고, 도 5에 도시한 바와 같이, 상기 제1 비트라인(134)이 형성된 결과물의 전면에 제4 절연층(136)을 형성한 후, 사진식각 공정을 통해 상기 제1 비트라인 콘택(132)이 형성되지 않은 액티브 영역의 드레인 영역(126)을 노출시키도록 상기 제4 절연층(136)을 식각하여 제2 비트라인 콘택(138)을 형성한다. 이어서, 상기 제2 비트라인 콘택(138)이 형성된 결과물의 상부에 도전층을 증착하고 이를 사진식각 공정으로 패터닝함으로써, 상기 제2 비트라인 콘택(138)을 통해 트랜지스터의 드레인 영역(126)과 접속되는 제2 비트라인(140)이 형성된다. 따라서, 상기 제2 비트라인(140)은 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역(126)에 접속되며, 인접한 두 개의 제2 비트라인(140)들이 BL2 및 BL2이 된다. 이어서, 도시하지는 않았으나, 상기 제2 비트라인(140)이 형성된 결과물의 전면에 제5 절연층을 형성한 후, 그 상부에 금속 배선층을 형성하여 DRAM 셀을 완성한다.
도 19는 본 발명의 다른 실시예에 의한, SOI 구조를 이용한 DRAM 장치의 셀 레이아웃도이며, 도 20 및 도 21은 도 19의 장치를 D-D' 선 및 E-E' 선으로 자른 수직 단면도이다.
본 발명의 다른 실시예에 의하면, 상술한 본 발명의 일 실시예에서와 같이 스토리지 노드 콘택(106)을 소자 분리층(102) 및 반도체층(116)의 하부에 적당히 걸쳐서 형성하여도 DRAM 셀의 디자인 룰이 너무 작아 스토리지 노드 콘택(106)과 게이트(122)과의 이격 거리가 불충분할 경우에, 상기 이격 거리를 충분히 확보하기 위하여 도 20에 도시한 바와 같이, 스토리지 노드 콘택(106)을 반도체층(116)과 소자 분리층(102)의 하부에서 상기 소자 분리층(102)의 상부에 형성되는 패싱 트랜지스터(passing transistor)의 하부에까지 걸치도록 형성한다.
상기와 같이 스토리지 노드 콘택(106)을 패싱 트랜지스터의 하부에까지 걸치도록 형성하면 기존의 층들에 대해 평행하거나 직각 방향으로 스토리지 노드(108)를 패터닝하기가 어려워진다. 따라서, 이를 해결하고 최대한으로 캐패시터 면적을 확보하기 위하여 도 19에 도시한 바와 같이, 상기 스토리지 노드(108)를 소자 분리층(102)과 동일한 각도의 사선 방향으로 배열한다.
상술한 바와 같이 본 발명에 의하면, SOI 구조의 반도체 기판을 사용하여 트랜지스터의 하부에 캐패시터를 형성하는 매몰형 캐패시터 구조를 적용하여 단위 셀의 면적을 줄일 수 있으며, 인접한 액티브 영역을 하나씩 건너 뛰면서 서로 다른 높이로 형성되는 이층의 비트라인을 형성함으로써 폴디드 비트라인 구조를 이루는 한쌍의 비트라인에 대해 인접한 액티브 영역들 간의 간격을 충분히 확보할 수 있다. 또한, 비트라인을 따라 동일하게 신장되는 라인형 트렌치 소자분리 영역에 의해 사진 공정 피치의 절반에 해당하는 액티브 피치를 얻을 수 있으므로, 단위 셀의 면적을 4(1+δ)F2까지 축소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 반도체 기판의 상부에 제1 절연층을 개재하여 형성되며, 액티브 영역으로 제공되는 반도체층;
    상기 제1 절연층의 상부에 형성되며, 인접한 액티브 영역을 길이 방향으로 어긋나게 격리시키도록 사선 방향으로 배열된 소자 분리층;
    상기 반도체층에 형성되며 게이트와 소오스/드레인 영역을 갖는 트랜지스터;
    그 전극들 중의 하나가 상기 기판과의 사이에 제2 절연층을 개재하여 상기 트랜지스터의 하부에 형성되고, 상기 전극과의 사이에 유전체막을 개재하여 상기 전극에 대향하여 형성된 다른 하나의 전극이 상기 제1 절연층에 형성된 스토리지 노드 콘택을 통해 상기 트랜지스터의 소오스 영역에 접속되는 캐패시터; 그리고
    상기 트랜지스터를 포함한 반도체층의 상부에 형성되며, 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역에 접속되는 제1 비트라인과, 상기 제1 비트라인에 대해 서로 다른 높이에서 인접하여 상기 제1 비트라인이 접속되지 않은 액티브 영역의 드레인 영역에 접속되는 제2 비트라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 소자 분리층은 인접한 액티브 영역들을 길이 방향으로 상기 게이트의 피치만큼 어긋나게 격리시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는 인접한 제1 비트라인들 및 인접한 제2 비트라인들을 각각 한쌍의 비트라인으로 센싱하는 폴디드 비트라인형 센스 앰프 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 트랜지스터를 포함한 반도체층과 상기 제1 비트라인의 사이에 형성되며 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역을 노출시키는 제1 비트라인 콘택을 갖는 제3 절연층과, 상기 제1 비트라인과 제2 비트라인의 사이에 형성되며 상기 제1 비트라인 콘택이 형성되지 않은 액티브 영역의 드레인 영역을 노출시키는 제2 비트라인 콘택을 갖는 제4 절연층을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 스토리지 노드 콘택은 상기 소자 분리층과 액티브 영역에 걸쳐서 형성된 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 인접한 액티브 영역들을 격리시키기 위하여 상기 반도체층의 상부에 형성되며 상기 비트라인을 따라 동일하게 신장되는 라인형 트렌치 소자분리 영역을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 반도체 기판의 상부에 제1 절연층을 개재하여 형성되며, 액티브 영역으로 제공되는 반도체층;
    상기 제1 절연층의 상부에 형성되며, 인접한 액티브 영역을 길이 방향으로 어긋나게 격리시키도록 사선 방향으로 배열된 소자 분리층;
    상기 반도체층에 형성되며 게이트와 소오스/드레인 영역을 갖는 트랜지스터;
    그 전극들 중의 하나가 상기 기판과의 사이에 제2 절연층을 개재하여 상기 트랜지스터의 하부에 형성되고, 상기 전극과의 사이에 유전체막을 개재하여 상기 전극에 대향하여 형성된 다른 하나의 전극이 상기 제1 절연층에 형성된 스토리지 노드 콘택을 통해 상기 트랜지스터의 소오스 영역에 접속되는 캐패시터; 그리고
    상기 트랜지스터를 포함한 반도체층의 상부에 형성되며, 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역에 접속되는 제1 비트라인과, 상기 제1 비트라인에 대해 서로 다른 높이에서 인접하여 상기 제1 비트라인이 접속되지 않은 액티브 영역의 드레인 영역에 접속되는 제2 비트라인을 구비하며,
    상기 캐패시터의 전극들 중에서 상기 트랜지스터의 소오스 영역에 접속되는 전극은 상기 소자 분리층과 동일한 사선 방향으로 배열된 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 스토리지 노드 콘택은 상기 소자 분리층 및 액티브 영역의 하부에서 상기 소자 분리층의 상부에 형성되는 트랜지스터의 하부까지 걸쳐서 형성된 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 반도체 기판의 상부에 소자 분리층을 인접한 액티브 영역이 길이 방향으로 어긋나게 격리되도록 사선 방향으로 배열하여 형성하는 단계;
    상기 결과물의 상부에 제1 절연층을 적층하고 이를 식각하여 상기 제1 반도체 기판의 소정 부위를 노출시키는 스토리지 노드 콘택을 형성하는 단계;
    상기 제1 절연층의 상부에 캐패시터의 스토리지 노드, 유전체막 및 플레이트 전극을 순차적으로 적층하여 캐패시터를 형성하는 단계;
    상기 플레이트 전극의 상부면에 제2 절연층을 형성하고, 상기 제2 절연층의 상부면에 제2 반도체 기판을 본딩하는 단계;
    상기 제2 반도체 기판이 본딩된 결과물을 뒤집은 후, 상기 제1 반도체 기판의 배면을 연마하여 액티브 영역으로 제공되는 반도체층을 형성하는 단계;
    상기 반도체층에 게이트, 드레인 영역, 및 상기 스토리지 노드 콘택을 통해 캐패시터의 스토리지 노드에 접속되는 소오스 영역을 갖는 트랜지스터를 형성하는 단계;
    상기 결과물의 상부에 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역에 접속되는 제1 비트라인을 형성하는 단계; 그리고
    상기 제1 비트라인의 상부에 상기 제1 비트라인이 접속되지 않은 액티브 영역의 드레인 영역에 접속되는 제2 비트라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 소자 분리층을 형성하는 단계는,
    제1 반도체 기판을 소정 깊이로 식각하여, 인접한 액티브 영역들이 길이 방향으로 트랜지스터의 게이트의 피치만큼 어긋나게 격리되도록 트렌치를 사선 방향으로 배열하여 형성하는 단계; 그리고
    상기 트렌치의 내부를 절연물질로 매립함으로써 소자 분리층을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  11. 제9항에 있어서, 상기 스토리지 노드 콘택을 형성하는 단계에서, 상기 스토리지 노드 콘택을 상기 소자 분리층과 액티브 영역의 하부에 걸치도록 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  12. 제9항에 있어서, 상기 반도체층을 형성하는 단계에서, 상기 상기 소자 분리층의 표면이 노출될 때까지 상기 제1 반도체 기판의 배면을 화학 기계적 연마(CMP) 방법으로 연마하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  13. 제9항에 있어서, 상기 트랜지스터를 형성하는 단계 전에, 상기 반도체층의 상부에 인접한 액티브 영역을 격리시키기 위한 라인형 트렌치 소자분리 영역을 비트라인 방향을 따라 동일하게 신장되도록 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  14. 제13항에 있어서, 상기 라인형 트렌치 소자분리 영역을 형성하는 단계는,
    상기 반도체층의 상부에 제1 산화막, 폴리실리콘층, 제2 산화막 및 질화막을 순차적으로 적층한 후, 상기 질화막을 패터닝하는 단계;
    상기 패터닝된 질화막의 측벽에 제3 산화막으로 이루어진 제1 스페이서를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 제2 산화막, 폴리실리콘층, 제1 산화막 및 반도체층을 차례로 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치를 제4 산화막으로 매립한 후, 상기 제1 스페이서 및 제4 산화막을 에치백하여 상기 제1 트렌치의 상부에 제1 산화막 패턴을 형성하는 단계;
    상기 질화막을 제거한 후, 상기 제1 산화막 패턴의 측벽에 제5 산화막으로 이루어진 제2 스페이서를 형성하고 이를 식각 마스크로 사용하여 상기 제2 산화막, 폴리실리콘층, 제1 산화막 및 반도체층을 순차적으로 식각하여 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치를 제6 산화막으로 매립한 후, 상기 제1 산화막 패턴 및 제6 산화막을 에치백하여 상기 제1 및 제2 트렌치를 매립하는 제2 산화막 패턴을 형성하는 단계; 및
    상기 폴리실리콘층을 제거한 후, 상기 제2 산화막 패턴의 측벽에 제7 산화막으로 이루어진 제3 스페이서를 형성함으로써 인접한 액티브 영역들을 격리시키기 위한 라인형 트렌치 소자분리 영역을 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  15. 제9항에 있어서, 상기 제1 비트라인을 형성하는 단계 전에:
    상기 트랜지스터가 형성된 반도체층의 상부에 제3 절연층을 형성하는 단계; 및
    인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역을 노출시키도록 상기 제3 절연층을 식각하여, 상기 노출된 드레인 영역과 제1 비트라인을 접속시키기 위한 제1 비트라인 콘택을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  16. 제9항에 있어서, 상기 제2 비트라인을 형성하는 단계 전에:
    상기 제2 비트라인이 형성된 결과물의 상부에 제4 절연층을 형성하는 단계; 및
    상기 제1 비트라인 콘택이 형성되지 않은 액티브 영역의 드레인 영역을 노출시키도록 상기 제4 절연층을 식각하여, 상기 노출된 드레인 영역과 제2 비트라인을 접속시키기 위한 제2 비트라인 콘택을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  17. 제1 반도체 기판의 상부에 소자 분리층을 인접한 액티브 영역이 길이 방향으로 어긋나게 격리되도록 사선 방향으로 배열하여 형성하는 단계;
    상기 결과물의 상부에 제1 절연층을 적층하고 이를 식각하여 상기 제1 반도체 기판의 소정 부위를 노출시키는 스토리지 노드 콘택을 형성하는 단계;
    상기 제1 절연층의 상부에 상기 소자 분리층과 동일한 사선 방향으로 배열되도록 캐패시터의 스토리지 노드를 형성하는 단계;
    상기 스토리지 노드의 상부에 유전체막 및 플레이트 전극을 순차적으로 적층하여 캐패시터를 형성하는 단계;
    상기 플레이트 전극의 상부면에 제2 절연층을 형성하고, 상기 제2 절연층의 상부면에 제2 반도체 기판을 본딩하는 단계;
    상기 제2 반도체 기판이 본딩된 결과물을 뒤집은 후, 상기 제1 반도체 기판의 배면을 연마하여 액티브 영역으로 제공되는 반도체층을 형성하는 단계;
    상기 반도체층에 게이트, 드레인 영역, 및 상기 스토리지 노드 콘택을 통해 캐패시터의 스토리지 노드에 접속되는 소오스 영역을 갖는 트랜지스터를 형성하는 단계;
    상기 결과물의 상부에 인접한 액티브 영역을 하나씩 건너 뛰어 대응되는 트랜지스터의 드레인 영역에 접속되는 제1 비트라인을 형성하는 단계; 그리고
    상기 제1 비트라인의 상부에 상기 제1 비트라인이 접속되지 않은 액티브 영역의 드레인 영역에 접속되는 제2 비트라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  18. 제17항에 있어서, 상기 스토리지 노드 콘택을 형성하는 단계에서, 상기 스토리지 노드 콘택을 상기 소자 분리층 및 액티브 영역의 하부에서 상기 소자 분리층의 상부에 형성될 트랜지스터의 하부까지 걸치도록 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100326811B1 (ko) * 1999-12-31 2002-03-04 박종섭 반도체소자의 비트라인 형성방법
US6472702B1 (en) * 2000-02-01 2002-10-29 Winbond Electronics Corporation Deep trench DRAM with SOI and STI
US6414365B1 (en) * 2001-10-01 2002-07-02 Koninklijke Philips Electronics N.V. Thin-layer silicon-on-insulator (SOI) high-voltage device structure
JP2003152105A (ja) * 2001-11-15 2003-05-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100684892B1 (ko) * 2005-03-14 2007-02-20 삼성전자주식회사 반도체 불량 분석을 위한 분석 구조체
KR100796644B1 (ko) 2007-02-22 2008-01-22 삼성전자주식회사 디램 소자 및 그 형성 방법
KR100843714B1 (ko) * 2007-04-12 2008-07-04 삼성전자주식회사 콘택 구조체 형성 방법 및 이를 이용한 반도체소자의제조방법
KR100899739B1 (ko) 2007-09-27 2009-05-27 주식회사 동부하이텍 반도체 메모리 소자
JP2014220356A (ja) * 2013-05-08 2014-11-20 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214601A (en) 1986-12-11 1993-05-25 Mitsubishi Denki Kabushiki Kaisha Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers
JPH06105548B2 (ja) 1987-02-02 1994-12-21 三菱電機株式会社 ダイナミツク形半導体記憶装置
JP2743391B2 (ja) * 1988-08-25 1998-04-22 ソニー株式会社 半導体メモリの製造方法
US5170243A (en) * 1991-11-04 1992-12-08 International Business Machines Corporation Bit line configuration for semiconductor memory
JP3241106B2 (ja) * 1992-07-17 2001-12-25 株式会社東芝 ダイナミック型半導体記憶装置及びその製造方法
KR0141218B1 (ko) * 1993-11-24 1998-07-15 윤종용 고집적 반도체장치의 제조방법
JP3570038B2 (ja) 1994-11-21 2004-09-29 ソニー株式会社 半導体不揮発性記憶装置
US5852571A (en) 1997-03-14 1998-12-22 Micron Technology, Inc. Nonvolatile ferroelectric memory with folded bit line architecture

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