JP3034351B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3034351B2 JP3034351B2 JP3222420A JP22242091A JP3034351B2 JP 3034351 B2 JP3034351 B2 JP 3034351B2 JP 3222420 A JP3222420 A JP 3222420A JP 22242091 A JP22242091 A JP 22242091A JP 3034351 B2 JP3034351 B2 JP 3034351B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- insulating film
- forming
- substrate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【産業上の利用分野】この発明は、素子の集積度の向上
と素子上層のパターニングの平坦化を期するようにした
半導体装置の製造方法に関するものである。
と素子上層のパターニングの平坦化を期するようにした
半導体装置の製造方法に関するものである。
【0002】
【従来の技術】図6は従来のMOSFETの製造方法の
一例を示す工程断面図である。これらの製造方法は現在
ではLDD(Lightly Doped Drain Structure)構造など
に広く応用され、その一例として詳しくはIEDM 8
3 P.392−395に示されている。
一例を示す工程断面図である。これらの製造方法は現在
ではLDD(Lightly Doped Drain Structure)構造など
に広く応用され、その一例として詳しくはIEDM 8
3 P.392−395に示されている。
【0003】まず、図6(a)に示すように、通常の選
択酸化法(LOCOS法)により、シリコン単結晶半導
体基板(以下、基板と略称する)1上にフィールド酸化
膜2を形成し、アクティブ領域51とフィールド領域5
2を分離する。
択酸化法(LOCOS法)により、シリコン単結晶半導
体基板(以下、基板と略称する)1上にフィールド酸化
膜2を形成し、アクティブ領域51とフィールド領域5
2を分離する。
【0004】その後、図6(b)に示すように、トラン
ジスタのゲート酸化膜3およびゲート電極4を全面に形
成した後、ホトリソグラフィ技術等によりパターニング
を行う。
ジスタのゲート酸化膜3およびゲート電極4を全面に形
成した後、ホトリソグラフィ技術等によりパターニング
を行う。
【0005】その後、このゲート電極4をマスクとし
て、例えばNチャンネルトランジスタの場合では、ヒ素
等の不純物をイオン注入することにより図6(c)に示
すように、基板1のソース/ドレイン形成領域の全体に
自己整合的に高濃度の不純物拡散層5を形成している。
て、例えばNチャンネルトランジスタの場合では、ヒ素
等の不純物をイオン注入することにより図6(c)に示
すように、基板1のソース/ドレイン形成領域の全体に
自己整合的に高濃度の不純物拡散層5を形成している。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来のMOSFETの製造方法では、ソース/ドレイン形
成領域が基板上に存在するため、トランジスタ形成領域
自体の集積度を上げることが困難であるという問題点が
あった。
来のMOSFETの製造方法では、ソース/ドレイン形
成領域が基板上に存在するため、トランジスタ形成領域
自体の集積度を上げることが困難であるという問題点が
あった。
【0007】さらに、従来の製造方法によるトランジス
タを最下層の配線層として用いるような半導体装置、例
えばスタックト・キャパシタ型DRAMにおいては、上
層の絶縁膜層および上層の配線層に対して、ゲート電極
分の高さによる段差を生じるため、良好なパターニング
が行えないという問題点があった。
タを最下層の配線層として用いるような半導体装置、例
えばスタックト・キャパシタ型DRAMにおいては、上
層の絶縁膜層および上層の配線層に対して、ゲート電極
分の高さによる段差を生じるため、良好なパターニング
が行えないという問題点があった。
【0008】この発明は、前記従来技術が持っていた問
題点のうち、トランジスタ形成領域自体の集積度を上げ
ることができない点と、トランジスタ上層のパターニン
グが良好に行えないという点について解決した半導体装
置の製造方法を提供するものである。
題点のうち、トランジスタ形成領域自体の集積度を上げ
ることができない点と、トランジスタ上層のパターニン
グが良好に行えないという点について解決した半導体装
置の製造方法を提供するものである。
【0009】
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体装置の製造方法において、基板
にトレンチを形成した後、トレンチ底部にチャンネル、
ゲート酸化膜、ゲート電極を形成する工程と、トレンチ
の側壁に基板とは反対の導電型の不純物を導入してソー
ス/ドレイン拡散層を形成する工程とを導入したもので
ある。
解決するために、半導体装置の製造方法において、基板
にトレンチを形成した後、トレンチ底部にチャンネル、
ゲート酸化膜、ゲート電極を形成する工程と、トレンチ
の側壁に基板とは反対の導電型の不純物を導入してソー
ス/ドレイン拡散層を形成する工程とを導入したもので
ある。
【0010】
【作用】この発明によれば、半導体装置の製造方法にお
いて、以上のような工程を導入したので、トレンチの底
部に形成したゲート酸化膜とゲート電極をマスクにして
トレンチの内側壁部に自己整合的に基板とは反対の導電
型の不純物を注入して、ソース/ドレイン拡散層をトレ
ンチ内に形成することにより、素子の微細化が可能とな
り、基板上に配線パターンを形成する場合に段差がなく
なり、したがって、前記問題点を除去できる。
いて、以上のような工程を導入したので、トレンチの底
部に形成したゲート酸化膜とゲート電極をマスクにして
トレンチの内側壁部に自己整合的に基板とは反対の導電
型の不純物を注入して、ソース/ドレイン拡散層をトレ
ンチ内に形成することにより、素子の微細化が可能とな
り、基板上に配線パターンを形成する場合に段差がなく
なり、したがって、前記問題点を除去できる。
【0011】
【実施例】以下、この発明の半導体装置の製造方法の実
施例について図面に基づき説明する。図1(a)〜図1
(c)はその一実施例の第1段の工程断面図、図2
(a)〜図2(c)はその第2段の工程断面図、図3
(a)〜図3(b)は同じく第3段の工程断面図であ
る。
施例について図面に基づき説明する。図1(a)〜図1
(c)はその一実施例の第1段の工程断面図、図2
(a)〜図2(c)はその第2段の工程断面図、図3
(a)〜図3(b)は同じく第3段の工程断面図であ
る。
【0012】まず、図1(a)に示すように、P型のシ
リコン単結晶半導体基板(以下、基板と略称する)10
1の全面にトレンチを形成するためのマスクとなる酸化
膜102を少なくとも6000Å以上形成する。
リコン単結晶半導体基板(以下、基板と略称する)10
1の全面にトレンチを形成するためのマスクとなる酸化
膜102を少なくとも6000Å以上形成する。
【0013】次に、フォトリソグラフィ技術により、ト
レンチ103を形成するためのコンタクトを図示しない
レジストにより開孔してパターニングし、これをマスク
として、酸化膜102をエッチングする。
レンチ103を形成するためのコンタクトを図示しない
レジストにより開孔してパターニングし、これをマスク
として、酸化膜102をエッチングする。
【0014】次に、レジストを除去し、パターニングさ
れた酸化膜102をマスクとして、基板101をエッチ
ングし、トレンチ103を約10μm以下の程度の深さ
で形成する。
れた酸化膜102をマスクとして、基板101をエッチ
ングし、トレンチ103を約10μm以下の程度の深さ
で形成する。
【0015】次に、図1(b)に示すように、熱酸化に
よりゲート絶縁膜104をトレンチ側壁全体に200〜
300Å程度選択形成し、その後、図1(c)に示すよ
うに、全面にポリシリコン層105を1000〜300
0Å程度、CVD(化学的気相成長)法により堆積す
る。
よりゲート絶縁膜104をトレンチ側壁全体に200〜
300Å程度選択形成し、その後、図1(c)に示すよ
うに、全面にポリシリコン層105を1000〜300
0Å程度、CVD(化学的気相成長)法により堆積す
る。
【0016】次に、図2(a)〜図2(c)に示す第2
段の工程段階に入り、ホトレジストを全面に塗布し、適
当な露光量でこのホトレジストを感光させ、現像する。
この場合、ホトレジストはポジ型のものを使用する。
段の工程段階に入り、ホトレジストを全面に塗布し、適
当な露光量でこのホトレジストを感光させ、現像する。
この場合、ホトレジストはポジ型のものを使用する。
【0017】これにより、図2(a)に示すように、ト
レンチ底部には感光しきれず、溶解しないホトレジスト
106が選択的に形成され、マスク合せを行うことな
く、自己整合的にレジストによるパターニングが行われ
る。
レンチ底部には感光しきれず、溶解しないホトレジスト
106が選択的に形成され、マスク合せを行うことな
く、自己整合的にレジストによるパターニングが行われ
る。
【0018】その後、図2(b)に示すように、このホ
トレジストパターン106をマスクとして、ポリシリコ
ン層105およびゲート絶縁膜104をRIE(リアク
ティブ・イオン・エッチング)を用いてエッチングし、
トランジスタのゲート絶縁膜104a,ゲート電極10
5aを形成する。
トレジストパターン106をマスクとして、ポリシリコ
ン層105およびゲート絶縁膜104をRIE(リアク
ティブ・イオン・エッチング)を用いてエッチングし、
トランジスタのゲート絶縁膜104a,ゲート電極10
5aを形成する。
【0019】次に、ホトレジスト106を除去した後、
図2(c)に示すように、基板101に対してある角度
をもった条件でイオン注入を行う、いわゆる斜めイオン
注入法で砒素などの不純物をソース/ドレイン拡散層1
09として形成する。
図2(c)に示すように、基板101に対してある角度
をもった条件でイオン注入を行う、いわゆる斜めイオン
注入法で砒素などの不純物をソース/ドレイン拡散層1
09として形成する。
【0020】次に、図3(a),図3(b)に示す第3
段の工程段階に入り、まず、図3(a)に示すように、
CVD法により、酸化膜などの絶縁膜107を全面に形
成する。その後、図3(b)に示すように、RIEを用
いてゲート電極105a上の絶縁膜107のみを選択的
にエッチングして除去する。
段の工程段階に入り、まず、図3(a)に示すように、
CVD法により、酸化膜などの絶縁膜107を全面に形
成する。その後、図3(b)に示すように、RIEを用
いてゲート電極105a上の絶縁膜107のみを選択的
にエッチングして除去する。
【0021】次に、残ったトレンチ部分をポリシリコン
膜あるいはタングステンなどの金属配線層108をCV
D法により埋込み、ゲート電極105aと接合をとる。
このとき、図3(a)で用いた絶縁膜107はトレンチ
側壁ソース/ドレイン拡散層109に対する絶縁膜とし
て働く。
膜あるいはタングステンなどの金属配線層108をCV
D法により埋込み、ゲート電極105aと接合をとる。
このとき、図3(a)で用いた絶縁膜107はトレンチ
側壁ソース/ドレイン拡散層109に対する絶縁膜とし
て働く。
【0022】以後、図示はしないが、通常のプロセス技
術により、中間絶縁膜、配線用金属パターンおよび保護
用絶縁膜を順に積層状態に形成し、半導体装置を完成す
る。
術により、中間絶縁膜、配線用金属パターンおよび保護
用絶縁膜を順に積層状態に形成し、半導体装置を完成す
る。
【0023】因みに、この実施例をDRAMセル等に応
用する場合、ソース/ドレインの区別や隣接セルとの分
離が必要であるため、一例を図4に示す。この図4に示
すA−A1断面部が図1(a)〜図3(b)であり、B
−B1断面部が図5である。
用する場合、ソース/ドレインの区別や隣接セルとの分
離が必要であるため、一例を図4に示す。この図4に示
すA−A1断面部が図1(a)〜図3(b)であり、B
−B1断面部が図5である。
【0024】図5における201は基板(図1(a)〜
図3(b)における101)、202は絶縁用酸化膜で
あり、これはトレンチを基板に形成した後、絶縁膜を埋
め込む、いわゆるトレンチ・アイソレーションにより形
成される。
図3(b)における101)、202は絶縁用酸化膜で
あり、これはトレンチを基板に形成した後、絶縁膜を埋
め込む、いわゆるトレンチ・アイソレーションにより形
成される。
【0025】なお、この発明はNMOSFETに限定さ
れるものではなく、微細化を目的とする他の半導体素子
にも広く適用されることは言うまでもない。
れるものではなく、微細化を目的とする他の半導体素子
にも広く適用されることは言うまでもない。
【0026】
【発明の効果】以上、詳細に説明したように、この発明
によれば、基板に形成したトレンチ内部にトランジスタ
のゲート絶縁膜、ゲート電極、ソース/ドレイン拡張層
を形成するようにしたので、素子の微細化に有利であ
り、しかも自己整合的にゲート電極、ソース/ドレイン
拡散層、ゲート電極部以外の絶縁等が可能であり、作業
工程の簡略化も可能である。
によれば、基板に形成したトレンチ内部にトランジスタ
のゲート絶縁膜、ゲート電極、ソース/ドレイン拡張層
を形成するようにしたので、素子の微細化に有利であ
り、しかも自己整合的にゲート電極、ソース/ドレイン
拡散層、ゲート電極部以外の絶縁等が可能であり、作業
工程の簡略化も可能である。
【0027】さらに、基板内部に素子を形成するため、
基板上層に配線パターンを形成する場合、トランジスタ
の形成段階では何ら段差を生じることがなく、配線層、
絶縁膜等の形成における平坦化が図れる。
基板上層に配線パターンを形成する場合、トランジスタ
の形成段階では何ら段差を生じることがなく、配線層、
絶縁膜等の形成における平坦化が図れる。
【図1】この発明の半導体装置の製造方法の一実施例の
第1段の工程断面図。
第1段の工程断面図。
【図2】同上実施例の第2段の工程断面図。
【図3】同上実施例の第3段の工程断面図。
【図4】同上実施例をDRAMセル等への応用例の説明
図。
図。
【図5】図4のB−B1線の断面図。
【図6】従来のMOSFETの製造工程断面図。
101 基板 102 酸化膜 103 トレンチ 104 ゲート絶縁膜 104a ゲート絶縁膜 105 ポリシリコン層 105a ソース・ドレイン拡散層 106 ホトレジスト 107 絶縁膜 108 金属配線
Claims (1)
- 【請求項1】 半導体基板表面にトレンチを形成する工
程と、 前記トレンチ内の半導体基板表面に絶縁膜を形成する工
程と、 前記絶縁膜表面にシリコン膜を形成する工程と、 前記トレンチ内に充填する様に前記半導体基板表面にポ
ジレジスト膜を塗布する工程と、 前記ポジレジスト膜の前記トレンチ内の一部が感光不十
分な領域となり他の前記半導体基板表面の前記ポジレジ
スト膜が完全に露光する光量で、前記ポジレジスト膜を
露光し現像する工程と、 前記トレンチ内の感光不十分な領域に残ったポジレジス
ト膜をマスクとして前記シリコン膜と絶縁膜をエッチン
グして、前記トレンチ底部にゲート絶縁膜とゲート電極
を形成する工程と、 前記トレンチの側壁に不純物を注入してソース及びドレ
イン拡散層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3222420A JP3034351B2 (ja) | 1991-08-08 | 1991-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3222420A JP3034351B2 (ja) | 1991-08-08 | 1991-08-08 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0548090A JPH0548090A (ja) | 1993-02-26 |
JP3034351B2 true JP3034351B2 (ja) | 2000-04-17 |
Family
ID=16782112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3222420A Expired - Fee Related JP3034351B2 (ja) | 1991-08-08 | 1991-08-08 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3034351B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0159075B1 (ko) * | 1995-11-11 | 1998-12-01 | 김광호 | 트렌치 dmos장치 및 그의 제조방법 |
JP4655351B2 (ja) * | 2000-11-01 | 2011-03-23 | 富士電機システムズ株式会社 | トレンチ型半導体装置の製造方法 |
US7271444B2 (en) | 2003-12-11 | 2007-09-18 | International Business Machines Corporation | Wrap-around gate field effect transistor |
US7700983B2 (en) | 2005-12-15 | 2010-04-20 | Qimonda Ag | Transistor, memory cell, memory cell array and method of forming a memory cell array |
-
1991
- 1991-08-08 JP JP3222420A patent/JP3034351B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0548090A (ja) | 1993-02-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3008180B2 (ja) | 半導体素子の製造方法 | |
JP2791260B2 (ja) | 半導体装置の製造方法 | |
JPH07118544B2 (ja) | 薄膜トランジスター及びその製造方法 | |
JP2904533B2 (ja) | 半導体装置の製造方法 | |
JPH0365905B2 (ja) | ||
JP3083495B2 (ja) | 半導体素子及びその製造方法 | |
JP3746907B2 (ja) | 半導体装置の製造方法 | |
JP3034351B2 (ja) | 半導体装置の製造方法 | |
JP3325717B2 (ja) | 半導体装置の製造方法 | |
JPH08181223A (ja) | 半導体装置の製造方法 | |
US5569962A (en) | Split polysilicon SRAM cell | |
JP3371196B2 (ja) | パターン形成方法 | |
JPH1197529A (ja) | 半導体装置の製造方法 | |
JP2919690B2 (ja) | 半導体装置の製造方法 | |
JP2001284557A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2734434B2 (ja) | 半導体装置およびその製造方法 | |
JP3200640B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
JPH098238A (ja) | 半導体メモリ装置及びその製造方法 | |
JPS61134058A (ja) | 半導体装置の製造方法 | |
KR930009589B1 (ko) | 고집적 모스소자의 커패시터 제조방법 | |
JPH0794721A (ja) | 半導体装置及びその製造方法 | |
JP3521921B2 (ja) | 半導体装置の製造方法 | |
KR0123745B1 (ko) | 반도체 장치의 콘택 형성방법 | |
JP3259439B2 (ja) | 半導体装置の製造方法 | |
KR100621451B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000201 |
|
LAPS | Cancellation because of no payment of annual fees |