JP3034351B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3034351B2 JP3034351B2 JP3222420A JP22242091A JP3034351B2 JP 3034351 B2 JP3034351 B2 JP 3034351B2 JP 3222420 A JP3222420 A JP 3222420A JP 22242091 A JP22242091 A JP 22242091A JP 3034351 B2 JP3034351 B2 JP 3034351B2
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Description
【０００１】
【産業上の利用分野】この発明は、素子の集積度の向上
と素子上層のパターニングの平坦化を期するようにした
半導体装置の製造方法に関するものである。
と素子上層のパターニングの平坦化を期するようにした
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図６は従来のＭＯＳＦＥＴの製造方法の
一例を示す工程断面図である。これらの製造方法は現在
ではＬＤＤ（Lightly Doped Drain Structure)構造など
に広く応用され、その一例として詳しくはＩＥＤＭ ８
３ Ｐ．３９２−３９５に示されている。
一例を示す工程断面図である。これらの製造方法は現在
ではＬＤＤ（Lightly Doped Drain Structure)構造など
に広く応用され、その一例として詳しくはＩＥＤＭ ８
３ Ｐ．３９２−３９５に示されている。
【０００３】まず、図６（ａ）に示すように、通常の選
択酸化法（ＬＯＣＯＳ法）により、シリコン単結晶半導
体基板（以下、基板と略称する）１上にフィールド酸化
膜２を形成し、アクティブ領域５１とフィールド領域５
２を分離する。
択酸化法（ＬＯＣＯＳ法）により、シリコン単結晶半導
体基板（以下、基板と略称する）１上にフィールド酸化
膜２を形成し、アクティブ領域５１とフィールド領域５
２を分離する。
【０００４】その後、図６（ｂ）に示すように、トラン
ジスタのゲート酸化膜３およびゲート電極４を全面に形
成した後、ホトリソグラフィ技術等によりパターニング
を行う。
ジスタのゲート酸化膜３およびゲート電極４を全面に形
成した後、ホトリソグラフィ技術等によりパターニング
を行う。
【０００５】その後、このゲート電極４をマスクとし
て、例えばＮチャンネルトランジスタの場合では、ヒ素
等の不純物をイオン注入することにより図６（ｃ）に示
すように、基板１のソース／ドレイン形成領域の全体に
自己整合的に高濃度の不純物拡散層５を形成している。
て、例えばＮチャンネルトランジスタの場合では、ヒ素
等の不純物をイオン注入することにより図６（ｃ）に示
すように、基板１のソース／ドレイン形成領域の全体に
自己整合的に高濃度の不純物拡散層５を形成している。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のＭＯＳＦＥＴの製造方法では、ソース／ドレイン形
成領域が基板上に存在するため、トランジスタ形成領域
自体の集積度を上げることが困難であるという問題点が
あった。
来のＭＯＳＦＥＴの製造方法では、ソース／ドレイン形
成領域が基板上に存在するため、トランジスタ形成領域
自体の集積度を上げることが困難であるという問題点が
あった。
【０００７】さらに、従来の製造方法によるトランジス
タを最下層の配線層として用いるような半導体装置、例
えばスタックト・キャパシタ型ＤＲＡＭにおいては、上
層の絶縁膜層および上層の配線層に対して、ゲート電極
分の高さによる段差を生じるため、良好なパターニング
が行えないという問題点があった。
タを最下層の配線層として用いるような半導体装置、例
えばスタックト・キャパシタ型ＤＲＡＭにおいては、上
層の絶縁膜層および上層の配線層に対して、ゲート電極
分の高さによる段差を生じるため、良好なパターニング
が行えないという問題点があった。
【０００８】この発明は、前記従来技術が持っていた問
題点のうち、トランジスタ形成領域自体の集積度を上げ
ることができない点と、トランジスタ上層のパターニン
グが良好に行えないという点について解決した半導体装
置の製造方法を提供するものである。
題点のうち、トランジスタ形成領域自体の集積度を上げ
ることができない点と、トランジスタ上層のパターニン
グが良好に行えないという点について解決した半導体装
置の製造方法を提供するものである。
【０００９】
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体装置の製造方法において、基板
にトレンチを形成した後、トレンチ底部にチャンネル、
ゲート酸化膜、ゲート電極を形成する工程と、トレンチ
の側壁に基板とは反対の導電型の不純物を導入してソー
ス／ドレイン拡散層を形成する工程とを導入したもので
ある。
解決するために、半導体装置の製造方法において、基板
にトレンチを形成した後、トレンチ底部にチャンネル、
ゲート酸化膜、ゲート電極を形成する工程と、トレンチ
の側壁に基板とは反対の導電型の不純物を導入してソー
ス／ドレイン拡散層を形成する工程とを導入したもので
ある。
【００１０】
【作用】この発明によれば、半導体装置の製造方法にお
いて、以上のような工程を導入したので、トレンチの底
部に形成したゲート酸化膜とゲート電極をマスクにして
トレンチの内側壁部に自己整合的に基板とは反対の導電
型の不純物を注入して、ソース／ドレイン拡散層をトレ
ンチ内に形成することにより、素子の微細化が可能とな
り、基板上に配線パターンを形成する場合に段差がなく
なり、したがって、前記問題点を除去できる。
いて、以上のような工程を導入したので、トレンチの底
部に形成したゲート酸化膜とゲート電極をマスクにして
トレンチの内側壁部に自己整合的に基板とは反対の導電
型の不純物を注入して、ソース／ドレイン拡散層をトレ
ンチ内に形成することにより、素子の微細化が可能とな
り、基板上に配線パターンを形成する場合に段差がなく
なり、したがって、前記問題点を除去できる。
【００１１】
【実施例】以下、この発明の半導体装置の製造方法の実
施例について図面に基づき説明する。図１（ａ）〜図１
（ｃ）はその一実施例の第１段の工程断面図、図２
（ａ）〜図２（ｃ）はその第２段の工程断面図、図３
（ａ）〜図３（ｂ）は同じく第３段の工程断面図であ
る。
施例について図面に基づき説明する。図１（ａ）〜図１
（ｃ）はその一実施例の第１段の工程断面図、図２
（ａ）〜図２（ｃ）はその第２段の工程断面図、図３
（ａ）〜図３（ｂ）は同じく第３段の工程断面図であ
る。
【００１２】まず、図１（ａ）に示すように、Ｐ型のシ
リコン単結晶半導体基板（以下、基板と略称する）１０
１の全面にトレンチを形成するためのマスクとなる酸化
膜１０２を少なくとも６０００Å以上形成する。
リコン単結晶半導体基板（以下、基板と略称する）１０
１の全面にトレンチを形成するためのマスクとなる酸化
膜１０２を少なくとも６０００Å以上形成する。
【００１３】次に、フォトリソグラフィ技術により、ト
レンチ１０３を形成するためのコンタクトを図示しない
レジストにより開孔してパターニングし、これをマスク
として、酸化膜１０２をエッチングする。
レンチ１０３を形成するためのコンタクトを図示しない
レジストにより開孔してパターニングし、これをマスク
として、酸化膜１０２をエッチングする。
【００１４】次に、レジストを除去し、パターニングさ
れた酸化膜１０２をマスクとして、基板１０１をエッチ
ングし、トレンチ１０３を約１０μｍ以下の程度の深さ
で形成する。
れた酸化膜１０２をマスクとして、基板１０１をエッチ
ングし、トレンチ１０３を約１０μｍ以下の程度の深さ
で形成する。
【００１５】次に、図１（ｂ）に示すように、熱酸化に
よりゲート絶縁膜１０４をトレンチ側壁全体に２００〜
３００Å程度選択形成し、その後、図１（ｃ）に示すよ
うに、全面にポリシリコン層１０５を１０００〜３００
０Å程度、ＣＶＤ（化学的気相成長）法により堆積す
る。
よりゲート絶縁膜１０４をトレンチ側壁全体に２００〜
３００Å程度選択形成し、その後、図１（ｃ）に示すよ
うに、全面にポリシリコン層１０５を１０００〜３００
０Å程度、ＣＶＤ（化学的気相成長）法により堆積す
る。
【００１６】次に、図２（ａ）〜図２（ｃ）に示す第２
段の工程段階に入り、ホトレジストを全面に塗布し、適
当な露光量でこのホトレジストを感光させ、現像する。
この場合、ホトレジストはポジ型のものを使用する。
段の工程段階に入り、ホトレジストを全面に塗布し、適
当な露光量でこのホトレジストを感光させ、現像する。
この場合、ホトレジストはポジ型のものを使用する。
【００１７】これにより、図２（ａ）に示すように、ト
レンチ底部には感光しきれず、溶解しないホトレジスト
１０６が選択的に形成され、マスク合せを行うことな
く、自己整合的にレジストによるパターニングが行われ
る。
レンチ底部には感光しきれず、溶解しないホトレジスト
１０６が選択的に形成され、マスク合せを行うことな
く、自己整合的にレジストによるパターニングが行われ
る。
【００１８】その後、図２（ｂ）に示すように、このホ
トレジストパターン１０６をマスクとして、ポリシリコ
ン層１０５およびゲート絶縁膜１０４をＲＩＥ（リアク
ティブ・イオン・エッチング）を用いてエッチングし、
トランジスタのゲート絶縁膜１０４ａ，ゲート電極１０
５ａを形成する。
トレジストパターン１０６をマスクとして、ポリシリコ
ン層１０５およびゲート絶縁膜１０４をＲＩＥ（リアク
ティブ・イオン・エッチング）を用いてエッチングし、
トランジスタのゲート絶縁膜１０４ａ，ゲート電極１０
５ａを形成する。
【００１９】次に、ホトレジスト１０６を除去した後、
図２（ｃ）に示すように、基板１０１に対してある角度
をもった条件でイオン注入を行う、いわゆる斜めイオン
注入法で砒素などの不純物をソース／ドレイン拡散層１
０９として形成する。
図２（ｃ）に示すように、基板１０１に対してある角度
をもった条件でイオン注入を行う、いわゆる斜めイオン
注入法で砒素などの不純物をソース／ドレイン拡散層１
０９として形成する。
【００２０】次に、図３（ａ），図３（ｂ）に示す第３
段の工程段階に入り、まず、図３（ａ）に示すように、
ＣＶＤ法により、酸化膜などの絶縁膜１０７を全面に形
成する。その後、図３（ｂ）に示すように、ＲＩＥを用
いてゲート電極１０５ａ上の絶縁膜１０７のみを選択的
にエッチングして除去する。
段の工程段階に入り、まず、図３（ａ）に示すように、
ＣＶＤ法により、酸化膜などの絶縁膜１０７を全面に形
成する。その後、図３（ｂ）に示すように、ＲＩＥを用
いてゲート電極１０５ａ上の絶縁膜１０７のみを選択的
にエッチングして除去する。
【００２１】次に、残ったトレンチ部分をポリシリコン
膜あるいはタングステンなどの金属配線層１０８をＣＶ
Ｄ法により埋込み、ゲート電極１０５ａと接合をとる。
このとき、図３（ａ）で用いた絶縁膜１０７はトレンチ
側壁ソース／ドレイン拡散層１０９に対する絶縁膜とし
て働く。
膜あるいはタングステンなどの金属配線層１０８をＣＶ
Ｄ法により埋込み、ゲート電極１０５ａと接合をとる。
このとき、図３（ａ）で用いた絶縁膜１０７はトレンチ
側壁ソース／ドレイン拡散層１０９に対する絶縁膜とし
て働く。
【００２２】以後、図示はしないが、通常のプロセス技
術により、中間絶縁膜、配線用金属パターンおよび保護
用絶縁膜を順に積層状態に形成し、半導体装置を完成す
る。
術により、中間絶縁膜、配線用金属パターンおよび保護
用絶縁膜を順に積層状態に形成し、半導体装置を完成す
る。
【００２３】因みに、この実施例をＤＲＡＭセル等に応
用する場合、ソース／ドレインの区別や隣接セルとの分
離が必要であるため、一例を図４に示す。この図４に示
すＡ−Ａ１断面部が図１（ａ）〜図３（ｂ）であり、Ｂ
−Ｂ１断面部が図５である。
用する場合、ソース／ドレインの区別や隣接セルとの分
離が必要であるため、一例を図４に示す。この図４に示
すＡ−Ａ１断面部が図１（ａ）〜図３（ｂ）であり、Ｂ
−Ｂ１断面部が図５である。
【００２４】図５における２０１は基板（図１（ａ）〜
図３（ｂ）における１０１）、２０２は絶縁用酸化膜で
あり、これはトレンチを基板に形成した後、絶縁膜を埋
め込む、いわゆるトレンチ・アイソレーションにより形
成される。
図３（ｂ）における１０１）、２０２は絶縁用酸化膜で
あり、これはトレンチを基板に形成した後、絶縁膜を埋
め込む、いわゆるトレンチ・アイソレーションにより形
成される。
【００２５】なお、この発明はＮＭＯＳＦＥＴに限定さ
れるものではなく、微細化を目的とする他の半導体素子
にも広く適用されることは言うまでもない。
れるものではなく、微細化を目的とする他の半導体素子
にも広く適用されることは言うまでもない。
【００２６】
【発明の効果】以上、詳細に説明したように、この発明
によれば、基板に形成したトレンチ内部にトランジスタ
のゲート絶縁膜、ゲート電極、ソース／ドレイン拡張層
を形成するようにしたので、素子の微細化に有利であ
り、しかも自己整合的にゲート電極、ソース／ドレイン
拡散層、ゲート電極部以外の絶縁等が可能であり、作業
工程の簡略化も可能である。
によれば、基板に形成したトレンチ内部にトランジスタ
のゲート絶縁膜、ゲート電極、ソース／ドレイン拡張層
を形成するようにしたので、素子の微細化に有利であ
り、しかも自己整合的にゲート電極、ソース／ドレイン
拡散層、ゲート電極部以外の絶縁等が可能であり、作業
工程の簡略化も可能である。
【００２７】さらに、基板内部に素子を形成するため、
基板上層に配線パターンを形成する場合、トランジスタ
の形成段階では何ら段差を生じることがなく、配線層、
絶縁膜等の形成における平坦化が図れる。
基板上層に配線パターンを形成する場合、トランジスタ
の形成段階では何ら段差を生じることがなく、配線層、
絶縁膜等の形成における平坦化が図れる。
【図１】この発明の半導体装置の製造方法の一実施例の
第１段の工程断面図。
第１段の工程断面図。
【図２】同上実施例の第２段の工程断面図。
【図３】同上実施例の第３段の工程断面図。
【図４】同上実施例をＤＲＡＭセル等への応用例の説明
図。
図。
【図５】図４のＢ−Ｂ１線の断面図。
【図６】従来のＭＯＳＦＥＴの製造工程断面図。
１０１ 基板 １０２ 酸化膜 １０３ トレンチ １０４ ゲート絶縁膜 １０４ａ ゲート絶縁膜 １０５ ポリシリコン層 １０５ａ ソース・ドレイン拡散層 １０６ ホトレジスト １０７ 絶縁膜 １０８ 金属配線
Claims (1)
- 【請求項１】 半導体基板表面にトレンチを形成する工
程と、 前記トレンチ内の半導体基板表面に絶縁膜を形成する工
程と、 前記絶縁膜表面にシリコン膜を形成する工程と、 前記トレンチ内に充填する様に前記半導体基板表面にポ
ジレジスト膜を塗布する工程と、 前記ポジレジスト膜の前記トレンチ内の一部が感光不十
分な領域となり他の前記半導体基板表面の前記ポジレジ
スト膜が完全に露光する光量で、前記ポジレジスト膜を
露光し現像する工程と、 前記トレンチ内の感光不十分な領域に残ったポジレジス
ト膜をマスクとして前記シリコン膜と絶縁膜をエッチン
グして、前記トレンチ底部にゲート絶縁膜とゲート電極
を形成する工程と、 前記トレンチの側壁に不純物を注入してソース及びドレ
イン拡散層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222420A JP3034351B2 (ja) | 1991-08-08 | 1991-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222420A JP3034351B2 (ja) | 1991-08-08 | 1991-08-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548090A JPH0548090A (ja) | 1993-02-26 |
| JP3034351B2 true JP3034351B2 (ja) | 2000-04-17 |
Family
ID=16782112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3222420A Expired - Fee Related JP3034351B2 (ja) | 1991-08-08 | 1991-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034351B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0159075B1 (ko) * | 1995-11-11 | 1998-12-01 | 김광호 | 트렌치 dmos장치 및 그의 제조방법 |
| JP4655351B2 (ja) * | 2000-11-01 | 2011-03-23 | 富士電機システムズ株式会社 | トレンチ型半導体装置の製造方法 |
| US7271444B2 (en) | 2003-12-11 | 2007-09-18 | International Business Machines Corporation | Wrap-around gate field effect transistor |
| US7700983B2 (en) | 2005-12-15 | 2010-04-20 | Qimonda Ag | Transistor, memory cell, memory cell array and method of forming a memory cell array |
-
1991
- 1991-08-08 JP JP3222420A patent/JP3034351B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548090A (ja) | 1993-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000201 |
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