JPH11282406A

JPH11282406A - ディスプレイパネルの駆動装置

Info

Publication number: JPH11282406A
Application number: JP8480398A
Authority: JP
Inventors: Hiroshi Kida; 浩木田
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1998-03-31
Filing date: 1998-03-31
Publication date: 1999-10-15

Abstract

(57)【要約】【課題】メモリや演昇回路等で構成される走査線補間
処理装置を不要にしてコストを低減するとともに、垂直
方向の解像度を上げる。【解決手段】ディスプレイ駆動装置は、画素データを
交互に格納する２つのフレームメモリと、フレームメモ
リへの書込み及び読出しを制御するメモリ制御手段とを
有する。メモリ制御手段は、１のフレームメモリに、奇
数行フィールドと偶数行フィールドとを順に書き込んだ
後、書き込んだ画素データを順次走査の画素データとし
て読み出して表示駆動手段に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、プラズマディスプ
レイパネル（ＰＤＰ）等のディスプレイパネルの駆動装
置に関する。

【０００２】

【従来の技術】ＰＤＰ等のマトリクス表示方式の表示装
置では、ＮＴＳＣ方式、またはハイビジョン方式などの
飛越し走査によって生成された映像信号に基づいて画像
表示を行う場合、その発光輝度の低さを補うべく、画面
の奇数行（偶数行）に対応した画素データをそのまま偶
数行（奇数行）にも割り当てて補間したり、また、走査
線補間処理により順次走査の画素データに変換したりし
て、順次走査にて表示駆動を実施するようにしている。

【０００３】しかしながら、前者の方法では、垂直方向
の解像度が良好なものとならず、また、後者の方怯では
メモリや演算回路等を用いなければならず、全体的にコ
ストが高くなるという問題があった。

【０００４】

【発明が解決しようとする課題】本発明の目的は、上記
の問題を解決するために、メモリや演算回路等で構成さ
れる走査線補間処理装置を不要にしてコストを低減する
とともに、垂直方向の解像度を向上させることができる
ディスプレイパネルの駆動装置を提供することである。

【０００５】

【課題を解決するための手段】本発明のディスプレイパ
ネルの駆動装置は、飛越し走査により生成された映像信
号をサンプリングして１画素毎に対応した画素データを
得るＡ／Ｄ変換器と、前記画素データを格納する第１及
び第２のフレームメモリと、前記画素データを前記フレ
ームメモリの各々に交互に書込み、前記フレームメモリ
の一方に１フレーム分の前記画素データの書込みを行う
ときは、前記フレームメモリの他方から書き込まれた１
フレーム分の画素データの読出しを行うメモリ制御手段
と、前記第１及び第２のフレームメモリから読み出され
る画素データに基づいて順次走査態様にてディスプレイ
パネルを駆動する表示駆動手段と、を有し、前記メモリ
制御手段は、前記ディスプレイパネルの奇数番目の走査
線に対応した画素データからなる奇数行フィールドをフ
レームメモリの対応するアドレスに格納し、前記奇数行
フィールドに続いて前記フレームメモリに入力される前
記ディスプレイパネルの偶数番目走査線に対応した画素
データからなる偶数行フィールドを前記フレームメモリ
の残りの対応するアドレスに格納し、前記格納された画
素データを順次走査の画素データとして読み出して前記
表示駆動手段に供給するものである。

【０００６】

【発明の実施の形態】以下、本発明の実施例を図１以下
の図面を参照しつつ説明する。図１は、本発明による駆
動装置を備えたプラズマディスプレイ装置の概略構成を
示す図である。図１において、Ａ／Ｄ変換器１は、入力
された映像信号を、制御回路２から供給される所定周波
数のクロック信号ＣＫ１に応じて所定クロック周波数に
てサンプリングすることにより、１画素毎の画素データ
Ｄを得て、これを順次画像データ処理回路３に供給す
る。

【０００７】画像データ処理回路３は、制御回路２から
供給される所定周波数ｆ₂のクロック信号ＣＫ２に応じ
てデータ処理を遂行する例えば偽輪郭処理回路等から構
成されている。この画像データ処理回路３は、例えば画
素データのビット数を減らして疑似中間表示を実現し、
且つ偽輪郭を補償した画素データを生成し、これをスイ
ッチＳＷ１を介してフレームメモリ４１，４２に交互に
供給する。

【０００８】スイッチＳＷ１は、フレームメモリ４１，
４２と画像データ処理回路３との間に設けられて、制御
回路２から供給されてくる１フレームに対応した所定周
波数からなるクロック信号ＣＫ３のタイミング毎に、フ
レームメモリ４１，４２を交互に画像データ処理回路３
に接続する。スイッチＳＷ２は、フレームメモリ４１，
４２と列電極ドライバ６との間に設けられて、制御回路
２から供給されるクロック信号ＣＫ３のタイミング毎に
切り替わり、フレームメモリ４１，４２を交互に列電極
ドライバ６に接続する。

【０００９】各スイッチＳＷ１，ＳＷ２の切り替えは、
制御回路２によって以下のように制御される。すなわ
ち、クロック信号ＣＫ３のタイミングによって例えばス
イッチＳＷ１が画像データ処理回路３をフレームメモリ
４１に接続するとき（スイッチ接点が１）、スイッチＳ
Ｗ２はフレームメモリ４２を列電極ドライバ６に接続す
る（スイッチ接点が０）。また、スイッチＳＷ１が画像
データ処理回路３をフレームメモリ４２に接続するとき
（スイッチ接点が０）、スイッチＳＷ２はフレームメモ
リ１を列電極ドライバ６に接続するようになっている
（スイッチ接点が１）。

【００１０】フレームメモリ４１，４２には、メモリ制
御手段７の出力が入力されるようになっている。メモリ
制御手段７は、制御回路２からの出力信号に応じて、画
像データ処理回路３から供給される画素データのフレー
ムメモリ４１，４２内部での書込みと読み出しとを、詳
細を後述するように制御する。

【００１１】各フレームメモリ４１，４２には、メモリ
制御回路７から供給されるクロック信号ＣＫ２のタイミ
ング毎に、画像データ処理回路３から出力される画素デ
ータが順次書き込まれる。そして、フレームメモリ４
１，４２に書き込まれた画素データは、クロック信号Ｃ
Ｋ２のタイミング毎に、画素駆動データとして列電極ド
ライバ６に供給されて、順次走査態様でパネルを駆動す
る。

【００１２】また、制御回路２は、上述したクロック信
号を生成するとともに、入力された映像信号の水平及び
垂直同期信号に応じて、リセットタイミング信号、走査
タイミング信号、維持タイミング信号、及び消去タイミ
ング信号を生成して行電極ドライバ５に供給する。行電
極ドライバ５は、これらの各種のタイミング信号に応じ
て、残留電荷量を初期化するためのリセットパルス、画
素データを書き込むための走査パルス、放電発光状態を
維持するための維持パルス、放電発光を停止させるため
の消去パルスを生成し、これらを画素数が（２Ｎ×Ｍ）
（Ｎ，Ｍは自然数）であるＰＤＰ（プラズマディスプレ
イパネル）１０の行電極対に印加する。この際、上記走
査パルスは、順次走査にて行電極対に印加される。

【００１３】列電極ドライバ６は、上記フレームメモリ
４１，４２から読み出されてくる１フレーム分の画素駆
動データをビット毎に分離し、そのビットの論理値
「１」及び「０」各々に対応した電圧値を有する画素デ
ータパルスを発生してＰＤＰ１０の列電極に印加する。
ＰＤＰ１０は、列電極ドライバから画素データパルスが
印加されている間に行電極ドライバ５から走査パルスが
印加されると、この印加された画素データパルスに対応
した電荷がＰＤＰ１０に蓄積される。この時、例えば論
理「１」に対応した画素データパルスが印加された列電
極と、走査パルスが印加された行電極対との交差部に発
光が生じる。なお、かかる交差部が、ＰＤＰ１０の画面
上における各画素に相当する。その後、行電極ドライバ
５から維持パルスが印加されると、維持パルスが印加さ
れるパルス数に応じた時間だけ上記の発光状態が維持さ
れる。

【００１４】次に、上記駆動装置の動作について図２及
び図３を参照しながら説明する。まず、飛越し走査によ
り生成されて入力された映像信号は、Ａ／Ｄ変換器１に
おいてサンプリングされて１画素毎の画素データとな
る。次に、画像データ処理回路３に送られ、画像データ
処理回路３において偽輪郭処理などの画像処理が行われ
て、フレームメモリ４１，４２に送られる。

【００１５】次に、制御回路２は、スイッチＳＷ１，Ｓ
Ｗ２にそれぞれ制御信号を送って、図２に示すように、
スイッチＳＷ１が接点「１」を介してデータ処理回路３
をフレームメモリ４１に接続するとともに、スイッチＳ
Ｗ２が接点「０」を介してフレームメモリ４２を列電極
ドライバ６に接続する第１期間に入る。第１期間におい
て、フレームメモリ４１では画素データの書込みが行わ
れ、フレームメモリ４２では画素データが読出される。
フレームメモリ４１への画素データが書込みが全て終了
すると、スイッチＳＷ１が接点「０」に切り替わって画
像データ処理回路３をフレームメモリ４２に接続すると
ともに、スイッチＳＷ２が接点「１」に切り替わってフ
レームメモリ４２を列電極ドライバ６に接続する第２期
間に入る。第２期間において、フレームメモリ４１は画
素データの読出し状態になり、フレームメモリ４２は画
素データの書込み状態になる。フレームメモリ４２への
画素データが書込みが全て終了すると、各スイッチＳＷ
１，ＳＷ２の接続先が切り替わって再び第１期間に入
り、上記状態が繰り返される。

【００１６】ここで、フレームメモリ４１を中心にし
て、第１及び第２期間におけるフレームメモリへの画素
データの書込み及び読出しについて詳細に説明する。ま
ず、図２に示すように、第１期間において、フレームメ
モリ４１は画像データ処理回路３に接続される。１フレ
ーム分の画素データは、飛越し走査によって生成された
ＰＤＰ１０の奇数（２ｎ−１）番目（但し、１≦ｎ≦
Ｎ）の走査線に対応した画素データからなる奇数行フィ
ールドＡと、ＰＤＰ１０の偶数（２ｎ）番目の走査線に
対応した画素データからなる偶数行フィールドＢとから
なり、奇数行フィールドＡ、偶数行フィールドＢの順
に、画像データ処理回路３からフレームメモリ４１に送
られてくる。奇数フィールドＡの画素データは、例えば
図３に示すように、メモリ制御回路７から供給されるク
ロック信号ＣＫ２のタイミング毎に、メモリ制御回路７
によって、第１番目の走査線の画素データＡ_1,1−Ａ₁ _,M
から順に、第（２ｎ−１）番目（但し、１≦ｎ≦Ｎ）の
走査線の画素データＡ _(2n-1),1−Ａ_(2n-1),Mがフレーム
メモリ４１の第（２ｎ−１）行に書き込まれていく。す
なわち、第１番目の走査線の画素データＡ_1,1−Ａ_1,Mが
フレームメモリ４１の第１行に書き込まれ、第３番目の
走査線の画素データＡ_3,1−Ａ_3,Mがフレームメモリ４１
の第３行に書き込まれ、最後に第（２Ｎ−１）番目の走
査線の画素データＡ_(2N-1),1−Ａ_(2N-1),Mがフレームメ
モリ４１の第（２Ｎ−１）行に書き込まれる。

【００１７】次に、偶数行フィールドＢが、フレームメ
モリ４１の空いている偶数アドレス２ｎに書き込まれ
る。すなわち、メモリ制御回路７から供給されるクロッ
ク信号ＣＫ２のタイミング毎に、メモリ制御回路７によ
って、第２番目の走査線の画素データＢ_2,1−Ｂ_2,Mから
順に、第２ｎ番目（但し、１≦ｎ≦Ｎ）の走査線の画素
データＢ_2n,1−Ｂ_2n,Mがフレームメモリ４１の偶数の第
２ｎ行に書き込まれていく。すなわち、第２番目の走査
線の画素データＢ_2,1−Ｂ_2,Mがフレームメモリ４１の第
２行に書き込まれ、第４番目の走査線の画素データＢ
_4,1−Ｂ_4,Mがフレームメモリ４１の第４行に書き込ま
れ、最後に第２Ｎ番目の走査線の画素データＢ _2N,1−Ｂ
_2N,Mがフレームメモリ４１の第２Ｎ行に書き込まれる。

【００１８】次に、第２期間において、フレームメモリ
４１は、画像データ処理回路３とは切り離されて列電極
ドライバ６に接続される。従って、フレームメモリ４１
から、例えば書込みと同一周波数のクロック信号ＣＫ２
のタイミング毎に、第１行から順に走査線毎の画素デー
タが読み出されて、画素駆動データとして列電極ドライ
バ６に供給される。このようにして、第２期間の間に、
ＰＤＰ１０においては１回の画像表示が行われる。

【００１９】または、図４に示すように、書込み時のク
ロック信号ＣＫ２の周波数の２倍の周波数（２・ｆ₂）と
なるクロック信号ＣＫ２'のタイミング毎に、フレーム
メモリ４１から書く走査線の画素データを第１行から順
次読出し、ＰＤＰ１０の全走査線に対する１回目の画素
データの読出しの終了後に、直ちにこの読出し動作を再
度繰り返し、第２期間の間に同一画像の２回の表示を行
うこともできる。

【００２０】なお、フレームメモリ４２は、フレームメ
モリ４１と同一の動作をするが、図２及び図４に示すよ
うに、フレームメモリ４１とは反対に、フレームの画素
データの書込みは第２期間で行われ、書き込まれた画素
データの読出しは第２期間に続く次の第１期間で行われ
る。上述のように、２つのフレームメモリを用いて交互
に書込みと読出しとを行い、飛越し走査で生成された２
フィールドからなる１フレームの画素データを、フレー
ムメモリにフィールド順に取り込み、呼び出す際は、順
次走査の１フレームの画素データとして列電極ドライバ
６に供給することによって、飛越し走査によって生成さ
れた映像信号を画像表示する際、例えば奇数行の走査線
の間の画素データを補間する必要が無くなる。

【図面の簡単な説明】

【図１】本発明によるプラズマディスプレイ駆動の一実
施例を示す構成図である。

【図２】図１の駆動装置による画素データの書込み及び
読出しとフレームメモリの関係の第１実施例を説明する
図である。

【図３】各フィールドとフレームメモリに書き込まれる
データの関係を示す図である。

【図４】画素データの書込み及び呼び出しとフレームメ
モリの関係の第２実施例を説明する図である。

【符号の説明】

１Ａ／Ｄ変換器５，６表示駆動手段７メモリ制御手段１０ディスプレイパネル４１，４２フレームメモリ

Claims

【特許請求の範囲】

【請求項１】飛越し走査により生成された映像信号を
サンプリングして１画素毎に対応した画素データを得る
Ａ／Ｄ変換器と、前記画素データを格納する第１及び第２のフレームメモ
リと、前記画素データを前記フレームメモリの各々に交互に書
込み、前記フレームメモリの一方に１フレーム分の前記
画素データの書込みを行うときは、前記フレームメモリ
の他方から書き込まれた１フレーム分の画素データの読
出しを行うメモリ制御手段と、前記第１及び第２のフレームメモリから読み出される画
素データに基づいて順次走査態様にてディスプレイパネ
ルを駆動する表示駆動手段と、を有し、前記メモリ制御手段は、前記ディスプレイパネルの奇数
番目の走査線に対応した画素データからなる奇数行フィ
ールドをフレームメモリの対応するアドレスに格納し、
前記奇数行フィールドに続いて前記フレームメモリに入
力される前記ディスプレイパネルの偶数番目走査線に対
応した画素データからなる偶数行フィールドを前記フレ
ームメモリの残りの対応するアドレスに格納し、前記格
納された画素データを順次走査の画素データとして読み
出して前記表示駆動手段に供給することを特徴とするデ
ィスプレイパネルの駆動装置。
【請求項２】前記メモリ制御手段及び表示駆動手段
は、前記画素データを前記フレームメモリの一方に書き
込む時のクロック信号の周波数の２倍の周波数からなる
クロック信号のタイミングで前記フレームメモリから１
フレーム分の画素データを読み出し、順次走査態様でデ
ィスプレイパネルを駆動することを特徴とする請求項１
記載のディスプレイパネルの駆動装置。