JPH11296130A - ディスプレイパネルの駆動装置 - Google Patents
ディスプレイパネルの駆動装置Info
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- JPH11296130A JPH11296130A JP10636998A JP10636998A JPH11296130A JP H11296130 A JPH11296130 A JP H11296130A JP 10636998 A JP10636998 A JP 10636998A JP 10636998 A JP10636998 A JP 10636998A JP H11296130 A JPH11296130 A JP H11296130A
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- memory
- memories
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- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 画素データの書込み及び読出しを交互に行う
2つのメモリを使用して、動画と静止画とを同時に表示
するPDPの駆動装置を提供する。 【解決手段】 駆動装置は、画素データを記憶する2つ
のメモリと、メモリに対する書込みと読出しを制御する
メモリ制御手段とを有する。各メモリは、1画面中に表
示される複数の画素毎に記憶領域を割り当てている。メ
モリ制御手段は、各メモリの記憶領域のうちの所定の記
憶領域に対して画素データの書き換えを行って動画を表
示し、書き換えを行わない記憶領域に静止画用の画素デ
ータを記憶させる。
2つのメモリを使用して、動画と静止画とを同時に表示
するPDPの駆動装置を提供する。 【解決手段】 駆動装置は、画素データを記憶する2つ
のメモリと、メモリに対する書込みと読出しを制御する
メモリ制御手段とを有する。各メモリは、1画面中に表
示される複数の画素毎に記憶領域を割り当てている。メ
モリ制御手段は、各メモリの記憶領域のうちの所定の記
憶領域に対して画素データの書き換えを行って動画を表
示し、書き換えを行わない記憶領域に静止画用の画素デ
ータを記憶させる。
Description
【0001】
【発明が属する技術分野】本発明は、プラズマディスプ
レイパネル(PDP)等のディスプレイパネルの駆動装
置に関する。
レイパネル(PDP)等のディスプレイパネルの駆動装
置に関する。
【0002】
【従来の技術】PDP等のマトリクス表示方式の表示装
置では、サブフィールド法を用いて中間調表示を行うた
め、表示用のメモリとして2つのフィールドメモリを用
い、一方のメモリから読み出した1フィールド分の画素
データに基づいて表示を行う間に、他方のメモリに次の
1フィールド分の画素データを書き込み、一方のメモリ
からの画素データの読み出しの終了後に、他方のメモリ
から画素データを読み出して表示すると同時に一方のメ
モリに次の画素データを書き込む、という動作を繰り返
している。すなわち、読み出し側のメモリと書き込み側
のメモリを1フィールド毎に切り換えて表示を行ってい
る。
置では、サブフィールド法を用いて中間調表示を行うた
め、表示用のメモリとして2つのフィールドメモリを用
い、一方のメモリから読み出した1フィールド分の画素
データに基づいて表示を行う間に、他方のメモリに次の
1フィールド分の画素データを書き込み、一方のメモリ
からの画素データの読み出しの終了後に、他方のメモリ
から画素データを読み出して表示すると同時に一方のメ
モリに次の画素データを書き込む、という動作を繰り返
している。すなわち、読み出し側のメモリと書き込み側
のメモリを1フィールド毎に切り換えて表示を行ってい
る。
【0003】
【発明が解決しようとする課題】このように、動画表示
のためには読み出し側のメモリと書き込み側のメモリを
1フィールド毎に切り換える必要があるが、静止画表示
のためにはこの切り換えを停止する必要がある。従っ
て、画面上で動画と静止画とを同時に表示するために
は、上記メモリとは別にマルチ画面処理用のメモリやそ
の制御回路が必要となり、全体的に価格が高くなるとい
う問題があった。
のためには読み出し側のメモリと書き込み側のメモリを
1フィールド毎に切り換える必要があるが、静止画表示
のためにはこの切り換えを停止する必要がある。従っ
て、画面上で動画と静止画とを同時に表示するために
は、上記メモリとは別にマルチ画面処理用のメモリやそ
の制御回路が必要となり、全体的に価格が高くなるとい
う問題があった。
【0004】本発明の目的は、上記の問題を解決し、メ
モリ容量の増大を抑制しながらも動画と静止画とを同時
に表示することができる低価格のディスプレイパネルの
駆動装置を提供することである。
モリ容量の増大を抑制しながらも動画と静止画とを同時
に表示することができる低価格のディスプレイパネルの
駆動装置を提供することである。
【0005】
【課題を解決するための手段】本発明のディスプレイパ
ネルの駆動装置は、映像信号をサンプリングして1画素
毎に対応した画素データを得るA/D変換器と、前記画
素データを記憶する第1及び第2メモリと、前記第1及
び第2メモリの書込み及び読出しを制御して、前記画素
データを前記第1及び第2メモリに書込み、前記書き込
まれた画素データを前記第1及び第2メモリから交互に
読み出すメモリ制御手段と、前記第1及び第2メモリか
ら読み出される画素データに基づいてディスプレイパネ
ルを駆動する表示駆動手段とを有するディスプレイパネ
ルの駆動装置であって、前記第1及び第2メモリの各々
は、1画面中に表示される複数の画素毎に割り当てられ
る複数の記憶領域を有し、前記メモリ制御手段は、前記
第1及び第2メモリの複数の記憶領域のうちの所定の記
憶領域に対して画素データの書き換えを行うものであ
る。
ネルの駆動装置は、映像信号をサンプリングして1画素
毎に対応した画素データを得るA/D変換器と、前記画
素データを記憶する第1及び第2メモリと、前記第1及
び第2メモリの書込み及び読出しを制御して、前記画素
データを前記第1及び第2メモリに書込み、前記書き込
まれた画素データを前記第1及び第2メモリから交互に
読み出すメモリ制御手段と、前記第1及び第2メモリか
ら読み出される画素データに基づいてディスプレイパネ
ルを駆動する表示駆動手段とを有するディスプレイパネ
ルの駆動装置であって、前記第1及び第2メモリの各々
は、1画面中に表示される複数の画素毎に割り当てられ
る複数の記憶領域を有し、前記メモリ制御手段は、前記
第1及び第2メモリの複数の記憶領域のうちの所定の記
憶領域に対して画素データの書き換えを行うものであ
る。
【0006】
【発明の実施の形態】以下、本発明の実施例のディスプ
レイパネルの駆動装置について、図1を参照しながら説
明する。図1は、本発明による駆動装置を備えたカラー
表示可能なプラズマディスプレイ装置の構成を示す。
レイパネルの駆動装置について、図1を参照しながら説
明する。図1は、本発明による駆動装置を備えたカラー
表示可能なプラズマディスプレイ装置の構成を示す。
【0007】図1において、A/D変換器1は、入力さ
れた映像信号を、制御回路2から供給される所定周波数
のクロック信号CK1に応じてサンプリングすることに
より、1画素毎の画素データDを得て、これを順次画像
データ処理回路3に供給するものである。画像データ処
理回路3は、制御回路2から供給されるクロック信号C
K1に応じてデータ処理を遂行する例えば偽輪郭処理回
路等から構成されている。この画像データ処理回路3
は、例えば画素データのビット数を減らして疑似中間表
示を実現し、且つ偽輪郭を補償した画素データを生成し
て出力する。
れた映像信号を、制御回路2から供給される所定周波数
のクロック信号CK1に応じてサンプリングすることに
より、1画素毎の画素データDを得て、これを順次画像
データ処理回路3に供給するものである。画像データ処
理回路3は、制御回路2から供給されるクロック信号C
K1に応じてデータ処理を遂行する例えば偽輪郭処理回
路等から構成されている。この画像データ処理回路3
は、例えば画素データのビット数を減らして疑似中間表
示を実現し、且つ偽輪郭を補償した画素データを生成し
て出力する。
【0008】フィールドメモリ41,42の各々は、少
なくとも1フィールド分の画素データを記憶可能とする
容量を有し、直列に接続されたスイッチSW1,SW2
を介して画像データ処理回路3にそれぞれ接続されてい
る。フィールドメモリ41,42の各々は、画面を構成
するプラズマディスプレイパネル6の画素のアドレス構
成と同一のアドレス構成を有している。さらに、各フィ
ールドメモリ41,42の出力部は、スイッチSW3を
介して交互に列電極ドライバ5に接続されるようになっ
ている。
なくとも1フィールド分の画素データを記憶可能とする
容量を有し、直列に接続されたスイッチSW1,SW2
を介して画像データ処理回路3にそれぞれ接続されてい
る。フィールドメモリ41,42の各々は、画面を構成
するプラズマディスプレイパネル6の画素のアドレス構
成と同一のアドレス構成を有している。さらに、各フィ
ールドメモリ41,42の出力部は、スイッチSW3を
介して交互に列電極ドライバ5に接続されるようになっ
ている。
【0009】上記スイッチSW1,SW2,SW3の切
替は、制御回路2からの制御信号によって行われる。ス
イッチSW2は、制御回路2から供給されてくる所定周
波数からなるクロック信号CK2のタイミング毎に、フ
ィールドメモリ41,42を交互に画像データ処理回路
3に接続する。一方、スイッチSW3は、制御回路2か
ら供給されるクロック信号CK2のタイミング毎に切り
替わり、フィールドメモリ41,42を交互に列電極ド
ライバ5に接続する。そして、各スイッチSW2,SW
3の切り替えは、制御回路2によって以下のように制御
される。すなわち、クロック信号CK2のタイミングに
よって例えばスイッチSW2が画像データ処理回路3を
フィールドメモリ41に接続するとき(スイッチ接点が
a)、スイッチSW3はフィールドメモリ42を列電極
ドライバ5に接続する(スイッチ接点がb)。また、ス
イッチSW2が画像データ処理回路3をフィールドメモ
リ42に接続するとき(スイッチ接点がb)、スイッチ
SW3はフィールドメモリ41を列電極ドライバ5に接
続するようになっている(スイッチ接点がa)。スイッ
チSW1の切替動作については後述する。
替は、制御回路2からの制御信号によって行われる。ス
イッチSW2は、制御回路2から供給されてくる所定周
波数からなるクロック信号CK2のタイミング毎に、フ
ィールドメモリ41,42を交互に画像データ処理回路
3に接続する。一方、スイッチSW3は、制御回路2か
ら供給されるクロック信号CK2のタイミング毎に切り
替わり、フィールドメモリ41,42を交互に列電極ド
ライバ5に接続する。そして、各スイッチSW2,SW
3の切り替えは、制御回路2によって以下のように制御
される。すなわち、クロック信号CK2のタイミングに
よって例えばスイッチSW2が画像データ処理回路3を
フィールドメモリ41に接続するとき(スイッチ接点が
a)、スイッチSW3はフィールドメモリ42を列電極
ドライバ5に接続する(スイッチ接点がb)。また、ス
イッチSW2が画像データ処理回路3をフィールドメモ
リ42に接続するとき(スイッチ接点がb)、スイッチ
SW3はフィールドメモリ41を列電極ドライバ5に接
続するようになっている(スイッチ接点がa)。スイッ
チSW1の切替動作については後述する。
【0010】列電極ドライバ5は、上記フィールドメモ
リ41,42から読み出されてくる1フィールド分の画
素駆動データをビット毎に分離し、そのビットの論理値
「1」及び「0」各々に対応した電圧値を有する画素デ
ータパルスを発生してプラズマディスプレイパネル(P
DP)6の列電極に印加するものである。また、各フィ
ールドメモリ41,42には、メモリ制御手段7から書
込みイネーブル信号及び読出しイネーブル信号などの各
種制御信号が入力されるようになっている。
リ41,42から読み出されてくる1フィールド分の画
素駆動データをビット毎に分離し、そのビットの論理値
「1」及び「0」各々に対応した電圧値を有する画素デ
ータパルスを発生してプラズマディスプレイパネル(P
DP)6の列電極に印加するものである。また、各フィ
ールドメモリ41,42には、メモリ制御手段7から書
込みイネーブル信号及び読出しイネーブル信号などの各
種制御信号が入力されるようになっている。
【0011】メモリ制御手段7は、制御回路2からの出
力信号に応じて、フィールドメモリ41,42のアドレ
スを制御し、画像データ処理回路3から供給される画素
データの各フィールドメモリ41,42における書込み
と読み出しとを、制御するものである。操作手段8は、
画面において動画及び静止画を同時に表示可能とする動
画・静止画混在モードの設定及び解除を行うものであ
り、動画・静止画混在モード指定信号を制御回路2に供
給する。
力信号に応じて、フィールドメモリ41,42のアドレ
スを制御し、画像データ処理回路3から供給される画素
データの各フィールドメモリ41,42における書込み
と読み出しとを、制御するものである。操作手段8は、
画面において動画及び静止画を同時に表示可能とする動
画・静止画混在モードの設定及び解除を行うものであ
り、動画・静止画混在モード指定信号を制御回路2に供
給する。
【0012】制御回路2は、メモリ制御手段7を含み、
A/D変換器1と、データ処理回路3と、スイッチSW
1,SW2,SW3と、操作手段8と、行電極ドライバ
9とに接続され、上記クロック信号CK1,CK2を生
成し、生成したクロック信号CK2をメモリ制御回路7
に供給し、さらに、リセットタイミング信号、走査タイ
ミング信号、維持タイミング信号、及び消去タイミング
信号を生成して行電極ドライバ9に供給する。クロック
信号CK2は、入力された映像信号の水平及び垂直同期
信号から生成され、画素データの1フィールドに対応す
るものである。
A/D変換器1と、データ処理回路3と、スイッチSW
1,SW2,SW3と、操作手段8と、行電極ドライバ
9とに接続され、上記クロック信号CK1,CK2を生
成し、生成したクロック信号CK2をメモリ制御回路7
に供給し、さらに、リセットタイミング信号、走査タイ
ミング信号、維持タイミング信号、及び消去タイミング
信号を生成して行電極ドライバ9に供給する。クロック
信号CK2は、入力された映像信号の水平及び垂直同期
信号から生成され、画素データの1フィールドに対応す
るものである。
【0013】行電極ドライバ9は、これらの各種のタイ
ミング信号に応じて、残留電荷量を初期化するためのリ
セットパルス、画素データを書き込むための走査パル
ス、放電発光状態を維持するための維持パルス、放電発
光を停止させるための消去パルスを生成し、PDP6の
行電極対に印加する。この際、上記走査パルスは、順次
走査にて行電極対に印加される。
ミング信号に応じて、残留電荷量を初期化するためのリ
セットパルス、画素データを書き込むための走査パル
ス、放電発光状態を維持するための維持パルス、放電発
光を停止させるための消去パルスを生成し、PDP6の
行電極対に印加する。この際、上記走査パルスは、順次
走査にて行電極対に印加される。
【0014】PDP6は、列電極ドライバ5から画素デ
ータパルスが印加されている間に行電極ドライバ9から
走査パルスが印加されると、この印加された画素データ
パルスに対応した電荷がPDP6に蓄積される。この
時、例えば論理「1」に対応した画素データパルスが印
加された列電極と、走査パルスが印加された行電極対と
の交差部に発光が生じる。なお、かかる交差部が、PD
P6の画面上における各画素に相当する。その後、行電
極ドライバ9から維持パルスが印加されると、維持パル
スが印加されるパルス数に応じた時間だけ上記の発光状
態が維持される。
ータパルスが印加されている間に行電極ドライバ9から
走査パルスが印加されると、この印加された画素データ
パルスに対応した電荷がPDP6に蓄積される。この
時、例えば論理「1」に対応した画素データパルスが印
加された列電極と、走査パルスが印加された行電極対と
の交差部に発光が生じる。なお、かかる交差部が、PD
P6の画面上における各画素に相当する。その後、行電
極ドライバ9から維持パルスが印加されると、維持パル
スが印加されるパルス数に応じた時間だけ上記の発光状
態が維持される。
【0015】さらに、スイッチSW1とスイッチSW3
との間に、演算処理回路10が接続されている。演算処
理回路10は、例えばスイッチSW3を介して入力され
る1フィールド分の画素数に対して、所定数の画素数の
間引き処理や縮小処理等の演算処理を行って出力するも
のである。次に、上記駆動装置の動作の一実施例を図1
乃至図3を参照しながら説明する。
との間に、演算処理回路10が接続されている。演算処
理回路10は、例えばスイッチSW3を介して入力され
る1フィールド分の画素数に対して、所定数の画素数の
間引き処理や縮小処理等の演算処理を行って出力するも
のである。次に、上記駆動装置の動作の一実施例を図1
乃至図3を参照しながら説明する。
【0016】入力される映像信号をリアルタイムで動画
として表示する「動画表示モード」において、制御回路
2は、入力された映像信号の垂直・水平同期信号、すな
わちクロックCK2に従って、メモリ41,42の一方
を書込みモードに、他方を読出しモードにと、交互に設
定する。メモリ制御回路7は、制御回路2からのクロッ
クCK2に従ってメモリ41,42の各々の書込み及び
読出しに必要な書込みイネーブル信号WR1,WR2及
び読出しイネーブル信号RD1,RD2を生成し、各メ
モリに供給する。故に、メモリ41,42に、交互に1
フィールド分の画素データが書き込まれ、書き込まれた
画素データがメモリ41,42から交互に読み出され
る。この様子を図2に示す。
として表示する「動画表示モード」において、制御回路
2は、入力された映像信号の垂直・水平同期信号、すな
わちクロックCK2に従って、メモリ41,42の一方
を書込みモードに、他方を読出しモードにと、交互に設
定する。メモリ制御回路7は、制御回路2からのクロッ
クCK2に従ってメモリ41,42の各々の書込み及び
読出しに必要な書込みイネーブル信号WR1,WR2及
び読出しイネーブル信号RD1,RD2を生成し、各メ
モリに供給する。故に、メモリ41,42に、交互に1
フィールド分の画素データが書き込まれ、書き込まれた
画素データがメモリ41,42から交互に読み出され
る。この様子を図2に示す。
【0017】動画表示モードは、図2(d),(e),
(f)に示すように、制御回路2によって、スイッチS
W1を接点「b」に接続した状態において、スイッチS
W2を接点「a」に接続し且つスイッチSW3を接点
「b」に接続してメモリ41に画素データを書き込むと
ともにメモリ42から画素データを読み出す、長さがク
ロック信号CK2の発生周期に相当する「動画表示第1
期間」(Ia)と、スイッチSW2を接点「b」に接続し
且つスイッチSW3を接点「a」に接続してメモリ42
に画素データを書き込むとともにメモリ41から画素デ
ータを読み出す、長さがクロック信号CK2の発生周期
に相当する「動画表示第2期間」(Ib)とを、交互に取
り、これを繰り返す。
(f)に示すように、制御回路2によって、スイッチS
W1を接点「b」に接続した状態において、スイッチS
W2を接点「a」に接続し且つスイッチSW3を接点
「b」に接続してメモリ41に画素データを書き込むと
ともにメモリ42から画素データを読み出す、長さがク
ロック信号CK2の発生周期に相当する「動画表示第1
期間」(Ia)と、スイッチSW2を接点「b」に接続し
且つスイッチSW3を接点「a」に接続してメモリ42
に画素データを書き込むとともにメモリ41から画素デ
ータを読み出す、長さがクロック信号CK2の発生周期
に相当する「動画表示第2期間」(Ib)とを、交互に取
り、これを繰り返す。
【0018】すなわち、各動画表示期間において、入力
された映像信号は、A/D変換器1においてサンプリン
グされて1画素毎の画素データになる。次に、画素デー
タは、画像データ処理回路3に送られ、画像データ処理
回路3において偽輪郭処理などの画像処理が行われて、
フィールドメモリ41,42に送られる。例えば時刻t
0にて動画表示第1期間に入り、フィールドメモリ41
では、図2(g)に示す書込みイネーブル信号WR1に
よって、1フィールド分の画素データA1の書込みが行
われる(図2(h)参照)。一方、フィールドメモリ4
2からは、書き込まれた画素データが読み出される(図
示せず)。そして、フィールドメモリ41への画素デー
タの書込みが終了する時刻t1において、動画表示第2
期間に入る。
された映像信号は、A/D変換器1においてサンプリン
グされて1画素毎の画素データになる。次に、画素デー
タは、画像データ処理回路3に送られ、画像データ処理
回路3において偽輪郭処理などの画像処理が行われて、
フィールドメモリ41,42に送られる。例えば時刻t
0にて動画表示第1期間に入り、フィールドメモリ41
では、図2(g)に示す書込みイネーブル信号WR1に
よって、1フィールド分の画素データA1の書込みが行
われる(図2(h)参照)。一方、フィールドメモリ4
2からは、書き込まれた画素データが読み出される(図
示せず)。そして、フィールドメモリ41への画素デー
タの書込みが終了する時刻t1において、動画表示第2
期間に入る。
【0019】動画表示第2期間において、フィールドメ
モリ41では、読出しイネーブル信号RD1(図2
(i)参照)によって書き込まれた画素データA1が読
み出されて列電極ドライバ5に送られる(図2(j)参
照)。一方、フィールドメモリ42では、書込みイネー
ブル信号WR2(図2(k)参照)によって1フィール
ド分の画素データA2が書き込まれる(図2(l)参
照)。
モリ41では、読出しイネーブル信号RD1(図2
(i)参照)によって書き込まれた画素データA1が読
み出されて列電極ドライバ5に送られる(図2(j)参
照)。一方、フィールドメモリ42では、書込みイネー
ブル信号WR2(図2(k)参照)によって1フィール
ド分の画素データA2が書き込まれる(図2(l)参
照)。
【0020】次に、動画表示第2期間が終了する時刻t
2において、操作手段8より動画・静止画混在モード指
定信号が制御回路2に入力されると、「動画・静止画表
示モード」に入る。本実施例において、「動画・静止画
表示モード」は、画素データの2フィールド分の長さの
時間に相当する「静止画書込みモード」と、その後の
「動画及び静止画混在モード」とからなる。静止画書込
みモードは、動画及び静止画混在モードにおいて表示す
る静止画をフィールドメモリ41,42に書き込むため
のモードである。
2において、操作手段8より動画・静止画混在モード指
定信号が制御回路2に入力されると、「動画・静止画表
示モード」に入る。本実施例において、「動画・静止画
表示モード」は、画素データの2フィールド分の長さの
時間に相当する「静止画書込みモード」と、その後の
「動画及び静止画混在モード」とからなる。静止画書込
みモードは、動画及び静止画混在モードにおいて表示す
る静止画をフィールドメモリ41,42に書き込むため
のモードである。
【0021】本実施例において、動画及び静止画混在モ
ードにおいて表示される静止画は、動画表示モードで最
後にフィールドメモリ42から読み出された画素データ
A2である。これを次に説明する。静止画書込みモード
が開始される時刻t2において、静止画書込みモードで
は、スイッチSW1が接点「a」と接続するとともにス
イッチSW2が接点「a」と接続し、スイッチSW3が
接点「b」に接続される。この時、読出しイネーブル信
号RD2によってフィールドメモリ42から読み出され
た画素データA2が、列電極ドライバ5に供給されると
ともに、例えば図1に示すように、演算回路10とスイ
ッチSW1,SW2とを介して書込みイネーブル信号W
R1によってフィールドメモリ41に書き込まれる。画
素データを縮小する方法は、1フィールド分の画素数に
対して例えば横1/2の画素数だけ間引いてメモリ41
に書き込む。すなわち、演算回路10は、入力される画
素データの水平方向の画素数に対して1/2に間引くな
どして縮小処理を施して出力するものである。そして、
図3に示すように、演算処理回路10から出力された画
素データは、メモリ制御回路7のアドレス制御によって
例えばメモリ41の記憶領域の2分の1に相当する記憶
領域SA1に書き込まれる。一方、メモリ41の残りの
記憶領域SA2は、書き換えられずに残る。
ードにおいて表示される静止画は、動画表示モードで最
後にフィールドメモリ42から読み出された画素データ
A2である。これを次に説明する。静止画書込みモード
が開始される時刻t2において、静止画書込みモードで
は、スイッチSW1が接点「a」と接続するとともにス
イッチSW2が接点「a」と接続し、スイッチSW3が
接点「b」に接続される。この時、読出しイネーブル信
号RD2によってフィールドメモリ42から読み出され
た画素データA2が、列電極ドライバ5に供給されると
ともに、例えば図1に示すように、演算回路10とスイ
ッチSW1,SW2とを介して書込みイネーブル信号W
R1によってフィールドメモリ41に書き込まれる。画
素データを縮小する方法は、1フィールド分の画素数に
対して例えば横1/2の画素数だけ間引いてメモリ41
に書き込む。すなわち、演算回路10は、入力される画
素データの水平方向の画素数に対して1/2に間引くな
どして縮小処理を施して出力するものである。そして、
図3に示すように、演算処理回路10から出力された画
素データは、メモリ制御回路7のアドレス制御によって
例えばメモリ41の記憶領域の2分の1に相当する記憶
領域SA1に書き込まれる。一方、メモリ41の残りの
記憶領域SA2は、書き換えられずに残る。
【0022】メモリ41への画素データA2の書込みが
終了する時刻t3において、スイッチSW1が接点
「a」と接続した状態を維持してスイッチSW2が接点
「b」と接続し、スイッチSW3が接点「a」に接続さ
れて、フィールドメモリ41から読み出された画素デー
タが、列電極ドライバ5に供給される。メモリ41のア
ドレス構成は、PDP6の画素構成と対応しているの
で、画面右半分に横が1/2に間引かれた画素データに
対応した画像が静止画としてPDP6に表示される。
終了する時刻t3において、スイッチSW1が接点
「a」と接続した状態を維持してスイッチSW2が接点
「b」と接続し、スイッチSW3が接点「a」に接続さ
れて、フィールドメモリ41から読み出された画素デー
タが、列電極ドライバ5に供給される。メモリ41のア
ドレス構成は、PDP6の画素構成と対応しているの
で、画面右半分に横が1/2に間引かれた画素データに
対応した画像が静止画としてPDP6に表示される。
【0023】一方、フィールドメモリ42には、図3に
示すようにフィールドメモリ41から読み出された画素
データが演算回路10を介して書込みイネーブル信号W
R2によってコピーされる。このようにして、静止画と
して表示される画素データがメモリ41,42にそれぞ
れ書き込まれる。
示すようにフィールドメモリ41から読み出された画素
データが演算回路10を介して書込みイネーブル信号W
R2によってコピーされる。このようにして、静止画と
して表示される画素データがメモリ41,42にそれぞ
れ書き込まれる。
【0024】次に、メモリ42への画素データの書込み
が終了する時刻t4において、動画・静止画混在モード
になり、制御回路2によってスイッチSW1が接点
「b」に切り替えられる。制御回路2は、動画表示モー
ドと同様に、クロックCK2に従って、メモリ41,4
2の一方を書込みモードに、他方を読出しモードにと、
交互に設定する。故に、入力された映像信号がメモリ4
1,42の動画用記憶領域に交互に書き込まれ、書き込
まれた画素データ及び静止画用画素データがメモリ4
1,42から交互に読み出される。すなわち、図2
(d),(e),(f)に示すように、スイッチSW2を
接点「a」に接続し且つスイッチSW3を接点「b」に
接続してメモリ41に対する画素データの書き込みとメ
モリ42から画素データの読み出しを行う、長さがクロ
ック信号CK2の発生周期に相当する「混在表示第1期
間」(Ma)と、スイッチSW2を接点「b」に接続し且
つスイッチSW3を接点「a」に接続してメモリ42に
対する画素データの書き込みとメモリ41から画素デー
タの読み出しを行う、長さがクロック信号CK2の発生
周期に相当する「混在表示第2期間」(Mb)とを、交互
に取り、これを繰り返す。さらに、動画・静止画混在モ
ードでは、各フィールドメモリ41,42において、静
止画が書き込まれた記憶領域SA1に対する画素データ
の書込みは行われない。
が終了する時刻t4において、動画・静止画混在モード
になり、制御回路2によってスイッチSW1が接点
「b」に切り替えられる。制御回路2は、動画表示モー
ドと同様に、クロックCK2に従って、メモリ41,4
2の一方を書込みモードに、他方を読出しモードにと、
交互に設定する。故に、入力された映像信号がメモリ4
1,42の動画用記憶領域に交互に書き込まれ、書き込
まれた画素データ及び静止画用画素データがメモリ4
1,42から交互に読み出される。すなわち、図2
(d),(e),(f)に示すように、スイッチSW2を
接点「a」に接続し且つスイッチSW3を接点「b」に
接続してメモリ41に対する画素データの書き込みとメ
モリ42から画素データの読み出しを行う、長さがクロ
ック信号CK2の発生周期に相当する「混在表示第1期
間」(Ma)と、スイッチSW2を接点「b」に接続し且
つスイッチSW3を接点「a」に接続してメモリ42に
対する画素データの書き込みとメモリ41から画素デー
タの読み出しを行う、長さがクロック信号CK2の発生
周期に相当する「混在表示第2期間」(Mb)とを、交互
に取り、これを繰り返す。さらに、動画・静止画混在モ
ードでは、各フィールドメモリ41,42において、静
止画が書き込まれた記憶領域SA1に対する画素データ
の書込みは行われない。
【0025】すなわち、各混在表示期間において、入力
された映像信号は、フレームメモリ41,42に送ら
れ、メモリ制御回路7のアドレス制御によって、各メモ
リ41,42の記憶領域SA2,SA2にのみ書き込ま
れる。すなわち、例えば時刻t4にて混在表示第1期間
に入り、フィールドメモリ41では、書込みイネーブル
信号WR1によって、1フィールド分の画素データC1
が水平方向に対する画素数がメモリ制御回路によって記
憶領域SA2に応じて減らされて書込まれる(図3参
照)。一方、フィールドメモリ42からは、書き込まれ
た画素データが読み出される。そして、フィールドメモ
リ41への画素データの書込みが終了する時刻t5にお
いて、混在表示第2期間に入る。
された映像信号は、フレームメモリ41,42に送ら
れ、メモリ制御回路7のアドレス制御によって、各メモ
リ41,42の記憶領域SA2,SA2にのみ書き込ま
れる。すなわち、例えば時刻t4にて混在表示第1期間
に入り、フィールドメモリ41では、書込みイネーブル
信号WR1によって、1フィールド分の画素データC1
が水平方向に対する画素数がメモリ制御回路によって記
憶領域SA2に応じて減らされて書込まれる(図3参
照)。一方、フィールドメモリ42からは、書き込まれ
た画素データが読み出される。そして、フィールドメモ
リ41への画素データの書込みが終了する時刻t5にお
いて、混在表示第2期間に入る。
【0026】混在表示第2期間において、フィールドメ
モリ41では、読出しイネーブル信号RD1(図2
(i)参照)によって書き込まれた画素データC1及び
静止画A2が読み出されて列電極ドライバ5に送られ
る。一方、フィールドメモリ42では、書込みイネーブ
ル信号WR2(図2(k)参照)によって1フィールド
分の画素データC2が水平方向に対する画素数がメモリ
制御回路7によって記憶領域SA2に応じて減らされて
書き込まれる。
モリ41では、読出しイネーブル信号RD1(図2
(i)参照)によって書き込まれた画素データC1及び
静止画A2が読み出されて列電極ドライバ5に送られ
る。一方、フィールドメモリ42では、書込みイネーブ
ル信号WR2(図2(k)参照)によって1フィールド
分の画素データC2が水平方向に対する画素数がメモリ
制御回路7によって記憶領域SA2に応じて減らされて
書き込まれる。
【0027】このように、静止画として表示する画素デ
ータを両方のメモリ41,42に書き込むとともにこれ
以降の画素データの書込みをメモリの所定領域に制限し
て書き込んだ静止画用画素データを保持することによっ
て、メモリのかかる記憶領域に対応したPDP6の画面
は静止画となり、他の部分は逐次入力される画素データ
に応じた動画とすることができる。
ータを両方のメモリ41,42に書き込むとともにこれ
以降の画素データの書込みをメモリの所定領域に制限し
て書き込んだ静止画用画素データを保持することによっ
て、メモリのかかる記憶領域に対応したPDP6の画面
は静止画となり、他の部分は逐次入力される画素データ
に応じた動画とすることができる。
【0028】次に、上記駆動装置及びその動作の第2の
実施例を図4及び図5を参照しながら説明する。図4に
示す駆動装置は、図1に示す駆動装置と同様な構成を有
するが、スイッチSW1,SW3の間の演算回路の無い
ものであり、各メモリ41,42から読み出された画素
データがスイッチSW1,SW2を介して直接メモリ4
1,42に入力されるようになっている。なお、図1と
同一符号で示された構成要素は、図1と同一の構成要素
からなるものである。
実施例を図4及び図5を参照しながら説明する。図4に
示す駆動装置は、図1に示す駆動装置と同様な構成を有
するが、スイッチSW1,SW3の間の演算回路の無い
ものであり、各メモリ41,42から読み出された画素
データがスイッチSW1,SW2を介して直接メモリ4
1,42に入力されるようになっている。なお、図1と
同一符号で示された構成要素は、図1と同一の構成要素
からなるものである。
【0029】次に、図4の駆動装置の動作を図5を参照
しながら説明する。上記駆動装置の動画表示モードにお
ける動作は図1に示す駆動装置と同じである。すなわ
ち、入力された映像信号をリアルタイムで動画として表
示する「動画表示モード」において、制御回路2は、入
力された映像信号の垂直・水平同期信号に従って、メモ
リ41,42の一方を書込みモードに、他方を読出しモ
ードにと、交互に設定する。メモリ制御回路7は、制御
回路2からのクロックCK2に従ってメモリ41,42
の各々の書込み及び読出しに必要な書込みイネーブル信
号WR1,WR2及び読出しイネーブル信号RD1,R
D2を生成し、各メモリに供給する。故に、メモリ4
1,42に、交互に1フィールド分の画素データが書き
込まれ、書き込まれた画素データがメモリ41,42か
ら交互に読み出される。
しながら説明する。上記駆動装置の動画表示モードにお
ける動作は図1に示す駆動装置と同じである。すなわ
ち、入力された映像信号をリアルタイムで動画として表
示する「動画表示モード」において、制御回路2は、入
力された映像信号の垂直・水平同期信号に従って、メモ
リ41,42の一方を書込みモードに、他方を読出しモ
ードにと、交互に設定する。メモリ制御回路7は、制御
回路2からのクロックCK2に従ってメモリ41,42
の各々の書込み及び読出しに必要な書込みイネーブル信
号WR1,WR2及び読出しイネーブル信号RD1,R
D2を生成し、各メモリに供給する。故に、メモリ4
1,42に、交互に1フィールド分の画素データが書き
込まれ、書き込まれた画素データがメモリ41,42か
ら交互に読み出される。
【0030】動画表示モードは、図5(d),(e),
(f)に示すように、制御回路2によって、スイッチS
W1を接点「b」に接続した状態において、スイッチS
W2を接点「a」に接続し且つスイッチSW3を接点
「b」に接続してメモリ41に画素データを書き込むと
ともにメモリ42から画素データを読み出す、長さがク
ロック信号CK2の発生周期に相当する「動画表示第1
期間」(Ia)と、スイッチSW2を接点「b」に接続し
且つスイッチSW3を接点「a」に接続してメモリ42
に画素データを書き込むとともにメモリ41から画素デ
ータを読み出す、長さがクロック信号CK2の発生周期
に相当する「動画表示第2期間」(Ib)とを、交互に取
り、これを繰り返す。
(f)に示すように、制御回路2によって、スイッチS
W1を接点「b」に接続した状態において、スイッチS
W2を接点「a」に接続し且つスイッチSW3を接点
「b」に接続してメモリ41に画素データを書き込むと
ともにメモリ42から画素データを読み出す、長さがク
ロック信号CK2の発生周期に相当する「動画表示第1
期間」(Ia)と、スイッチSW2を接点「b」に接続し
且つスイッチSW3を接点「a」に接続してメモリ42
に画素データを書き込むとともにメモリ41から画素デ
ータを読み出す、長さがクロック信号CK2の発生周期
に相当する「動画表示第2期間」(Ib)とを、交互に取
り、これを繰り返す。
【0031】すなわち、各動画表示期間において、入力
された映像信号は、A/D変換器1においてサンプリン
グされて1画素毎の画素データになる。次に、画素デー
タは、画像データ処理回路3に送られ、画像データ処理
回路3において偽輪郭処理などの画像処理が行われて、
フィールドメモリ41,42に送られる。例えば時刻t
0にて動画表示第1期間に入り、フィールドメモリ41
では、図5(g)に示す書込みイネーブル信号WR1に
よって、1フィールド分の画素データA1の書込みが行
われる(図5(h)参照)。一方、フィールドメモリ42
からは、書き込まれた画素データが読み出される(図示
せず)。そして、フィールドメモリ41への画素データ
の書込みが終了する時刻t1において、動画表示第2期
間に入る。
された映像信号は、A/D変換器1においてサンプリン
グされて1画素毎の画素データになる。次に、画素デー
タは、画像データ処理回路3に送られ、画像データ処理
回路3において偽輪郭処理などの画像処理が行われて、
フィールドメモリ41,42に送られる。例えば時刻t
0にて動画表示第1期間に入り、フィールドメモリ41
では、図5(g)に示す書込みイネーブル信号WR1に
よって、1フィールド分の画素データA1の書込みが行
われる(図5(h)参照)。一方、フィールドメモリ42
からは、書き込まれた画素データが読み出される(図示
せず)。そして、フィールドメモリ41への画素データ
の書込みが終了する時刻t1において、動画表示第2期
間に入る。
【0032】動画表示第2期間において、フィールドメ
モリ41では、読出しイネーブル信号RD1(図5
(i)参照)によって書き込まれた画素データA1が読
み出されて列電極ドライバ5に送られる(図5(j)参
照)。一方、フィールドメモリ42では、書込みイネー
ブル信号WR2(図5(k)参照)によって1フィール
ド分の画素データA2が書き込まれる(図5(l)参
照)。
モリ41では、読出しイネーブル信号RD1(図5
(i)参照)によって書き込まれた画素データA1が読
み出されて列電極ドライバ5に送られる(図5(j)参
照)。一方、フィールドメモリ42では、書込みイネー
ブル信号WR2(図5(k)参照)によって1フィール
ド分の画素データA2が書き込まれる(図5(l)参
照)。
【0033】次に、動画表示第2期間が終了する時刻t
2において、操作手段8より動画・静止画混在モード指
定信号が制御回路2に入力されると、「動画・静止画表
示モード」に入る。本実施例において、「動画・静止画
表示モード」は、画素データの1フィールド分の長さの
時間に相当する「静止画書込みモード」と、その後の
「動画及び静止画混在モード」とからなる。静止画書込
みモードは、動画及び静止画混在モードにおいて表示す
る静止画をメモリ41,42に残すためのモードであ
る。
2において、操作手段8より動画・静止画混在モード指
定信号が制御回路2に入力されると、「動画・静止画表
示モード」に入る。本実施例において、「動画・静止画
表示モード」は、画素データの1フィールド分の長さの
時間に相当する「静止画書込みモード」と、その後の
「動画及び静止画混在モード」とからなる。静止画書込
みモードは、動画及び静止画混在モードにおいて表示す
る静止画をメモリ41,42に残すためのモードであ
る。
【0034】本実施例において、動画及び静止画混在モ
ードにおいて表示される静止画は、動画表示モードで最
後にフィールドメモリ42から読み出された画素データ
A2の一部である。これを次に説明する。静止画書込み
モードが開始される時刻t2において、静止画書込みモ
ードでは、スイッチSW1が接点「a」と接続するとと
もにスイッチSW2が接点「a」と接続し、スイッチS
W3が接点「b」に接続される。この時、読出しイネー
ブル信号RD2によってフィールドメモリ42から読み
出された画素データA2が、列電極ドライバ5に供給さ
れるとともに、図4に示すように、スイッチSW1,S
W2を介して書込みイネーブル信号WR1によってフィ
ールドメモリ41に書き込まれる。メモリ42からメモ
リ41に供給された画素データは、メモリ制御回路7の
アドレス制御によって、例えば静止画として表示させる
画素データのアドレスに対応した、メモリ41の記憶領
域の2分の1に相当する記憶領域SA1に対応するアド
レスを有する画素データA2のみが、メモリ41の記憶
領域SA1に書き込まれる(図6(a)参照)。一方、
メモリ41の残りの記憶領域SA2は、動画表示用の記
憶領域となる。
ードにおいて表示される静止画は、動画表示モードで最
後にフィールドメモリ42から読み出された画素データ
A2の一部である。これを次に説明する。静止画書込み
モードが開始される時刻t2において、静止画書込みモ
ードでは、スイッチSW1が接点「a」と接続するとと
もにスイッチSW2が接点「a」と接続し、スイッチS
W3が接点「b」に接続される。この時、読出しイネー
ブル信号RD2によってフィールドメモリ42から読み
出された画素データA2が、列電極ドライバ5に供給さ
れるとともに、図4に示すように、スイッチSW1,S
W2を介して書込みイネーブル信号WR1によってフィ
ールドメモリ41に書き込まれる。メモリ42からメモ
リ41に供給された画素データは、メモリ制御回路7の
アドレス制御によって、例えば静止画として表示させる
画素データのアドレスに対応した、メモリ41の記憶領
域の2分の1に相当する記憶領域SA1に対応するアド
レスを有する画素データA2のみが、メモリ41の記憶
領域SA1に書き込まれる(図6(a)参照)。一方、
メモリ41の残りの記憶領域SA2は、動画表示用の記
憶領域となる。
【0035】メモリ41への画素データA2の書込みが
終了する時刻t3において、動画・静止画混在モードに
なり、制御回路2によってスイッチSW1が接点「b」
に切り替えられる。制御回路2は、動画表示モードと同
様に、入力された映像信号の垂直・水平同期信号に従っ
て、メモリ41,42の一方を書込みモードに、他方を
読出しモードにと、交互に設定する。故に、入力された
映像信号がメモリ41,42に交互に書き込まれ、書き
込まれた画素データがメモリ41,42から交互に読み
出される。
終了する時刻t3において、動画・静止画混在モードに
なり、制御回路2によってスイッチSW1が接点「b」
に切り替えられる。制御回路2は、動画表示モードと同
様に、入力された映像信号の垂直・水平同期信号に従っ
て、メモリ41,42の一方を書込みモードに、他方を
読出しモードにと、交互に設定する。故に、入力された
映像信号がメモリ41,42に交互に書き込まれ、書き
込まれた画素データがメモリ41,42から交互に読み
出される。
【0036】この時、図5(d),(e),(f)に示す
ように、スイッチSW2を接点「b」に接続し且つスイ
ッチSW3を接点「a」に接続してメモリ42に対する
画素データの書き込みとメモリ41から画素データの読
み出しを行う、長さがクロック信号CK2の発生周期に
相当する「混在表示第1期間」(Ma)と、スイッチSW
2を接点「a」に接続し且つスイッチSW3を接点
「b」に接続してメモリ41に対する画素データの書き
込みとメモリ42から画素データの読み出しを行う、長
さがクロック信号CK2の発生周期に相当する「混在表
示第2期間」(Mb)とを、交互に取り、これを繰り返
す。
ように、スイッチSW2を接点「b」に接続し且つスイ
ッチSW3を接点「a」に接続してメモリ42に対する
画素データの書き込みとメモリ41から画素データの読
み出しを行う、長さがクロック信号CK2の発生周期に
相当する「混在表示第1期間」(Ma)と、スイッチSW
2を接点「a」に接続し且つスイッチSW3を接点
「b」に接続してメモリ41に対する画素データの書き
込みとメモリ42から画素データの読み出しを行う、長
さがクロック信号CK2の発生周期に相当する「混在表
示第2期間」(Mb)とを、交互に取り、これを繰り返
す。
【0037】各混在表示期間において、入力された映像
信号は、フレームメモリ41,42に送られ、メモリ制
御回路7のアドレス制御によって、図6に示すように、
各メモリ41,42の動画用記憶領域SA2,SA2に
のみ書き込まれる。すなわち、時刻t3にて混在表示第
1期間に入り、フィールドメモリ42では、書込みイネ
ーブル信号WR2によって、1フィールド分の画素デー
タB2が水平方向に対する画素数がメモリ制御回路によ
って動画用記憶領域SA2のアドレスに応じて減らされ
て動画用記憶領域SA2にのみ書込まれる(図6(b)
参照)。一方、メモリ42の記憶領域SA1では、画素
データの書き換えは行われない。この場合、書き換えら
れなかったメモリ42の記憶領域SA1の画素データ
は、先にメモリ41の記憶領域SA1の書き込まれた画
素データと、一致するようになっている。
信号は、フレームメモリ41,42に送られ、メモリ制
御回路7のアドレス制御によって、図6に示すように、
各メモリ41,42の動画用記憶領域SA2,SA2に
のみ書き込まれる。すなわち、時刻t3にて混在表示第
1期間に入り、フィールドメモリ42では、書込みイネ
ーブル信号WR2によって、1フィールド分の画素デー
タB2が水平方向に対する画素数がメモリ制御回路によ
って動画用記憶領域SA2のアドレスに応じて減らされ
て動画用記憶領域SA2にのみ書込まれる(図6(b)
参照)。一方、メモリ42の記憶領域SA1では、画素
データの書き換えは行われない。この場合、書き換えら
れなかったメモリ42の記憶領域SA1の画素データ
は、先にメモリ41の記憶領域SA1の書き込まれた画
素データと、一致するようになっている。
【0038】次に、フィールドメモリ42への画素デー
タの書込みが終了する時刻t4において、混在表示第2
期間に入る。混在表示第2期間において、フィールドメ
モリ42では、読出しイネーブル信号RD2(図5
(m)参照)によって書き込まれた画素データB2及び
書き換えられなかった静止画A2が読み出されて列電極
ドライバ5に送られる(図5(n)参照)。一方、フィ
ールドメモリ41では、書込みイネーブル信号WR1
(図5(g)参照)によって1フィールド分の画素デー
タC1が水平方向に対する画素数が減らされてメモリ制
御回路によって動画用記憶領域SA2に書き込まれる
(図6(h)参照)。
タの書込みが終了する時刻t4において、混在表示第2
期間に入る。混在表示第2期間において、フィールドメ
モリ42では、読出しイネーブル信号RD2(図5
(m)参照)によって書き込まれた画素データB2及び
書き換えられなかった静止画A2が読み出されて列電極
ドライバ5に送られる(図5(n)参照)。一方、フィ
ールドメモリ41では、書込みイネーブル信号WR1
(図5(g)参照)によって1フィールド分の画素デー
タC1が水平方向に対する画素数が減らされてメモリ制
御回路によって動画用記憶領域SA2に書き込まれる
(図6(h)参照)。
【0039】このようにして、静止画として表示する画
素データを両方のメモリ41,42に書き込み、これ以
降の画素データの書込みをメモリの所定領域に制限して
書き込んだ静止画用画素データを保持することによっ
て、図6(d)に示すように、メモリのかかる記憶領域
に対応したPDPの画面は静止画となり、PDPの他の
部分は逐次入力される画素データに応じた動画とするこ
とができる。
素データを両方のメモリ41,42に書き込み、これ以
降の画素データの書込みをメモリの所定領域に制限して
書き込んだ静止画用画素データを保持することによっ
て、図6(d)に示すように、メモリのかかる記憶領域
に対応したPDPの画面は静止画となり、PDPの他の
部分は逐次入力される画素データに応じた動画とするこ
とができる。
【0040】次に、図4に示す駆動装置の動作の他の実
施例を図7及び図8を参照しながら説明する。上記駆動
装置の動画表示モードにおける動作は図5に示す動作の
動作表示モードと同じである。すなわち、入力された映
像信号をリアルタイムで動画として表示する「動画表示
モード」において、制御回路2は、入力された映像信号
の垂直・水平同期信号に従って、メモリ41,42の一
方を書込みモードに、他方を読出しモードにと、交互に
設定する。メモリ制御回路7は、制御回路2からのクロ
ックCK2に従ってメモリ41,42の各々の書込み及
び読出しに必要な書込みイネーブル信号WR1,WR2
及び読出しイネーブル信号RD1,RD2を生成し、各
メモリに供給する。故に、メモリ41,42に、交互に
1フィールド分の画素データが書き込まれ、書き込まれ
た画素データがメモリ41,42から交互に読み出され
る。
施例を図7及び図8を参照しながら説明する。上記駆動
装置の動画表示モードにおける動作は図5に示す動作の
動作表示モードと同じである。すなわち、入力された映
像信号をリアルタイムで動画として表示する「動画表示
モード」において、制御回路2は、入力された映像信号
の垂直・水平同期信号に従って、メモリ41,42の一
方を書込みモードに、他方を読出しモードにと、交互に
設定する。メモリ制御回路7は、制御回路2からのクロ
ックCK2に従ってメモリ41,42の各々の書込み及
び読出しに必要な書込みイネーブル信号WR1,WR2
及び読出しイネーブル信号RD1,RD2を生成し、各
メモリに供給する。故に、メモリ41,42に、交互に
1フィールド分の画素データが書き込まれ、書き込まれ
た画素データがメモリ41,42から交互に読み出され
る。
【0041】次に、動画表示第2期間が終了する時刻t
2において、操作手段8より動画・静止画混在モード指
定信号が制御回路2に入力されると、「動画・静止画表
示モード」に入る。動画・静止画表示モードにおいて、
図7(d),(e),(f)に示すように、スイッチSW
2を接点「a」に接続し且つスイッチSW3を接点
「b」に接続してメモリ41に対する画素データの書き
込みとメモリ42から画素データの読み出しを行う、長
さがクロック信号CK2の発生周期に相当する「混在表
示第1期間」(Ma)と、スイッチSW2を接点「b」に
接続し且つスイッチSW3を接点「a」に接続してメモ
リ42に対する画素データの書き込みとメモリ41から
画素データの読み出しを行う、長さがクロック信号CK
2の発生周期に相当する「混在表示第2期間」(Mb)と
を、交互に取り、これを繰り返す。
2において、操作手段8より動画・静止画混在モード指
定信号が制御回路2に入力されると、「動画・静止画表
示モード」に入る。動画・静止画表示モードにおいて、
図7(d),(e),(f)に示すように、スイッチSW
2を接点「a」に接続し且つスイッチSW3を接点
「b」に接続してメモリ41に対する画素データの書き
込みとメモリ42から画素データの読み出しを行う、長
さがクロック信号CK2の発生周期に相当する「混在表
示第1期間」(Ma)と、スイッチSW2を接点「b」に
接続し且つスイッチSW3を接点「a」に接続してメモ
リ42に対する画素データの書き込みとメモリ41から
画素データの読み出しを行う、長さがクロック信号CK
2の発生周期に相当する「混在表示第2期間」(Mb)と
を、交互に取り、これを繰り返す。
【0042】混在表示第1期間が開始される時刻t2に
おいて、スイッチSW2が接点「a」と接続し、スイッ
チSW3が接点「b」に接続される。この時、入力され
た1フィールド分の映像信号B1は、メモリ制御回路7
のアドレス制御によって、図8(a)に示すように、動
画を表示する画面のアドレスに対応したメモリ41の動
画用記憶領域SA2のみに例えば水平方向の画素データ
数が減らされて書き込まれる。従って、書き換えられな
かった動画用記憶領域SA2を除く記憶領域領域SA1
に書き込まれている画素データA1の一部が、静止画用
の画素データとして書き換えられずに維持されることと
なる。
おいて、スイッチSW2が接点「a」と接続し、スイッ
チSW3が接点「b」に接続される。この時、入力され
た1フィールド分の映像信号B1は、メモリ制御回路7
のアドレス制御によって、図8(a)に示すように、動
画を表示する画面のアドレスに対応したメモリ41の動
画用記憶領域SA2のみに例えば水平方向の画素データ
数が減らされて書き込まれる。従って、書き換えられな
かった動画用記憶領域SA2を除く記憶領域領域SA1
に書き込まれている画素データA1の一部が、静止画用
の画素データとして書き換えられずに維持されることと
なる。
【0043】メモリ41への画素データB1の書込みが
終了する時刻t3において、混在表示第2期間に入り、
入力された1フィールド分の映像信号B2は、メモリ制
御回路7のアドレス制御によって、図8(b)に示すよ
うに、動画を表示する画面のアドレスに対応したメモリ
42の動画用記憶領域SA2のみに例えば水平方向の画
素データ数が減らされて書き込まれる。従って、書き換
えられなかった動画用記憶領域SA2を除く記憶領域領
域SA1に書き込まれている画素データA2の一部が、
静止画用の画素データとして書き換えられずに維持され
ることとなる。一方、メモリ41からは書き込まれた画
素データが読み出されてPDP6に表示される。
終了する時刻t3において、混在表示第2期間に入り、
入力された1フィールド分の映像信号B2は、メモリ制
御回路7のアドレス制御によって、図8(b)に示すよ
うに、動画を表示する画面のアドレスに対応したメモリ
42の動画用記憶領域SA2のみに例えば水平方向の画
素データ数が減らされて書き込まれる。従って、書き換
えられなかった動画用記憶領域SA2を除く記憶領域領
域SA1に書き込まれている画素データA2の一部が、
静止画用の画素データとして書き換えられずに維持され
ることとなる。一方、メモリ41からは書き込まれた画
素データが読み出されてPDP6に表示される。
【0044】このように、各混在表示期間において、図
8(c)に示すように、入力された映像信号は、フレー
ムメモリ41,42に送られ、メモリ制御回路7のアド
レス制御によって、各メモリ41,42の動画用記憶領
域SA2,SA2にのみ制限されて書き込まれて動画と
して表示される。同時に、各メモリの書き換えられなか
った画素データが複数回の読出しによって静止画として
PDP6に表示されることになる。
8(c)に示すように、入力された映像信号は、フレー
ムメモリ41,42に送られ、メモリ制御回路7のアド
レス制御によって、各メモリ41,42の動画用記憶領
域SA2,SA2にのみ制限されて書き込まれて動画と
して表示される。同時に、各メモリの書き換えられなか
った画素データが複数回の読出しによって静止画として
PDP6に表示されることになる。
【0045】なお、上記実施例の各々において、動画を
画面の2分の1の領域に表示し且つ静止画を残りの領域
に表示する構成としたが、動画及び静止画の表示領域の
大きさは任意の大きさを採ることができる。また、上記
駆動装置の駆動方法を、1画面に複数の画像を映し、そ
のうちの1つの画像を一定期間動画として表示するチャ
ンネルガイド機能に適用することもできる。
画面の2分の1の領域に表示し且つ静止画を残りの領域
に表示する構成としたが、動画及び静止画の表示領域の
大きさは任意の大きさを採ることができる。また、上記
駆動装置の駆動方法を、1画面に複数の画像を映し、そ
のうちの1つの画像を一定期間動画として表示するチャ
ンネルガイド機能に適用することもできる。
【0046】さらに、上記駆動装置は、1フィールドを
複数のサブフィールドに分割して1つの画面を表示する
構成を採るPDPの駆動装置とすることもできる。
複数のサブフィールドに分割して1つの画面を表示する
構成を採るPDPの駆動装置とすることもできる。
【図1】本発明によるPDPの駆動装置の第1の実施例
を示す構成図である。
を示す構成図である。
【図2】図1のPDPの駆動装置の動作を説明する図で
ある。
ある。
【図3】図1の駆動装置のメモリの状態を説明する図で
ある。
ある。
【図4】本発明によるPDPの駆動装置の第2の実施例
を示す構成図である。
を示す構成図である。
【図5】図4のPDPの駆動装置の動作を説明する図で
ある。
ある。
【図6】図4の駆動装置のメモリの状態を説明する図で
ある。
ある。
【図7】図4のPDPの駆動装置のさらなる動作を説明
する図である。
する図である。
【図8】図4の駆動装置が図7に示すように動作される
ときのメモリの状態を説明する図である。
ときのメモリの状態を説明する図である。
1 A/D変換器 5,9 表示駆動手段 6 ディスプレイパネル 7 メモリ制御手段 41,42 第1及び第2メモリ
Claims (5)
- 【請求項1】 映像信号をサンプリングして1画素毎に
対応した画素データを得るA/D変換器と、 前記画素データを記憶する第1及び第2メモリと、 前記第1及び第2メモリの書込み及び読出しを制御し
て、前記画素データを前記第1及び第2メモリに書込
み、前記書き込まれた画素データを前記第1及び第2メ
モリから交互に読み出すメモリ制御手段と、 前記第1及び第2メモリから読み出される画素データに
基づいてディスプレイパネルを駆動する表示駆動手段と
を有するディスプレイパネルの駆動装置であって、 前記第1及び第2メモリの各々は、1画面中に表示され
る複数の画素毎に割り当てられる複数の記憶領域を有
し、 前記メモリ制御手段は、前記第1及び第2メモリの複数
の記憶領域のうちの所定の記憶領域に対して画素データ
の書き換えを行うことを特徴とするディスプレイパネル
の駆動装置。 - 【請求項2】 前記メモリ制御手段は、前記第1及び第
2メモリの各々の複数の記憶領域のうちの1の記憶領域
に対してのみ画素データの書き換えを行うことを特徴と
する請求項1記載のディスプレイパネルの駆動装置。 - 【請求項3】 前記メモリ制御手段は、前記第1及び第
2メモリの各々の複数の記憶領域の各記憶領域に対して
順次画素データの書き換えを行うことを特徴とする請求
項1記載のディスプレイパネルの駆動装置。 - 【請求項4】 前記メモリ制御手段は、前記第1及び第
2メモリのうちの一方のメモリの所定の記憶領域以外の
第2記憶領域から読み出された画素データを他方のメモ
リの対応する記憶領域に書込み、その後前記一方のメモ
リの前記第2記憶領域及び他方のメモリの対応する記憶
領域に対応する画素データは書き換えないことを特徴と
する請求項1記載のディスプレイパネルの駆動装置。 - 【請求項5】 前記ディスプレイパネルは、1フィール
ドを複数のサブフィールドに分割して階調表示を行うプ
ラズマディスプレイパネルであることを特徴とする請求
項1記載のディスプレイパネルの駆動装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10636998A JPH11296130A (ja) | 1998-04-16 | 1998-04-16 | ディスプレイパネルの駆動装置 |
US09/274,476 US6335728B1 (en) | 1998-03-31 | 1999-03-23 | Display panel driving apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10636998A JPH11296130A (ja) | 1998-04-16 | 1998-04-16 | ディスプレイパネルの駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11296130A true JPH11296130A (ja) | 1999-10-29 |
Family
ID=14431820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10636998A Pending JPH11296130A (ja) | 1998-03-31 | 1998-04-16 | ディスプレイパネルの駆動装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11296130A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006330755A (ja) * | 2001-12-27 | 2006-12-07 | Renesas Technology Corp | 静止画像変更方法 |
US7768492B2 (en) | 2001-12-27 | 2010-08-03 | Renesas Technology Corp. | Display drive control circuit |
-
1998
- 1998-04-16 JP JP10636998A patent/JPH11296130A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006330755A (ja) * | 2001-12-27 | 2006-12-07 | Renesas Technology Corp | 静止画像変更方法 |
US7768492B2 (en) | 2001-12-27 | 2010-08-03 | Renesas Technology Corp. | Display drive control circuit |
US8552952B2 (en) | 2001-12-27 | 2013-10-08 | Renesas Electronics Corporation | Display drive control circuit |
US8907962B2 (en) | 2001-12-27 | 2014-12-09 | Renesas Sp Drivers Inc. | Display system with display panel and display controller and driver having moving picture interface |
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