JPH11266374A - クランプ回路 - Google Patents
クランプ回路Info
- Publication number
- JPH11266374A JPH11266374A JP10067533A JP6753398A JPH11266374A JP H11266374 A JPH11266374 A JP H11266374A JP 10067533 A JP10067533 A JP 10067533A JP 6753398 A JP6753398 A JP 6753398A JP H11266374 A JPH11266374 A JP H11266374A
- Authority
- JP
- Japan
- Prior art keywords
- inverting input
- input terminal
- output
- terminal
- clamp circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Amplifiers (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【課題】
【課題】 クランプ回路の帰還ループによる発振を防止
すること。 【解決手段】 映像信号１０３がコンデンサＣ１を介し
て反転入力端子１に入力されると、反転入力端子１の電
位は黒レベル基準信号が入力される非反転入力端子１０
５より低いので出力端子１０７は高レベルになろうとす
る。これによりトランジスタＱ１がオンとなりコンデン
サＣ１が充電される。やがてコンデンサＣ１が充電完了
に近付くと反転入力端子１の電位が反転入力端子２の電
位より高くなるため反転入力端子２が優先され、帰還ル
ープは７から８に切換えられる。帰還ループ８にはコン
デンサＣ１が接続されていないため出力に負荷容量が見
えなくなり、よって帰還ループによる発振を防止するこ
とが可能となる。
すること。 【解決手段】 映像信号１０３がコンデンサＣ１を介し
て反転入力端子１に入力されると、反転入力端子１の電
位は黒レベル基準信号が入力される非反転入力端子１０
５より低いので出力端子１０７は高レベルになろうとす
る。これによりトランジスタＱ１がオンとなりコンデン
サＣ１が充電される。やがてコンデンサＣ１が充電完了
に近付くと反転入力端子１の電位が反転入力端子２の電
位より高くなるため反転入力端子２が優先され、帰還ル
ープは７から８に切換えられる。帰還ループ８にはコン
デンサＣ１が接続されていないため出力に負荷容量が見
えなくなり、よって帰還ループによる発振を防止するこ
とが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はクランプ回路に関
し、特に映像信号処理等に用いるクランプ回路に関す
る。
し、特に映像信号処理等に用いるクランプ回路に関す
る。
【０００２】
【従来の技術】まず映像信号処理にクランプ回路が必要
となる理由を説明する。図６は映像信号とペデスタルレ
ベル（ｐｅｄｅｓｔａｌ ｌｅｖｅｌ）の関係を示す図
である。
となる理由を説明する。図６は映像信号とペデスタルレ
ベル（ｐｅｄｅｓｔａｌ ｌｅｖｅｌ）の関係を示す図
である。
【０００３】同図（Ｂ）に示すようにペデスタルレベル
１０１が揃っている場合は映像信号１０３の白レベル部
分が画面上で白く表示され、黒レベル部分が画面上で黒
く表示される（同図（Ａ）参照）。
１０１が揃っている場合は映像信号１０３の白レベル部
分が画面上で白く表示され、黒レベル部分が画面上で黒
く表示される（同図（Ａ）参照）。
【０００４】これをＣＲ結合で入力すると同図（Ｃ）に
示すように直流成分が失われてしまう。その結果、本来
白となるべきところが白にならず、コントラストが変わ
った映像となる。そこで、直流分再生回路を入れ、強制
的にペデスタルレベル１０１をそろえる必要がある。
示すように直流成分が失われてしまう。その結果、本来
白となるべきところが白にならず、コントラストが変わ
った映像となる。そこで、直流分再生回路を入れ、強制
的にペデスタルレベル１０１をそろえる必要がある。
【０００５】ペデスタルレベル１０１を揃えるペデスタ
ルクランプ回路とは、外部から決められた黒レベル１０
２を映像信号１０３が持っている黒レベルに合わすため
の回路である。
ルクランプ回路とは、外部から決められた黒レベル１０
２を映像信号１０３が持っている黒レベルに合わすため
の回路である。
【０００６】次に、参考としてＳＹＮＣ信号をもったグ
レースケールにおける映像信号波形と、その電圧レベル
関係を説明する。図７はＳＹＮＣ信号をもったグレース
ケールにおける映像信号波形とその電圧レベル関係を示
す波形図である。
レースケールにおける映像信号波形と、その電圧レベル
関係を説明する。図７はＳＹＮＣ信号をもったグレース
ケールにおける映像信号波形とその電圧レベル関係を示
す波形図である。
【０００７】ここで、ＳＹＮＣパルスがない場合は入力
された最低レベルの電圧を外部から与えられた黒レベル
に強制的にレベルシフトすることで十分である。
された最低レベルの電圧を外部から与えられた黒レベル
に強制的にレベルシフトすることで十分である。
【０００８】一方、ＳＹＮＣパルスをもっている場合
は、このＳＹＮＣパルスを検出するためにまず入力され
た最低電位を外部から与えられた基準電位に合わせ込む
必要がある。
は、このＳＹＮＣパルスを検出するためにまず入力され
た最低電位を外部から与えられた基準電位に合わせ込む
必要がある。
【０００９】次に、クランプ回路の基本回路を説明す
る。図８は従来のレベルクランプ回路の一例の回路図、
図９はこのレベルクランプ回路の入出力波形図である。
る。図８は従来のレベルクランプ回路の一例の回路図、
図９はこのレベルクランプ回路の入出力波形図である。
【００１０】図８はある設定された電位が、入力された
最低電位になるような回路構成の基本系である。本回路
は別名「直流分挿入回路」とも呼ばれている。
最低電位になるような回路構成の基本系である。本回路
は別名「直流分挿入回路」とも呼ばれている。
【００１１】このレベルクランプ回路はコンデンサＣ
と、ダイオードＤｉと、直流電源（設定電圧Ｖｒ）とか
らなり、コンデンサＣの入力側に入力電圧Ｖｉｎが入力
され、コンデンサＣの出力側より出力電圧Ｖｏｕｔが出
力されるというものである。
と、ダイオードＤｉと、直流電源（設定電圧Ｖｒ）とか
らなり、コンデンサＣの入力側に入力電圧Ｖｉｎが入力
され、コンデンサＣの出力側より出力電圧Ｖｏｕｔが出
力されるというものである。
【００１２】基本的には設定電圧Ｖｒが入力波形Ｖｉｎ
の最低電位になるようにクランプする回路構成である。
定常状態ではダイオードＤｉはオフ状態となる。
の最低電位になるようにクランプする回路構成である。
定常状態ではダイオードＤｉはオフ状態となる。
【００１３】しかし、実際にはダイオードＤｉがオンし
ないレベルのΔＶＦ分下がったレベル（図９参照）でク
ランプされてしまう。
ないレベルのΔＶＦ分下がったレベル（図９参照）でク
ランプされてしまう。
【００１４】このΔＶＦはダイオードＤｉの逆方向抵抗
（ｒｂ）とＶｏｕｔに接続される負荷抵抗（不図示）と
ダイオードＤｉの順方向抵抗（ｒｆ）等で決まるもので
ある。具体的には ΔＶＦ／（Ｖｉｎ−ΔＶＦ）＝ｒｆ／ｒｂ …（１） となる。
（ｒｂ）とＶｏｕｔに接続される負荷抵抗（不図示）と
ダイオードＤｉの順方向抵抗（ｒｆ）等で決まるもので
ある。具体的には ΔＶＦ／（Ｖｉｎ−ΔＶＦ）＝ｒｆ／ｒｂ …（１） となる。
【００１５】図８及び図９から分かるようにクランプし
たい電圧をＶｒに設定することにより、入力波形のデュ
ーティーにかかわりなく、常に一定の電位でクランプす
ることが可能な回路構成である。
たい電圧をＶｒに設定することにより、入力波形のデュ
ーティーにかかわりなく、常に一定の電位でクランプす
ることが可能な回路構成である。
【００１６】但し、欠点として、正確にクランプレベル
を定めることができず、クランプレベルＶｒに対しΔＶ
Ｆという誤差電圧が発生することが理解できる。
を定めることができず、クランプレベルＶｒに対しΔＶ
Ｆという誤差電圧が発生することが理解できる。
【００１７】次に、従来のこの種の他の回路について説
明する。図１０は従来のレベルクランプ回路の他の一例
の回路図である。これは演算増幅器を応用した回路であ
る。
明する。図１０は従来のレベルクランプ回路の他の一例
の回路図である。これは演算増幅器を応用した回路であ
る。
【００１８】上述したクランプ回路の基本形では精度良
くクランプ電圧を制御できない。そこで図１０に示すよ
うにダイオード（ここではトランジスタＱ１のエミッタ
及びベース）を帰還ループ１０４内に入れることによ
り、クランプ電圧の誤差を小さくしている。
くクランプ電圧を制御できない。そこで図１０に示すよ
うにダイオード（ここではトランジスタＱ１のエミッタ
及びベース）を帰還ループ１０４内に入れることによ
り、クランプ電圧の誤差を小さくしている。
【００１９】図１０を参照すると、従来の演算増幅器を
応用したクランプ回路は非反転入力端子１０５に黒レベ
ル電圧ＶＢＬが印加された演算増幅器Ａ１１と、一端が
演算増幅器Ａ１１の反転入力端子１０６に接続され、他
端に映像信号１０３が入力されたコンデンサＣ１と、ベ
ースが演算増幅器Ａ１１の出力端子１０７に接続され、
エミッタが演算増幅器Ａ１１の反転入力端子１０６に接
続されたＮＰＮトランジスタＱ１と、このＮＰＮトラン
ジスタＱ１のエミッタと接地間とに接続された定電流源
Ｉ１とから構成されている。又、ＮＰＮトランジスタＱ
１のエミッタに出力端子Ｖｏｕｔが接続されている。
応用したクランプ回路は非反転入力端子１０５に黒レベ
ル電圧ＶＢＬが印加された演算増幅器Ａ１１と、一端が
演算増幅器Ａ１１の反転入力端子１０６に接続され、他
端に映像信号１０３が入力されたコンデンサＣ１と、ベ
ースが演算増幅器Ａ１１の出力端子１０７に接続され、
エミッタが演算増幅器Ａ１１の反転入力端子１０６に接
続されたＮＰＮトランジスタＱ１と、このＮＰＮトラン
ジスタＱ１のエミッタと接地間とに接続された定電流源
Ｉ１とから構成されている。又、ＮＰＮトランジスタＱ
１のエミッタに出力端子Ｖｏｕｔが接続されている。
【００２０】このクランプ回路はＮＰＮトランジスタＱ
１のエミッタが演算増幅器Ａ１１の反転入力端子１０６
に接続されるため、全体として負帰還のかかった増幅器
が構成される。これにより、ＮＰＮトランジスタＱ１の
エミッタ（即ち、出力端子Ｖｏｕｔ）は黒レベル電圧Ｖ
ＢＬになるように働くことになる。
１のエミッタが演算増幅器Ａ１１の反転入力端子１０６
に接続されるため、全体として負帰還のかかった増幅器
が構成される。これにより、ＮＰＮトランジスタＱ１の
エミッタ（即ち、出力端子Ｖｏｕｔ）は黒レベル電圧Ｖ
ＢＬになるように働くことになる。
【００２１】即ち、ＮＰＮトランジスタＱ１と定電流源
Ｉ１はコンデンサＣ１を充放電することにより、映像信
号１０３のペデスタル電圧と黒レベル電圧ＶＢＬとの差
をコンデンサＣ１の両端電圧に置換え、ＮＰＮトランジ
スタＱ１のエミッタに得られる映像信号１０３のペデス
タル電圧を黒レベル電圧ＶＢＬに等しくする。
Ｉ１はコンデンサＣ１を充放電することにより、映像信
号１０３のペデスタル電圧と黒レベル電圧ＶＢＬとの差
をコンデンサＣ１の両端電圧に置換え、ＮＰＮトランジ
スタＱ１のエミッタに得られる映像信号１０３のペデス
タル電圧を黒レベル電圧ＶＢＬに等しくする。
【００２２】図１１はこのクランプ回路の入出力特性を
示す波形図である。同図に示すように映像入力信号１０
３の接地（ＧＮＤ）電位が出力信号Ｖｏｕｔでは黒レベ
ル電位（ＶＢＬ）にレベルシフトされることを示してい
る。
示す波形図である。同図に示すように映像入力信号１０
３の接地（ＧＮＤ）電位が出力信号Ｖｏｕｔでは黒レベ
ル電位（ＶＢＬ）にレベルシフトされることを示してい
る。
【００２３】なお、このクランプ回路と同等の回路が特
開平５−８３５９５号公報（特に図７参照）に開示され
ている。
開平５−８３５９５号公報（特に図７参照）に開示され
ている。
【００２４】この、特開平５−８３５９５号公報の図７
における差動増幅器６１、トランジスタ２１、トランジ
スタ２２と抵抗３４、コンデンサ４２が本発明の従来例
（図１０）の演算増幅器Ａ１１、トランジスタＱ１、定
電流源Ｉ１、コンデンサＣ１に夫々相当する。又、特開
平５−８３５９５号公報の図７における電圧源７１の電
圧が本発明の従来例（図１０）の黒レベル電圧ＶＢＬに
相当する。
における差動増幅器６１、トランジスタ２１、トランジ
スタ２２と抵抗３４、コンデンサ４２が本発明の従来例
（図１０）の演算増幅器Ａ１１、トランジスタＱ１、定
電流源Ｉ１、コンデンサＣ１に夫々相当する。又、特開
平５−８３５９５号公報の図７における電圧源７１の電
圧が本発明の従来例（図１０）の黒レベル電圧ＶＢＬに
相当する。
【００２５】又、この種の演算増幅器を用いたクランプ
回路の他の例が特開昭６２−１６４３８０号公報、特開
平８−２０４９９４号公報及び特開平３−１２７５５９
号公報に開示されている。
回路の他の例が特開昭６２−１６４３８０号公報、特開
平８−２０４９９４号公報及び特開平３−１２７５５９
号公報に開示されている。
【００２６】一方、その他のクランプ回路の一例として
特開昭６３−２８３２７８号公報に出力を反転入力端子
に帰還させるとともにその帰還ループに切換え可能なフ
ィルタを挿入することにより、その帰還ループを積分器
として動作させてラインレベルの変化を補正するクラン
プ回路が開示され、特開平３−１７５７９５号公報にク
ランプ回路の出力をエラー検出回路を介してクランプ回
路の入力側に帰還させ、電源投入等の初期状態に一時的
に帰還ループを切断して代わりにクランプ回路の参照電
圧を目標値近傍の電圧にすることにより、帰還ループが
安定するまでに要する時間の短縮化を図ったフィードバ
ッククランプ方式が開示され、特開平３−２５８１１６
号公報にクランプ回路の出力をＡ／Ｄ変換器及びクラン
プレベル制御回路を介してクランプ回路の入力側に帰還
させる帰還ループと、Ａ／Ｄ変換器の出力を振幅制御回
路を介してＡ／Ｄ変換器の入力側に帰還させる帰還ルー
プとを有し、クランプレベル制御回路の動作を振幅制御
回路の動作より優先させることにより、安定かつ確実に
入力信号の信号レベル変動を補正することができる利得
制御回路が開示され、特開平４−３１４２７０号公報に
増幅器の出力が演算増幅器に入力され、演算増幅器の出
力が増幅器の入力側に帰還される第１帰還ループと、演
算増幅器の出力がその演算増幅器の入力側に帰還される
第２帰還ループと、第１及び第２帰還ループを選択的に
遮断するスイッチとを有することにより、クランプモー
ド、通常動作中の画像モード及び帰還消去モードのいず
れのモードにおいても同一出力電圧を出力するクランプ
回路が開示されている。
特開昭６３−２８３２７８号公報に出力を反転入力端子
に帰還させるとともにその帰還ループに切換え可能なフ
ィルタを挿入することにより、その帰還ループを積分器
として動作させてラインレベルの変化を補正するクラン
プ回路が開示され、特開平３−１７５７９５号公報にク
ランプ回路の出力をエラー検出回路を介してクランプ回
路の入力側に帰還させ、電源投入等の初期状態に一時的
に帰還ループを切断して代わりにクランプ回路の参照電
圧を目標値近傍の電圧にすることにより、帰還ループが
安定するまでに要する時間の短縮化を図ったフィードバ
ッククランプ方式が開示され、特開平３−２５８１１６
号公報にクランプ回路の出力をＡ／Ｄ変換器及びクラン
プレベル制御回路を介してクランプ回路の入力側に帰還
させる帰還ループと、Ａ／Ｄ変換器の出力を振幅制御回
路を介してＡ／Ｄ変換器の入力側に帰還させる帰還ルー
プとを有し、クランプレベル制御回路の動作を振幅制御
回路の動作より優先させることにより、安定かつ確実に
入力信号の信号レベル変動を補正することができる利得
制御回路が開示され、特開平４−３１４２７０号公報に
増幅器の出力が演算増幅器に入力され、演算増幅器の出
力が増幅器の入力側に帰還される第１帰還ループと、演
算増幅器の出力がその演算増幅器の入力側に帰還される
第２帰還ループと、第１及び第２帰還ループを選択的に
遮断するスイッチとを有することにより、クランプモー
ド、通常動作中の画像モード及び帰還消去モードのいず
れのモードにおいても同一出力電圧を出力するクランプ
回路が開示されている。
【００２７】
【発明が解決しようとする課題】しかし、前述した従来
のクランプ回路は帰還ループのいわゆる「位相余裕」が
低下し、発振する可能性が高いという欠点があった。
のクランプ回路は帰還ループのいわゆる「位相余裕」が
低下し、発振する可能性が高いという欠点があった。
【００２８】この「位相余裕」とは、安定フィードバッ
ク制御のためのループ伝達関数をいい、１８０度からル
ープ利得が１である周波数におけるループ位相角の絶対
値を差引いたものをいう。従って、単位は度となる。
ク制御のためのループ伝達関数をいい、１８０度からル
ープ利得が１である周波数におけるループ位相角の絶対
値を差引いたものをいう。従って、単位は度となる。
【００２９】このように位相余裕が低く発振する可能性
が高いのは、直流カット用のコンデンサ（例えば、図１
０のコンデンサＣ１）が出力端子Ｖｏｕｔに接続されて
いるため、このコンデンサが負荷容量に見えるためであ
る。
が高いのは、直流カット用のコンデンサ（例えば、図１
０のコンデンサＣ１）が出力端子Ｖｏｕｔに接続されて
いるため、このコンデンサが負荷容量に見えるためであ
る。
【００３０】アンプ（例えば、図１０の演算増幅器Ａ１
１）の容量負荷に対してはループ（例えば、図１０のル
ープ１０４）利得の位相余裕条件が厳しくなり、そのた
め、帰還ループにおける位相余裕が低くなって発振に至
ることになる。
１）の容量負荷に対してはループ（例えば、図１０のル
ープ１０４）利得の位相余裕条件が厳しくなり、そのた
め、帰還ループにおける位相余裕が低くなって発振に至
ることになる。
【００３１】そこで本発明の目的は、クランプ回路の帰
還ループによる発振を防止することが可能なクランプ回
路を提供することにある。
還ループによる発振を防止することが可能なクランプ回
路を提供することにある。
【００３２】
【課題を解決するための手段】前記課題を解決するため
に本発明は、低い電位の方の信号が優先して入力される
第１及び第２反転入力端子と、非反転入力端子と、出力
端子とを有する演算増幅手段と、前記出力端子と前記第
１反転入力端子間に接続される第１整流手段と、前記出
力端子と前記第２反転入力端子間に接続される第２整流
手段と、前記第１反転入力端子にその一端が接続される
容量素子とからなり、前記容量素子の他端より信号が入
力され、前記容量素子の一端より信号が出力されること
を特徴とする。
に本発明は、低い電位の方の信号が優先して入力される
第１及び第２反転入力端子と、非反転入力端子と、出力
端子とを有する演算増幅手段と、前記出力端子と前記第
１反転入力端子間に接続される第１整流手段と、前記出
力端子と前記第２反転入力端子間に接続される第２整流
手段と、前記第１反転入力端子にその一端が接続される
容量素子とからなり、前記容量素子の他端より信号が入
力され、前記容量素子の一端より信号が出力されること
を特徴とする。
【００３３】本発明によれば、演算増幅手段に信号が入
力されるとこれにより容量素子が充電されるが、その容
量素子が接続されている第１反転入力端子の電圧が第２
反転入力端子の電圧より高くなると第２反転入力端子が
選択される。
力されるとこれにより容量素子が充電されるが、その容
量素子が接続されている第１反転入力端子の電圧が第２
反転入力端子の電圧より高くなると第２反転入力端子が
選択される。
【００３４】即ち、容量素子の充電が完了するまでは容
量素子が接続された第１反転入力端子と出力端子とによ
り形成される帰還ループが選択されるが、容量素子の充
電が完了すると容量素子が接続されていない第２反転入
力端子と出力端子とにより形成される帰還ループが選択
される。
量素子が接続された第１反転入力端子と出力端子とによ
り形成される帰還ループが選択されるが、容量素子の充
電が完了すると容量素子が接続されていない第２反転入
力端子と出力端子とにより形成される帰還ループが選択
される。
【００３５】これにより容量素子の充電が完了した状態
（定常状態）での帰還ループにおいては、直流カット用
の容量素子が負荷容量として見えなくなるため、演算増
幅手段の容量負荷に対するループ利得の位相余裕が多く
なる。
（定常状態）での帰還ループにおいては、直流カット用
の容量素子が負荷容量として見えなくなるため、演算増
幅手段の容量負荷に対するループ利得の位相余裕が多く
なる。
【００３６】従って、クランプ回路の帰還ループによる
発振を防止することが可能となる。
発振を防止することが可能となる。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。まず、第１の実施
の形態について説明する。図１は本発明に係るクランプ
回路の第１の実施の形態の回路図である。なお、以下の
図において従来例（図１０）と同様の構成部分について
は同一番号を付し、その説明を省略する。
て添付図面を参照しながら説明する。まず、第１の実施
の形態について説明する。図１は本発明に係るクランプ
回路の第１の実施の形態の回路図である。なお、以下の
図において従来例（図１０）と同様の構成部分について
は同一番号を付し、その説明を省略する。
【００３８】このクランプ回路は、演算増幅器Ａ１と、
ＮＰＮトランジスタＱ１，Ｑ２と、コンデンサＣ１と、
電流源Ｉ１，Ｉ２とからなる。
ＮＰＮトランジスタＱ１，Ｑ２と、コンデンサＣ１と、
電流源Ｉ１，Ｉ２とからなる。
【００３９】そして、演算増幅器Ａ１の非反転入力端子
１０５には映像信号１０３の黒レベルに相当する電圧Ｖ
ＢＬが入力され、演算増幅器Ａ１の出力端子１０７には
ＮＰＮトランジスタＱ１，Ｑ２のベースが共通接続され
る。
１０５には映像信号１０３の黒レベルに相当する電圧Ｖ
ＢＬが入力され、演算増幅器Ａ１の出力端子１０７には
ＮＰＮトランジスタＱ１，Ｑ２のベースが共通接続され
る。
【００４０】又、ＮＰＮトランジスタＱ１のエミッタと
演算増幅器Ａ１の第１反転入力端子１間が短絡され、Ｎ
ＰＮトランジスタＱ２のエミッタと演算増幅器Ａ１の第
２反転入力端子２間が短絡される。
演算増幅器Ａ１の第１反転入力端子１間が短絡され、Ｎ
ＰＮトランジスタＱ２のエミッタと演算増幅器Ａ１の第
２反転入力端子２間が短絡される。
【００４１】又、第１反転入力端子１にはコンデンサＣ
１の一端が接続され、ＮＰＮトランジスタＱ１のエミッ
タには電流源Ｉ１が接続され、ＮＰＮトランジスタＱ２
のエミッタには電流源Ｉ２が接続される。
１の一端が接続され、ＮＰＮトランジスタＱ１のエミッ
タには電流源Ｉ１が接続され、ＮＰＮトランジスタＱ２
のエミッタには電流源Ｉ２が接続される。
【００４２】又、ＮＰＮトランジスタＱ１，Ｑ２のコレ
クタは電源ＶＣＣに共通接続される。
クタは電源ＶＣＣに共通接続される。
【００４３】又、コンデンサＣ１の他端は入力端子３に
接続され、ＮＰＮトランジスタＱ１，Ｑ２のエミッタは
夫々第１出力端子４，第２出力端子５に接続される。
接続され、ＮＰＮトランジスタＱ１，Ｑ２のエミッタは
夫々第１出力端子４，第２出力端子５に接続される。
【００４４】次に、このクランプ回路の動作について説
明する。演算増幅器Ａ１の非反転入力端子１０５には、
映像信号１０３の黒レベルに相当する電圧ＶＢＬが入力
される。
明する。演算増幅器Ａ１の非反転入力端子１０５には、
映像信号１０３の黒レベルに相当する電圧ＶＢＬが入力
される。
【００４５】ここで、電源投入直後の動作を考える。過
渡的な動作として、コンデンサＣ１の一端と接続されて
いる演算増幅器Ａ１の第１反転入力端子１の電圧は非反
転入力端子１０５に入力された電圧ＶＢＬより低い電圧
であるため、演算増幅器Ａ１の第１出力端子４における
出力は高レベルになろうとする。
渡的な動作として、コンデンサＣ１の一端と接続されて
いる演算増幅器Ａ１の第１反転入力端子１の電圧は非反
転入力端子１０５に入力された電圧ＶＢＬより低い電圧
であるため、演算増幅器Ａ１の第１出力端子４における
出力は高レベルになろうとする。
【００４６】従って、ＮＰＮトランジスタＱ１のベース
が高レベルになることからＮＰＮトランジスタＱ１はオ
ン状態となり、これによりコンデンサＣ１はＮＰＮトラ
ンジスタＱ１のエミッタ端子を介して充電される。これ
により第１の帰還ループ７が形成される。
が高レベルになることからＮＰＮトランジスタＱ１はオ
ン状態となり、これによりコンデンサＣ１はＮＰＮトラ
ンジスタＱ１のエミッタ端子を介して充電される。これ
により第１の帰還ループ７が形成される。
【００４７】そして、トランジスタＱ１のエミッタ、す
なわち演算増幅器Ａ１の第１反転入力端子４は非反転入
力端子１０５と疑似短絡（ｖｉｒｔｕａｌ ｓｈｏｒ
ｔ）状態になろうとする。すなわち、コンデンサＣ１の
一端は非反転入力端子１０５の電圧ＶＢＬと同じ電圧に
なろうとする。
なわち演算増幅器Ａ１の第１反転入力端子４は非反転入
力端子１０５と疑似短絡（ｖｉｒｔｕａｌ ｓｈｏｒ
ｔ）状態になろうとする。すなわち、コンデンサＣ１の
一端は非反転入力端子１０５の電圧ＶＢＬと同じ電圧に
なろうとする。
【００４８】やがて、コンデンサＣ１の充電が完了する
と、演算増幅器Ａ１の出力端子１０７の電圧が低レベル
となるためＮＰＮトランジスタＱ１はほぼオフ状態とな
る。
と、演算増幅器Ａ１の出力端子１０７の電圧が低レベル
となるためＮＰＮトランジスタＱ１はほぼオフ状態とな
る。
【００４９】これにより、それまでトランジスタＱ１の
コレクタからエミッタを介して定電流源Ｉ１へ流れてい
た電流は容量Ｃ１から定電流源Ｉ１へ流れるようにな
る。
コレクタからエミッタを介して定電流源Ｉ１へ流れてい
た電流は容量Ｃ１から定電流源Ｉ１へ流れるようにな
る。
【００５０】この時点で、第１出力端子４から出力され
る信号は最低レベルが黒レベル電圧ＶＢＬにレベルシフ
トされた映像信号１０３となる。
る信号は最低レベルが黒レベル電圧ＶＢＬにレベルシフ
トされた映像信号１０３となる。
【００５１】即ち、入力端子３に入力される映像信号１
０３は電圧ＶＢＬだけレベルシフトして第１出力端子４
より出力される。
０３は電圧ＶＢＬだけレベルシフトして第１出力端子４
より出力される。
【００５２】一方、トランジスタＱ２のエミッタと第２
定電流源Ｉ２に共通接続されている第２反転入力端子２
の電圧は、常に第１反転入力端子１の電圧と比較され、
電圧の低い方が優先される。
定電流源Ｉ２に共通接続されている第２反転入力端子２
の電圧は、常に第１反転入力端子１の電圧と比較され、
電圧の低い方が優先される。
【００５３】コンデンサＣ１が充電完了に近づくにつれ
て第２反転入力端子２の電圧の方が第１反転入力端子１
の電圧より低くなる。従って、第２反転入力端子２が優
先され、最終的には帰還ループとして第２反転入力端子
２とＮＰＮトランジスタＱ２のエミッタとの間で第２の
帰還ループ８が形成される。
て第２反転入力端子２の電圧の方が第１反転入力端子１
の電圧より低くなる。従って、第２反転入力端子２が優
先され、最終的には帰還ループとして第２反転入力端子
２とＮＰＮトランジスタＱ２のエミッタとの間で第２の
帰還ループ８が形成される。
【００５４】従って、最終的にできる帰還ループ８を見
た時、この帰還ループ８にはコンデンサＣ１が接続され
ていないため出力に負荷容量Ｃ１が見えない。
た時、この帰還ループ８にはコンデンサＣ１が接続され
ていないため出力に負荷容量Ｃ１が見えない。
【００５５】これは帰還ループにおける位相余裕を飛躍
的に向上させることができることを示している。従っ
て、この帰還ループによる発振を防止することが可能と
なる。
的に向上させることができることを示している。従っ
て、この帰還ループによる発振を防止することが可能と
なる。
【００５６】図５にこのクランプ回路の入出力特性を示
す。同図の横軸は時間（単位：秒）を示し、縦軸は電圧
（単位：ボルト）を示す。
す。同図の横軸は時間（単位：秒）を示し、縦軸は電圧
（単位：ボルト）を示す。
【００５７】同図に示すように、電源オン時（時間Ｔ
０）から時間Ｔ１までは出力信号の最低レベルは徐々に
上昇していくが、時間Ｔ１に到達すると出力信号の最低
レベルはクランプ電圧Ｖｃｌｐ一定となる。この時間Ｔ
０から時間Ｔ１までがコンデンサＣ１が満充電されるま
での過渡状態を示し、時間Ｔ１以降がコンデンサＣ１が
満充電された定常状態を示している。
０）から時間Ｔ１までは出力信号の最低レベルは徐々に
上昇していくが、時間Ｔ１に到達すると出力信号の最低
レベルはクランプ電圧Ｖｃｌｐ一定となる。この時間Ｔ
０から時間Ｔ１までがコンデンサＣ１が満充電されるま
での過渡状態を示し、時間Ｔ１以降がコンデンサＣ１が
満充電された定常状態を示している。
【００５８】次に、演算増幅器Ａ１の回路構成について
説明する。図２は演算増幅器Ａ１の回路図である。な
お、図１と同様の端子番号については同様の番号を付
し、その説明を省略する。
説明する。図２は演算増幅器Ａ１の回路図である。な
お、図１と同様の端子番号については同様の番号を付
し、その説明を省略する。
【００５９】この演算増幅器Ａ１は、ＮＰＮトランジス
タＱ４，Ｑ５で構成される第１差動増幅器と、ＰＮＰト
ランジスタＱ９及びＱ１０のいずれかとＱ８とで構成さ
れる第２差動増幅器と、ＰＮＰトランジスタＱ６，Ｑ７
で構成されるカレントミラー回路と、増幅器Ａ２と、定
電流源Ｉ３〜Ｉ５とからなる。
タＱ４，Ｑ５で構成される第１差動増幅器と、ＰＮＰト
ランジスタＱ９及びＱ１０のいずれかとＱ８とで構成さ
れる第２差動増幅器と、ＰＮＰトランジスタＱ６，Ｑ７
で構成されるカレントミラー回路と、増幅器Ａ２と、定
電流源Ｉ３〜Ｉ５とからなる。
【００６０】そして、ＰＮＰトランジスタＱ６のコレク
タとＮＰＮトランジスタＱ４のコレクタとが接続され、
ＰＮＰトランジスタＱ７のコレクタとＮＰＮトランジス
タＱ５のコレクタとが接続されている。又、ＰＮＰトラ
ンジスタＱ６のコレクタとベースとは短絡されている。
タとＮＰＮトランジスタＱ４のコレクタとが接続され、
ＰＮＰトランジスタＱ７のコレクタとＮＰＮトランジス
タＱ５のコレクタとが接続されている。又、ＰＮＰトラ
ンジスタＱ６のコレクタとベースとは短絡されている。
【００６１】さらに、ＮＰＮトランジスタＱ５のコレク
タと増幅器Ａ２の入力側とが接続されている。又、増幅
器Ａ２の出力側には出力端子１０７が接続されている。
タと増幅器Ａ２の入力側とが接続されている。又、増幅
器Ａ２の出力側には出力端子１０７が接続されている。
【００６２】又、ＮＰＮトランジスタＱ５のベースには
ＰＮＰトランジスタＱ９，Ｑ１０のエミッタが接続され
ている。
ＰＮＰトランジスタＱ９，Ｑ１０のエミッタが接続され
ている。
【００６３】又、ＮＰＮトランジスタＱ４のベースには
ＰＮＰトランジスタＱ８のエミッタが接続され、ＰＮＰ
トランジスタＱ８のコレクタとＰＮＰトランジスタＱ
９，Ｑ１０のコレクタとはともに接地されている。
ＰＮＰトランジスタＱ８のエミッタが接続され、ＰＮＰ
トランジスタＱ８のコレクタとＰＮＰトランジスタＱ
９，Ｑ１０のコレクタとはともに接地されている。
【００６４】又、ＮＰＮトランジスタＱ４のエミッタと
Ｑ５のエミッタとが共通接続されている。そして、ＮＰ
ＮトランジスタＱ４エミッタと接地間に定電流源Ｉ３が
接続され、電源ＶＣＣとＮＰＮトランジスタＱ４のベー
ス間に定電流源Ｉ５が接続され、電源ＶＣＣとＰＮＰト
ランジスタＱ９のエミッタ間に定電流源Ｉ４が接続され
ている。
Ｑ５のエミッタとが共通接続されている。そして、ＮＰ
ＮトランジスタＱ４エミッタと接地間に定電流源Ｉ３が
接続され、電源ＶＣＣとＮＰＮトランジスタＱ４のベー
ス間に定電流源Ｉ５が接続され、電源ＶＣＣとＰＮＰト
ランジスタＱ９のエミッタ間に定電流源Ｉ４が接続され
ている。
【００６５】又、ＰＮＰトランジスタＱ６，Ｑ７のエミ
ッタは電源ＶＣＣに接続されている。
ッタは電源ＶＣＣに接続されている。
【００６６】そして、ＰＮＰトランジスタＱ８のベース
が非反転入力端子１０５に接続され、ＰＮＰトランジス
タＱ９のベースが第１の反転入力端子１に接続され、Ｐ
ＮＰトランジスタＱ１０のベースが第２の反転入力端子
２に接続される。
が非反転入力端子１０５に接続され、ＰＮＰトランジス
タＱ９のベースが第１の反転入力端子１に接続され、Ｐ
ＮＰトランジスタＱ１０のベースが第２の反転入力端子
２に接続される。
【００６７】即ち、図１の演算増幅器Ａ１の非反転力端
子１０５、第１及び第２の反転入力端子１，２、出力端
子１０７が図２の非反転入力端子１０５、第１及び第２
の反転入力端子１，２、出力端子１０７となる。
子１０５、第１及び第２の反転入力端子１，２、出力端
子１０７が図２の非反転入力端子１０５、第１及び第２
の反転入力端子１，２、出力端子１０７となる。
【００６８】次に、動作について説明する。このＰＮＰ
トランジスタＱ８〜Ｑ１０で構成される第２差動増幅回
路は、非反転入力端子が１個（１０５）で反転入力端子
が２個（１及び２）で構成されている。
トランジスタＱ８〜Ｑ１０で構成される第２差動増幅回
路は、非反転入力端子が１個（１０５）で反転入力端子
が２個（１及び２）で構成されている。
【００６９】そして、この反転入力端子１及び２に印加
される電圧のうちの低い電圧の方が優先し、その低い方
の電圧が入力されたＰＮＰランジスタ（Ｑ９及びＱ１０
のいずれか）が活性化される。
される電圧のうちの低い電圧の方が優先し、その低い方
の電圧が入力されたＰＮＰランジスタ（Ｑ９及びＱ１０
のいずれか）が活性化される。
【００７０】即ち、反転入力端子１に印加される電圧の
方が反転入力端子２に印加される電圧より低い場合はＰ
ＮＰトランジスタＱ９のコレクタ電流の方がＰＮＰトラ
ンジスタＱ１０のコレクタ電流より大となるためＰＮＰ
トランジスタＱ９がオン状態となりＰＮＰトランジスタ
Ｑ１０がオフ状態となる。このためＰＮＰトランジスタ
Ｑ８とＱ９とで差動増幅回路が形成される。
方が反転入力端子２に印加される電圧より低い場合はＰ
ＮＰトランジスタＱ９のコレクタ電流の方がＰＮＰトラ
ンジスタＱ１０のコレクタ電流より大となるためＰＮＰ
トランジスタＱ９がオン状態となりＰＮＰトランジスタ
Ｑ１０がオフ状態となる。このためＰＮＰトランジスタ
Ｑ８とＱ９とで差動増幅回路が形成される。
【００７１】一方、反転入力端子２に印加される電圧の
方が反転入力端子１に印加される電圧より低い場合はＰ
ＮＰトランジスタＱ１０のコレクタ電流の方がＰＮＰト
ランジスタＱ９のコレクタ電流より大となるためＰＮＰ
トランジスタＱ１０がオン状態となりＰＮＰトランジス
タＱ９がオフ状態となる。このためＰＮＰトランジスタ
Ｑ８とＱ１０とで差動増幅回路が形成される。
方が反転入力端子１に印加される電圧より低い場合はＰ
ＮＰトランジスタＱ１０のコレクタ電流の方がＰＮＰト
ランジスタＱ９のコレクタ電流より大となるためＰＮＰ
トランジスタＱ１０がオン状態となりＰＮＰトランジス
タＱ９がオフ状態となる。このためＰＮＰトランジスタ
Ｑ８とＱ１０とで差動増幅回路が形成される。
【００７２】この両トランジスタの動作の詳細を示すの
が図３である。図３はトランジスタＱ９及びＱ１０の動
作を示すベース差電圧対コレクタ電流特性図である。
が図３である。図３はトランジスタＱ９及びＱ１０の動
作を示すベース差電圧対コレクタ電流特性図である。
【００７３】同図において、横軸はＰＮＰトランジスタ
Ｑ９のベースに印加される電圧ＶＢＱ９とＰＮＰトラン
ジスタＱ１０のベースに印加される電圧ＶＢＱ１０との
差電圧（ＶＢＱ１０−ＶＢＱ９）を示し、縦軸はＰＮＰ
トランジスタＱ９及びＱ１０のコレクタ電流を示す。
Ｑ９のベースに印加される電圧ＶＢＱ９とＰＮＰトラン
ジスタＱ１０のベースに印加される電圧ＶＢＱ１０との
差電圧（ＶＢＱ１０−ＶＢＱ９）を示し、縦軸はＰＮＰ
トランジスタＱ９及びＱ１０のコレクタ電流を示す。
【００７４】同図において、曲線Ｋ１はＰＮＰトランジ
スタＱ９のコレクタ電流ＩＣＱ９を示し、曲線Ｋ２はＰ
ＮＰトランジスタＱ１０のコレクタ電流ＩＣＱ１０を示
す。
スタＱ９のコレクタ電流ＩＣＱ９を示し、曲線Ｋ２はＰ
ＮＰトランジスタＱ１０のコレクタ電流ＩＣＱ１０を示
す。
【００７５】また、差電圧が正のときはＰＮＰトランジ
スタＱ９のベース電圧の方がＰＮＰトランジスタＱ１０
のベース電圧よりも低いことを意味し、差電圧が負のと
きはＰＮＰトランジスタＱ１０のベース電圧の方がＰＮ
ＰトランジスタＱ９のベース電圧よりも低いことを意味
する。
スタＱ９のベース電圧の方がＰＮＰトランジスタＱ１０
のベース電圧よりも低いことを意味し、差電圧が負のと
きはＰＮＰトランジスタＱ１０のベース電圧の方がＰＮ
ＰトランジスタＱ９のベース電圧よりも低いことを意味
する。
【００７６】同図から分かるように、差電圧が−Ｖ３の
ときはＰＮＰトランジスタＱ１０が完全にオン状態とな
り（Ｋ２参照）、ＰＮＰトランジスタＱ９が完全にオフ
状態となる（Ｋ１参照）。
ときはＰＮＰトランジスタＱ１０が完全にオン状態とな
り（Ｋ２参照）、ＰＮＰトランジスタＱ９が完全にオフ
状態となる（Ｋ１参照）。
【００７７】この差電圧が０に近付くに従って、ＰＮＰ
トランジスタＱ１０のコレクタ電流ＩＣＱ１０は減少
し、逆にＰＮＰトランジスタＱ９のコレクタ電流ＩＣＱ
９は増大する。
トランジスタＱ１０のコレクタ電流ＩＣＱ１０は減少
し、逆にＰＮＰトランジスタＱ９のコレクタ電流ＩＣＱ
９は増大する。
【００７８】そして、差電圧が０となるとＰＮＰトラン
ジスタＱ９及びＱ１０のコレクタ電流ＩＣＱ９，ＩＣＱ
１０は等しくなり、さらに差電圧が＋Ｖ３となるとＰＮ
ＰトランジスタＱ９が完全にオン状態となり、ＰＮＰト
ランジスタＱ１０が完全にオフ状態となる。
ジスタＱ９及びＱ１０のコレクタ電流ＩＣＱ９，ＩＣＱ
１０は等しくなり、さらに差電圧が＋Ｖ３となるとＰＮ
ＰトランジスタＱ９が完全にオン状態となり、ＰＮＰト
ランジスタＱ１０が完全にオフ状態となる。
【００７９】このように差電圧の大きさに応じてＰＮＰ
トランジスタＱ９及びＱ１０のコレクタ電流は変化す
る。そして、差電圧が±Ｖ３となると一方のトランジス
タが完全にオン状態となり他方のトランジスタが完全に
オフ状態となるのである。
トランジスタＱ９及びＱ１０のコレクタ電流は変化す
る。そして、差電圧が±Ｖ３となると一方のトランジス
タが完全にオン状態となり他方のトランジスタが完全に
オフ状態となるのである。
【００８０】なお、この２入力のうちの低い方の電圧が
優先される回路は本出願人が出願した特公平５−０５４
６３０号に記載されている。
優先される回路は本出願人が出願した特公平５−０５４
６３０号に記載されている。
【００８１】以上の過程を経て、ＰＮＰトランジスタＱ
９及びＱ１０のいずれかとＰＮＰトランジスタＱ８とで
差動増幅器が形成されると、それらの出力はさらにＰＮ
ＰトランジスタＱ４及びＱ５で形成される差動増幅器で
増幅され、さらにＰＮＰトランジスタＱ４及びＱ５で形
成されるカレントミラー回路でシングルエンド出力に変
換された後増幅器Ａ２へ入力される。
９及びＱ１０のいずれかとＰＮＰトランジスタＱ８とで
差動増幅器が形成されると、それらの出力はさらにＰＮ
ＰトランジスタＱ４及びＱ５で形成される差動増幅器で
増幅され、さらにＰＮＰトランジスタＱ４及びＱ５で形
成されるカレントミラー回路でシングルエンド出力に変
換された後増幅器Ａ２へ入力される。
【００８２】この増幅器Ａ２へ入力された信号はこの増
幅器Ａ２で増幅された後出力端子１０７より出力され
る。
幅器Ａ２で増幅された後出力端子１０７より出力され
る。
【００８３】なお、この種のカレントミラー回路を含む
差動増幅回路の一例が本出願人が出願した特公昭５９−
１０２０８９号公報（特に第３図）に記載されている。
差動増幅回路の一例が本出願人が出願した特公昭５９−
１０２０８９号公報（特に第３図）に記載されている。
【００８４】次に、第２の実施の形態について説明す
る。図４は本発明に係るクランプ回路の第２の実施の形
態の回路図である。なお、図１と同様の構成部分につい
ては同一番号を付し、その説明を省略する。
る。図４は本発明に係るクランプ回路の第２の実施の形
態の回路図である。なお、図１と同様の構成部分につい
ては同一番号を付し、その説明を省略する。
【００８５】このクランプ回路は、演算増幅器Ａ３と、
ＮＰＮトランジスタＱ１と、コンデンサＣ１と、電流源
Ｉ１とからなる。
ＮＰＮトランジスタＱ１と、コンデンサＣ１と、電流源
Ｉ１とからなる。
【００８６】そして、演算増幅器Ａ３の出力側はプッシ
ュプル構成となっており、ＮＰＮトランジスタＱ１５と
ＰＮＰトランジスタＱ１６とによりＡＢ級出力段が構成
されている。
ュプル構成となっており、ＮＰＮトランジスタＱ１５と
ＰＮＰトランジスタＱ１６とによりＡＢ級出力段が構成
されている。
【００８７】そして、ＮＰＮトランジスタＱ１５のエミ
ッタとＰＮＰトランジスタＱ１６のエミッタとが接続さ
れ、その接続点が第２出力端子１１に接続される。
ッタとＰＮＰトランジスタＱ１６のエミッタとが接続さ
れ、その接続点が第２出力端子１１に接続される。
【００８８】又、第２出力端子１１と第２反転入力端子
２とが短絡される。又、ＮＰＮトランジスタＱ１５，Ｑ
１６のベース間には直列にダイオードＤ１，Ｄ２が接続
され、さらにＮＰＮトランジスタＱ１５のベースは第１
出力端子１２を介してＮＰＮトランジスタＱ２のベース
に接続されている。
２とが短絡される。又、ＮＰＮトランジスタＱ１５，Ｑ
１６のベース間には直列にダイオードＤ１，Ｄ２が接続
され、さらにＮＰＮトランジスタＱ１５のベースは第１
出力端子１２を介してＮＰＮトランジスタＱ２のベース
に接続されている。
【００８９】又、ＮＰＮトランジスタＱ１５のベースに
は定電流源Ｉ１１が接続されている。なお、その他の各
端子の接続は省略されている。
は定電流源Ｉ１１が接続されている。なお、その他の各
端子の接続は省略されている。
【００９０】この回路は要するに入力された信号をこの
プッシュプル回路で増幅するものである。
プッシュプル回路で増幅するものである。
【００９１】このプッシュプル回路は、図２の演算増幅
器Ａ２の出力部を形成するものである。即ち、図２の演
算増幅器Ａ２の出力をこのプッシュプル回路で増幅する
と考えてよい。
器Ａ２の出力部を形成するものである。即ち、図２の演
算増幅器Ａ２の出力をこのプッシュプル回路で増幅する
と考えてよい。
【００９２】具体的には、演算増幅器Ａ２の出力をＮＰ
ＮトランジスタＱ１５のベースに入力するとともに、演
算増幅器Ａ２の出力を反転したものをＰＮＰトランジス
タＱ１６のベースに入力する。そして、ＮＰＮトランジ
スタＱ１５及びＰＮＰトランジスタＱ１６のエミッタ共
通接続点より（出力端子１１より）出力を得るととも
に、ＰＮＰトランジスタＱ１５のベースからも出力を得
る。
ＮトランジスタＱ１５のベースに入力するとともに、演
算増幅器Ａ２の出力を反転したものをＰＮＰトランジス
タＱ１６のベースに入力する。そして、ＮＰＮトランジ
スタＱ１５及びＰＮＰトランジスタＱ１６のエミッタ共
通接続点より（出力端子１１より）出力を得るととも
に、ＰＮＰトランジスタＱ１５のベースからも出力を得
る。
【００９３】次に、全体の構成の詳細について説明す
る。ＮＰＮトランジスタＱ１のエミッタには電流源Ｉ１
が接続され、コレクタは電源ＶＣＣに接続される。
る。ＮＰＮトランジスタＱ１のエミッタには電流源Ｉ１
が接続され、コレクタは電源ＶＣＣに接続される。
【００９４】コンデンサＣ１の一端は演算増幅器Ａ３の
第１反転入力端子１、ＮＰＮトランジスタＱ１のエミッ
タ及び電流源Ｉ１と共通接続される。
第１反転入力端子１、ＮＰＮトランジスタＱ１のエミッ
タ及び電流源Ｉ１と共通接続される。
【００９５】又、演算増幅器Ａ３の非反転入力端子１０
５には映像信号１０３の黒レベルに相当する電圧ＶＢＬ
が入力され、コンデンサＣ１の他端には映像信号１０３
が入力され、出力端子４より出力信号が出力される。
５には映像信号１０３の黒レベルに相当する電圧ＶＢＬ
が入力され、コンデンサＣ１の他端には映像信号１０３
が入力され、出力端子４より出力信号が出力される。
【００９６】次に、動作について説明する。この第２の
実施の形態も動作は第１の実施の形態と同様である。
実施の形態も動作は第１の実施の形態と同様である。
【００９７】即ち、演算増幅器Ａ３の第２出力端子１１
と第２反転入力端子Ｐ３とを結ぶ帰還ループ２１でコン
デンサＣ１が接続されないループが形成され、演算増幅
器Ａ３の第１出力端子１２とＮＰＮトランジスタＱ１と
第１反転入力端子１とを結ぶ帰還ループ２２でコンデン
サＣ１が接続されるループが形成される。
と第２反転入力端子Ｐ３とを結ぶ帰還ループ２１でコン
デンサＣ１が接続されないループが形成され、演算増幅
器Ａ３の第１出力端子１２とＮＰＮトランジスタＱ１と
第１反転入力端子１とを結ぶ帰還ループ２２でコンデン
サＣ１が接続されるループが形成される。
【００９８】そして、コンデンサＣ１が充電されるまで
は帰還ループ２２が有効となり、コンデンサＣ１の充電
が完了した後は帰還ループ２１が有効となるのである。
は帰還ループ２２が有効となり、コンデンサＣ１の充電
が完了した後は帰還ループ２１が有効となるのである。
【００９９】このクランプ回路の特徴は、第１の実施の
形態のように定電流源Ｉ２を設ける必要がなく、ただ第
２反転入力端子２と演算増幅器Ａ３の第２出力端子１１
とを短絡するだけでよいということである。
形態のように定電流源Ｉ２を設ける必要がなく、ただ第
２反転入力端子２と演算増幅器Ａ３の第２出力端子１１
とを短絡するだけでよいということである。
【０１００】なお、従来のクランプ回路では位相余裕が
１８度であったものが、本発明のクランプ回路では６４
度となり、４６度位相余裕が向上した。
１８度であったものが、本発明のクランプ回路では６４
度となり、４６度位相余裕が向上した。
【０１０１】
【発明の効果】本発明によれば、低い電位の方の信号が
優先して入力される第１及び第２反転入力端子と、非反
転入力端子と、出力端子とを有する演算増幅手段と、前
記出力端子と前記第１反転入力端子間に接続される第１
整流手段と、前記出力端子と前記第２反転入力端子間に
接続される第２整流手段と、前記第１反転入力端子にそ
の一端が接続される容量素子とからなり、前記容量素子
の他端より信号が入力され、前記容量素子の一端より信
号が出力されるようクランプ回路を構成したため、クラ
ンプ回路の帰還ループによる発振を防止することが可能
となる。
優先して入力される第１及び第２反転入力端子と、非反
転入力端子と、出力端子とを有する演算増幅手段と、前
記出力端子と前記第１反転入力端子間に接続される第１
整流手段と、前記出力端子と前記第２反転入力端子間に
接続される第２整流手段と、前記第１反転入力端子にそ
の一端が接続される容量素子とからなり、前記容量素子
の他端より信号が入力され、前記容量素子の一端より信
号が出力されるようクランプ回路を構成したため、クラ
ンプ回路の帰還ループによる発振を防止することが可能
となる。
【０１０２】即ち、容量素子の他端より信号が入力され
るとその容量素子が充電され、その容量素子の一端が接
続されている第１反転入力端子の電位が上昇する。この
容量素子の充電が完了するまではこの容量素子が接続さ
れた第１反転入力端子と出力端子とを結ぶ帰還ループが
選択される。
るとその容量素子が充電され、その容量素子の一端が接
続されている第１反転入力端子の電位が上昇する。この
容量素子の充電が完了するまではこの容量素子が接続さ
れた第１反転入力端子と出力端子とを結ぶ帰還ループが
選択される。
【０１０３】しかし、この第１反転入力端子の電位が第
２反転入力端子の電位より高くなると第２反転入力端子
が優先され、これにより帰還ループは容量素子が接続さ
れていない第２反転入力端子と出力端子とを結ぶループ
に切換えられることになる。
２反転入力端子の電位より高くなると第２反転入力端子
が優先され、これにより帰還ループは容量素子が接続さ
れていない第２反転入力端子と出力端子とを結ぶループ
に切換えられることになる。
【０１０４】従って、容量素子の充電完了後においては
帰還ループに容量素子が接続されないため出力に負荷容
量が見えなくなり、このため演算増幅手段の容量負荷に
対するループ利得の位相余裕が向上する。
帰還ループに容量素子が接続されないため出力に負荷容
量が見えなくなり、このため演算増幅手段の容量負荷に
対するループ利得の位相余裕が向上する。
【０１０５】よって、クランプ回路の帰還ループによる
発振を防止することが可能となるのである。
発振を防止することが可能となるのである。
【図１】本発明に係るクランプ回路の第１の実施の形態
の回路図である。
の回路図である。
【図２】演算増幅器Ａ１の回路図である。
【図３】トランジスタＱ９及びＱ１０の動作を示すベー
ス差電圧対コレクタ電流特性図である。
ス差電圧対コレクタ電流特性図である。
【図４】本発明に係るクランプ回路の第２の実施の形態
の回路図である。
の回路図である。
【図５】同クランプ回路の入出力特性図である。
【図６】映像信号とペデスタルレベルの関係を示す図で
ある。
ある。
【図７】ＳＹＮＣ信号をもったグレースケールにおける
映像信号波形とその電圧レベル関係を示す波形図であ
る。
映像信号波形とその電圧レベル関係を示す波形図であ
る。
【図８】従来のレベルクランプ回路の一例の回路図であ
る。
る。
【図９】同レベルクランプ回路の入出力波形図である。
【図１０】従来のレベルクランプ回路の他の一例の回路
図である。
図である。
【図１１】同クランプ回路の入出力特性を示す波形図で
ある。
ある。
１ 第１反転入力端子 ２ 第２反転入力端子 ４ 第１出力端子 ５ 第２出力端子 １１ 第２出力端子 １２ 第１出力端子 １０５ 非反転入力端子 １０７ 出力端子 Ａ１，Ａ３ 演算増幅器 Ａ２ 増幅器 Ｑ１，Ｑ２，Ｑ４ ＮＰＮトランジスタ Ｑ５，Ｑ１５ ＮＰＮトランジスタ Ｑ６〜Ｑ１０ ＰＮＰトランジスタ Ｑ１６ ＰＮＰトランジスタ Ｃ１ コンデンサ Ｉ１〜Ｉ５ 電流源
Claims (9)
- 【請求項１】 低い電位の方の信号が優先して入力され
る第１及び第２反転入力端子と、非反転入力端子と、出
力端子とを有する演算増幅手段と、 前記出力端子と前記第１反転入力端子間に接続される第
１整流手段と、 前記出力端子と前記第２反転入力端子間に接続される第
２整流手段と、 前記第１反転入力端子にその一端が接続される容量素子
とからなり、前記容量素子の他端より信号が入力され、
前記容量素子の一端より信号が出力されることを特徴と
するクランプ回路。 - 【請求項２】 前記第１整流手段は第１ＮＰＮトランジ
スタと第１電流源とからなり、前記第１ＮＰＮトランジ
スタのベースが前記演算増幅手段の出力端子に接続され
コレクタが電源に接続されエミッタが前記第１電流源、
前記第１反転入力端子及び前記容量素子の一端に接続さ
れ、 前記第２整流手段は第２ＮＰＮトランジスタと第２電流
源とからなり、前記第２ＮＰＮトランジスタのベースが
前記演算増幅手段の出力端子に接続されコレクタが前記
第１ＮＰＮトランジスタのコレクタと共通接続されエミ
ッタが前記第２電流源及び前記第２反転入力端子に接続
されることを特徴とする請求項１記載のクランプ回路。 - 【請求項３】 低い電位の方の信号が優先して入力され
る第１及び第２反転入力端子と、非反転入力端子と、出
力部が一組の相補形トランジスタをプッシュプル接続し
たもので構成され、前記トランジスタのうち一方の制御
端子が第１出力端子に接続され、前記トランジスタの共
通接続部が第２出力端子に接続され、かつ前記第２出力
端子と前記第２反転入力端子とが短絡される演算増幅手
段と、 前記第１出力端子と前記第１反転入力端子間に接続され
る整流手段と、 前記第１反転入力端子にその一端が接続される容量素子
とからなり、前記容量素子の他端より信号が入力され、
前記容量素子の一端より信号が出力されることを特徴と
するクランプ回路。 - 【請求項４】 前記整流手段はＮＰＮトランジスタと定
電流源とからなり、前記ＮＰＮトランジスタのベースが
前記演算増幅手段の前記第１出力端子に接続され、コレ
クタが電源に接続され、エミッタが前記定電流源、前記
容量素子の一端及び前記第１反転入力端子に接続される
ことを特徴とする請求項３記載のクランプ回路。 - 【請求項５】 前記演算増幅手段は前記反転入力端子及
び非反転入力端子に入力された電圧の差分を増幅する差
動増幅器と、この差動増幅器の出力をシングルエンド出
力に変換する能動負荷と、この能動負荷の出力を増幅す
る増幅器とからなり、前記増幅器の出力側が前記出力端
子に接続されることを特徴とする請求項１〜４いずれか
に記載のクランプ回路。 - 【請求項６】 前記能動負荷はカレントミラー回路であ
ることを特徴とする請求項５記載のクランプ回路。 - 【請求項７】 前記演算増幅手段の反転入力部は２つの
ＰＮＰトランジスタのエミッタ及びコレクタを共通接続
してなり、さらに前記エミッタ共通接続部には定電流源
が接続され、前記コレクタ共通接続部は接地され、各々
のＰＮＰトランジスタのベースは前記第１及び第２反転
入力端子に接続され、かつ前記エミッタ共通接続部より
信号が出力されることを特徴とする請求項１〜６いずれ
かに記載のクランプ回路。 - 【請求項８】 前記非反転入力端子には基準電圧が印加
され、前記容量素子の一端に入力される信号の最低電位
は前記基準電圧より低いことを特徴とする請求項１〜７
いずれかに記載のクランプ回路。 - 【請求項９】 前記容量素子の他端に入力される信号は
映像信号であり、前記非反転入力端子に印加される電圧
は映像の黒レベル信号であることを特徴とする請求項１
〜８いずれかに記載のクランプ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067533A JP3127878B2 (ja) | 1998-03-18 | 1998-03-18 | クランプ回路 |
| DE69941169T DE69941169D1 (de) | 1998-03-18 | 1999-03-10 | Klemmschaltung |
| EP99104772A EP0944246B1 (en) | 1998-03-18 | 1999-03-10 | Clamp circuit |
| TW088103695A TW416227B (en) | 1998-03-18 | 1999-03-10 | Level clamp circuit |
| US09/270,209 US6229371B1 (en) | 1998-03-18 | 1999-03-15 | Clamp circuit |
| KR1019990008991A KR100291237B1 (ko) | 1998-03-18 | 1999-03-17 | 클램프 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067533A JP3127878B2 (ja) | 1998-03-18 | 1998-03-18 | クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11266374A true JPH11266374A (ja) | 1999-09-28 |
| JP3127878B2 JP3127878B2 (ja) | 2001-01-29 |
Family
ID=13347725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10067533A Expired - Fee Related JP3127878B2 (ja) | 1998-03-18 | 1998-03-18 | クランプ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6229371B1 (ja) |
| EP (1) | EP0944246B1 (ja) |
| JP (1) | JP3127878B2 (ja) |
| KR (1) | KR100291237B1 (ja) |
| DE (1) | DE69941169D1 (ja) |
| TW (1) | TW416227B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007033177A (ja) * | 2005-07-26 | 2007-02-08 | Nec Electronics Corp | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6662017B2 (en) | 1999-12-23 | 2003-12-09 | Tekelec | Methods and systems for routing messages associated with ported subscribers in a mobile communications network |
| CN1214621C (zh) | 2000-11-27 | 2005-08-10 | 汤姆森特许公司 | 后沿箝位电路 |
| EP2200176A1 (en) * | 2008-12-19 | 2010-06-23 | Dialog Semiconductor GmbH | Adjustable integrator using a single capacitance |
| US7830197B2 (en) | 2008-12-22 | 2010-11-09 | Dialog Semiconductor Gmbh | Adjustable integrator using a single capacitance |
| JP5212248B2 (ja) * | 2009-04-24 | 2013-06-19 | ミツミ電機株式会社 | 映像信号入力回路 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5767380A (en) * | 1980-10-15 | 1982-04-23 | Alps Electric Co Ltd | Video clamping circuit |
| US4371896A (en) * | 1981-08-27 | 1983-02-01 | Rca Corporation | Stabilized video signal control loop |
| US4644198A (en) * | 1984-10-31 | 1987-02-17 | Rca Corporation | Signal clamp |
| JPS61140279A (ja) * | 1984-12-12 | 1986-06-27 | Toshiba Corp | 映像信号処理回路 |
| JPS62164380A (ja) | 1986-01-16 | 1987-07-21 | Sony Corp | クランプ回路 |
| NL8700294A (nl) | 1987-02-09 | 1988-09-01 | At & T & Philips Telecomm | Klemcircuit voor een televisietransmissiesysteem. |
| JPS6436215A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Clamp circuit |
| JPH01317077A (ja) * | 1988-06-17 | 1989-12-21 | Toshiba Corp | クランプ回路 |
| US5206553A (en) * | 1988-06-17 | 1993-04-27 | Kabushiki Kaisha Toshiba | Clamping circuit |
| JP2751351B2 (ja) * | 1989-03-24 | 1998-05-18 | ソニー株式会社 | 映像信号再生処理回路 |
| JP2530229B2 (ja) | 1989-10-13 | 1996-09-04 | 日本無線株式会社 | 映像信号クランプ回路 |
| JP2780224B2 (ja) | 1989-12-04 | 1998-07-30 | 株式会社日立製作所 | フィードバッククランプ方式 |
| JPH0771290B2 (ja) * | 1989-12-27 | 1995-07-31 | 富士写真光機株式会社 | 信号処理回路 |
| US5027017A (en) * | 1990-01-19 | 1991-06-25 | Rca Licensing Corporation | Sync tip clamp circuitry |
| JP2973451B2 (ja) | 1990-03-08 | 1999-11-08 | ソニー株式会社 | 利得制御回路 |
| GB2250885B (en) * | 1990-12-13 | 1994-07-20 | Motorola Inc | Clamp circuit |
| JPH0583595A (ja) | 1991-09-24 | 1993-04-02 | Nec Corp | 出力回路 |
| JP3127559B2 (ja) | 1992-04-10 | 2001-01-29 | 神鋼電機株式会社 | フォークリフト運転台の表示装置 |
| KR0128520B1 (ko) * | 1993-02-26 | 1998-04-04 | 김광호 | 동기신호 분배기를 이용한 키드 클램프회로 |
| EP0700200A3 (en) * | 1994-08-30 | 1996-07-10 | Plessey Semiconductors Ltd | Video Synchronization Signal Peak Lockout Circuit |
| FR2727595A1 (fr) * | 1994-11-25 | 1996-05-31 | Sgs Thomson Microelectronics | Circuit d'asservissement d'un signal sur une valeur de preference |
| JP3086613B2 (ja) | 1995-01-31 | 2000-09-11 | 三洋電機株式会社 | クランプ回路およびそれを用いた同期分離回路 |
| US5663671A (en) * | 1996-02-01 | 1997-09-02 | Ametek Aerospace Products, Inc. | Electronic circuit including operational amplifier and clamping circuit |
| US5889431A (en) * | 1997-06-26 | 1999-03-30 | The Aerospace Corporation | Current mode transistor circuit method |
-
1998
- 1998-03-18 JP JP10067533A patent/JP3127878B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-10 EP EP99104772A patent/EP0944246B1/en not_active Expired - Lifetime
- 1999-03-10 DE DE69941169T patent/DE69941169D1/de not_active Expired - Lifetime
- 1999-03-10 TW TW088103695A patent/TW416227B/zh not_active IP Right Cessation
- 1999-03-15 US US09/270,209 patent/US6229371B1/en not_active Expired - Lifetime
- 1999-03-17 KR KR1019990008991A patent/KR100291237B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007033177A (ja) * | 2005-07-26 | 2007-02-08 | Nec Electronics Corp | 半導体装置 |
| JP4606268B2 (ja) * | 2005-07-26 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990087874A (ko) | 1999-12-27 |
| EP0944246A2 (en) | 1999-09-22 |
| EP0944246B1 (en) | 2009-07-29 |
| TW416227B (en) | 2000-12-21 |
| DE69941169D1 (de) | 2009-09-10 |
| EP0944246A3 (en) | 2001-03-21 |
| KR100291237B1 (ko) | 2001-05-15 |
| JP3127878B2 (ja) | 2001-01-29 |
| US6229371B1 (en) | 2001-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5874858A (en) | Amplifier system having a constant current regulating unit | |
| JP3127878B2 (ja) | クランプ回路 | |
| US20060164133A1 (en) | Buffer circuit | |
| JP3125282B2 (ja) | オーディオ信号増幅回路およびこれを用いた携帯用音響機器 | |
| JPH03181868A (ja) | ピーク検出器 | |
| US5977829A (en) | Low distortion current feedback amplifier with dynamic biasing | |
| JP3542022B2 (ja) | レギュレータ | |
| US6806770B2 (en) | Operational amplifier | |
| JP4221123B2 (ja) | レギュレータ回路 | |
| JP3443591B2 (ja) | コイル負荷駆動回路 | |
| JP2000091857A (ja) | オペアンプ及びそれを用いたボルテージフォロワ回路 | |
| US5148055A (en) | Holding circuit for providing a large time constant by using a base current to charge the capacitor | |
| US6114909A (en) | Differential amplifier for correcting offsets at inputs using low capacitance capacitor | |
| JPH0514767A (ja) | クランプ回路 | |
| JP3063345B2 (ja) | 飽和防止回路 | |
| JPH0996650A (ja) | 電圧検出回路 | |
| JP3462579B2 (ja) | 増幅回路 | |
| CA2055858C (en) | Holding circuit | |
| JPH0744248A (ja) | 定電圧回路 | |
| JPH1174767A (ja) | ヒステリシス付コンパレータ | |
| JPH05150847A (ja) | 電源回路 | |
| JPH0419881Y2 (ja) | ||
| JP3189281B2 (ja) | ショック音防止回路 | |
| JP3416225B2 (ja) | バイアス変換回路 | |
| JP2001053983A (ja) | クランプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071110 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091110 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091110 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131110 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |