JPH01317077A - クランプ回路 - Google Patents
クランプ回路Info
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- JPH01317077A JPH01317077A JP63149601A JP14960188A JPH01317077A JP H01317077 A JPH01317077 A JP H01317077A JP 63149601 A JP63149601 A JP 63149601A JP 14960188 A JP14960188 A JP 14960188A JP H01317077 A JPH01317077 A JP H01317077A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
- H03K5/007—Base line stabilisation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は入力信号の電圧クランプ回路に係り、例えば
電荷転送素子の入力部等に使用されるクランプ回路に関
する。
電荷転送素子の入力部等に使用されるクランプ回路に関
する。
（従来の技術）
ＣＣＤ （チャージ・カップルド・デバイス）やＢＢＤ
（パケットＯブリゲート・デバイス）等のＣＴＤ （
チャージ・トランスファ・デバイス）における信号入力
方式には、平均値入力バイアス方式やクランプ入力バイ
アス方式等がある。前者の平均値人力バイアス方式は、
ビデオ信号のような平均直流レベルの変動の多い信号に
対してＣＴＤのダイナミックレンジを有効に活用するこ
とが難しく、入力信号の振幅を小さくする必要がある。
（パケットＯブリゲート・デバイス）等のＣＴＤ （
チャージ・トランスファ・デバイス）における信号入力
方式には、平均値入力バイアス方式やクランプ入力バイ
アス方式等がある。前者の平均値人力バイアス方式は、
ビデオ信号のような平均直流レベルの変動の多い信号に
対してＣＴＤのダイナミックレンジを有効に活用するこ
とが難しく、入力信号の振幅を小さくする必要がある。
これに対し、後者のクランプ入力バイアス方式は、同期
的信号成分を有する信号、例えばビデオ信号の水平同期
信号に対してＣＴＤの動作点を設定することにより、Ｃ
ＴＤダイナミックレンジを有効に活用することができる
。このため、クランプ入力バイアス方式では、平均値入
力バイアス方式に比べて大きな振幅の信号を入力するこ
とができる利点を持っている。
的信号成分を有する信号、例えばビデオ信号の水平同期
信号に対してＣＴＤの動作点を設定することにより、Ｃ
ＴＤダイナミックレンジを有効に活用することができる
。このため、クランプ入力バイアス方式では、平均値入
力バイアス方式に比べて大きな振幅の信号を入力するこ
とができる利点を持っている。
第１０図は、クランプ入力バイアス方式の入力部を有す
るＣＴＤで使用される従来のクランプ回路のブロック図
である。入力信号源３１からの信号は結合コンデンサ３
２を介してＣＴＤ−ＩＣの入力ピン３３に供給される。
るＣＴＤで使用される従来のクランプ回路のブロック図
である。入力信号源３１からの信号は結合コンデンサ３
２を介してＣＴＤ−ＩＣの入力ピン３３に供給される。
この入力ビン３３に供給される信号電圧Ｖａは演算増幅
器で構成されたコンパレータ３４の反転入力端子（一端
子）に供給されると共にＣＣＤ回路３５に供給される。
器で構成されたコンパレータ３４の反転入力端子（一端
子）に供給されると共にＣＣＤ回路３５に供給される。
一方、コンパレータ３４の非反転入力端子（子端子）に
は、ＣＴＤのダイナミックレンジを有効に活用するため
に最適な値に設定された基準電圧発生回路３６からの基
準電圧ｖｂが供給される。上記コンパレータ３４の出力
端にはＮチャネルでエンハンスメント型のＭＯＳｌ−ラ
ンジスタ３７のドレインとゲートが接続されている。こ
のＭＯＳトランジスタ３７のソースは入力ビン３３に接
続されており、このＭＯＳトランジスタ３７はダイオー
ドと同様な働きをする。
は、ＣＴＤのダイナミックレンジを有効に活用するため
に最適な値に設定された基準電圧発生回路３６からの基
準電圧ｖｂが供給される。上記コンパレータ３４の出力
端にはＮチャネルでエンハンスメント型のＭＯＳｌ−ラ
ンジスタ３７のドレインとゲートが接続されている。こ
のＭＯＳトランジスタ３７のソースは入力ビン３３に接
続されており、このＭＯＳトランジスタ３７はダイオー
ドと同様な働きをする。
このクランプ回路において、コンパレータ３４に印加さ
れている入力信号電圧Ｖａが基準電圧ｖｂ以上のとき、
コンパレータ３４の出力は“０″レベルとなり、ＭＯＳ
トランジスタ３７は遮断状態になる。他方、入力信号電
圧Ｖａが基準電圧ｖｂよりも低いときにはコンパレータ
３４の出力が″１＃レベルとなり、ＭＯＳトランジスタ
３７が導通し、入力ビン３３にはコンパレータ３４の“
１”レベル電圧が出力される。このとき、入力ビン３３
はトランジスタ３７のオン抵抗と上記結合コンデンサ３
２の容量に応じた時定数で順次充電され、その値Ｖａが
基準電圧発生回路３６の基準電圧ｖｂ以上になると、コ
ンパレータ３４の出力が“０＃レベルに反転する。
れている入力信号電圧Ｖａが基準電圧ｖｂ以上のとき、
コンパレータ３４の出力は“０″レベルとなり、ＭＯＳ
トランジスタ３７は遮断状態になる。他方、入力信号電
圧Ｖａが基準電圧ｖｂよりも低いときにはコンパレータ
３４の出力が″１＃レベルとなり、ＭＯＳトランジスタ
３７が導通し、入力ビン３３にはコンパレータ３４の“
１”レベル電圧が出力される。このとき、入力ビン３３
はトランジスタ３７のオン抵抗と上記結合コンデンサ３
２の容量に応じた時定数で順次充電され、その値Ｖａが
基準電圧発生回路３６の基準電圧ｖｂ以上になると、コ
ンパレータ３４の出力が“０＃レベルに反転する。
従って、入力信号電圧Ｖａの最低値が基準電圧ｖｂと等
しい電圧にクランプされる。
しい電圧にクランプされる。
上記第１０図のクランプ回路は入力信号電圧Ｖａの最低
電圧を基準電圧ｖｂでクランプするものであるが、入力
信号電圧Ｖａの最高電圧をクランプする従来のクランプ
回路を第１１図に示す。
電圧を基準電圧ｖｂでクランプするものであるが、入力
信号電圧Ｖａの最高電圧をクランプする従来のクランプ
回路を第１１図に示す。
この回路では、前記ＭＯＳトランジスタ３７のゲートを
入力ピン３３側に接続することにより、入力信号電圧Ｖ
ａの最高電圧を基準電圧ｖｂにクランプするようにした
ものである。
入力ピン３３側に接続することにより、入力信号電圧Ｖ
ａの最高電圧を基準電圧ｖｂにクランプするようにした
ものである。
ところで、第１０図の従来回路において、入力ビン３３
に印加されるクランプ電圧の上限値は、コンパレータ３
４の“１”レベル出力電圧からＭＯＳトランジスタ３７
の閾値電圧骨だけ差し引いた値ＶＣＨとなる。コンパレ
ータ８４の電源電圧が高く、１“レベル出力電圧が十分
に高い場合、基準電圧ｖｂはこのＶＣＯよりも十分に低
い電圧であるために問題はない。通常、コンパレータ３
４のａｌ”レベル出力電圧はその電源電圧ＶＣＣの近辺
まで高（なるが、入力ビン３３に実際に印加される電圧
はＭＯＳトランジスタ３７の閾値電圧ｖｔｈだけ必ず低
下する。このため、基準電圧ｖｂはＶＣ）ｌ（Ｖｃ Ｈ
−Ｖｃ ｃ Ｖｔｈ）以上の値に設定することはでき
ない。従って、電源電圧ｖｃｃの低電圧化を行なうとＶ
ＣＨの値が低下し、基準電圧ｖｂの設定に制限を受け、
回路設計が困難になる欠点がある。例えば、電源電圧Ｖ
ＣＣが５ｖにされているときに基準電圧ｖｂを４．５ｖ
に設定する要求があるとき、Ｎチャネルでエンハンスメ
ント型のＭＯＳ）ランジスタの閾値電圧Ｖｔｈは通常、
ＩＶ程度のため、このときの要求を満たすことはできな
い。同様に第１１図の従来回路でも、−電源電圧Ｖ。０
の低電圧化を行なうとＶＣＨの値が低下し、基準電圧ｖ
ｂの設定に制限を受け、回路設計が困難になる欠点があ
る。
に印加されるクランプ電圧の上限値は、コンパレータ３
４の“１”レベル出力電圧からＭＯＳトランジスタ３７
の閾値電圧骨だけ差し引いた値ＶＣＨとなる。コンパレ
ータ８４の電源電圧が高く、１“レベル出力電圧が十分
に高い場合、基準電圧ｖｂはこのＶＣＯよりも十分に低
い電圧であるために問題はない。通常、コンパレータ３
４のａｌ”レベル出力電圧はその電源電圧ＶＣＣの近辺
まで高（なるが、入力ビン３３に実際に印加される電圧
はＭＯＳトランジスタ３７の閾値電圧ｖｔｈだけ必ず低
下する。このため、基準電圧ｖｂはＶＣ）ｌ（Ｖｃ Ｈ
−Ｖｃ ｃ Ｖｔｈ）以上の値に設定することはでき
ない。従って、電源電圧ｖｃｃの低電圧化を行なうとＶ
ＣＨの値が低下し、基準電圧ｖｂの設定に制限を受け、
回路設計が困難になる欠点がある。例えば、電源電圧Ｖ
ＣＣが５ｖにされているときに基準電圧ｖｂを４．５ｖ
に設定する要求があるとき、Ｎチャネルでエンハンスメ
ント型のＭＯＳ）ランジスタの閾値電圧Ｖｔｈは通常、
ＩＶ程度のため、このときの要求を満たすことはできな
い。同様に第１１図の従来回路でも、−電源電圧Ｖ。０
の低電圧化を行なうとＶＣＨの値が低下し、基準電圧ｖ
ｂの設定に制限を受け、回路設計が困難になる欠点があ
る。
（発明が解決しようとする課題）
このように従来のクランプ回路では、電源電圧の低電圧
化を行なうとクランプ電圧である基準電圧の設定に制限
を受け、回路設計が困難になる欠点がある。
化を行なうとクランプ電圧である基準電圧の設定に制限
を受け、回路設計が困難になる欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源電圧の低電圧化を行なっても、
クランプ電圧である基準電圧の設定範囲を広くすること
ができ、回路設計が容易なりランプ回路を提供すること
にある。
あり、その目的は、電源電圧の低電圧化を行なっても、
クランプ電圧である基準電圧の設定範囲を広くすること
ができ、回路設計が容易なりランプ回路を提供すること
にある。
［発明の構成］
（課題を解決するための手段）
この発明のクランプ回路は、入力信号が結合容量を介し
て供給される信号入力端子と、基準電圧発生手段と、上
記信号入力端子に供給される信号電圧が一方入力端子に
印加され、上記基準電圧発生手段で発生される基準電圧
が他方端子に印加され、両入力電圧を比較する演算増幅
器からなる電圧比較手段と、バイアス電圧供給手段と、
上記バイアス電圧供給手段と上記信号入力端との間に挿
入され、上記電圧比較手段の出力に基づいて導通制御さ
れるスイッチ手段とを具備したことを特徴とする。
て供給される信号入力端子と、基準電圧発生手段と、上
記信号入力端子に供給される信号電圧が一方入力端子に
印加され、上記基準電圧発生手段で発生される基準電圧
が他方端子に印加され、両入力電圧を比較する演算増幅
器からなる電圧比較手段と、バイアス電圧供給手段と、
上記バイアス電圧供給手段と上記信号入力端との間に挿
入され、上記電圧比較手段の出力に基づいて導通制御さ
れるスイッチ手段とを具備したことを特徴とする。
（作用）
この発明のクランプ回路では、入力信号電圧と基準電圧
とが電圧比較手段で比較され、この比較結果に基づいて
スイッチ手段が導通制御される。
とが電圧比較手段で比較され、この比較結果に基づいて
スイッチ手段が導通制御される。
スイッチ手段が導通ずるとバイアス電圧供給手段からの
バイアス電圧が信号入力端に供給され、これにより入力
信号電圧が基準電圧と同じ電圧にクランプされる。
バイアス電圧が信号入力端に供給され、これにより入力
信号電圧が基準電圧と同じ電圧にクランプされる。
このとき、スイッチ手段を例えばＣＭＯＳトランスファ
ゲートで構成すれば、バイアス電圧がどのような値であ
っても、スイッチ手段による電圧降下は発生しない。
ゲートで構成すれば、バイアス電圧がどのような値であ
っても、スイッチ手段による電圧降下は発生しない。
（実施例）
第１図はこの発明のクランプ回路の原理を説明するため
のブロック図である。図において、入力信号源１１から
の信号は結合コンデンサ１２を介して入力ピン１３に供
給される。この入力ピン１３に供給される信号電圧Ｖａ
は演算増幅器で構成された電圧比較器１４の一方入力端
子に供給される。上記電圧比較器１４の他方入力端子に
は基準電圧発生回路１５で発生される基準電圧ｖｂが供
給される。
のブロック図である。図において、入力信号源１１から
の信号は結合コンデンサ１２を介して入力ピン１３に供
給される。この入力ピン１３に供給される信号電圧Ｖａ
は演算増幅器で構成された電圧比較器１４の一方入力端
子に供給される。上記電圧比較器１４の他方入力端子に
は基準電圧発生回路１５で発生される基準電圧ｖｂが供
給される。
１Ｂは所定の直流バイアス電圧Ｖｃを上記入力ピン１３
に供給するためのバイアス電圧供給回路であり、その出
力端子と上記入力ピン１３との間には、上記電圧比較器
１４の出力信号で導通制御されるスイッチ回路１７が挿
入されている。
に供給するためのバイアス電圧供給回路であり、その出
力端子と上記入力ピン１３との間には、上記電圧比較器
１４の出力信号で導通制御されるスイッチ回路１７が挿
入されている。
ここで、上記スイッチ回路１７の両端間に電圧降下が生
じなければ、バイアス電圧供給回路１６からの直流バイ
アス電圧Ｖｃはそのまま人力ビン１３に印加される。こ
のため、電源電圧の低電圧化を行なっても、基準電圧ｖ
ｂの値はほぼ電源電圧の範囲内で自由に設定することが
でき、クランプ電圧としての基＄電圧ｖｂの設定範囲を
広くすることができる。
じなければ、バイアス電圧供給回路１６からの直流バイ
アス電圧Ｖｃはそのまま人力ビン１３に印加される。こ
のため、電源電圧の低電圧化を行なっても、基準電圧ｖ
ｂの値はほぼ電源電圧の範囲内で自由に設定することが
でき、クランプ電圧としての基＄電圧ｖｂの設定範囲を
広くすることができる。
次にこの発明の種々の実施例について説明する。
第２図はこの発明を、クランプ入力バイアス方式の入力
部を有するＣＴＤで使用される低レベル側のクランプ回
路に実施した場合の構成を示すブロック図である。この
場合、入力信号源１１は例えば同期信号を含むビデオ信
号発生源であり、このビデオ信号は結合コンデンサ１２
を介してＣＴＤ−ＩＣの入力ピン１３に供給される。入
力ピン１３に供給される信号電圧Ｖａは前記の電圧比較
器【４としてのコンパレータ１８の反転入力端子（一端
子）に供給されると共に、この信号の処理を行なうＣＣ
Ｄ回路１９に供給される。上記コンパレータ１８の非反
転入力端子（＋端子）には、ＣＴＤのダイナミックレン
ジを有効に活用するために最適な値に設定された基準電
圧発生回路１５からの基準電圧ｖｂが供給される。
部を有するＣＴＤで使用される低レベル側のクランプ回
路に実施した場合の構成を示すブロック図である。この
場合、入力信号源１１は例えば同期信号を含むビデオ信
号発生源であり、このビデオ信号は結合コンデンサ１２
を介してＣＴＤ−ＩＣの入力ピン１３に供給される。入
力ピン１３に供給される信号電圧Ｖａは前記の電圧比較
器【４としてのコンパレータ１８の反転入力端子（一端
子）に供給されると共に、この信号の処理を行なうＣＣ
Ｄ回路１９に供給される。上記コンパレータ１８の非反
転入力端子（＋端子）には、ＣＴＤのダイナミックレン
ジを有効に活用するために最適な値に設定された基準電
圧発生回路１５からの基準電圧ｖｂが供給される。
所定の直流バイアス電圧Ｖｃを供給するバイアス電圧供
給回路１６の出力端子と入力ピン１３との間に挿入され
ている前記スイッチ回路１７は、例えばＮチャネルＭＯ
３）ランジスタ２０とＰチャネルＭＯ３）ランジスタ２
１とを並列接続したＣＭＯＳトランスファゲート２２で
構成されている。そして、上記コンパレータ１８の出力
信号Ｖｄはインバータ２３を介して上記ＣＭＯＳトラン
スファゲート２２のＰチャネル側のＭＯＳ）ランジスタ
２１のゲートに供給され、さらに上記インバータ２３の
出力はもう１個のインバータ２４を介して上記ＣＭＯ３
）ランスファゲート２２のＮチャネル側のＭＯＳトラン
ジスタ２０のゲートに供給される。
給回路１６の出力端子と入力ピン１３との間に挿入され
ている前記スイッチ回路１７は、例えばＮチャネルＭＯ
３）ランジスタ２０とＰチャネルＭＯ３）ランジスタ２
１とを並列接続したＣＭＯＳトランスファゲート２２で
構成されている。そして、上記コンパレータ１８の出力
信号Ｖｄはインバータ２３を介して上記ＣＭＯＳトラン
スファゲート２２のＰチャネル側のＭＯＳ）ランジスタ
２１のゲートに供給され、さらに上記インバータ２３の
出力はもう１個のインバータ２４を介して上記ＣＭＯ３
）ランスファゲート２２のＮチャネル側のＭＯＳトラン
ジスタ２０のゲートに供給される。
このような構成において、入力信号源１１は例えば第３
図の波形図に示すように同期信号を含むビデオ信号Ｖｌ
ｎを発生する。このビデオ信号Ｖｉｎが結合コンデンサ
１２を介して供給される。いま、コンパレータ１８に供
給されている入力信号電圧Ｖａが基準電圧ｖｂ以上のと
き、コンパレータ１８の出力信号Ｖｄは“０＃レベルに
なる。このとき、インバータ２３の出力が“１”レベル
、インバータ２４の出力が′Ｏｍレベルになり、ＣＭＯ
Ｓ）ランスファゲート２２内のＰチャネルＭＯＳトラン
ジスタ２１及びＮチャネルＭＯＳトランジスタ２０が共
に非導通になる。従って、このときはバイアス電圧供給
回路１６からの直流バイアス電圧Ｖｃは入力ピン１３に
は供給されない。
図の波形図に示すように同期信号を含むビデオ信号Ｖｌ
ｎを発生する。このビデオ信号Ｖｉｎが結合コンデンサ
１２を介して供給される。いま、コンパレータ１８に供
給されている入力信号電圧Ｖａが基準電圧ｖｂ以上のと
き、コンパレータ１８の出力信号Ｖｄは“０＃レベルに
なる。このとき、インバータ２３の出力が“１”レベル
、インバータ２４の出力が′Ｏｍレベルになり、ＣＭＯ
Ｓ）ランスファゲート２２内のＰチャネルＭＯＳトラン
ジスタ２１及びＮチャネルＭＯＳトランジスタ２０が共
に非導通になる。従って、このときはバイアス電圧供給
回路１６からの直流バイアス電圧Ｖｃは入力ピン１３に
は供給されない。
他方、入力信号電圧Ｖａが基準電圧ｖｂよりも低いとき
にはコンパレータ１８の出力信号Ｖｄが′１″レベルに
なる。このとき、インバータ２３の出力が“０”レベル
、インバータ２４の出力が“１“レベルになり、ＣＭＯ
Ｓトランスファゲート２２内のＰチャネルＭＯＳトラン
ジスタ２１及びＮチャネルＭＯＳ）ランジスタ２０が共
に導通する。従って、入力ピン１３にはバイアス電圧供
給回路１６からの直流バイアス電圧Ｖｃが供給される。
にはコンパレータ１８の出力信号Ｖｄが′１″レベルに
なる。このとき、インバータ２３の出力が“０”レベル
、インバータ２４の出力が“１“レベルになり、ＣＭＯ
Ｓトランスファゲート２２内のＰチャネルＭＯＳトラン
ジスタ２１及びＮチャネルＭＯＳ）ランジスタ２０が共
に導通する。従って、入力ピン１３にはバイアス電圧供
給回路１６からの直流バイアス電圧Ｖｃが供給される。
このとき、入力ピン１３はＣＭＯＳトランスファゲート
２２のオン抵抗と結合コンデンサ１２の容量に応じた時
定数で順次充電され、その値Ｖａが基準電圧発生回路１
５の基準電圧ｖｂ以上になると、コンパレータ１８の出
力が“０“レベルに反転する。従って、入力信号電圧Ｖ
ａの最低値が基準電圧ｖｂと等しい電圧にクランプされ
る。
２２のオン抵抗と結合コンデンサ１２の容量に応じた時
定数で順次充電され、その値Ｖａが基準電圧発生回路１
５の基準電圧ｖｂ以上になると、コンパレータ１８の出
力が“０“レベルに反転する。従って、入力信号電圧Ｖ
ａの最低値が基準電圧ｖｂと等しい電圧にクランプされ
る。
なお、この実施例回路において、２個のインバータ２３
．２４はコンパレータ１８の出力信号を波形整形するた
めと、ＭＯＳトランジスタ２０．２１のゲートを十分に
駆動するために設けられているものであるが、コンパレ
ータ１８の出力でＣＭＯＳトランスファゲート２２内の
ＮチャネルのＭＯＳトランジスタ２０を十分に駆動する
ことができる場合にはインバータ２４を省略し、コンパ
レータ１８の出力でＮチャネルのＭＯＳトランジスタ２
０のゲートを直接駆動するようにしてもよい。
．２４はコンパレータ１８の出力信号を波形整形するた
めと、ＭＯＳトランジスタ２０．２１のゲートを十分に
駆動するために設けられているものであるが、コンパレ
ータ１８の出力でＣＭＯＳトランスファゲート２２内の
ＮチャネルのＭＯＳトランジスタ２０を十分に駆動する
ことができる場合にはインバータ２４を省略し、コンパ
レータ１８の出力でＮチャネルのＭＯＳトランジスタ２
０のゲートを直接駆動するようにしてもよい。
また、バイアス電圧供給回路１６から供給される直流バ
イアス電圧Ｖｃは基準電圧発生回路１５から出力される
基準電圧ｖｂよりも大きくする必要があるが、バイアス
電圧供給回路１６の出力インピーダンスが十分に低くさ
れているならば、基準電圧ｖｂと等しい電圧にしてもよ
い。従って、その場合にはバイアス電圧供給回路１Ｂを
基準電圧発生回路１５で兼用することができる。また、
バイアス電圧供給回路ＩＢとして所定の電源を用いるよ
うにしてもよい。
イアス電圧Ｖｃは基準電圧発生回路１５から出力される
基準電圧ｖｂよりも大きくする必要があるが、バイアス
電圧供給回路１６の出力インピーダンスが十分に低くさ
れているならば、基準電圧ｖｂと等しい電圧にしてもよ
い。従って、その場合にはバイアス電圧供給回路１Ｂを
基準電圧発生回路１５で兼用することができる。また、
バイアス電圧供給回路ＩＢとして所定の電源を用いるよ
うにしてもよい。
第４図はこの発明を、クランプ入力バイアス方式の入力
部を有するＣＴＤで使用される低レベル側のクランプ回
路に実施した他の実施例回路の構成を示すブロック図で
ある。この実施例回路が上記第２図のものと異なる点は
、入力ピン１３に供給される信号電圧Ｖａがコンパレー
タ１８の非反転入力端子（＋端子）に、基準電圧発生回
路１５からの基準電圧ｖｂが反転入力端子（一端子）に
それぞれ供給されているところである。これに伴い、コ
ンパレータ１８の出力端子と前記インバータ２３との間
に新たにインバータ２５が追加されている。
部を有するＣＴＤで使用される低レベル側のクランプ回
路に実施した他の実施例回路の構成を示すブロック図で
ある。この実施例回路が上記第２図のものと異なる点は
、入力ピン１３に供給される信号電圧Ｖａがコンパレー
タ１８の非反転入力端子（＋端子）に、基準電圧発生回
路１５からの基準電圧ｖｂが反転入力端子（一端子）に
それぞれ供給されているところである。これに伴い、コ
ンパレータ１８の出力端子と前記インバータ２３との間
に新たにインバータ２５が追加されている。
第５図は、上記第２図及び第４図の実施例回路における
基準電圧ｖｂと信号電圧Ｖａとの関係を示す特性図であ
る。図中の実線で示すように上記各実施例回路によれば
、信号電圧Ｖａをクランプ回路る下限値がコンパレータ
１８が正常に動作する下限まで広がる。しかし、従来回
路の場合には図中の破線で示すようにトランジスタ（第
１０図及び第１１図中の符号３７）の閾値電圧骨だけク
ランプできる範囲が狭くなってしまう。
基準電圧ｖｂと信号電圧Ｖａとの関係を示す特性図であ
る。図中の実線で示すように上記各実施例回路によれば
、信号電圧Ｖａをクランプ回路る下限値がコンパレータ
１８が正常に動作する下限まで広がる。しかし、従来回
路の場合には図中の破線で示すようにトランジスタ（第
１０図及び第１１図中の符号３７）の閾値電圧骨だけク
ランプできる範囲が狭くなってしまう。
なお、上記第２図及び第４図の実施例回路では、入力ピ
ン１３と基準電圧発生回路１５の出力との間もしくは入
力ピン１３と接地電圧との間に、入力信号波形に対して
影響を与えない程度の高抵抗を接続することにより、入
力ピン１３が不意の直流電圧にされた場合に回路をでき
るだけ速く所定のクランプ動作に復帰させることができ
る。
ン１３と基準電圧発生回路１５の出力との間もしくは入
力ピン１３と接地電圧との間に、入力信号波形に対して
影響を与えない程度の高抵抗を接続することにより、入
力ピン１３が不意の直流電圧にされた場合に回路をでき
るだけ速く所定のクランプ動作に復帰させることができ
る。
第６図はこの発明を、クランプ人力バイアス方式の入力
部を有するＣＴＤで使用される高レベル側のクランプ回
路に実施した場合の構成を示すブロック図である。この
実施例回路が前記第１図のものと異なる点は、コンパレ
ータ１８の出力端子と前記インバータ２３との間に新た
にインバータ２Ｂが追加されていることである。
部を有するＣＴＤで使用される高レベル側のクランプ回
路に実施した場合の構成を示すブロック図である。この
実施例回路が前記第１図のものと異なる点は、コンパレ
ータ１８の出力端子と前記インバータ２３との間に新た
にインバータ２Ｂが追加されていることである。
このような構成において、入力信号源１１は例えば第７
図の波形図に示すように高レベルの同期信号を含むビデ
オ信号Ｖｉｎを発生する。このビデオ信号Ｖｉｎが結合
コンデンサ１２を介して供給される。
図の波形図に示すように高レベルの同期信号を含むビデ
オ信号Ｖｉｎを発生する。このビデオ信号Ｖｉｎが結合
コンデンサ１２を介して供給される。
いま、コンパレータ１８に印加されている入力信号電圧
Ｖａが基準電圧ｖｂ以下のとき、コンパレータ１８の出
力信号Ｖｄは“１ルベルになる。このとき、インバータ
２６の出力が“０”レベル、インバータ２３の出力が１
“レベル、インバータ２４の出力が“０°レベルになり
、ＣＭＯＳトランスファゲート２２内のＰチャネルＭＯ
３）ランジスタ２１及びＮチャネルＭＯＳトランジスタ
２０が共に非導通になる。従って、このときはバイアス
電圧供給回路１Ｂからの直流バイアス電圧Ｖｃは入力ピ
ン１３には供給されない。
Ｖａが基準電圧ｖｂ以下のとき、コンパレータ１８の出
力信号Ｖｄは“１ルベルになる。このとき、インバータ
２６の出力が“０”レベル、インバータ２３の出力が１
“レベル、インバータ２４の出力が“０°レベルになり
、ＣＭＯＳトランスファゲート２２内のＰチャネルＭＯ
３）ランジスタ２１及びＮチャネルＭＯＳトランジスタ
２０が共に非導通になる。従って、このときはバイアス
電圧供給回路１Ｂからの直流バイアス電圧Ｖｃは入力ピ
ン１３には供給されない。
他方、入力信号電圧Ｖａが基準電圧ｖｂよりも高いとき
にはコンパレータ１８の出力信号Ｖｄが“０ルベルにな
る。このとき、インバータ２Ｂの出力が“１”レベル、
インバータ２３の出力が“０”レベル、インバータ２４
の出力が“１２レベルになり、ＣＭＯＳトランスファゲ
ート２２内のＰチャネルＭＯＳトランジスタ２１及びＮ
チャネルＭＯＳトランジスタ２０が共に導通する。従っ
て、入力ピン１８にバイアス電圧供給回路１６からの直
流バイアス電圧Ｖｃが供給され、上記と同様に入力信号
電圧Ｖａが基準電圧発生回路１５の基準電圧ｖｂと等し
い電圧にクランプされる。
にはコンパレータ１８の出力信号Ｖｄが“０ルベルにな
る。このとき、インバータ２Ｂの出力が“１”レベル、
インバータ２３の出力が“０”レベル、インバータ２４
の出力が“１２レベルになり、ＣＭＯＳトランスファゲ
ート２２内のＰチャネルＭＯＳトランジスタ２１及びＮ
チャネルＭＯＳトランジスタ２０が共に導通する。従っ
て、入力ピン１８にバイアス電圧供給回路１６からの直
流バイアス電圧Ｖｃが供給され、上記と同様に入力信号
電圧Ｖａが基準電圧発生回路１５の基準電圧ｖｂと等し
い電圧にクランプされる。
なおこの場合には、バイアス電圧供給回路１Ｂから供給
される直流バイアス電圧Ｖｃを、基準電圧発生回路１５
から出力される基準電圧ｖｂよりも小さくする必要があ
る。
される直流バイアス電圧Ｖｃを、基準電圧発生回路１５
から出力される基準電圧ｖｂよりも小さくする必要があ
る。
第８図はこの発明を、クランプ入力バイアス方式の入力
部を有するＣＴＤで使用される高レベル側のクランプ回
路に実施した場合の上記とは異なる構成を示すブロック
図である。この実施例回路が前記第１図のものと異なる
点は、入力ピン１３に供給される信号電圧Ｖａがコンパ
レータ１８の非反転入力端子（＋端子）に、基準電圧発
生回路１５からの基準電圧ｖｂが反転入力端子（一端子
）にそれぞれ供給されているところである。
部を有するＣＴＤで使用される高レベル側のクランプ回
路に実施した場合の上記とは異なる構成を示すブロック
図である。この実施例回路が前記第１図のものと異なる
点は、入力ピン１３に供給される信号電圧Ｖａがコンパ
レータ１８の非反転入力端子（＋端子）に、基準電圧発
生回路１５からの基準電圧ｖｂが反転入力端子（一端子
）にそれぞれ供給されているところである。
第９図は、上記第６図及び第８図の実施例回路における
基準電圧ｖｂと信号電圧Ｖａとの関係を示す特性図であ
る。図中の実線で示すように上記各実施例回路によれば
、信号電圧Ｖａをクランプできる上限値がほぼ電源電圧
まで広がる。しかし、従来回路の場合には図中の破線で
示すようにＭＯＳトランジスタ（第１０図及び第１１図
中の符号３７）の閾値電圧針だけクランプできる範囲が
狭くなってしまう。
基準電圧ｖｂと信号電圧Ｖａとの関係を示す特性図であ
る。図中の実線で示すように上記各実施例回路によれば
、信号電圧Ｖａをクランプできる上限値がほぼ電源電圧
まで広がる。しかし、従来回路の場合には図中の破線で
示すようにＭＯＳトランジスタ（第１０図及び第１１図
中の符号３７）の閾値電圧針だけクランプできる範囲が
狭くなってしまう。
なお、上記第６図及び第８図の実施例回路でも、入力ピ
ン１３と基準電圧発生回路１５の出力との間もしくは入
力ピン１３と電源電圧との間に、入力信号波形に対して
影響を与えない程度の高抵抗を接続することにより、入
力ピン１３が不意の直流電圧にされた場合に回路をでき
るだけ速く所定のクランプ動作に復帰させることができ
る。
ン１３と基準電圧発生回路１５の出力との間もしくは入
力ピン１３と電源電圧との間に、入力信号波形に対して
影響を与えない程度の高抵抗を接続することにより、入
力ピン１３が不意の直流電圧にされた場合に回路をでき
るだけ速く所定のクランプ動作に復帰させることができ
る。
このように上記各実施例回路によれば、電源電圧の低電
圧化を行なっても、クランプ電圧である基準電圧の設定
範囲を広くすることができ、これにより回路設計を容易
に行なうことができる。
圧化を行なっても、クランプ電圧である基準電圧の設定
範囲を広くすることができ、これにより回路設計を容易
に行なうことができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例回路ではスイッチ回路１７としてＮチャネル
のＭＯＳトランジスタ２０とＰチャネルのＭＯＳ）ラン
ジスタ２１とからなるＣＭＯＳトランスファゲート２２
を用いる場合について説明したが、これは基準電圧ｖｂ
の値がコンパレータ１８や各インバータで使用している
電源電圧に近い値であるときにはＮチャネル側のＭＯＳ
トランジスタ２０を、また、基準電圧ｖｂの値がＯＶの
接地電圧に近い値であるときにはＰチャネル側のＭＯＳ
トランジスタ２１をそれぞれ省略するようにしてもよい
。その理由は、基準電圧ｖｂの値が電源電圧に近い値で
あるときにはＰチャネル側のＭＯＳトランジスタ２１が
非飽和状態で動作し、そのソース、ドレイン間に電圧降
下がほとんど生じなくなるからである。他方、基準電圧
ｖｂの値が接地電圧に近い値であるときにはＮチャネル
側のＭＯＳトランジスタ２０が非飽和状態で動作し、そ
のソース、ドレイン間に電圧降下がほとんど生じなくな
るからである。従って、Ｐチャネル側とＮチャネル側の
両方のＭＯＳトランジスタ２０．２１を設けておけば、
基準電圧ｖｂがどのような値であっても電圧降下はほと
んど生じない。
種々の変形が可能であることはいうまでもない。例えば
上記実施例回路ではスイッチ回路１７としてＮチャネル
のＭＯＳトランジスタ２０とＰチャネルのＭＯＳ）ラン
ジスタ２１とからなるＣＭＯＳトランスファゲート２２
を用いる場合について説明したが、これは基準電圧ｖｂ
の値がコンパレータ１８や各インバータで使用している
電源電圧に近い値であるときにはＮチャネル側のＭＯＳ
トランジスタ２０を、また、基準電圧ｖｂの値がＯＶの
接地電圧に近い値であるときにはＰチャネル側のＭＯＳ
トランジスタ２１をそれぞれ省略するようにしてもよい
。その理由は、基準電圧ｖｂの値が電源電圧に近い値で
あるときにはＰチャネル側のＭＯＳトランジスタ２１が
非飽和状態で動作し、そのソース、ドレイン間に電圧降
下がほとんど生じなくなるからである。他方、基準電圧
ｖｂの値が接地電圧に近い値であるときにはＮチャネル
側のＭＯＳトランジスタ２０が非飽和状態で動作し、そ
のソース、ドレイン間に電圧降下がほとんど生じなくな
るからである。従って、Ｐチャネル側とＮチャネル側の
両方のＭＯＳトランジスタ２０．２１を設けておけば、
基準電圧ｖｂがどのような値であっても電圧降下はほと
んど生じない。
また、上記各実施例では特に説明しなかったが、基４Ｉ
！電圧発生回路１５はＭＯＳ）ランジスタや抵抗を用い
た電圧分割回路で容易に実現することができる。
！電圧発生回路１５はＭＯＳ）ランジスタや抵抗を用い
た電圧分割回路で容易に実現することができる。
さらに、上記各実施例ではこの発明をクランプ人力バイ
アス方式の人力部を有するＣＴＤで使用されるクランプ
回路に実施した場合について説明したが、ＣＴＤのみで
はなく通常のＭＯＳ−ＩＣやバイポーラ−ＩＣ等のクラ
ンプ回路にも実施できることはもちろんである。
アス方式の人力部を有するＣＴＤで使用されるクランプ
回路に実施した場合について説明したが、ＣＴＤのみで
はなく通常のＭＯＳ−ＩＣやバイポーラ−ＩＣ等のクラ
ンプ回路にも実施できることはもちろんである。
［発明の効果］
以上説明したようにこの発明によれば、入力信号電圧と
基準電圧とを電圧比較手段で比較し、この比較結果に基
づいてスイッチ手段を導通制御し、バイアス電圧供給手
段からのバイアス電圧をスイッチ手段を介して信号入力
端に供給するようにしたので、電源電圧の低電圧化を行
なっても、クランプ電圧である基準電圧の設定範囲を広
くすることができ、回路設計が容易なりランプ回路を提
供することができる。
基準電圧とを電圧比較手段で比較し、この比較結果に基
づいてスイッチ手段を導通制御し、バイアス電圧供給手
段からのバイアス電圧をスイッチ手段を介して信号入力
端に供給するようにしたので、電源電圧の低電圧化を行
なっても、クランプ電圧である基準電圧の設定範囲を広
くすることができ、回路設計が容易なりランプ回路を提
供することができる。
第１図はこの発明の詳細な説明するためのブロック図、
第２図はこの発明の一実施例による構成を示すブロック
図、第３図は上記実施例回路における各部の電圧波形を
示す波形図、第４図はこの発明の他の実施例による構成
を示すブロック図、第５図は上記第２図及び第４図の実
施例回路における特性図、第６図はこの発明のさらに他
の実施例による構成を示すブロック図、第７図は上記第
６図の実施例回路における各部の電圧波形を示す波形図
、第８図はこの発明の別の実施例による構成を示すブロ
ック図、第９図は上記第６図及び第８図の実施例回路に
おける特性図、第１０図及び第１１図はそれぞれ従来回
路のブロック図である。 １１・・・入力信号源、１２・・・結合コンデンサ、１
３・・・入力ピン、１４・・・電圧比較器、１５・・・
基準電圧発生回路、１６・・・バイアス電圧供給回路、
１７・・・スイッチ回路、１８・・・コンパレータ、１
９・・・ＣＣＤ回路、２２・・・ＣＭＯＳｌ−ランスフ
ァゲート。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第４図 →Ｖｂ 第７図 第８図 第９図＝ｖｂ 第１０図 第１１図
第２図はこの発明の一実施例による構成を示すブロック
図、第３図は上記実施例回路における各部の電圧波形を
示す波形図、第４図はこの発明の他の実施例による構成
を示すブロック図、第５図は上記第２図及び第４図の実
施例回路における特性図、第６図はこの発明のさらに他
の実施例による構成を示すブロック図、第７図は上記第
６図の実施例回路における各部の電圧波形を示す波形図
、第８図はこの発明の別の実施例による構成を示すブロ
ック図、第９図は上記第６図及び第８図の実施例回路に
おける特性図、第１０図及び第１１図はそれぞれ従来回
路のブロック図である。 １１・・・入力信号源、１２・・・結合コンデンサ、１
３・・・入力ピン、１４・・・電圧比較器、１５・・・
基準電圧発生回路、１６・・・バイアス電圧供給回路、
１７・・・スイッチ回路、１８・・・コンパレータ、１
９・・・ＣＣＤ回路、２２・・・ＣＭＯＳｌ−ランスフ
ァゲート。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第４図 →Ｖｂ 第７図 第８図 第９図＝ｖｂ 第１０図 第１１図
Claims (1)
- 【特許請求の範囲】 １ 入力信号が結合容量を介して供給される信号入力端
子と、 基準電圧発生手段と、 上記信号入力端子に供給される信号電圧が一方入力端子
に印加され、上記基準電圧発生手段で発生される基準電
圧が他方端子に印加され、両入力電圧を比較する演算増
幅器からなる電圧比較手段と、 バイアス電圧供給手段と、 上記バイアス電圧供給手段と上記信号入力端との間に挿
入され、上記電圧比較手段の出力に基づいて導通制御さ
れるスイッチ手段と を具備したことを特徴とするクランプ回路。 ２ 前記スイッチ手段がＭＯＳトランスファゲートで構
成されている請求項１記載のクランプ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149601A JPH01317077A (ja) | 1988-06-17 | 1988-06-17 | クランプ回路 |
| US07/365,383 US5065056A (en) | 1988-06-17 | 1989-06-13 | Clamping circuit |
| KR1019890008391A KR920004334B1 (ko) | 1988-06-17 | 1989-06-17 | 클램프회로 |
| US07/831,757 US5206553A (en) | 1988-06-17 | 1992-02-10 | Clamping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149601A JPH01317077A (ja) | 1988-06-17 | 1988-06-17 | クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01317077A true JPH01317077A (ja) | 1989-12-21 |
Family
ID=15478770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149601A Pending JPH01317077A (ja) | 1988-06-17 | 1988-06-17 | クランプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5065056A (ja) |
| JP (1) | JPH01317077A (ja) |
| KR (1) | KR920004334B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461223A (en) * | 1992-10-09 | 1995-10-24 | Eastman Kodak Company | Bar code detecting circuitry |
| US5465067A (en) * | 1994-05-13 | 1995-11-07 | Samsung Semiconductor, Inc. | Current clamping circuit |
| JP3310164B2 (ja) * | 1996-05-30 | 2002-07-29 | 株式会社東芝 | 固体撮像装置 |
| JP3127878B2 (ja) * | 1998-03-18 | 2001-01-29 | 日本電気株式会社 | クランプ回路 |
| US6462528B1 (en) * | 2000-05-23 | 2002-10-08 | Tektronix, Inc. | Method and apparatus for probing a conductor of an array of closely-spaced conductors |
| JP3797186B2 (ja) * | 2001-10-15 | 2006-07-12 | 株式会社デンソー | クランプ回路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3200346A (en) * | 1962-08-21 | 1965-08-10 | Adage Inc | Overload protection circuit for high impedance amplifiers |
| JPS5228976B1 (ja) * | 1971-05-31 | 1977-07-29 | ||
| JPS601833B2 (ja) * | 1978-10-18 | 1985-01-17 | 株式会社東芝 | 整流回路 |
| US4315220A (en) * | 1979-06-25 | 1982-02-09 | Digital Equipment Corporation | Peak detector circuit |
| JPS5698012A (en) * | 1980-01-09 | 1981-08-07 | Sony Tektronix Corp | Amplitude limiting circuit |
| JPS56140715A (en) * | 1980-04-04 | 1981-11-04 | Nippon Kogaku Kk <Nikon> | Feedback-type limiting circuit |
| JPS5894232A (ja) * | 1981-11-30 | 1983-06-04 | Toshiba Corp | 半導体アナログスイッチ回路 |
| US4603299A (en) * | 1982-07-26 | 1986-07-29 | Memory Technology, Inc. | Constant duty cycle peak detector |
| US4544854A (en) * | 1983-08-04 | 1985-10-01 | Motorola, Inc. | Analog switch structure having low leakage current |
| US4590394A (en) * | 1984-03-13 | 1986-05-20 | Motorola, Inc. | Signal processing circuit with voltage clamped input |
| JPS59229973A (ja) * | 1984-05-18 | 1984-12-24 | Hitachi Ltd | クランプ回路 |
| FR2628217B1 (fr) * | 1988-03-07 | 1990-07-27 | Sgs Thomson Microelectronics | Circuit de mesure d'un courant |
| US4883987A (en) * | 1988-05-04 | 1989-11-28 | Texas Instruments Incorporated | Comparator circuit having a fast recovery time |
| JPS6429606A (en) * | 1988-05-11 | 1989-01-31 | Sanshin Kogyo Kk | Oil discharging device for outboard machine |
-
1988
- 1988-06-17 JP JP63149601A patent/JPH01317077A/ja active Pending
-
1989
- 1989-06-13 US US07/365,383 patent/US5065056A/en not_active Expired - Lifetime
- 1989-06-17 KR KR1019890008391A patent/KR920004334B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5065056A (en) | 1991-11-12 |
| KR900001127A (ko) | 1990-01-31 |
| KR920004334B1 (ko) | 1992-06-01 |
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