JPH11261010A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11261010A
JPH11261010A JP10063046A JP6304698A JPH11261010A JP H11261010 A JPH11261010 A JP H11261010A JP 10063046 A JP10063046 A JP 10063046A JP 6304698 A JP6304698 A JP 6304698A JP H11261010 A JPH11261010 A JP H11261010A
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JP
Japan
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semiconductor substrate
semiconductor
electronic circuit
semiconductor device
bonding
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Application number
JP10063046A
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English (en)
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Shigenobu Maeda
茂伸 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to FR9811805A priority patent/FR2776124B1/fr
Priority to DE19845294A priority patent/DE19845294B4/de
Priority to KR1019980044988A priority patent/KR100306858B1/ko
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    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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Abstract

(57)【要約】 【課題】 サージから電子回路を保護する半導体装置及
びその製造方法を得る。 【解決手段】 ｐ型の半導体基板１３と、電子回路が形
成されたＳＯＩ層１１１を囲み、半導体基板１３上に形
成された絶縁体１４と、配線１１３を介してＳＯＩ層１
１１に導通するボンディングパッド１２１と、ボンディ
ングパッド１２１及び半導体基板１３が露出している底
部を有する穴１２２及びボンディングパッド１２１を含
むボンディング領域１２とを備え、ボンディング領域１
２にボンディングワイヤ３がボンディングされている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電子回路が設け
られた半導体装置及びその製造方法に関し、特に電子回
路の電気的な保護に関する。
【０００２】
【従来の技術】従来の半導体装置では、静電気に起因す
るサージが高電圧あるいは大電流で内部に設けられた電
子回路に伝搬することがある。
【０００３】
【発明が解決しようとする課題】したがって、サージに
よって内部に設けられた電子回路が破壊されるという問
題点がある。特に、ＳＯＩ（Silicon On Insulator）構
造を有する半導体装置では、サージによって内部に設け
られた電子回路が破壊されやすい。図３３にＳＯＩ構造
を有する半導体装置の断面の例を示す。図３３におい
て、１３はＳＯＩ基板中のｐ型基板領域（以下、単に半
導体基板と呼ぶ）、１１１はＳＯＩ層、１４は埋め込み
酸化膜、１１２はＳＯＩ層１１１上に形成された電子回
路を構成するＭＯＳトランジスタで、ゲートＧ、ソース
Ｓ、ドレインＤを示している。埋め込み酸化膜１４は、
熱伝導性が非常に悪く、例えばＳｉＯ2の場合、単結晶
Ｓｉと比較して熱導電率は１００分の１程度である。し
たがって、ソースＳとドレインＤとの間にサージが伝搬
すると、ソースＳとドレインＤが高温になり、破壊され
やすい。
【０００４】本発明は、この問題点を解決するためにな
されたものであり、内部に設けられた電子回路をサージ
から保護できる半導体装置及びその製造方法を得ること
を目的とする。
【０００５】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、半導体基板と、前記半導体基板に設け
られた電子回路と、前記電子回路に導通する端子と、前
記端子、前記半導体基板の表面のうち前記端子に隣接し
て露出する領域の両方に共通してボンディングされる金
属の接続材とを備え、前記半導体基板の表面を一方の電
極とするダイオードが、前記接続材と前記半導体基板と
の間に形成される。
【０００６】本発明の請求項２に係る課題解決手段にお
いて、前記金属は前記領域と共にショットキー接合を形
成する。
【０００７】本発明の請求項３に係る課題解決手段にお
いて、前記領域は、前記半導体基板とは反対の導電型を
有する。
【０００８】本発明の請求項４に係る課題解決手段は、
前記半導体基板と前記端子との間に形成され、前記電子
回路を囲み、前記領域と共に前記端子に隣接して露出す
る絶縁膜と、前記絶縁膜と前記領域とに跨って形成され
る導電材とを更に備える。
【０００９】本発明の請求項５に係る課題解決手段にお
いて、前記領域は前記端子の中央に存在する。
【００１０】本発明の請求項６に係る課題解決手段は、
半導体基板、前記半導体基板上に形成された絶縁膜、前
記絶縁膜上に形成され、電子回路が形成された半導体層
を含む半導体チップと、前記半導体層を電気的に保護す
るための保護基板と、外部端子と、前記半導体チップと
前記保護基板とを電気的に接続する第１接続材と、前記
保護基板と前記外部端子とを電気的に接続する第２接続
材とを備える。
【００１１】本発明の請求項７に係る課題解決手段は、
（ａ）半導体基板、前記半導体基板上に形成された絶縁
膜、前記絶縁膜上に形成され、電子回路が形成された半
導体層、前記電子回路に導通する端子、及び外部端子を
準備するステップと、（ｂ）前記絶縁膜に穴を開けて前
記半導体基板を露出させるステップと、（ｃ）前記外部
端子に対して金属の接続材の一端を接続するステップ
と、（ｄ）露出した前記半導体基板及び前記端子に対し
て前記接続材の他端をボンディングするステップとを備
える。
【００１２】本発明の請求項８に係る課題解決手段は、
前記ステップ（ｂ），（ｃ）の間に実行される（ｅ）露
出した前記半導体基板の表面の導電型を、前記半導体基
板の導電型と異ならせるステップをさらに含む。
【００１３】本発明の請求項９に係る課題解決手段は、
前記ステップ（ｅ），（ｃ）の間に実行される（ｆ）露
出した前記半導体基板の表面から前記穴の側壁に跨る導
電材を形成するステップをさらに含む。
【００１４】本発明の請求項１０に係る課題解決手段に
おいて、前記電子回路は、ＳＯＩ構造に設けられてい
る。
【００１５】本発明の請求項１１に係る課題解決手段に
おいて、前記電子回路は、ＳＯＩ構造に設けられてい
る。
【００１６】
【発明の実施の形態】実施の形態１．図１は本発明の実
施の形態１における半導体装置の構成を示す概念図であ
る。図１において、１はＳＯＩ構造を有する半導体チッ
プ、１１は半導体チップ１に設けられたＳＯＩ層のある
領域（以下、ＳＯＩ領域と呼ぶ）で、このＳＯＩ領域１
１上に電子回路が形成されている。１２は半導体チップ
１に設けられボンディングワイヤ３が接続される領域
（以下、ボンディング領域と呼ぶ）、２はボンディング
ワイヤ３を介してボンディング領域１２と接続される外
部端子、４はモールド樹脂である。
【００１７】次に、ボンディング領域１２を図２を用い
て説明する。図２は本発明の実施の形態１における半導
体装置を示す断面図であって、図１のボンディング領域
１２に関わる部分を示す。図２において、１３は半導体
基板、１４は埋め込み酸化膜と層間絶縁膜などからなる
絶縁体、１５はガラスコート膜、１６はポリミイド膜、
１１２は電子回路を代表的に示すためのＭＯＳトランジ
スタ、１２１はボンディングパッド、１２２はボンディ
ング領域１２に隣接して設けられた、半導体基板１３に
達する穴、１１３は電子回路の配線である。
【００１８】ボンディングワイヤ３はボンディングパッ
ド１２１と半導体基板１３に共通にして接触している。
実際には穴１２２の深さは浅いため、例えばサーモソニ
ックボンディング（thermosonic bonding）法を用いれ
ば、ボンディングワイヤ３をボンディングパッド１２１
と半導体基板１３に共通に接触させることが可能であ
る。
【００１９】図３に当該部分の等価回路を示す。１１ａ
がＳＯＩ領域１１上に形成された電子回路を示す。ボン
ディングワイヤ３と半導体基板１３との接合はショット
キー接合であるため、半導体基板１３がアノード、ボン
ディングワイヤ３がカソードとなるダイオード１２２０
が形成される。なお、ショットキー接合を形成するボン
ディングワイヤ３の材質は、金、アルミ等の金属であれ
ばよい。ボンディングワイヤ３を伝搬する信号は半導体
基板１３へ流れない。しかし、ボンディングワイヤ３を
サージが伝搬するとダイオード１２２０が降伏して、半
導体基板１３と導通する。なお、図４に示すように、電
子回路１１ａとボンディングパッドとの間のＳＯＩ領域
１１以外のＳＯＩ基板上に電子回路１１ａをサージから
保護するための保護回路６を設けてもよい。
【００２０】実施の形態１によれば、ボンディングワイ
ヤ３を伝搬するサージを効果的に半導体基板１３へ放出
するため、電子回路をサージから保護できる。
【００２１】実施の形態２．次に実施の形態２について
説明する。図５は本発明の実施の形態１における半導体
装置を示す断面図であって、図１のボンディング領域１
２に関わる部分を示す。図５において、１２３はｎ型の
不純物が穴１２２の底に注入された不純物領域、その他
は実施の形態１と同様である。
【００２２】実施の形態２では、不純物領域１２３がカ
ソード、ｐ型の半導体基板１３がアノードとなるＰＮ接
合型のダイオードが形成される。
【００２３】実施の形態２によれば、不純物領域１２３
及び半導体基板１３からなるダイオードは、実施の形態
１で説明したダイオードと比較して、抵抗が小さいた
め、サージが半導体基板１３へ放出され易くなる。
【００２４】実施の形態３．例えば図５において穴１２
２が深いほど、ボンディングワイヤ３は不純物領域１２
３に接触することが困難になる。そこで、実施の形態３
では、図６に示すように、絶縁体１４及び不純物領域１
２３とに跨って形成されるＡｌ、Ｃｕ、ＴｉＮ又はＷ等
の導電材１２４を備える。
【００２５】また、導電材１２４は少なくとも穴１２２
の底及び絶縁体１４の側壁に形成されていればよく、例
えば図７〜図１０に示すものでもよい。
【００２６】図９及び図１０では、金属のスパッタ、レ
ジストの形成及び金属の不要部分のエッチングによって
得られる導電材１２４を示し、図６〜図８では、ＦＩＢ
装置を用いて得られる導電材１２４を示す。ＦＩＢ装置
を用いる場合は、上述のスパッタ等による場合と比較し
て、ボンディング領域１２の数が少ないほどスループッ
トが良くなり、局所的に導電材１２４を形成できる。
【００２７】実施の形態３によれば、ボンディングワイ
ヤ３は、穴１２２が深くても導電材１２４に接触するた
め、ダイオードとの電気的接続が確実になる。
【００２８】実施の形態４．実施の形態４では、図１１
に示すように、穴１２２はボンディングパッド１２１の
中央に存在する。ボンディングパッド１２１の上から眺
めると、穴１２２はボンディングパッド１２１に囲まれ
ている。
【００２９】実施の形態４によれば、穴１２２がボンデ
ィングパッド１２１の中央に存在することによって、ボ
ンディングワイヤ３がボンディングパッド１２１の外縁
へめがけてボンディングされたとしても、ボンディング
ワイヤ３が穴１２２の底に接触し易い。また、穴１２２
はボンディングワイヤ３で覆われ易く、絶縁体１４が露
出しないため、絶縁体１４が水分を吸収することを抑制
できる。
【００３０】実施の形態５．実施の形態５では、本発明
の半導体装置の製造方法について説明する。まず、図１
２に示す構造を有するウェハ１０を周知の技術を用いて
得る。ウェハ１０は、ＳＯＩ基板をガラスコート膜１５
及びポリミイド膜１６で覆ったものであり、ＳＯＩ領域
１１上には電子回路が形成されている。その他の符号に
ついては前述した符号に対応している。
【００３１】また、図において、（ａ）はボンディング
領域１２のうち電源用Ｖdd又は信号用のボンディング領
域１２に係る部分を示し、（ｂ）はグランド用Ｖssに係
る部分を示す。
【００３２】次に、図１２に示す構造について、ポリミ
イド膜１６をパターニングして、ボンディングパッド１
２１上方にボンディング領域１２を設ける（図１３）。
【００３３】次に、図１３に示す構造について、ポリミ
イド膜１６をマスクとしてガラスコート膜１５をエッチ
ングすることによって、ボンディング領域１２内のガラ
スコート膜１５を除去し、ボンディングパッド１２１及
び絶縁体１４を露出させる（図１４）。
【００３４】次に、図１４に示す構造について、ポリミ
イド膜１６及びボンディングパッド１２１をマスクとし
て絶縁体１４をエッチングすることによって、絶縁体１
４に穴１２２を開けて半導体基板１３に達する穴１２２
を設ける（図１５）。
【００３５】次に、（ａ）のボンディング領域１２以外
を覆うレジスト５１を形成し、ｎ型不純物の注入を行う
ことによって、（ａ）の穴１２２の底にｎ型の不純物領
域１２３を設ける（図１６）。
【００３６】次に、レジスト５１を除去した後、（ｂ）
のボンディング領域１２以外を覆うレジスト５２を形成
し、ｐ型不純物の注入を行うことによって、（ｂ）の穴
１２２の底にｐ型の不純物領域１２３を設ける（図１
７）。
【００３７】次に、レジスト５２を除去することによっ
て、図１８に示す構造を得る。これをチップ状に切断す
ることによって半導体チップ１を形成する。この半導体
チップ１と外部端子２とを準備する（図１９）。
【００３８】次に、ボンディング領域１２及び外部端子
２をボンディングワイヤ３でボンディングする（図２０
及び図２１）。ここで、外部端子２にボンディングワイ
ヤ３をボンディングした後、半導体チップ１のボンディ
ング領域１２にボンディングワイヤ３をボンディングす
る。
【００３９】以上のように、外部端子２、半導体チップ
１をこの順に電気的に接続するため、ボンディングの際
に生じたサージを外部端子２へ流せる状態でボンディン
グワイヤ３がボンディング領域１２にボンディングされ
る。よって、電子回路をサージから保護できる。さら
に、ボンディングワイヤ３は、ボンディング領域１２に
ボンディングされるとともに、ｐ型の半導体基板１３が
アノード、ｎ型の不純物領域１２３がカソードとなるダ
イオードに接続さる。よって、ボンディングの際に生じ
たサージがボンディングワイヤ３から電子回路へ流れよ
うとしても、このダイオードを介して半導体基板１３に
流れるため、電子回路をサージから保護できる。これら
の電子回路の保護は、半導体チップ１が保護回路を有し
ない場合に有効である。
【００４０】次に、外部端子２、ボンディングワイヤ
３、半導体チップ１をモールド樹脂４によって覆い、外
部端子２をフレーミングして、半導体装置が完成する
（図２２）。
【００４１】なお、レジスト５１，５２の形成及び除
去、不純物領域１２３の形成するためのイオン注入を省
略すれば、実施の形態１における半導体装置が得られ
る。
【００４２】また、実施の形態４で説明した導電材１２
４を形成する工程を図１９に示す半導体チップ１と外部
端子２とを準備する前までに追加してもよい。例えば図
１８に示す構造を得た直後にＦＩＢ装置を用いて導電材
１２４を形成すればよい（図２４）。
【００４３】さらに、（ｂ）のボンディング領域１２に
ついても穴１２２を設けることによって、ボンディング
ワイヤ３が半導体基板１３に接触するため、半導体基板
１３にグランドの電位が与えられる。（ｂ）の穴１２２
の底に半導体基板１３にｐ型不純物を注入しておくこと
により、ボンディングワイヤ３と半導体基板１３との間
の抵抗が小さくなる。
【００４４】なお、グランドＶss未満の信号が与えられ
る半導体装置については、信号が半導体基板１３から流
出しないようにするために、図２３に示すようにボンデ
ィング領域１２に穴１２２を設けない。
【００４５】実施の形態５によれば、ボンディングの際
に生じたサージは、ボンディングワイヤ３から電子回路
へ流れようとしても、半導体基板１３へ放出されるた
め、電子回路をサージから保護できる。さらに、外部端
子２、半導体チップ１をこの順に電気的に接続するた
め、サージを外部端子２へ流せる状態でボンディングワ
イヤ３がボンディング領域１２にボンディングされる。
これによっても、電子回路をサージから保護できる。
【００４６】実施の形態６．保護回路６も、上述の電子
回路と同様で、ＳＯＩ構造上に設けられると、サージに
対して破壊されやすい。そこで、実施の形態６では、保
護回路６については別の基板に設ける。
【００４７】図２５は本発明の実施の形態６における半
導体装置を示す平面図である。図２５において、２３は
半導体チップ１に設けられたボンディング領域、７は半
導体基板、２１及び２２は半導体基板７上に形成された
ボンディング領域、３１はボンディング領域２２，２３
にボンディングされたボンディングワイヤ、３２は外部
端子２及びボンディング領域２１にボンディングされた
ボンディングワイヤ、その他の符号は前述した符号に対
応している。保護回路６は半導体基板７上に形成され、
ボンディング領域２１，２２に接続されている。
【００４８】保護回路６には、電源Ｖdd用の外部端子２
及びグランドＶss用の外部端子２から配線（図示せず）
を介して、電源Ｖdd及びグランドＶssが供給される。
【００４９】ボンディング領域２１，２２，２３は、全
てが図２３に示すボンディング領域１２であっても、あ
るいは少なくとも１つが実施の形態１〜４のいずれかの
ボンディング領域１２であってもよい。
【００５０】また、ボンディング領域２１，２２，２３
の少なくとも１つに実施の形態１〜４のいずれかのボン
ディング領域を適用すれば、ボンディングによって形成
されるダイオードが電子回路をサージから保護するた
め、半導体基板７上の保護回路６を省略してもよい。
【００５１】図２５の他に、図２６〜図２８に示すもの
でもよい。図２５では、半導体基板７は４つであるが、
図２６では、半導体基板７は１つであり、半導体チップ
１は半導体基板７上に搭載されている。図２７では、フ
リップチップ方式を適用する。図２８に図２７の断面を
示す。図２８において、３１１は金、アルミ、半田等の
バンプであり、ボンディング領域２３とボンディング領
域２２とを電気的に接続する。フリップチップ方式によ
って、一度に多数のボンディング領域２３とボンディン
グ領域２２とを電気的に接続できるためスループットが
向上する。
【００５２】実施の形態６によれば、サージが半導体基
板７へ流れ込むため、半導体チップ１上の電子回路をサ
ージから保護できる。
【００５３】実施の形態７．実施の形態７では、実施の
形態６における半導体装置の製造方法について説明す
る。まず、半導体チップ１、半導体基板７及び外部端子
２を準備する（図２９）。
【００５４】次に、外部端子２にボンディングワイヤ３
２をボンディングし、次にボンディング領域２１にボン
ディングワイヤ３２をボンディングする（図３０）。次
に、ボンディング領域２２にボンディングワイヤ３１を
ボンディングし、次にボンディング領域２３にボンディ
ングワイヤ３１をボンディングする（図３１）。このよ
うに、外部端子２、半導体基板７、半導体チップ１をこ
の順に電気的に接続するため、ボンディングワイヤ３１
をボンディング領域２３にボンディングする際には、ボ
ンディングワイヤ３１は半導体基板７及び外部端子２に
電気的に接続されているため、ボンディングの際に生じ
たサージから電子回路を保護できる。
【００５５】次に、外部端子２、ボンディングワイヤ３
１、ボンディングワイヤ３２、半導体チップ１、半導体
基板７をモールド樹脂４によって覆い、外部端子２をフ
レーミングして、半導体装置が完成する（図３２）。
【００５６】実施の形態７によれば、外部端子２、半導
体基板７、半導体チップ１をこの順に電気的に接続する
ため、ボンディングの際に生じたサージから電子回路を
保護できる。
【００５７】変形例．以上のように、電子回路がＳＯＩ
構造に設けられた場合を用いて説明したが、ＳＯＩ構造
でない半導体基板上に電子回路が設けられていてもよ
い。例えば、図３４を示すように、半導体基板１３上に
電子回路を構成するＭＯＳトランジスタ１１２を形成し
たものに適用してもよい。
【００５８】
【発明の効果】本発明請求項１によると、接続材からボ
ンディングパッドへとサージが伝搬して来た場合、サー
ジはダイオードを介して半導体基板へ伝搬する。したが
って、電子回路をサージから保護できる。
【００５９】本発明請求項２によると、接続材と半導体
基板の表面との間にショットキー型のダイオードが形成
されるので、簡易に請求項１記載の発明の効果を得るこ
とができる。
【００６０】本発明請求項３によると、前記半導体基板
の表面にＰＮ接合型のダイオードが形成されるので、シ
ョットキー型のダイオードと比較して、降伏時の抵抗が
小さいため、サージが半導体基板へ流れ易くなる。
【００６１】本発明請求項４によると、接続材は、ボン
ディングパッドに接触しても絶縁膜が厚いほど、半導体
基板が露出している領域に接触することが困難になる
が、導電材を設けることによって半導体基板と導通する
ことができる。
【００６２】本発明請求項５によると、領域が端子の中
央に存在することによって、接続材が端子の外縁へめが
けてボンディングされたとしても、接続材が領域に接触
し易い。
【００６３】本発明請求項６によると、電子回路が形成
されている半導体層が絶縁膜によって半導体基板と絶縁
されている半導体装置では、サージが外部端子から半導
体層に伝搬してくると、サージが半導体層から流れ出る
経路が殆どないため、電子回路がサージによって破壊さ
れやすい。そこで、外部端子と半導体チップとの間に保
護基板を電気的に介在させて、外部端子から半導体チッ
プへサージが伝搬することを防ぐことによって、電子回
路をサージから保護できる。
【００６４】本発明請求項７によると、一般に絶縁膜上
に形成された電子回路はサージを逃がしにくいが、ステ
ップ（ｃ）によって接続材は外部端子に接続されている
ので、ステップ（ｄ）におけるボンディングの際にサー
ジが生じても、これは外部端子に流出するため、電子回
路をサージから保護できる。
【００６５】本発明請求項８によると、接続材から電子
回路へサージが流れようとしても、半導体基板の表面に
おいて形成されたＰＮ接合型のダイオードを介して流出
するため、電子回路をサージから保護できる。
【００６６】本発明請求項９によると、接続材の他端が
穴の側壁にしか達せず、穴の底にある半導体基板にまで
達しないようにボンディングされても、請求項８の効果
を得ることができる。
【００６７】本発明請求項１０によると、ＳＯＩ構造に
形成された電子回路を効果的にサージから保護できる。
【００６８】本発明請求項１１によると、ＳＯＩ構造に
形成された電子回路を効果的にサージから保護できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置を
示す概念図である。
【図２】 本発明の実施の形態１における半導体装置を
示す断面図である。
【図３】 本発明の実施の形態１における半導体装置の
等価回路図である。
【図４】 本発明の実施の形態１における半導体装置の
等価回路図である。
【図５】 本発明の実施の形態２における半導体装置を
示す断面図である。
【図６】 本発明の実施の形態３における半導体装置を
示す断面図である。
【図７】 本発明の実施の形態３における半導体装置を
示す断面図である。
【図８】 本発明の実施の形態３における半導体装置を
示す断面図である。
【図９】 本発明の実施の形態３における半導体装置を
示す断面図である。
【図１０】 本発明の実施の形態３における半導体装置
を示す断面図である。
【図１１】 本発明の実施の形態４における半導体装置
を示す断面図である。
【図１２】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図１３】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図１４】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図１５】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図１６】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図１７】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図１８】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図１９】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図２０】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図２１】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図２２】 本発明の実施の形態５における半導体装置
を示す断面図である。
【図２３】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図２４】 本発明の実施の形態５における半導体装置
の製造方法を示す断面図である。
【図２５】 本発明の実施の形態６における半導体装置
を示す概念図である。
【図２６】 本発明の実施の形態６における半導体装置
を示す概念図である。
【図２７】 本発明の実施の形態６における半導体装置
を示す概念図である。
【図２８】 本発明の実施の形態６における半導体装置
を示す断面図である。
【図２９】 本発明の実施の形態７における半導体装置
の製造方法を示す断面図である。
【図３０】 本発明の実施の形態７における半導体装置
の製造方法を示す断面図である。
【図３１】 本発明の実施の形態７における半導体装置
の製造方法を示す断面図である。
【図３２】 本発明の実施の形態７における半導体装置
を示す断面図である。
【図３３】 ＳＯＩ構造を示す断面図である。
【図３４】 本発明をＳＯＩ構造以外の半導体基板に適
用した場合を示す断面図である。
【符号の説明】 １ 半導体チップ、２ 外部端子、３ ボンディングワ
イヤ（接続材）、７半導体基板（保護基板）、１１ 電
子回路、１２ ボンディングパッド、１３半導体基板
（保護基板）、１４ 絶縁膜、３１ ボンディングワイ
ヤ（第１接続材）、３２ ボンディングワイヤ（第２接
続材）、３３ バンプ（第１接続材）、１１１ ＳＯＩ
層（半導体層）、１２１ ボンディングパッド、１２２
穴。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に設けられた電子回路と、 前記電子回路に導通する端子と、 前記端子、前記半導体基板の表面のうち前記端子に隣接
    して露出する領域の両方に共通してボンディングされる
    金属の接続材とを備え、 前記半導体基板の表面を一方の電極とするダイオード
    が、前記接続材と前記半導体基板との間に形成される半
    導体装置。
  2. 【請求項２】 前記金属は前記領域と共にショットキー
    接合を形成する請求項１記載の半導体装置。
  3. 【請求項３】 前記領域は、前記半導体基板とは反対の
    導電型を有する請求項１記載の半導体装置。
  4. 【請求項４】 前記半導体基板と前記端子との間に形成
    され、前記電子回路を囲み、前記領域と共に前記端子に
    隣接して露出する絶縁膜と、 前記絶縁膜と前記領域とに跨って形成される導電材とを
    更に備えた請求項３記載の半導体装置。
  5. 【請求項５】 前記領域は前記端子の中央に存在する請
    求項１記載の半導体装置。
  6. 【請求項６】 半導体基板、 前記半導体基板上に形成された絶縁膜、 前記絶縁膜上に形成され、電子回路が形成された半導体
    層を含む半導体チップと、 前記半導体層を電気的に保護するための保護基板と、 外部端子と、 前記半導体チップと前記保護基板とを電気的に接続する
    第１接続材と、 前記保護基板と前記外部端子とを電気的に接続する第２
    接続材とを備えた半導体装置。
  7. 【請求項７】 （ａ）半導体基板、 前記半導体基板上に形成された絶縁膜、 前記絶縁膜上に形成され、電子回路が形成された半導体
    層、 前記電子回路に導通する端子、及び外部端子を準備する
    ステップと、 （ｂ）前記絶縁膜に穴を開けて前記半導体基板を露出さ
    せるステップと、 （ｃ）前記外部端子に対して金属の接続材の一端を接続
    するステップと、 （ｄ）露出した前記半導体基板及び前記端子に対して前
    記接続材の他端をボンディングするステップとを備えた
    半導体装置の製造方法。
  8. 【請求項８】 前記ステップ（ｂ），（ｃ）の間に実行
    される （ｅ）露出した前記半導体基板の表面の導電型を、前記
    半導体基板の導電型と異ならせるステップをさらに含む
    請求項７記載の半導体装置の製造方法。
  9. 【請求項９】 前記ステップ（ｅ），（ｃ）の間に実行
    される （ｆ）露出した前記半導体基板の表面から前記穴の側壁
    に跨る導電材を形成するステップをさらに含む請求項８
    記載の半導体装置の製造方法。
  10. 【請求項１０】 前記電子回路は、ＳＯＩ構造に設けら
    れている請求項１又は６記載の半導体装置。
  11. 【請求項１１】 前記電子回路は、ＳＯＩ構造に設けら
    れている請求項７記載の半導体装置の製造方法。
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