JPH11251573A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11251573A JPH11251573A JP6223998A JP6223998A JPH11251573A JP H11251573 A JPH11251573 A JP H11251573A JP 6223998 A JP6223998 A JP 6223998A JP 6223998 A JP6223998 A JP 6223998A JP H11251573 A JPH11251573 A JP H11251573A
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Abstract
(57)【要約】 (修正有)
【課題】 オン電圧が低く、しかもターンオン及びター
ンオフ時間の短いMOSゲートサイリスタを提供する。 【解決手段】 本サイリスタはp+型Si基板10の一
方の主面側に形成された低濃度不純物を含むn-型ベー
ス領域14、該領域の表面部に選択形成されたp-型ベ
ース領域16、該領域16の表面部に選択的に形成され
たn+型不純物拡散層18、及びp-型ベース領域16の
内部にn+型拡散層18と離間して選択形成されたn+型
フローティングエミッタ領域22を有している。ゲート
電極30はn+型不純物拡散層18、p-型ベース領域1
6,n+型浮遊エミッタ領域22を貫通し、さらにn-型
ベース領域14の内部に達する溝内に絶縁膜32を介し
て形成されている。p-型ベース領域16とn+型不純物
拡散層18の両表面にカソード電極が共通に形成され、
p+型Si基板10の他方主面にはアノード電極60が
形成されている。
ンオフ時間の短いMOSゲートサイリスタを提供する。 【解決手段】 本サイリスタはp+型Si基板10の一
方の主面側に形成された低濃度不純物を含むn-型ベー
ス領域14、該領域の表面部に選択形成されたp-型ベ
ース領域16、該領域16の表面部に選択的に形成され
たn+型不純物拡散層18、及びp-型ベース領域16の
内部にn+型拡散層18と離間して選択形成されたn+型
フローティングエミッタ領域22を有している。ゲート
電極30はn+型不純物拡散層18、p-型ベース領域1
6,n+型浮遊エミッタ領域22を貫通し、さらにn-型
ベース領域14の内部に達する溝内に絶縁膜32を介し
て形成されている。p-型ベース領域16とn+型不純物
拡散層18の両表面にカソード電極が共通に形成され、
p+型Si基板10の他方主面にはアノード電極60が
形成されている。
Description
【0001】
【発明の属する技術分野】本発明は、MOSゲートを有
するバイポーラ型の半導体装置、特にサイリスタに好適
な半導体装置に関する。
するバイポーラ型の半導体装置、特にサイリスタに好適
な半導体装置に関する。
【0002】
【背景技術および発明が解決しようとする課題】MOS
FETとサイリスタ構造を複合化したMOSサイリスタ
は、MOSゲートを用いてカソード領域からフローティ
ングエミッタ領域にエレクトロンが供給され、さらにア
ノード領域からベース領域にホールが注入されることに
より、素子の内部にてサイリスタ動作を行う素子であ
る。特に、高耐圧が要求される素子の場合には、ベース
領域(ドリフト領域)を構成するエピタキシャル層の厚
みを大きくすることによって素子の耐圧を高めている。
しかし、エピタキシャル層の厚みを大きくすることは、
素子のオン抵抗を大きくする要因となる。
FETとサイリスタ構造を複合化したMOSサイリスタ
は、MOSゲートを用いてカソード領域からフローティ
ングエミッタ領域にエレクトロンが供給され、さらにア
ノード領域からベース領域にホールが注入されることに
より、素子の内部にてサイリスタ動作を行う素子であ
る。特に、高耐圧が要求される素子の場合には、ベース
領域(ドリフト領域)を構成するエピタキシャル層の厚
みを大きくすることによって素子の耐圧を高めている。
しかし、エピタキシャル層の厚みを大きくすることは、
素子のオン抵抗を大きくする要因となる。
【0003】素子のオン抵抗を低くするために、たとえ
ば特開平4−146674号公報に開示された技術があ
る。この技術においては、素子内部にフローティングエ
ミッタを形成し、さらにこのフローティングエミッタの
面積を素子面積の大半を占めるように形成している。そ
して、カソード領域を素子表面部に作成し、このカソー
ド領域とフローティングエミッタとをトレンチゲートに
よって接続してMOS構造を構成している。この半導体
装置においては、フローティングエミッタが基板の主面
方向に広く形成されていることから、エレクトロンの注
入通路が広くなり、その結果、ベース領域での抵抗を下
げることができ、オン電圧は低減される。しかながら、
この構造の半導体装置では、ターンオン並びにターンオ
フの時間については未だ十分に短縮されたとはいえな
い。
ば特開平4−146674号公報に開示された技術があ
る。この技術においては、素子内部にフローティングエ
ミッタを形成し、さらにこのフローティングエミッタの
面積を素子面積の大半を占めるように形成している。そ
して、カソード領域を素子表面部に作成し、このカソー
ド領域とフローティングエミッタとをトレンチゲートに
よって接続してMOS構造を構成している。この半導体
装置においては、フローティングエミッタが基板の主面
方向に広く形成されていることから、エレクトロンの注
入通路が広くなり、その結果、ベース領域での抵抗を下
げることができ、オン電圧は低減される。しかながら、
この構造の半導体装置では、ターンオン並びにターンオ
フの時間については未だ十分に短縮されたとはいえな
い。
【0004】本発明の目的は、オン電圧のみならず、タ
ーンオン並びにターンオフ時間の短い、MOSゲートを
含むバイポーラ型の半導体装置を提供することにある。
ーンオン並びにターンオフ時間の短い、MOSゲートを
含むバイポーラ型の半導体装置を提供することにある。
【0005】
【課題を解決するための手段】本発明の半導体装置は、
第1導電型の第1半導体層、前記第1半導体層の一方の
主面側に形成された、低濃度の不純物を含む第2導電型
の第2半導体層、前記第2半導体層の表面部に選択的に
形成された第1導電型の第3半導体層、前記第3半導体
層の表面部に選択的に形成された第2導電型の第4半導
体層、前記第3半導体層の内部に前記第4半導体層と離
間して選択的に形成された第1導電型の第5半導体層、
前記第4半導体層、前記第3半導体層、前記第5半導体
層および前記第3半導体層を貫通し、さらに前記第2半
導体層の内部に達するトレンチ内に、絶縁膜を介して形
成されたゲート電極、前記第3半導体層および前記第4
半導体層の双方の表面に共通に形成された第1の主電
極、および前記第1半導体層の他方の主面側に形成され
た第2の主電極、を含む。
第1導電型の第1半導体層、前記第1半導体層の一方の
主面側に形成された、低濃度の不純物を含む第2導電型
の第2半導体層、前記第2半導体層の表面部に選択的に
形成された第1導電型の第3半導体層、前記第3半導体
層の表面部に選択的に形成された第2導電型の第4半導
体層、前記第3半導体層の内部に前記第4半導体層と離
間して選択的に形成された第1導電型の第5半導体層、
前記第4半導体層、前記第3半導体層、前記第5半導体
層および前記第3半導体層を貫通し、さらに前記第2半
導体層の内部に達するトレンチ内に、絶縁膜を介して形
成されたゲート電極、前記第3半導体層および前記第4
半導体層の双方の表面に共通に形成された第1の主電
極、および前記第1半導体層の他方の主面側に形成され
た第2の主電極、を含む。
【0006】この半導体装置においては、前記ゲート電
極は、ソース領域として機能する第4半導体層、第1の
チャネル領域を形成しうる領域(ベース領域)として機
能する第3半導体層、ドレイン領域およびフローティン
グエミッタ領域として機能する第5半導体層およびベー
ス領域として機能する第3半導体層を貫通し、さらに第
2半導体層の内部まで達するトレンチゲート構造を有す
る。このトレンチゲート構造のMOSFET、ドリフト
領域(ベース層)として機能する第2半導体層およびエ
ミッタ層として機能する第1半導体層によってIGBT
(Insulated Gate Bipolar T
ransistor)素子が形成される。また、第1,
第2,第3および第5半導体層によってサイリスタが形
成される。このように、IGBTとサイリスタとが同一
のトレンチゲートを用いてコントロールされることによ
り、素子のターンオン時間を短くすることができる。
極は、ソース領域として機能する第4半導体層、第1の
チャネル領域を形成しうる領域(ベース領域)として機
能する第3半導体層、ドレイン領域およびフローティン
グエミッタ領域として機能する第5半導体層およびベー
ス領域として機能する第3半導体層を貫通し、さらに第
2半導体層の内部まで達するトレンチゲート構造を有す
る。このトレンチゲート構造のMOSFET、ドリフト
領域(ベース層)として機能する第2半導体層およびエ
ミッタ層として機能する第1半導体層によってIGBT
(Insulated Gate Bipolar T
ransistor)素子が形成される。また、第1,
第2,第3および第5半導体層によってサイリスタが形
成される。このように、IGBTとサイリスタとが同一
のトレンチゲートを用いてコントロールされることによ
り、素子のターンオン時間を短くすることができる。
【0007】さらに、本発明に係る他の半導体装置は、
第1導電型の第1半導体層、前記第1半導体層の一方の
主面側に形成された、低濃度の不純物を含む第2導電型
の第2半導体層、前記第2半導体層の表面部に選択的に
形成された第1導電型の第3半導体層、前記第3半導体
層の表面部に選択的に形成された第2導電型の第4半導
体層、前記第3半導体層の内部に前記第4半導体層と離
間して選択的に形成された第2導電型の第5半導体層、
前記第4半導体層および前記第3半導体層を貫通し、少
なくとも前記第5半導体層に達するトレンチ内に、絶縁
膜を介して形成された第1のゲート電極、前記第2導電
型の第4半導体層に隣接する前記第1導電型の第3半導
体層の表面に、絶縁膜を介して形成された第2のゲート
電極、前記第3半導体層および前記第4半導体層の双方
の表面に共通に形成された第1の主電極、および前記第
1半導体層の他方の主面側に形成された第2の主電極、
を含む。
第1導電型の第1半導体層、前記第1半導体層の一方の
主面側に形成された、低濃度の不純物を含む第2導電型
の第2半導体層、前記第2半導体層の表面部に選択的に
形成された第1導電型の第3半導体層、前記第3半導体
層の表面部に選択的に形成された第2導電型の第4半導
体層、前記第3半導体層の内部に前記第4半導体層と離
間して選択的に形成された第2導電型の第5半導体層、
前記第4半導体層および前記第3半導体層を貫通し、少
なくとも前記第5半導体層に達するトレンチ内に、絶縁
膜を介して形成された第1のゲート電極、前記第2導電
型の第4半導体層に隣接する前記第1導電型の第3半導
体層の表面に、絶縁膜を介して形成された第2のゲート
電極、前記第3半導体層および前記第4半導体層の双方
の表面に共通に形成された第1の主電極、および前記第
1半導体層の他方の主面側に形成された第2の主電極、
を含む。
【0008】この半導体装置においては、MOSFET
のソース領域として機能する第4半導体層、チャネル領
域を形成し得る領域(ベース領域)として機能する第3
半導体層を貫通し、さらにドレイン領域およびフローテ
ィングエミッタ領域として機能する第5半導体層に達す
るトレンチ構造の第1のゲート電極を有する。そして、
このMOSゲートに加えて、このMOSゲートと異なる
ルートにIGBTが形成されている。このIGBTは、
第2のゲート電極、MOSFETのソース領域として機
能する第4半導体層、チャネル領域を形成し得る第3半
導体層、ドリフト領域として機能する第2半導体層およ
びエミッタ層として機能する第1半導体層によって構成
される。そして、第1のゲート電極を有するMOSゲー
トと第2のゲート電極を有するIGBTとを独立して制
御することにより、素子のターンオンおよびターンオフ
動作を速やかに行うことができる。
のソース領域として機能する第4半導体層、チャネル領
域を形成し得る領域(ベース領域)として機能する第3
半導体層を貫通し、さらにドレイン領域およびフローテ
ィングエミッタ領域として機能する第5半導体層に達す
るトレンチ構造の第1のゲート電極を有する。そして、
このMOSゲートに加えて、このMOSゲートと異なる
ルートにIGBTが形成されている。このIGBTは、
第2のゲート電極、MOSFETのソース領域として機
能する第4半導体層、チャネル領域を形成し得る第3半
導体層、ドリフト領域として機能する第2半導体層およ
びエミッタ層として機能する第1半導体層によって構成
される。そして、第1のゲート電極を有するMOSゲー
トと第2のゲート電極を有するIGBTとを独立して制
御することにより、素子のターンオンおよびターンオフ
動作を速やかに行うことができる。
【0009】前記半導体装置においては、前記第5半導
体層のかわりに、前記第3半導体層とショットキー接合
が形成されうる金属層を形成することもできる。このよ
うに、ベース領域として機能する第3半導体層とフロー
ティングエミッタ領域として機能する第5半導体層とを
ショットキー接合することにより、pn接合に比べて順
方向特性が向上する。
体層のかわりに、前記第3半導体層とショットキー接合
が形成されうる金属層を形成することもできる。このよ
うに、ベース領域として機能する第3半導体層とフロー
ティングエミッタ領域として機能する第5半導体層とを
ショットキー接合することにより、pn接合に比べて順
方向特性が向上する。
【0010】
【発明の実施の形態】(第1の実施の形態)図1は、本
発明を適用した、MOSゲートによって制御されるサイ
リスタ(MOSゲートサイリスタ)100を模式的に示
す断面図、図2は、図1に示すサイリスタを、上部の電
極層を除いた状態で示す平面図である。
発明を適用した、MOSゲートによって制御されるサイ
リスタ(MOSゲートサイリスタ)100を模式的に示
す断面図、図2は、図1に示すサイリスタを、上部の電
極層を除いた状態で示す平面図である。
【0011】(構成)このMOSゲートサイリスタ10
0においては、エミッタ層として機能するp+型シリコ
ン基板(第1半導体層)10の一方の主面上に、n+型
バッファ層12が形成され、このバッファ層12の表面
にはドリフト領域として機能するn-型ベース領域(第
2半導体層)14が形成されている。前記n-型ベース
領域14の表面部には、p-型ベース領域(第3半導体
層)16が形成され、このベース領域16の表面部に
は、MOS素子のソース領域として機能するn+型不純
物拡散層(第4半導体層)18a,18bが選択的に形
成されている。さらに、前記p-型ベース領域16の内
部には、前記n+型不純物拡散層18a,18bと離れ
た位置に、n+型フローティングエミッタ領域(第5半
導体層)22が選択的に形成されている。
0においては、エミッタ層として機能するp+型シリコ
ン基板(第1半導体層)10の一方の主面上に、n+型
バッファ層12が形成され、このバッファ層12の表面
にはドリフト領域として機能するn-型ベース領域(第
2半導体層)14が形成されている。前記n-型ベース
領域14の表面部には、p-型ベース領域(第3半導体
層)16が形成され、このベース領域16の表面部に
は、MOS素子のソース領域として機能するn+型不純
物拡散層(第4半導体層)18a,18bが選択的に形
成されている。さらに、前記p-型ベース領域16の内
部には、前記n+型不純物拡散層18a,18bと離れ
た位置に、n+型フローティングエミッタ領域(第5半
導体層)22が選択的に形成されている。
【0012】そして、前記p-型ベース領域16には、
トレンチ構造のゲート電極30が形成されている。この
ゲート電極30は、前記n+型不純物拡散層18a,1
8b、前記p-型ベース領域16、前記n+型フローティ
ングエミッタ領域22、前記p-型ベース領域16およ
び前記n-型ベース領域14の一部を貫通するトレンチ
内に、絶縁膜32を介して例えばドープトポリシリコン
からなる導電層34を形成することによって構成されて
いる。
トレンチ構造のゲート電極30が形成されている。この
ゲート電極30は、前記n+型不純物拡散層18a,1
8b、前記p-型ベース領域16、前記n+型フローティ
ングエミッタ領域22、前記p-型ベース領域16およ
び前記n-型ベース領域14の一部を貫通するトレンチ
内に、絶縁膜32を介して例えばドープトポリシリコン
からなる導電層34を形成することによって構成されて
いる。
【0013】また、前記n+型不純物拡散領域18a,
18bおよびp-型ベース領域16の表面に第1の主電
極であるカソード電極50が形成されている。そして、
前記ゲート電極30および前記カソード電極50は絶縁
層70によって電気的に分離されている。また、前記p
+型エミッタ層10の他方の主面には第2の主電極であ
るアノード電極60が形成されている。
18bおよびp-型ベース領域16の表面に第1の主電
極であるカソード電極50が形成されている。そして、
前記ゲート電極30および前記カソード電極50は絶縁
層70によって電気的に分離されている。また、前記p
+型エミッタ層10の他方の主面には第2の主電極であ
るアノード電極60が形成されている。
【0014】このMOSゲートサイリスタ100におい
ては、n+型フローティングエミッタ領域22、p-型ベ
ース領域16、n-型ベース領域14、n+型バッファ層
12およびp+型エミッタ層10によって、npnpサ
イリスタが構成される。
ては、n+型フローティングエミッタ領域22、p-型ベ
ース領域16、n-型ベース領域14、n+型バッファ層
12およびp+型エミッタ層10によって、npnpサ
イリスタが構成される。
【0015】また、n+型不純物拡散領域(ソース領
域)18a,18b、第1のチャネル領域20a、n+
型フローティングエミッタ領域22、第2のチャネル領
域20b、n-型ベース領域14、n+型バッファ層12
およびp+型エミッタ層10によって、IGBTが構成
される。前記第1のチャネル領域20aは、前記ゲート
電極30のゲート絶縁膜32に隣接する、前記n+型不
純物拡散層18a,18bと前記フローティングエミッ
タ領域22との間に形成され、前記第2のチャネル領域
20bは、前記ゲート電極30のゲート絶縁膜32に隣
接する、前記フローティングエミッタ領域22と、ベー
ス領域14との間に形成される。
域)18a,18b、第1のチャネル領域20a、n+
型フローティングエミッタ領域22、第2のチャネル領
域20b、n-型ベース領域14、n+型バッファ層12
およびp+型エミッタ層10によって、IGBTが構成
される。前記第1のチャネル領域20aは、前記ゲート
電極30のゲート絶縁膜32に隣接する、前記n+型不
純物拡散層18a,18bと前記フローティングエミッ
タ領域22との間に形成され、前記第2のチャネル領域
20bは、前記ゲート電極30のゲート絶縁膜32に隣
接する、前記フローティングエミッタ領域22と、ベー
ス領域14との間に形成される。
【0016】(動作)次に、本実施の形態に係るMOS
ゲートサイリスタ100の動作について説明する。
ゲートサイリスタ100の動作について説明する。
【0017】まず、ゲート電極30とアノード電極60
とに所定の正電圧を印加することにより、IGBTを動
作させる。IGBTの動作では、エレクトロンは、n+
型不純物拡散層18a,18bから第1のチャネル領域
20aを経てn+型フローティングエミッタ22に流れ
込み、さらにそのフローティングエミッタ領域22の内
部のゲート電極30のゲート絶縁膜32に沿って形成さ
れるアキミュレーション領域を流れ、さらに第2のチャ
ネル領域20bを経てn-型ベース領域14に流れ込
む。同時に、アノード電極60に正電圧が印加されてい
るため、ホールがp+型エミッタ層10からn+型バッフ
ァ層12を経てn-型ベース領域14へと流れ込む。こ
のようにして、n-型ベース領域14はエレクトロンと
ホールとによって充満され、IGBTの動作モードとな
る。
とに所定の正電圧を印加することにより、IGBTを動
作させる。IGBTの動作では、エレクトロンは、n+
型不純物拡散層18a,18bから第1のチャネル領域
20aを経てn+型フローティングエミッタ22に流れ
込み、さらにそのフローティングエミッタ領域22の内
部のゲート電極30のゲート絶縁膜32に沿って形成さ
れるアキミュレーション領域を流れ、さらに第2のチャ
ネル領域20bを経てn-型ベース領域14に流れ込
む。同時に、アノード電極60に正電圧が印加されてい
るため、ホールがp+型エミッタ層10からn+型バッフ
ァ層12を経てn-型ベース領域14へと流れ込む。こ
のようにして、n-型ベース領域14はエレクトロンと
ホールとによって充満され、IGBTの動作モードとな
る。
【0018】さらに、アノード電極60の電圧を増加さ
せることにより、p+型エミッタ層10から注入された
ホールはn+型フローティングエミッタ領域22直下の
p-型ベース領域16に流れ込み、このp-型ベース領域
16の抵抗が低くなり、p+型エミッタ層10、n+型バ
ッファ層12およびn-型ベース領域14、p-型ベース
領域16およびn+型フローティングエミッタ領域22
からなるpnpnサイリスタがラッチアップの状態にな
り、サイリスタ動作を引き起こす。そして、サイリスタ
動作時には、前記フローティングエミッタ領域22がシ
リコン基板10の主面の方向に延びる状態で形成されて
いるため、エレクトロンの注入経路を広くすることがで
き、したがって電流が流れやすくオン電圧を低減でき
る。
せることにより、p+型エミッタ層10から注入された
ホールはn+型フローティングエミッタ領域22直下の
p-型ベース領域16に流れ込み、このp-型ベース領域
16の抵抗が低くなり、p+型エミッタ層10、n+型バ
ッファ層12およびn-型ベース領域14、p-型ベース
領域16およびn+型フローティングエミッタ領域22
からなるpnpnサイリスタがラッチアップの状態にな
り、サイリスタ動作を引き起こす。そして、サイリスタ
動作時には、前記フローティングエミッタ領域22がシ
リコン基板10の主面の方向に延びる状態で形成されて
いるため、エレクトロンの注入経路を広くすることがで
き、したがって電流が流れやすくオン電圧を低減でき
る。
【0019】このように、IGBT素子はサイリスタ動
作を引き起こすためのトリガとして機能する。そして、
IGBT素子のMOSFET部分をゲート電極30に沿
って形成しているため、従来構造の素子に比べてp+型
エミッタ層10からのホールの注入をより容易に促すこ
とができ、ターンオン時間の短い、大電流を制御できる
サイリスタを実現することができる。
作を引き起こすためのトリガとして機能する。そして、
IGBT素子のMOSFET部分をゲート電極30に沿
って形成しているため、従来構造の素子に比べてp+型
エミッタ層10からのホールの注入をより容易に促すこ
とができ、ターンオン時間の短い、大電流を制御できる
サイリスタを実現することができる。
【0020】また、MOSゲートサイリスタ100をタ
ーンオフする場合には、ゲート電極30をオフ状態とす
ることにより、n+型フローティングエミッタ領域22
はカソード電極50から電位的に切り放され、サイリス
タ動作が停止する。
ーンオフする場合には、ゲート電極30をオフ状態とす
ることにより、n+型フローティングエミッタ領域22
はカソード電極50から電位的に切り放され、サイリス
タ動作が停止する。
【0021】(製造方法)次に、図3〜図9を参照し
て、図1および図2に示すMOSゲートサイリスタ10
0の製造方法の一例について説明する。なお、各半導体
層の膜厚,サイズあるいは不純物濃度などは、素子の用
途、設計事項などによって最適な条件が選択される。
て、図1および図2に示すMOSゲートサイリスタ10
0の製造方法の一例について説明する。なお、各半導体
層の膜厚,サイズあるいは不純物濃度などは、素子の用
途、設計事項などによって最適な条件が選択される。
【0022】まず、図3に示すように、p+型シリコン
基板10上に、n+型バッファ層12およびn-型ベース
領域14をエピタキシャル成長で形成する。
基板10上に、n+型バッファ層12およびn-型ベース
領域14をエピタキシャル成長で形成する。
【0023】ついで、図4に示すように、n-型ベース
領域14中にp型不純物を拡散あるいはイオン注入する
ことによってp-型不純物拡散層(pウエル)16aを
形成する。さらにこのp-型不純物拡散層16a内に、
マスクMによって所定領域にヒ素などのn型不純物をイ
オン注入し、n+型不純物拡散層22aを形成する。
領域14中にp型不純物を拡散あるいはイオン注入する
ことによってp-型不純物拡散層(pウエル)16aを
形成する。さらにこのp-型不純物拡散層16a内に、
マスクMによって所定領域にヒ素などのn型不純物をイ
オン注入し、n+型不純物拡散層22aを形成する。
【0024】ついで、図5に示すように、n-型ベース
領域14bをエピタキシャル成長で形成する。ついで、
図6に示すように、アニール処理を行うことによりn+
型不純物拡散層22aを熱拡散させることによりn+型
フローティングエミッタ領域22を形成する。
領域14bをエピタキシャル成長で形成する。ついで、
図6に示すように、アニール処理を行うことによりn+
型不純物拡散層22aを熱拡散させることによりn+型
フローティングエミッタ領域22を形成する。
【0025】ついで、図7に示すように、n-型ベース
領域14bにp型不純物を拡散またはイオン注入するこ
とによってp-型不純物拡散層16bを形成し、p-型ベ
ース領域16を形成する。さらに、p-型ベース領域1
6の表面部にn型不純物を選択的にイオン注入すること
によって、n+型不純物拡散層18を形成する。
領域14bにp型不純物を拡散またはイオン注入するこ
とによってp-型不純物拡散層16bを形成し、p-型ベ
ース領域16を形成する。さらに、p-型ベース領域1
6の表面部にn型不純物を選択的にイオン注入すること
によって、n+型不純物拡散層18を形成する。
【0026】さらに、図8に示すように、図示しないマ
スクを形成し、RIEなどのドライエッチングによって
ウエハの選択的除去を行い、n+型不純物拡散層18、
p-型ベース領域16、n+型フローティングエミッタ領
域22、p-型ベース領域16およびn-型ベース領域1
4の一部に達するトレンチを形成する。ついで、マスク
を除去した後に、トレンチの内壁を含むウエハ全面にシ
リコン酸化膜からなる絶縁膜32を形成し、さらにトレ
ンチの内部を埋めるようにドープトポリシリコンからな
る導電層34を形成し、半導体層上面の不要な絶縁膜お
よび導電層を除去してトレンチ構造のゲート電極30を
形成する。
スクを形成し、RIEなどのドライエッチングによって
ウエハの選択的除去を行い、n+型不純物拡散層18、
p-型ベース領域16、n+型フローティングエミッタ領
域22、p-型ベース領域16およびn-型ベース領域1
4の一部に達するトレンチを形成する。ついで、マスク
を除去した後に、トレンチの内壁を含むウエハ全面にシ
リコン酸化膜からなる絶縁膜32を形成し、さらにトレ
ンチの内部を埋めるようにドープトポリシリコンからな
る導電層34を形成し、半導体層上面の不要な絶縁膜お
よび導電層を除去してトレンチ構造のゲート電極30を
形成する。
【0027】ついで、図9に示すように、少なくともn
+型不純物拡散層18aとp-型ベース領域16とに跨る
ように、一方の主電極であるカソード電極50を形成
し、p+型シリコン基板10の下面に他方の主電極であ
るアノード電極60を形成する。
+型不純物拡散層18aとp-型ベース領域16とに跨る
ように、一方の主電極であるカソード電極50を形成
し、p+型シリコン基板10の下面に他方の主電極であ
るアノード電極60を形成する。
【0028】以上述べた製造方法は、一例であって、他
の製造方法を採用してもよい。例えば、エピタキシャル
成長の代わりにアモルファスシリコンを成膜した後にア
ニール処理を行うことにより、アモルファスシリコンを
単結晶シリコンに再結晶化する方法などを採用すること
ができる。なお、上述した製造方法は、基本的には他の
実施の形態にかかる半導体装置にも適用することができ
る。
の製造方法を採用してもよい。例えば、エピタキシャル
成長の代わりにアモルファスシリコンを成膜した後にア
ニール処理を行うことにより、アモルファスシリコンを
単結晶シリコンに再結晶化する方法などを採用すること
ができる。なお、上述した製造方法は、基本的には他の
実施の形態にかかる半導体装置にも適用することができ
る。
【0029】(第2の実施の形態)図10は、本発明を
適用した、MOSゲートによって制御されるサイリスタ
(MOSゲートサイリスタ)200を模式的に示す断面
図である。
適用した、MOSゲートによって制御されるサイリスタ
(MOSゲートサイリスタ)200を模式的に示す断面
図である。
【0030】(構成)このMOSゲートサイリスタ20
0においては、エミッタ層として機能するp+型シリコ
ン基板(第1半導体層)10の一方の主面上に、n+型
バッファ層12が形成され、このバッファ層12の表面
にはドリフト領域として機能するn-型ベース領域(第
2半導体層)14が形成されている。前記n-型ベース
領域14の表面部には、p-型ベース領域(第3半導体
層)16が形成され、このベース領域16の表面部に
は、MOS素子のソース領域として機能するn+型不純
物拡散層(第4半導体層)18a,18bが選択的に形
成されている。さらに、前記p-型ベース領域16の内
部には、前記n+型不純物拡散層18a,18bと離れ
た位置に、n+型フローティングエミッタ領域(第5半
導体層)22が選択的に形成されている。
0においては、エミッタ層として機能するp+型シリコ
ン基板(第1半導体層)10の一方の主面上に、n+型
バッファ層12が形成され、このバッファ層12の表面
にはドリフト領域として機能するn-型ベース領域(第
2半導体層)14が形成されている。前記n-型ベース
領域14の表面部には、p-型ベース領域(第3半導体
層)16が形成され、このベース領域16の表面部に
は、MOS素子のソース領域として機能するn+型不純
物拡散層(第4半導体層)18a,18bが選択的に形
成されている。さらに、前記p-型ベース領域16の内
部には、前記n+型不純物拡散層18a,18bと離れ
た位置に、n+型フローティングエミッタ領域(第5半
導体層)22が選択的に形成されている。
【0031】そして、前記p-型ベース領域16には、
トレンチ構造の第1のゲート電極30が形成されてい
る。このゲート電極30は、前記n+型不純物拡散層1
8a,18bおよび前記p-型ベース領域16を貫通
し、さらに前記n+型フローティングエミッタ領域22
に達するトレンチ内に、絶縁膜32を介して例えばドー
プトポリシリコンからなる導電層34を形成することに
よって構成されている。また、前記n+型不純物拡散領
域18bの一部、および前記p-型ベース領域16の表
面に絶縁膜42を介して第2のゲート電極40が形成さ
れている。
トレンチ構造の第1のゲート電極30が形成されてい
る。このゲート電極30は、前記n+型不純物拡散層1
8a,18bおよび前記p-型ベース領域16を貫通
し、さらに前記n+型フローティングエミッタ領域22
に達するトレンチ内に、絶縁膜32を介して例えばドー
プトポリシリコンからなる導電層34を形成することに
よって構成されている。また、前記n+型不純物拡散領
域18bの一部、および前記p-型ベース領域16の表
面に絶縁膜42を介して第2のゲート電極40が形成さ
れている。
【0032】さらに、前記n+型不純物拡散領域18
a,18bおよびp-型ベース領域16の表面に第1の
主電極であるカソード電極50が形成されている。そし
て、前記ゲート電極30および前記カソード電極50は
絶縁層70によって電気的に分離されている。また、前
記p+型エミッタ層10の他方の主面には第2の主電極
であるアノード電極60が形成されている。
a,18bおよびp-型ベース領域16の表面に第1の
主電極であるカソード電極50が形成されている。そし
て、前記ゲート電極30および前記カソード電極50は
絶縁層70によって電気的に分離されている。また、前
記p+型エミッタ層10の他方の主面には第2の主電極
であるアノード電極60が形成されている。
【0033】このサイリスタ200においては、n+型
フローティングエミッタ領域22、p-型ベース領域1
6、n-型ベース領域14、n+型バッファ層12および
p+型エミッタ層10によって、npnpサイリスタが
構成される。
フローティングエミッタ領域22、p-型ベース領域1
6、n-型ベース領域14、n+型バッファ層12および
p+型エミッタ層10によって、npnpサイリスタが
構成される。
【0034】また、n+型不純物拡散領域(ソース領
域)18a,18b、n+型フローティングエミッタ領
域(ドレイン領域)22、トレンチゲート電極30およ
び第1のチャネル領域20aによってMOSFETが構
成される。前記第1のチャネル領域20は、前記ゲート
電極30のゲート絶縁膜32に隣接する、前記n+型不
純物拡散層18a,18bと前記フローティングエミッ
タ領域22との間に形成される。そして、このMOSF
ETによって、npnpサイリスタを構成するフローテ
ィングエミッタ領域22にエレクトロンが供給される。
域)18a,18b、n+型フローティングエミッタ領
域(ドレイン領域)22、トレンチゲート電極30およ
び第1のチャネル領域20aによってMOSFETが構
成される。前記第1のチャネル領域20は、前記ゲート
電極30のゲート絶縁膜32に隣接する、前記n+型不
純物拡散層18a,18bと前記フローティングエミッ
タ領域22との間に形成される。そして、このMOSF
ETによって、npnpサイリスタを構成するフローテ
ィングエミッタ領域22にエレクトロンが供給される。
【0035】また、一方のn+型不純物拡散領域18
b、第2のチャネル領域20b、n-型ベース領域1
4、n+型バッファ層12およびp+型エミッタ層10に
よってIGBTが構成される。
b、第2のチャネル領域20b、n-型ベース領域1
4、n+型バッファ層12およびp+型エミッタ層10に
よってIGBTが構成される。
【0036】(動作)つぎに、本実施の形態に係るMO
Sゲートサイリスタ200の動作について説明する。
Sゲートサイリスタ200の動作について説明する。
【0037】このMOSゲートサイリスタ200におい
ては、トレンチ構造の第1のゲート電極30とは別に、
平面構造の第2のゲート電極40を用いたIGBTを有
することにより、第1のゲート電極30と第2のゲート
電極40とを独立して駆動することができる。
ては、トレンチ構造の第1のゲート電極30とは別に、
平面構造の第2のゲート電極40を用いたIGBTを有
することにより、第1のゲート電極30と第2のゲート
電極40とを独立して駆動することができる。
【0038】まず、MOSゲートサイリスタ200をタ
ーンオンさせる場合には、第2のゲート電極40をオン
させ、IGBTをオン動作させる。この状態でp+型エ
ミッタ層10からのホールの注入を促すことができる。
また、同時に第1のゲート電極30をオンさせ、p+型
エミッタ層10からのホールの注入に併せて、n+型不
純物拡散層18a,18bから第1のチャネル領域20
aを介してドレイン領域として機能するn+型フローテ
ィングエミッタ領域22にエレクトロンを注入する。こ
のフローティングエミッタ領域22は、電位が固定され
ていないため、アノード電圧の上昇によりこのフローテ
ィングエミッタ領域22の電位は高くなり、MOSFE
Tのドレインとして動作する。そして、このMOSFE
Tの動作により、フローティングエミッタ領域22の内
部にエレクトロンを注入すると共に、IGBT動作にに
よりp+型エミッタ層10からのホールが注入され、フ
ローティングエミッタ領域22直下のp-型ベース領域
16の電位障壁が低くなり、このフローティングエミッ
タ領域22とp-型ベース領域16の多数キャリアによ
りサイリスタ動作が始まる。そして、サイリスタ動作時
には、前記フローティングエミッタ領域22がシリコン
基板10の主面の方向に延びる状態で形成されているた
め、エレクトロンの注入経路を広くすることができ、し
たがって電流が流れやすくオン電圧を低減できる。
ーンオンさせる場合には、第2のゲート電極40をオン
させ、IGBTをオン動作させる。この状態でp+型エ
ミッタ層10からのホールの注入を促すことができる。
また、同時に第1のゲート電極30をオンさせ、p+型
エミッタ層10からのホールの注入に併せて、n+型不
純物拡散層18a,18bから第1のチャネル領域20
aを介してドレイン領域として機能するn+型フローテ
ィングエミッタ領域22にエレクトロンを注入する。こ
のフローティングエミッタ領域22は、電位が固定され
ていないため、アノード電圧の上昇によりこのフローテ
ィングエミッタ領域22の電位は高くなり、MOSFE
Tのドレインとして動作する。そして、このMOSFE
Tの動作により、フローティングエミッタ領域22の内
部にエレクトロンを注入すると共に、IGBT動作にに
よりp+型エミッタ層10からのホールが注入され、フ
ローティングエミッタ領域22直下のp-型ベース領域
16の電位障壁が低くなり、このフローティングエミッ
タ領域22とp-型ベース領域16の多数キャリアによ
りサイリスタ動作が始まる。そして、サイリスタ動作時
には、前記フローティングエミッタ領域22がシリコン
基板10の主面の方向に延びる状態で形成されているた
め、エレクトロンの注入経路を広くすることができ、し
たがって電流が流れやすくオン電圧を低減できる。
【0039】このように、まずIGBTをオンさせるこ
とによりサイリスタ動作を起こしやすい状態にすること
ができるため、素子のターンオン時間を短くすることが
できる。また、MOSゲートサイリスタ200をターン
オフする場合には、第1のゲート電極30をまずオフ状
態とすることにより、素子内部での動作をサイリスタ動
作状態からIGBT動作状態へと移行することができ、
その後、第2のゲート電極40をオフすることにより、
素子内部のキャリアを確実かつ短時間でオフ動作させる
ことができる。
とによりサイリスタ動作を起こしやすい状態にすること
ができるため、素子のターンオン時間を短くすることが
できる。また、MOSゲートサイリスタ200をターン
オフする場合には、第1のゲート電極30をまずオフ状
態とすることにより、素子内部での動作をサイリスタ動
作状態からIGBT動作状態へと移行することができ、
その後、第2のゲート電極40をオフすることにより、
素子内部のキャリアを確実かつ短時間でオフ動作させる
ことができる。
【0040】(第3の実施の形態)図11は、本発明を
適用した、MOSゲートによって制御されるサイリスタ
300を模式的に示す断面図である。この実施の形態に
おいて、図1に示す第1の実施の形態のサイリスタ10
0と実質的に同一の部分には同一の符号を付してその詳
細な説明を省略する。
適用した、MOSゲートによって制御されるサイリスタ
300を模式的に示す断面図である。この実施の形態に
おいて、図1に示す第1の実施の形態のサイリスタ10
0と実質的に同一の部分には同一の符号を付してその詳
細な説明を省略する。
【0041】本実施の形態においては、前記第1の実施
の形態と、フローティングエミッタ領域をn+型不純物
拡散層の代わりにショットキーメタルからなるフローテ
ィングエミッタ領域24を形成した点で異なる。p-型
ベース領域16に対してショットキー接合が可能な金属
としては、例えばニッケルなどを用いることができる。
このように、p-型ベース領域16にショットキー接合
が形成される金属からなるフローティングエミッタ領域
24を形成することにより、pn接合に比べて順方向特
性が良好なショットキー接合を構成することができる。
その結果、素子のターンオン時間を短くすることがで
き、さらに素子のオン電圧を低くすることができる点で
サイリスタ特性が向上する。
の形態と、フローティングエミッタ領域をn+型不純物
拡散層の代わりにショットキーメタルからなるフローテ
ィングエミッタ領域24を形成した点で異なる。p-型
ベース領域16に対してショットキー接合が可能な金属
としては、例えばニッケルなどを用いることができる。
このように、p-型ベース領域16にショットキー接合
が形成される金属からなるフローティングエミッタ領域
24を形成することにより、pn接合に比べて順方向特
性が良好なショットキー接合を構成することができる。
その結果、素子のターンオン時間を短くすることがで
き、さらに素子のオン電圧を低くすることができる点で
サイリスタ特性が向上する。
【0042】(第4の実施の形態)図12は、本発明を
適用した、MOSゲートによって制御されるサイリスタ
400を模式的に示す断面図である。図12において、
図1に示す第1の実施の形態に係るサイリスタ100と
実質的に同一な部分には同一の符号を付して、その詳細
な説明を省略する。
適用した、MOSゲートによって制御されるサイリスタ
400を模式的に示す断面図である。図12において、
図1に示す第1の実施の形態に係るサイリスタ100と
実質的に同一な部分には同一の符号を付して、その詳細
な説明を省略する。
【0043】本実施の形態において特徴的なことは、n
+型フローティングエミッタ領域22の直下に位置する
p-型ベース領域16の底部を波形に形成したことにあ
る。このようにp-型ベース領域16の底部を波形にす
ることにより、p-型ベース領域16の拡散深さが部分
的に浅くなり、この拡散深さが浅い部分ではサイリスタ
動作が生じやすく、全体として、素子のオン電圧が低く
なる利点がある。
+型フローティングエミッタ領域22の直下に位置する
p-型ベース領域16の底部を波形に形成したことにあ
る。このようにp-型ベース領域16の底部を波形にす
ることにより、p-型ベース領域16の拡散深さが部分
的に浅くなり、この拡散深さが浅い部分ではサイリスタ
動作が生じやすく、全体として、素子のオン電圧が低く
なる利点がある。
【0044】p-型ベース領域16の底部を波形にする
方法としては、例えばp型不純物をイオン注入する際
に、拡散深さを浅くする部分に比べて拡散深さを深くす
る部分のイオン注入量を多くし、その後熱処理をする方
法などによって形成することができる。
方法としては、例えばp型不純物をイオン注入する際
に、拡散深さを浅くする部分に比べて拡散深さを深くす
る部分のイオン注入量を多くし、その後熱処理をする方
法などによって形成することができる。
【0045】(第5の実施の形態)図13は、トレンチ
構造のゲート電極30の変形例を示す斜視図である。こ
の例のゲート電極30においては、その平面形状が十字
型をなしている。このように、ゲート電極30の平面形
状を十字型に構成することにより、図2に示すストライ
プ構造のゲート電極に比べて、相対的にチャネル領域が
増大し、MOSFETの抵抗を小さくすることができ
る。その結果、オン電圧を低くすることができる。
構造のゲート電極30の変形例を示す斜視図である。こ
の例のゲート電極30においては、その平面形状が十字
型をなしている。このように、ゲート電極30の平面形
状を十字型に構成することにより、図2に示すストライ
プ構造のゲート電極に比べて、相対的にチャネル領域が
増大し、MOSFETの抵抗を小さくすることができ
る。その結果、オン電圧を低くすることができる。
【0046】図13に示すゲート電極30の変形例は一
例であって、チャネル領域の増大を達成することができ
る限り、他の態様をとることもできる。
例であって、チャネル領域の増大を達成することができ
る限り、他の態様をとることもできる。
【0047】以上述べた第3の実施の形態から第5の実
施の形態は、第1の実施の形態のみならず第2の実施の
形態にも同様に適用することができ、同様の作用効果を
得ることができる。また、前記実施の形態では、第1導
電型としてp型、第2導電型としてn型の半導体装置に
ついて述べたが、この逆の導電型であってもよい。
施の形態は、第1の実施の形態のみならず第2の実施の
形態にも同様に適用することができ、同様の作用効果を
得ることができる。また、前記実施の形態では、第1導
電型としてp型、第2導電型としてn型の半導体装置に
ついて述べたが、この逆の導電型であってもよい。
【0048】
【図1】本発明の第1の実施の形態に係るサイリスタを
模式的に示す断面図である。
模式的に示す断面図である。
【図2】図1に示すサイリスタの平面構造を示す図であ
る。
る。
【図3】図1および図2に示すサイリスタの製造工程を
模式的に示す断面図である。
模式的に示す断面図である。
【図4】図3に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図5】図4に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図6】図5に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図7】図6に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図8】図7に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図9】図8に示す製造工程に続いて行われる工程を示
す断面図である。
す断面図である。
【図10】本発明の第2の実施の形態に係るサイリスタ
を模式的に示す断面図である。
を模式的に示す断面図である。
【図11】本発明の第3の実施の形態に係るサイリスタ
を模式的に示す断面図である。
を模式的に示す断面図である。
【図12】本発明の第4の実施の形態に係るサイリスタ
を模式的に示す断面図である。
を模式的に示す断面図である。
【図13】本発明の第5の実施の形態に係るサイリスタ
の部分を模式的に示す斜視図である。
の部分を模式的に示す斜視図である。
10 p+型シリコン基板 12 n+型バッファ層 14 n-型ベース領域 16 p-型ベース領域 18,18a,18b n+型不純物拡散層 20a 第1のチャネル領域 20b 第2のチャネル領域 22,24 フローティングエミッタ領域 30,40 ゲート電極 32,42 絶縁膜 34 導電層 50 カソード電極 60 アノード電極 100,200,300,400 サイリスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石子 雅康 愛知県愛知郡長久手町大字長湫字横道41番 地の1 株式会社豊田中央研究所内 (72)発明者 上杉 勉 愛知県愛知郡長久手町大字長湫字横道41番 地の1 株式会社豊田中央研究所内
Claims (3)
- 【請求項1】 第1導電型の第1半導体層、 前記第1半導体層の一方の主面側に形成された、低濃度
の不純物を含む第2導電型の第2半導体層、 前記第2半導体層の表面部に選択的に形成された第1導
電型の第3半導体層、 前記第3半導体層の表面部に選択的に形成された第2導
電型の第4半導体層、 前記第3半導体層の内部に前記第4半導体層と離間して
選択的に形成された第1導電型の第5半導体層、 前記第4半導体層、前記第3半導体層、前記第5半導体
層および前記第3半導体層を貫通し、さらに前記第2半
導体層の内部に達するトレンチ内に、絶縁膜を介して形
成されたゲート電極、 前記第3半導体層および前記第4半導体層の双方の表面
に共通に形成された第1の主電極、および前記第1半導
体層の他方の主面側に形成された第2の主電極、 を含む半導体装置。 - 【請求項2】 第1導電型の第1半導体層、 前記第1半導体層の一方の主面側に形成された、低濃度
の不純物を含む第2導電型の第2半導体層、 前記第2半導体層の表面部に選択的に形成された第1導
電型の第3半導体層、 前記第3半導体層の表面部に選択的に形成された第2導
電型の第4半導体層、 前記第3半導体層の内部に前記第4半導体層と離間して
選択的に形成された第2導電型の第5半導体層、 前記第4半導体層および前記第3半導体層を貫通し、少
なくとも前記第5半導体層に達するトレンチ内に、絶縁
膜を介して形成された第1のゲート電極、 前記第2導電型の第4半導体層に隣接する前記第1導電
型の第3半導体層の表面に、絶縁膜を介して形成された
第2のゲート電極、 前記第3半導体層および前記第4半導体層の双方の表面
に共通に形成された第1の主電極、および前記第1半導
体層の他方の主面側に形成された第2の主電極、 を含む半導体装置。 - 【請求項3】 請求項1または2において、 前記第5半導体層のかわりに、前記第3半導体層とショ
ットキー接合が形成される金属層を有する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06223998A JP3409244B2 (ja) | 1998-02-26 | 1998-02-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06223998A JP3409244B2 (ja) | 1998-02-26 | 1998-02-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11251573A true JPH11251573A (ja) | 1999-09-17 |
JP3409244B2 JP3409244B2 (ja) | 2003-05-26 |
Family
ID=13194410
Family Applications (1)
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