CN113130650B - 功率半导体器件及其制备工艺 - Google Patents

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Abstract

本发明实施例提供的功率半导体器件及其制备工艺，该功率半导体器件通过在第一导电类型半导体层内设置第一导电类型阱区，在第一导电类型阱区设置第二导电类型阱区，并且第二导电类型阱区被第一导电类型阱区完全包围，这样设置可以降低功率半导体器件的输出电容(Coss)，提高其输入电容(Ciss)与输出电容(Coss)的比值，也即Ciss/Coss的值，同时也能降低栅氧化层的电场，最终提高器件的稳定性。

Description

功率半导体器件及其制备工艺
技术领域
本发明涉及半导体器件技术领域，并且更具体地涉及功率半导体器件及其制备工艺。
背景技术
功率金属氧化物半导体场效应晶体管(“MOSFET”)是一种可在高功率应用中被用作开关器件的众所周知的半导体晶体管类型。可以通过向器件的栅电极施加栅极偏压来接通或关断功率MOSFET。当功率MOSFET被接通时(即它处于其“导通状态”)，电流被传导通过MOSFET的沟道。当从栅电极去除所述偏压(或使所述偏压降低到阈值水平以下)时，电流停止传导通过沟道。举例来说，当足以在器件的p型沟道区中形成导电的n型反型层的栅极偏压被施加时，n型MOSFET接通。该n型反型层电连接MOSFET的n型源极区与漏极区，由此虑及它们之间的多数载流子传导。
薄氧化物栅级绝缘层将功率MOSFET的栅电极与沟道区分隔开。由于MOSFET的栅极与沟道区隔离，因此需要最小栅电流将MOSFET保持在其导通状态或者使MOSFET在其导通状态与其断开状态之间切换。由于栅极与沟道区一起形成电容器，栅电流在切换期间被保持为很小。因此，在切换期间仅需要最小的充电和放电电流，从而虑及较低复杂度的栅极驱动电路。此外，由于MOSFET是单极器件，其中电流传导完全通过多数载流子运输而发生，MOSFET可以表现出非常高的切换速度。然而，功率MOSFET的漂移区会表现出相对高的导通电阻，这是由于缺少少数载流子注入而引起的。该提高的电阻可能限制利用功率MOSFET可获得的正向电流密度。另外，在使用MOSFET的情况下，MOSFET的栅氧化层可能随时间而劣化。
双极结晶体管(“BJT”)是另外一种可以在高功率应用中被用作开关器件的众所周知的半导体器件类型。如本领域技术人员所已知的那样，BJT包括在半导体材料中彼此紧密相邻形成的两个p-n结。在操作中，电荷载流子进入邻近所述p-n结中的一个的、所述半导体材料的第一区(其被称为发射极)。大多数电荷载流子从邻近另一p-n结的、所述半导体材料的第二区(其被称为集电极)离开器件。集电极和发射极形成在所述半导体材料的具有相同导电类型的区域中。所述半导体材料的相对薄的、被称为基极的第三区位于集电极与发射极之间，并且具有与集电极和发射极的导电类型相反的导电类型。因此，BJT的两个p-n结形成在集电极与基极交会的地方和基极与发射极交会的地方。通过使小电流流过BJT的基极，按比例更大的电流从发射极通向集电极。
BJT是电流控制器件，这是因为BJT是通过使电流流过晶体管的基极而被接“通”的(即其被偏置为使得电流在发射极与集电极之间流动)。例如，在NPN BJT(即具有n型集电极和发射极区和p型基极区的BJT)中，典型地通过向基极施加正电压使基极-发射极p-n结正向偏置而使晶体管接通。当器件以这样的方式被偏置时，空穴流入晶体管的基极，在晶体管的基极处它们被注入到发射极中。由于基极是p型区域，因此空穴被称为“多数载流子”，并且空穴在这样的区域中是“正常的”电荷载流子。同时，电子从发射极被注入到基极中，在基极处它们朝向集电极扩散。由于电子在p型基极区中不是正常的电荷载流子，因此这些电子被称为“少数载流子”。由于发射极-集电极电流包括电子和空穴电流两者，因此该器件被称为“双极”器件。
BJT可能需要相对大的基极电流来将器件保持在其导通状态。这样，可能需要相对复杂的外部驱动电路来提供高功率BJT可能需要的相对大的基极电流。此外，由于电流传导的双极特性，BJT的切换速度可能显著地慢于功率MOSFET的切换速度。
还已知包含了双极电流传导与MOS控制电流的组合的器件。这样的器件的一个示例是绝缘栅双极晶体管(“IGBT”)，其为结合功率MOSFET的高阻抗栅极与功率BJT的小的导通状态传导损耗的器件。IGBT可例如被实现为包括处于输入端的高电压n沟道MOSFET和处于输出端的BJT的复合晶体管对(Darlington pair)。BJT的基极电流通过MOSFET的沟道被提供，由此允许简化的外部驱动电路。IGBT可结合BJT的高温、高电流密度切换特性与MOSFET的最小驱动需求。
大多数功率半导体器件由硅(“Si”)形成，但是各种其他的半导体材料也已被使用。碳化硅(“SiC”)就是这些备选材料之一。碳化硅具有可能有利的半导体特性，例如包括宽带隙、高电场击穿强度、高导热性、高电子迁移率、高熔点以及高饱和电子漂移速度。因此，相对于由举例来说诸如为硅的其他半导体材料形成的器件而言，由碳化硅形成的电子器件可具有以更高的温度、以高功率密度、以更高的速度、以更高的功率水平和/或在高辐射密度下操作的能力。
发明内容
按照本发明的实施例，功率半导体器件被提供，其包括：
第一导电类型半导体层，具有第一导电类型；
阱区组件，所述阱区组件包括第一导电类型阱区和第二导电类型阱区；
第一导电类型阱区，具有所述第一导电类型，设置在所述第一导电类型半导体层内；
第二导电类型阱区，具有第二导电类型，设置在第一导电类型阱区内且被第一导电类型阱区完全包围。
在一些实施例中，所述第一导电类型阱区的掺杂浓度大于所述第一导电类型半导体层的掺杂浓度；优选地，所述第一导电类型阱区的掺杂浓度为1×1016cm-3—5×1017cm-3，所述第一导电类型半导体层的掺杂浓度为1×1014cm-3—5×1017cm-3。例如，所述第一导电类型阱区的掺杂浓度为1×1016cm-3—5×1017cm-3，所述第一导电类型半导体层的掺杂浓度为1×1014cm-3—5×1015cm-3。
在一些实施例中，所述第一导电类型半导体层包括至少两个依次层叠设置的漂移层，所述第一导电类型阱区设置于最靠近其的第一漂移层内且与第一漂移层相邻的第二漂移层重叠以形成重叠区域；优选地，所述第一漂移层的掺杂浓度小于第二漂移层的掺杂浓度，所述第二漂移层的掺杂浓度大于相对其远离所述第一导电类型阱区的其它漂移层的掺杂浓度；
优选地，所述第一漂移层为第一宽带隙漂移层，所述第二漂移层为第二宽带隙漂移层，所述第一导电类型半导体层由依次层叠设置的第一宽带隙漂移层和第二宽带隙漂移层组成，所述第一宽带隙漂移层的掺杂浓度小于第二宽带隙漂移层的掺杂浓度，所述第一导电类型阱区至少部分与所述第二宽带隙漂移层重叠以形成重叠区域。
在一些实施例中，沿所述第二导电类型阱区的深度方向上，所述第二导电类型阱区的掺杂浓度变小；优选为逐渐变小。
在一些实施例中，所述第二导电类型阱区沿其深度的方向上，所述第二导电类型阱区包括依次连接的第一阱区段、第二阱区段和第三阱区段，所述第一阱区段的的掺杂浓度不小于1×1019cm-3，所述第二阱区段的掺杂浓度为1×1017cm-3—5×1018cm-3，所述第三阱区段的掺杂浓度不小于1×1016cm-3，优选为1×1016cm-3—5×1017cm-3。
在一些实施例中，所述第一导电类型阱区的壁厚H1不大于2μm。
在一些实施例中，所述第一宽带隙漂移层的掺杂浓度为1×1014cm-3—5×1017cm-3；所述第二宽带隙漂移层的掺杂浓度为1×1014cm-3—5×1017cm-3；
所述第二导电类型阱区的深度d为1-2μm。
在一些实施例中，所述阱区组件至少为两个，相邻阱区组件间隔设置，相邻阱区组件之间为宽带隙JFET区，所述宽带隙JFET区具有第一导电类型；
还包括，位于相邻阱区组件及相邻阱区组件间的宽带隙JFET区上的的栅氧化层和位于所述栅氧化层上的栅电极。
在一些实施例中，所述功率半导体器件包括MOSFET，所述MOSFET，包括，
宽带隙源极区，位于所述第二导电类型阱区内且具有第一导电类型；
宽带隙漏极区，具有第二导电类型。
在一些实施例中，所述漂移层包括n型碳化硅漂移层，其中所述第一导电类型阱区包括n型碳化硅n阱，所述第二导电类型阱区包括p型碳化硅p阱；
所述宽带隙源极区包括n型碳化硅源极区；
所述宽带隙漏极区包括p型碳化硅漏极区；
所述宽带隙JFET区包括n型碳化硅JFET区。
在一些实施例中，所述功率半导体器件包括碳化硅绝缘栅双极结晶体管(“IGBT”)。
在一些实施例中，还包括n型碳化硅衬底及形成在所述第二导电类型阱区中的n+碳化硅发射极区，并且其中所述第一导电类型半导体层包括p型碳化硅漂移层，其中所述第二导电类型阱区包括n型碳化硅n阱；
还包括集电极，设置于所述n型碳化硅衬远离所述第二导电类型阱区的一侧上，所述集电极为p型碳化硅集电极，并且其中所述宽带隙JFET区包括p型碳化硅JFET区。
在一些实施例中，还包括p型碳化硅电流扩展层，其中所述p型碳化硅JFET区是所述p型碳化硅电流扩展层的一部分。
此外，本发明实施例还提供了一种绝缘栅双极结晶体管(“IGBT”)，其包括：第一导电类型半导体层，具有第一导电类型，其位于宽带隙衬底上，所述宽带隙衬底具有与第一导电类型相反的第二导电类型；
阱区组件，所述阱区组件包括第一导电类型阱区和第二导电类型阱区；第一导电类型阱区，具有所述第一导电类型，设置在第一导电类型半导体层内；第二导电类型阱区，具有第二导电类型，设置在第一导电类型阱区内且被第一导电类型阱区完全包围；
宽带隙发射极区，位于所述第二导电类型阱区内且具有第一导电类型；
宽带隙集电极区，其具有所述第二导电类型并且位于第二导电类型阱区上；
宽带隙JFET区，其具有所述第一导电类型并且位于相邻阱区组件之间。
在一些实施例中，所述第一导电类型阱区的掺杂浓度大于所述第一导电类型半导体层的掺杂浓度；优选地，所述第一导电类型阱区的掺杂浓度为1×1016cm-3—5×1017cm-3，所述第一导电类型半导体层的掺杂浓度为1×1014cm-3—5×1017cm-3。
在一些实施例中，还包括位于相邻阱区组件及相邻阱区组件间的宽带隙JFET区上的的栅氧化层和位于所述栅氧化层上的栅电极；
所述第一导电类型为p型并且所述第二导电类型为n型。
此外，本发明实施例还提供了一种功率半导体器件的制备工艺，包括：
形成第一导电类型半导体层；
在第一导电类型半导体层内形成第一导电类型阱区；
在所述第一导电类型阱区内形成第二导电类型阱区，且所述第二导电类型阱区被所述第一导电类型阱区完全包围。
进一步地，在第一导电类型半导体层内形成第一导电类型阱区，包括：
在所述第一导电类型半导体层上形成第一掩膜层，通过干法或者湿法刻蚀工艺刻蚀第一掩膜层形成第一开口以裸露出部分第一导电类型半导体层，通过第一开口并利用离子注入或者倾斜离子注入的方式在所述第一导电类型半导体层内注入具有第二导电类型的掺杂物(例如P型掺杂物)，形成第二导电类型阱区。
进一步地，在第一导电类型半导体层内形成第一导电类型阱区，包括：
在所述第一导电类型阱区内形成第二导电类型阱区，包括：
通过干法或者湿法刻蚀工艺刻蚀所述第一开口附近的第一掩膜层，并在刻蚀掉其上第一掩膜层的第一导电类型半导体层内通过自对准工艺注入具有第一导电类型的掺杂物(例如N型掺杂物)，以形成第一导电类型阱区。
在本发明中，阱区(例如第一导电类型阱区和第二导电类型阱区)的含义更为广泛，即可以指MOSFET或者IGBT中通常的含义，还可以为了更好地同一描述特征，还可以不是MOSFET或者IGBT中通常的阱区含义，而是自定义的，例如肖特基二级管(图3和图4)中“第一导电类型阱区”和“第二导电类型阱区”即为自定义的，不具有MOSFET或者IGBT中通常的阱区含义。
本发明实施例提供的功率半导体器件，通过在第一导电类型半导体层内设置第一导电类型阱区，在第一导电类型阱区设置第二导电类型阱区，并且第二导电类型阱区被第一导电类型阱区完全包围，这样设置可以降低功率半导体器件的输出电容(Coss)，提高其输入电容(Ciss)与输出电容(Coss)的比值，也即Ciss/Coss的值，同时也能降低栅氧化层的电场，最终提高器件的稳定性。另外，本发明实施例中提供的功率半导体器件，还可以减少晶胞尺寸。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明的实施例的功率MOSFET的示意性截面图。
图2是根据本发明的另外的实施例的功率MOSFET的示意性截面图。
图3是根据本发明的另外的实施例的肖特基二极管的示意性截面图。
图4是根据本发明的另外的实施例的肖特基二极管的示意性截面图。
图5是根据本发明实施例的功率半导体器件的工艺流程图；
图6是根据本发明的实施例的功率IGBT的示意性截面图。
图7是根据本发明的某些实施例的功率IGBT的电路图。
图8A-8E是示出形成根据本发明实施例1中功率MOSFET的制备工艺流程图。
附图标记说明：
1-第一导电类型半导体层；1a-第一漂移层；1b-第二漂移层；2-阱区组件；2a-第一导电类型阱区；2b-第二导电类型阱区；3-宽带隙JFET区；4-栅氧化层；5-栅电极；6-绝缘层；7-源电极或发射极；8-漏电极或集电极；9-衬底；10-阴极金属层；11-阳极金属层；12-保护层；13-钝化层；14-第一掩膜层；15-第二掩膜层。
具体实施方式
在下文中参考附图更全面地描述了本发明，在附图中示出了本发明的实施例。然而，本发明可以许多不同的形式来实施，并且不应被视为限于本文所陈述的实施例。相反地，这些实施例被提供使得本公开内容将是彻底和完整的，并且将向本领域的技术人员全面地传达本发明的范围。在附图中，可能为了清楚起见而放大各层和区的尺寸及相对尺寸。应理解的是，当元件或层被称为“在另一元件或层上”、“连接至另一元件或层”或“与另一元件或层耦合”时，其可以是直接在该另一元件或层上、直接连接至该另一元件或层或者与该另一元件或层耦合，或者可存在居间的元件或层。相反地，当元件被称为“直接在另一元件或层上”、“直接连接至另一元件或层”或“与另一元件或层直接耦合”时，则不存在居间的元件或层。如在本文中所使用的那样，术语“和/或”包括相关列出的项中的一个或多个的任意和所有组合。相同的标号始终指示相同的元件。
应理解的是，尽管术语第一和第二在本文中被用于描述不同的区、层和/或元件，但这些区、层和/或元件不应受这些术语的限制。这些术语仅被用于区分一个区、层或元件与另一个区、层或元件。因此，下面所讨论的第一区、层或元件可被称为第二区、层或元件，并且类似地，第二区、层或元件可被称为第一区、层或元件而不背离本发明的范围。
诸如“下”或“底”和“上”或“顶”的相对术语在本文中可以被用于描述如附图所示的、一个元件与另一个元件的关系。应理解的是，相对术语旨在涵盖除在附图中所描绘的定向之外的、器件的不同定向。例如，如果附图中的器件被翻转，则被描述为处于其他元件“下”侧的元件进而将被定向为处于该其他元件“上”侧。因此，示例性术语“下”可以涵盖“下”和“上”两个定向，这取决于附图的具体定向。类似地，如果附图中的一幅上的器件被翻转，则被描述为在其他元件“下面”或“下方”的元件进而将被定向为在其他元件的“上面”。因此，示例性术语“下面”或“下方”可以涵盖上面和下面两个定向。
在本文中所使用的术语仅是为了描述具体实施例的目的，而不是旨在限制本发明。除非上下文另有明确指示，否则如在本文中所使用的那样，单数形式“一”、“一个”以及“这个”旨在也包括复数形式。还应理解的是，术语“包含”和/或“包括”当在本文中被使用时指定所陈述的特征、元件和/或组件的存在，但并不排除一个或多个其他特征、元件、组件和/或其组合的存在或增加。
在本文中参考作为示意性图示的截面图示描述了本发明的实施例。因此，例如由于制造技术和/或公差而引起的图示形状的变化应被预期。因而，本发明的实施例不应被视为限于在本文中所示出的区域的具体形状，而是包括例如由于制造所导致的形状偏差。例如，被示出为矩形的注入区典型地将具有圆形或曲线特征，和/或在其边缘处具有注入浓度梯度而不是从注入区到非注入区的二元改变。因此，在附图中所示出的区域本质上是示意性的，而它们的形状不是旨在示出器件的区域的实际形状并且不是旨在限制本发明的范围。
除非另有定义，否则在本文中所使用的所有术语(包括技术和科学术语)都具有与本发明所属领域的一个普通技术人员一般所理解的含义相同的含义。还应理解的是，诸如在常用字典中所定义的那些的术语应被解释为具有与它们在本公开内容的上下文以及相关领域中的含义相一致的含义，并且不应在理想化或过于正式的意义上被解释，除非在本文中明确地这样定义。
如在本文中所使用的那样，源极区和漏极区可被通称为“源极/漏极区”，其为被用于或者指示源极区或者指示漏极区的术语。
应理解的是，在本文中所公开的各实施例可以被组合。因而，相对于第一实施例描绘和/或描述的特征可同样地包括在第二实施例中，并且反之亦然。
本发明一些实施例的描述参考特征化为具有例如n型或p型的导电类型的半导体层和/或区，n型或p型指的是层和/或区中的多数载流子浓度。因此，n型材料具有负电荷电子的多数平衡浓度，同时p型材料具有正电荷空穴的多数平衡浓度。一些材料可以被分配“+”或“-”(如n+，n-，p+，p-，n++，n--，p++，p--，等)，以指示相对于另一层或区的多数载流子的相对大(“+”)或小(“-”)的浓度。然而，这种符号并不意味着在一个层或区中多数或少数载流子的特定浓度的存在。
如图1所示，本发明实施例中一种功率MOSFET的示意性截面图。从图1可得知：功率MOSFET包括第一导电类型半导体层1，具有第一导电类型，例如第一导电类型为N型，可为N型碳化硅层；阱区组件2，阱区组件2包括第一导电类型阱区2a和第二导电类型阱区2b；第一导电类型阱区2a，具有第一导电类型，例如第一导电类型为N型，第一导电类型阱区2a可为n型碳化硅n阱，设置在第一导电类型半导体层1内；第二导电类型阱区2b，具有第二导电类型，例如第二导电类型为P型，第二导电类型阱区2b包括p型碳化硅p阱，设置在第一导电类型阱区2a内且被第一导电类型阱区2a完全包围。
上述功率MOSFET中，通过在第一导电类型半导体层1内设置第一导电类型阱区2a，在第一导电类型阱区2a设置第二导电类型阱区2b，并且第二导电类型阱区2b被第一导电类型阱区2a完全包围，这样设置可以降低功率半导体器件的输出电容(Coss)，提高其输入电容(Ciss)与输出电容(Coss)的比值，也即Ciss/Coss的值，同时也能降低栅氧化层的电场，最终提高器件的稳定性。
在一些实施例中，第一导电类型阱区2a的掺杂浓度大于第一导电类型半导体层1的掺杂浓度；优选地，所述第一导电类型阱区的掺杂浓度为1×1016cm-3—5×1017cm-3，所述第一导电类型半导体层的掺杂浓度为1×1014cm-3—5×1017cm-3，这样设置可以减少COSS，降低栅氧电场。
在一些实施例中，第一导电类型半导体层1包括至少两个依次层叠设置的漂移层，第一导电类型阱区2a设置于最靠近其的第一漂移层1a内且与第一漂移层1a相邻的第二漂移层1b重叠以形成重叠区域；优选地，第一漂移层1a的掺杂浓度小于第二漂移层1b的掺杂浓度，第二漂移层1b的掺杂浓度大于相对其远离第一导电类型阱区2a的其它漂移层的掺杂浓度，例如，其它漂移层可为依次远离第二漂移层1b的第三漂移层、第四漂移层、……、第n漂移层，第三漂移层至第n漂移层的掺杂浓度逐渐变小。通过上述设置可以降低栅氧电场。
优选地，第一漂移层1a为第一宽带隙漂移层，第二漂移层1b为第二宽带隙漂移层，第一导电类型半导体层1由依次层叠设置的第一宽带隙漂移层和第二宽带隙漂移层组成，第一宽带隙漂移层的掺杂浓度小于第二宽带隙漂移层的掺杂浓度，第一导电类型阱区2a至少部分与第二宽带隙漂移层重叠以形成重叠区域。
在一些实施例中，如图2所示，沿所述第二导电类型阱区的深度方向上，所述第二导电类型阱区的掺杂浓度变小，这样设置可以提高功率半导体器件的击穿电压；优选为逐渐变小。
在一些实施例中，第二导电类型阱区2b沿其深度的方向上，第二导电类型阱区2b包括依次连接的第一阱区段、第二阱区段和第三阱区段，第一阱区段的的掺杂浓度不小于1×1019cm-3，第二阱区段的掺杂浓度为1×1017cm-3—5×1018cm-3，第三阱区段的掺杂浓度不小于1×1016cm-3，优选为1×1016cm-3—5×1017cm-3；具体地，如图2所示，第一阱区段为P+段、第二阱区段为P段、第三阱区段为P—段。
在一些实施例中，所述第一导电类型阱区的壁厚H1不大于2μm。
在一些实施例中，所述第一宽带隙漂移层的掺杂浓度为1×1014cm-3—5×1017cm-3；所述第二宽带隙漂移层的掺杂浓度为1×1014cm-3—5×1017cm-3；所述第二导电类型阱区的深度d为1-2μm。
在一些实施例中，阱区组件2至少为两个，相邻阱区组件2间隔设置，相邻阱区组件2之间为宽带隙JFET区3，宽带隙JFET区3具有第一导电类型，例如第一导电类型为N型，具体地可为n型碳化硅JFET区；还包括，位于相邻阱区组件2及相邻阱区组件2间的宽带隙JFET区3上的栅氧化层4和位于栅氧化层4上的栅电极5；宽带隙源极区，位于第二导电类型阱区内且具有第一导电类型；宽带隙漏极区，具有第二导电类型，例如第一导电类型可为N型，在一个实施例中，如图1所示，宽带隙源极区，包括彼此接触的P+区和N+区，进一步地，还包括设置绝缘层6上的源电极7及设置于衬底远离源电极7一侧上的漏电极8，源电极7宽带隙源极区连接，漏电极8与宽带隙漏极区连接。
进一步地，还包括限场环，设置于漂移层远离衬底9一侧的漂移层内；具体地，如图1和2中的间隔排布在漂移层内的若干P+区。
在一些实施例中，所述功率半导体器件包括碳化硅绝缘栅双极结晶体管(“IGBT”)。
在一些实施例中，还包括n型碳化硅衬底及形成在所述第二导电类型阱区中的n+碳化硅发射极区，并且其中所述第一导电类型半导体层包括p型碳化硅漂移层，其中所述第二导电类型阱区包括n型碳化硅n阱；
还包括集电极，设置于所述n型碳化硅衬远离所述第二导电类型阱区的一侧上，所述集电极为p型碳化硅集电极，并且其中所述宽带隙JFET区包括p型碳化硅JFET区。
在一些实施例中，还包括p型碳化硅电流扩展层，其中所述p型碳化硅JFET区是所述p型碳化硅电流扩展层的一部分。
具体地，此外，本发明实施例还提供了一种绝缘栅双极结晶体管(“IGBT”)，其包括：第一导电类型半导体层，具有第一导电类型，其位于宽带隙衬底上，所述宽带隙衬底具有与第一导电类型相反的第二导电类型；
阱区组件，所述阱区组件包括第一导电类型阱区和第二导电类型阱区；第一导电类型阱区，具有所述第一导电类型，设置在第一导电类型半导体层内；第二导电类型阱区，具有第二导电类型，设置在第一导电类型阱区内且被第一导电类型阱区完全包围；
宽带隙发射极区，位于所述第二导电类型阱区内且具有第一导电类型；
宽带隙集电极区，其具有所述第二导电类型并且位于第二导电类型阱区上；
宽带隙JFET区，其具有所述第一导电类型并且位于相邻阱区组件之间。
在一些实施例中，所述第一导电类型阱区的掺杂浓度大于所述第一导电类型半导体层的掺杂浓度；优选地，所述第一导电类型阱区的掺杂浓度为1×1016cm-3—5×1017cm-3，所述第一导电类型半导体层的掺杂浓度为1×1014cm-3—5×1017cm-3。
在一些实施例中，还包括位于相邻阱区组件及相邻阱区组件间的宽带隙JFET区上的的栅氧化层和位于所述栅氧化层上的栅电极；
所述第一导电类型为p型并且所述第二导电类型为n型。
此外，本发明实施例还提供了一种功率半导体器件的制备工艺，如图5所示，包括：
S101、形成第一导电类型半导体层；具体地，第一导电类型半导体层可以通过外延生长、离子注入或者倾斜离子注入的方式在衬底上形成多层漂移层；
S102、在第一导电类型半导体层内形成第一导电类型阱区；同样可以通过离子注入或者倾斜离子注入的方式形成；
S103、在所述第一导电类型阱区内形成第二导电类型阱区，且所述第二导电类型阱区被所述第一导电类型阱区完全包围；同样可以通过离子注入或者倾斜离子注入的方式形成。
进一步地，在第一导电类型半导体层内形成第一导电类型阱区，包括：
在所述第一导电类型半导体层上形成第一掩膜层，通过干法或者湿法刻蚀工艺刻蚀第一掩膜层形成第一开口以裸露出部分第一导电类型半导体层，通过第一开口并利用离子注入或者倾斜离子注入的方式在所述第一导电类型半导体层内注入具有第二导电类型的掺杂物(例如P型掺杂物)，形成第二导电类型阱区。
进一步地，在第一导电类型半导体层内形成第一导电类型阱区，包括：
在所述第一导电类型阱区内形成第二导电类型阱区，包括：
通过干法或者湿法刻蚀工艺刻蚀所述第一开口附近的第一掩膜层，并在刻蚀掉其上第一掩膜层的第一导电类型半导体层内通过自对准工艺注入具有第一导电类型的掺杂物(例如N型掺杂物)，以形成第一导电类型阱区。
为了详细说明本发明的技术方案，提供如下具体实施方式：
实施例1
本实施例提供了一种功率MOSFET及其制备工艺。如图1所示，该功率MOSFET包括第一导电类型半导体层1，具有第一导电类型，例如第一导电类型半导体层1由依次层叠设置的第一宽带隙漂移层和第二宽带隙漂移层组成，第一宽带隙漂移层的掺杂浓度小于第二宽带隙漂移层的掺杂浓度，第一宽带隙漂移层为轻度掺杂的N-型碳化硅层，例如掺杂物可为磷、氮，第二宽带隙漂移层为掺杂的N型碳化硅层，例如掺杂物可为磷、氮，第二宽带隙漂移层设置在衬底9上，衬底9可为重度掺杂的N+型碳化硅层，例如掺杂物可为磷、氮，第一宽带隙漂移层和第二宽带隙漂移层均可以通过外延生长、离子注入或者倾斜离子注入的方式形成；阱区组件2，阱区组件2包括第一导电类型阱区2a和第二导电类型阱区2b；第一导电类型阱区2a，具有第一导电类型，例如第一导电类型为N型，第一导电类型阱区2a可为n型碳化硅n阱，设置在第一导电类型半导体层1内；第二导电类型阱区2b，具有第二导电类型，例如第二导电类型为P型，第二导电类型阱区2b包括p型碳化硅p阱，p型碳化硅p阱中的掺杂物可为铝、硼、镓，设置在第一导电类型阱区2a内且被第一导电类型阱区2a完全包围；
相邻阱区组件2间隔设置宽带隙JFET区3，宽带隙JFET区3为n型碳化硅JFET区，位于相邻阱区组件2及相邻阱区组件2间的宽带隙JFET区3上的栅氧化层4和位于栅氧化层4上的栅电极5以及位于栅电极5上的绝缘层6；宽带隙源极区，位于所述第二导电类型阱区内且具有第一导电类型；宽带隙漏极区，具有第二导电类型，例如第一导电类型可为N型，如图1所示，宽带隙源极区，包括彼此接触的P+区和N+区，还包括设置绝缘层6上的源电极7及设置于衬底9远离源电极7一侧上的漏电极8，源电极7与宽带隙源极区连接，漏电极8与宽带隙漏极区连接。
上述功率MOSFET的制备工艺，如图8A-8E所示，包括如下步骤：
(1)在衬底9上通过外延生长、离子注入或者倾斜离子注入的方式依次形成第二宽带隙漂移层和第一宽带隙漂移层；
(2)在第一宽带隙漂移层形成第一掩膜层(例如二氧化硅，或者光致抗蚀剂、或者多晶硅层、或者氮化层，例如氮化硅)，通过干法或者湿法刻蚀工艺刻蚀第一掩膜层14形成第一开口以裸露出第一宽带隙漂移层，通过第一开口并利用离子注入的方式在第一宽带隙漂移层和第二宽带隙漂移层注入掺杂物铝或硼或镓，注入深度直到第二宽带隙漂移层内，形成第二导电类型阱区2b，也即P-P#，第二导电类型阱区2b与第二宽带隙漂移层存在重叠区域；再通过自对准工艺在第二导电类型阱区2b内注入掺杂物磷或氮，以形成N+区；
(3)通过干法或者湿法刻蚀工艺刻蚀步骤(2)中第一开口附近的第一掩膜层，并在刻蚀掉其上第一掩膜层的第一宽带隙漂移层内通过自对准工艺注入掺杂物磷或氮，以形成第一导电类型阱区2a，第一导电类型阱区2a完全包围第二导电类型阱区2b；
(4)在第一宽带隙漂移层形成第二掩膜层(例如二氧化硅，或者光致抗蚀剂、或者多晶硅层、或者氮化层，例如氮化硅)，通过干法或者湿法刻蚀工艺刻蚀第二掩膜层15形成第二开口以裸露出第二导电类型阱区2b，通过第二开口并利用离子注入的方式在第二导电类型阱区2b注入掺杂物铝或硼或镓，以形成P+区，此时可以同步形成限场环和栅氧化层4；
(5)通过干法或者湿法刻蚀工艺刻蚀第一宽带隙漂移层上剩余的第二掩膜层，然后依次进行退火、清洁表面；接着通过形成掩膜层、选择性刻蚀形成栅电极5、绝缘层7、源电极7、漏电极8；
(6)对步骤(5)制得的器件还可进行正面保护，例如外延生长保护层(图1中为标示)、背面减薄、欧姆接触和金属沉积等，这样工序可采用现有工艺制得即可。
实施例2
本实施例提供了一种功率MOSFET及其制备工艺。如图2所示，该功率MOSFET包括第一导电类型半导体层1，具有第一导电类型，例如第一导电类型半导体层1由依次层叠设置的第一宽带隙漂移层和第二宽带隙漂移层组成，第一宽带隙漂移层的掺杂浓度小于第二宽带隙漂移层的掺杂浓度，第一宽带隙漂移层为轻度掺杂的N-型碳化硅层，例如掺杂物可为磷、氮，第二宽带隙漂移层为掺杂的N型碳化硅层，例如掺杂物可为磷、氮，第二宽带隙漂移层设置在衬底9上，衬底9可为重度掺杂的N+型碳化硅层，例如掺杂物可为磷、氮，第一宽带隙漂移层和第二宽带隙漂移层均可以通过外延生长、离子注入或者倾斜离子注入的方式形成；阱区组件2，阱区组件2包括第一导电类型阱区2a和第二导电类型阱区2b；第一导电类型阱区2a，具有第一导电类型，例如第一导电类型为N型，第一导电类型阱区2a可为n型碳化硅n阱，设置在第一导电类型半导体层1内；第二导电类型阱区2b，具有第二导电类型，例如第二导电类型为P型，第二导电类型阱区2b包括p型碳化硅p阱，p型碳化硅p阱中的掺杂物可为铝、硼、镓，设置在第一导电类型阱区2a内且被第一导电类型阱区2a完全包围；第二导电类型阱区2b沿其深度的方向上，第二导电类型阱区2b包括依次连接的第一阱区段、第二阱区段和第三阱区段，第一阱区段的的掺杂浓度不小于1×1019cm-3，第二阱区段的掺杂浓度为1×1017cm-3—5×1018cm-3，第三阱区段的掺杂浓度为不小于1×1016cm-3，优选为1×1016cm-3—5×1017cm-3；具体地，如图2所示，第一阱区段为P+段、第二阱区段为P段、第三阱区段为P-段；
相邻阱区组件2间隔设置宽带隙JFET区3，宽带隙JFET区3为n型碳化硅JFET区，位于相邻阱区组件2及相邻阱区组件2间的宽带隙JFET区3上的栅氧化层4和位于栅氧化层4上的栅电极5以及位于栅电极5上的绝缘层6；宽带隙源极区，位于所述第二导电类型阱区内且具有第一导电类型；宽带隙漏极区，具有第二导电类型，例如第一导电类型可为N型，如图2所示，宽带隙源极区，包括彼此接触的P+区，还包括设置绝缘层6上的源电极7及设置于衬底9远离源电极7一侧上的漏电极8，源电极7与宽带隙源极区连接，漏电极8与宽带隙漏极区连接。
上述功率MOSFET的制备工艺，包括如下步骤：
(1)在衬底9上通过外延生长、离子注入或者倾斜离子注入的方式依次形成第二宽带隙漂移层和第一宽带隙漂移层；
(2)在第一宽带隙漂移层形成第一掩膜层(例如二氧化硅，或者光致抗蚀剂、或者多晶硅层、或者氮化层，例如氮化硅)，通过干法或者湿法刻蚀工艺刻蚀第一掩膜层形成第一开口以裸露出第一宽带隙漂移层，通过第一开口并利用离子注入的方式在第一宽带隙漂移层和第二宽带隙漂移层注入掺杂物铝或硼或镓，注入深度直到第二宽带隙漂移层内，形成第二导电类型阱区2b，也即P-P#，第二导电类型阱区2b与第二宽带隙漂移层存在重叠区域；再通过自对准工艺在第二导电类型阱区2b内再次注入掺杂物铝或硼或镓，最后再通过自对准工艺在第二导电类型阱区2b内再次注入掺杂物铝或硼或镓，以最终在第二导电类型阱区2b内自下而上依次形成P-段、P段和P+段；
(3)通过干法或者湿法刻蚀工艺刻蚀步骤(2)中第一开口附近的第一掩膜层，并在刻蚀掉其上第一掩膜层的第一宽带隙漂移层内通过自对准工艺注入掺杂物磷、氮，以形成第一导电类型阱区2a，第一导电类型阱区2a完全包围第二导电类型阱区2b；
(4)在第一宽带隙漂移层形成第二掩膜层(例如二氧化硅，或者光致抗蚀剂、或者多晶硅层、或者氮化层，例如氮化硅)，通过干法或者湿法刻蚀工艺刻蚀第二掩膜层形成第二开口以裸露出第二导电类型阱区2b外的部分，通过第二开口并利用离子注入的方式在第二导电类型阱区2b外的部分注入掺杂物铝或硼或镓，以形成限场环(P+)，此时可以同步形成栅氧化层4；
(5)通过干法或者湿法刻蚀工艺刻蚀第一宽带隙漂移层上剩余的第二掩膜层，然后依次进行退火、清洁表面；接着通过形成掩膜层、选择性刻蚀形成栅电极5、绝缘层7、源电极7、漏电极8；
(6)对步骤(5)制得的器件还可进行正面保护，例如外延生长保护层(图2中为标示)、背面减薄、欧姆接触和金属沉积等，这样工序可采用现有工艺制得即可。
实施例3
本实施例提供了一种肖特基二极管及其制备工艺。如图3所示，该肖特基二极管包括第一导电类型半导体层1，具有第一导电类型，例如第一导电类型半导体层1由依次层叠设置的第一宽带隙漂移层和第二宽带隙漂移层组成，第一宽带隙漂移层的掺杂浓度小于第二宽带隙漂移层的掺杂浓度，第一宽带隙漂移层为轻度掺杂的N-型碳化硅层，例如掺杂物可为磷或氮，第二宽带隙漂移层为掺杂的N型碳化硅层，例如掺杂物可为磷或氮，第二宽带隙漂移层设置在衬底9上，衬底9可为重度掺杂的N+型碳化硅层，例如掺杂物可为磷或氮，第一宽带隙漂移层和第二宽带隙漂移层均可以通过外延生长、离子注入或者倾斜离子注入的方式形成；阱区组件2，阱区组件2包括第一导电类型阱区2a和第二导电类型阱区2b；第一导电类型阱区2a，具有第一导电类型，例如第一导电类型为N型，第一导电类型阱区2a可为n型碳化硅n阱，设置在第一导电类型半导体层1内；第二导电类型阱区2b，具有第二导电类型，例如第二导电类型为P型，第二导电类型阱区2b包括p型碳化硅p阱，p型碳化硅p阱中的掺杂物可为铝或硼或镓，设置在第一导电类型阱区2a内且被第一导电类型阱区2a完全包围；一种实施方式，p型碳化硅p阱中注入P+，使其掺杂浓度比第一导电类型半导体层1中第一漂移层1a的掺杂浓度高；另一种实施方式，p型碳化硅p阱中不注入P+，使其掺杂浓度与第一导电类型半导体层1中第一漂移层1a的掺杂浓度相同，这样可以减少注入步骤，制备工艺更简单。
位于相邻阱区组件2及相邻阱区组件2之间上的阳极金属层11(例如可为Al层)以及设置于衬底9远离阳极金属层11一侧上的阴极金属层10，未被阳极金属层11覆盖并接触的第一宽带隙漂移层上设置保护层(例如可为SiO2层或者Si3N4层)以保护漂移层及第一导电类型阱区2a和第二导电类型阱区2b；阳极金属层11与“相邻阱区组件2及相邻阱区组件2之间”设置肖特基势垒层(图中未画出)，肖特基势垒层的材质可以选择Ti、Ni、Al、Mo、W、多晶硅等，一般厚度为
Figure BDA0002364708030000151
可以通过蒸发或者溅射的形式形成；
上述肖特基二极管的制备工艺，包括如下步骤：
(1)在衬底9上通过外延生长、离子注入或者倾斜离子注入的方式依次形成第二宽带隙漂移层和第一宽带隙漂移层；
(2)在第一宽带隙漂移层形成第一掩膜层(例如二氧化硅，或者光致抗蚀剂、或者多晶硅层、或者氮化层，例如氮化硅)，通过干法或者湿法刻蚀工艺刻蚀第一掩膜层形成第一开口以裸露出第一宽带隙漂移层，通过第一开口并利用离子注入的方式在第一宽带隙漂移层和第二宽带隙漂移层注入掺杂物铝或硼或镓，注入深度直到第二宽带隙漂移层内，形成第二导电类型阱区2b，也即P-P#，第二导电类型阱区2b与第二宽带隙漂移层存在重叠区域；
(3)通过干法或者湿法刻蚀工艺刻蚀步骤(2)中第一开口附近的第一掩膜层，并在刻蚀掉其上第一掩膜层的第一宽带隙漂移层内通过自对准工艺注入掺杂物磷或氮，以形成第一导电类型阱区2a，第一导电类型阱区2a完全包围第二导电类型阱区2b；
(4)通过蒸发或者溅射的方式在相邻阱区组件2上及相邻阱区组件2之间区域上形成肖特基势垒层；
(5)在肖特基势垒层上通过溅射或者蒸发的方式形成阳极金属层11，阳极金属层11至少部分覆盖第一导电类型阱区和第二导电类型阱区2b，未被阳极金属层11覆盖并接触的第一宽带隙漂移层上通过溅射或者化学气相沉积的方式形成保护层(例如可为SiO2层或者Si3N4层)；并在衬底9远离阳极金属层11一侧上通过蒸发或者溅射的方式形成阴极金属层10。
实施例4
本实施例提供了一种肖特基二极管及其制备工艺。如图3所示，该肖特基二极管包括第一导电类型半导体层1，具有第一导电类型，例如第一导电类型半导体层1由依次层叠设置的第一宽带隙漂移层和第二宽带隙漂移层组成，第一宽带隙漂移层的掺杂浓度小于第二宽带隙漂移层的掺杂浓度，第一宽带隙漂移层为轻度掺杂的N-型碳化硅层，例如掺杂物可为磷或氮，第二宽带隙漂移层为掺杂的N型碳化硅层，例如掺杂物可为磷或氮，第二宽带隙漂移层设置在衬底9上，衬底9可为重度掺杂的N+型碳化硅层，例如掺杂物可为磷或氮，第一宽带隙漂移层和第二宽带隙漂移层均可以通过外延生长、离子注入或者倾斜离子注入的方式形成；阱区组件2，阱区组件2包括第一导电类型阱区2a和第二导电类型阱区2b；第一导电类型阱区2a，具有第一导电类型，例如第一导电类型为N型，第一导电类型阱区2a可为n型碳化硅n阱，设置在第一导电类型半导体层1内；第二导电类型阱区2b，具有第二导电类型，例如第二导电类型为P型，第二导电类型阱区2b包括p型碳化硅p阱，p型碳化硅p阱中的掺杂物可为铝或硼或镓，设置在第一导电类型阱区2a内且被第一导电类型阱区2a完全包围；
位于相邻阱区组件2及相邻阱区组件2之间上的阳极金属层11(例如可为Al层)以及设置于衬底9远离阳极金属层11一侧上的阴极金属层10，位于第二导电类型阱区2b内的阳极金属层11朝向第二导电类型阱区2b凸起并进入第二导电类型阱区2b内；阳极金属层11上设置钝化层13(例如可为SiO2层或者Si3N4层)并被钝化层13完全覆盖；阳极金属层11与“相邻阱区组件2及相邻阱区组件2之间”设置肖特基势垒层(图中未画出)，肖特基势垒层的材质可以选择Ti、Ni、Al、Mo、W、多晶硅等，一般厚度为
Figure BDA0002364708030000161
可以通过蒸发或者溅射的形式形成；
上述肖特基二极管的制备工艺，包括如下步骤：
(1)在衬底9上通过外延生长、离子注入或者倾斜离子注入的方式依次形成第二宽带隙漂移层和第一宽带隙漂移层；
(2)在第一宽带隙漂移层形成第一掩膜层(例如二氧化硅，或者光致抗蚀剂、或者多晶硅层、或者氮化层，例如氮化硅)，通过干法或者湿法刻蚀工艺刻蚀第一掩膜层形成第一开口以裸露出第一宽带隙漂移层，通过第一开口并利用离子注入的方式在第一宽带隙漂移层和第二宽带隙漂移层注入掺杂物铝或硼或镓，注入深度直到第二宽带隙漂移层内，形成第二导电类型阱区2b，也即P-P#，第二导电类型阱区2b与第二宽带隙漂移层存在重叠区域；再通过自对准工艺在第二导电类型阱区2b内注入掺杂物磷或氮，以形成N+区；
(3)通过干法或者湿法刻蚀工艺刻蚀步骤(2)中第一开口附近的第一掩膜层，并在刻蚀掉其上第一掩膜层的第一宽带隙漂移层内通过自对准工艺注入掺杂物磷或氮，以形成第一导电类型阱区2a，第一导电类型阱区2a完全包围第二导电类型阱区2b；
(4)通过蒸发或者溅射的方式在相邻阱区组件2上及相邻阱区组件2之间区域上形成肖特基势垒层；
(5)在肖特基势垒层上通过溅射或者蒸发的方式形成阳极金属层11，阳极金属层11至少部分覆盖第一导电类型阱区和第二导电类型阱区2b，阳极金属层11上通过溅射或者化学气相沉积的方式形成钝化层13(例如可为SiO2层或者Si3N4层)；并在衬底9远离阳极金属层11一侧上通过蒸发或者溅射的方式形成阴极金属层10。
实施例5
本实施例提供了一种IGBT及其制备工艺。如图6所示，该IGBT包括第一导电类型半导体层1，具有第一导电类型，例如第一导电类型半导体层1由依次层叠设置的第一宽带隙漂移层和第二宽带隙漂移层组成，第一宽带隙漂移层的掺杂浓度小于第二宽带隙漂移层的掺杂浓度，第一宽带隙漂移层为轻度掺杂的P-型碳化硅层，例如掺杂物可为铝、硼、镓，第二宽带隙漂移层为掺杂的P型碳化硅层，例如掺杂物可为铝、硼、镓，第二宽带隙漂移层设置在衬底9上，衬底9可为重度掺杂的N+型碳化硅层，例如掺杂物可为磷、氮，第一宽带隙漂移层和第二宽带隙漂移层均可以通过外延生长、离子注入或者倾斜离子注入的方式形成；阱区组件2，阱区组件2包括第一导电类型阱区2a和第二导电类型阱区2b；第一导电类型阱区2a，具有第一导电类型，例如第一导电类型为P型，第一导电类型阱区2a可为P型碳化硅p阱，设置在第一导电类型半导体层1内；第二导电类型阱区2b，具有第二导电类型，例如第二导电类型为N型，第二导电类型阱区2b包括N型碳化硅n阱，N型碳化硅n阱中的掺杂物可为磷、氮，设置在第一导电类型阱区2a内且被第一导电类型阱区2a完全包围；第二导电类型阱区2b沿其深度的方向上，不分阱区段，掺杂浓度一致；
相邻阱区组件2间隔设置宽带隙JFET区3，宽带隙JFET区3为P型碳化硅JFET区，位于相邻阱区组件2及相邻阱区组件2间的宽带隙JFET区3上的栅氧化层4和位于栅氧化层4上的栅电极5以及位于栅电极5上的绝缘层6；宽带隙发射极区，位于所述第二导电类型阱区内且具有第一导电类型，与发射极7连接；例如第一导电类型可为P型，如图6所示，P+区靠近宽带隙JFET区3；宽带隙集电极区，其具有所述第二导电类型并且位于第二导电类型阱区上；宽带隙JFET区，其具有所述第一导电类型并且位于相邻阱区组件之间；宽带隙集电极区，可设置于衬底9远离宽带隙发射极区一侧上，与集电极8连接。
上述IGBT的制备工艺，包括如下步骤：
(1)在衬底9上通过外延生长、离子注入或者倾斜离子注入的方式依次形成第二宽带隙漂移层和第一宽带隙漂移层；
(2)在第一宽带隙漂移层形成第一掩膜层(例如二氧化硅，或者光致抗蚀剂、或者多晶硅层、或者氮化层，例如氮化硅)，通过干法或者湿法刻蚀工艺刻蚀第一掩膜层形成第一开口以裸露出第一宽带隙漂移层，通过第一开口并利用离子注入的方式在第一宽带隙漂移层和第二宽带隙漂移层注入掺杂物磷或氮，注入深度直到第二宽带隙漂移层内，形成第二导电类型阱区2b，也即N-N#，第二导电类型阱区2b与第二宽带隙漂移层存在重叠区域；再通过自对准工艺在第二导电类型阱区2b内注入掺杂物磷或氮，以形成P+区；
(3)通过干法或者湿法刻蚀工艺刻蚀步骤(2)中第一开口附近的第一掩膜层，并在刻蚀掉其上第一掩膜层的第一宽带隙漂移层内通过自对准工艺注入掺杂物铝或硼或镓，以形成第一导电类型阱区2a，第一导电类型阱区2a完全包围第二导电类型阱区2b；
(4)在第一宽带隙漂移层形成第二掩膜层(例如二氧化硅，或者光致抗蚀剂、或者多晶硅层、或者氮化层，例如氮化硅)，通过干法或者湿法刻蚀工艺刻蚀第二掩膜层形成第二开口以裸露出第二导电类型阱区2b，通过第二开口并利用离子注入的方式在第二导电类型阱区2b注入掺杂物磷或氮，以形成N+区，此时可以同步形成限场环和栅氧化层4；
(5)通过干法或者湿法刻蚀工艺刻蚀第一宽带隙漂移层上剩余的第二掩膜层，然后依次进行退火、清洁表面；接着通过形成掩膜层、选择性刻蚀形成栅电极5、绝缘层7、源电极7、漏电极8；
(6)对步骤(5)制得的器件还可进行正面保护，例如外延生长保护层(图6中为标示)、背面减薄、欧姆接触和金属沉积等，这样工序可采用现有工艺制得即可。
图7为根据本发明的某些实施例的功率IGBT的电路图，从图7可得知：IGBT 500包括NPN碳化硅功率BJT 501，其具有基极502、发射极503和集电极504。IGBT 500还包括碳化硅功率MOSFET 505，其具有栅极506、源极507和漏极508。碳化硅功率MOSFET 505的源极507与碳化硅功率BJT 501的基极502电连接，并且碳化硅功率MOSFET 505的漏极508与碳化硅功率BJT 501的集电极504电连接。
IGBT 500可如下操作。外部驱动电路与MOSFET 505的栅极506连接以向功率MOSFET 505施加栅极偏压。当该外部驱动电路向栅电极506施加足够电压时，在栅极506下方形成反型层，该反型层充当将BJT 501的集电极504电连接至BJT 501的基极502的沟道509。空穴从集电极区504通过沟道509被传导到基极501中。该空穴电流充当驱动BJT 501的基极电流。响应于该空穴电流，电子从BJT 501的发射极503越过基极502被传导至BJT 501的集电极504。因而，碳化硅功率MOSFET 505将碳化硅功率BJT 501从电流驱动器件转化为电压驱动器件，这可虑及简化的外部驱动电路。碳化硅功率MOSFET 505充当驱动器晶体管，并且碳化硅功率BJT 501充当IGBT 500的输出晶体管。
另外，根据上述记载，P型MOSFET器件和n型MOSFET器件之间可以相互转换，P型IGBT和n型IGBT之间可以相互转换，P型MOSFET器件、n型MOSFET器件、P型IGBT和n型IGBT均在本发明的保护范围之内。
虽然参考具体附图描述了上述实施例，但应理解的是，本发明的一些实施例可包括附加和/或居间的层、结构或元件，和/或可被删除的具体的层、结构或元件。虽然已描述了本发明的若干示例性实施例，但本领域的技术人员将容易地理解，许多修改在所述示例性实施例中是可能的并且在本质上不背离本发明的新颖性示教和优点。相应地，所有这样的修改旨在包括于权利要求所限定的本发明的范围内。因此，应理解的是，上述内容是本发明的示意，而本发明不应被视为限于所公开的具体实施例，并且对所公开的实施例及其他实施例的修改旨在包括于所附权利要求的范围内。本发明由下面的权利要求限定，并且权利要求的等同内容也被包括在其中。

Claims (23)

1.一种功率半导体器件，包括：
第一导电类型半导体层，具有第一导电类型；
阱区组件，所述阱区组件包括第一导电类型阱区和第二导电类型阱区；
第一导电类型阱区，具有所述第一导电类型，设置在所述第一导电类型半导体层内；
第二导电类型阱区，具有第二导电类型，设置在第一导电类型阱区内且被第一导电类型阱区完全包围；
所述第一导电类型半导体层包括至少两个依次层叠设置的漂移层，所述第一导电类型阱区设置于最靠近其的第一漂移层内且与第一漂移层相邻的第二漂移层重叠以形成重叠区域；所述第一漂移层的掺杂浓度小于第二漂移层的掺杂浓度，所述第二漂移层的掺杂浓度大于相对其远离所述第一导电类型阱区的其它漂移层的掺杂浓度。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述第一导电类型阱区的掺杂浓度大于所述第一导电类型半导体层的掺杂浓度。
3.根据权利要求2所述的功率半导体器件，其特征在于，所述第一导电类型阱区的掺杂浓度为1×1016 cm-3—5×1017 cm-3，所述第一导电类型半导体层的掺杂浓度为1×1014cm-3—5×1017 cm-3。
4.根据权利要求1所述的功率半导体器件，其特征在于，所述第一漂移层为第一宽带隙漂移层，所述第二漂移层为第二宽带隙漂移层，所述第一导电类型半导体层由依次层叠设置的第一宽带隙漂移层和第二宽带隙漂移层组成，所述第一宽带隙漂移层的掺杂浓度小于第二宽带隙漂移层的掺杂浓度，所述第一导电类型阱区至少部分与所述第二宽带隙漂移层重叠以形成重叠区域。
5.根据权利要求1-4中任一项所述的功率半导体器件，其特征在于，沿所述第二导电类型阱区的深度方向上，所述第二导电类型阱区的掺杂浓度变小。
6.根据权利要求5所述的功率半导体器件，其特征在于，沿所述第二导电类型阱区的深度方向上，所述第二导电类型阱区的掺杂浓度逐渐变小。
7.根据权利要求5所述的功率半导体器件，其特征在于，所述第二导电类型阱区沿其深度的方向上，所述第二导电类型阱区包括依次连接的第一阱区段、第二阱区段和第三阱区段，所述第一阱区段的的掺杂浓度不小于1×1019 cm-3，所述第二阱区段的掺杂浓度为1×1017 cm-3—5×1018 cm-3，所述第三阱区段的掺杂浓度不小于1×1016 cm-3。
8.根据权利要求7所述的功率半导体器件，其特征在于，所述第三阱区段的掺杂浓度为1×1016 cm-3—5×1017 cm-3。
9.根据权利要求4所述的功率半导体器件，其特征在于，所述第一导电类型阱区的壁厚H1不大于2μm。
10.根据权利要求4或9所述的功率半导体器件，其特征在于，所述第一宽带隙漂移层的掺杂浓度为1×1014 cm-3—5×1017 cm-3；
所述第二宽带隙漂移层的掺杂浓度为1×1014 cm-3—5×1017 cm-3；
所述第二导电类型阱区的深度d为1-2μm。
11.根据权利要求10所述的功率半导体器件，其特征在于，所述阱区组件至少为两个，相邻阱区组件间隔设置，相邻阱区组件之间为宽带隙JFET区，所述宽带隙JFET区具有第一导电类型；
还包括，位于相邻阱区组件及相邻阱区组件间的宽带隙JFET区上的的栅氧化层和位于所述栅氧化层上的栅电极。
12.根据权利要求11所述的功率半导体器件，其特征在于，所述功率半导体器件包括MOSFET，所述MOSFET，包括，
宽带隙源极区，位于所述第二导电类型阱区内且具有第一导电类型；
宽带隙漏极区，具有第二导电类型。
13.根据权利要求12所述的功率半导体器件，其特征在于，所述漂移层包括n型碳化硅漂移层，其中所述第一导电类型阱区包括n型碳化硅n阱，所述第二导电类型阱区包括p型碳化硅p阱；
所述宽带隙源极区包括n型碳化硅源极区；
所述宽带隙漏极区包括p型碳化硅漏极区；
所述宽带隙JFET区包括n型碳化硅JFET区。
14.根据权利要求11所述的功率半导体器件，其特征在于，所述功率半导体器件包括碳化硅绝缘栅双极结晶体管。
15.根据权利要求14所述的功率半导体器件，其特征在于，还包括n型碳化硅衬底及形成在所述第二导电类型阱区中的n+碳化硅发射极区，并且其中所述第一导电类型半导体层包括p型碳化硅漂移层，其中所述第二导电类型阱区包括n型碳化硅n阱；
还包括集电极，设置于所述n型碳化硅衬底 远离所述第二导电类型阱区的一侧上，所述集电极为p型碳化硅集电极，并且其中所述宽带隙JFET区包括p型碳化硅JFET区。
16.根据权利要求15所述的功率半导体器件，其特征在于，还包括p型碳化硅电流扩展层，其中所述p型碳化硅JFET区是所述p型碳化硅电流扩展层的一部分。
17.一种绝缘栅双极结晶体管，其包括：第一导电类型半导体层，具有第一导电类型，其位于宽带隙衬底上，所述宽带隙衬底具有与第一导电类型相反的第二导电类型；
阱区组件，所述阱区组件包括第一导电类型阱区和第二导电类型阱区；第一导电类型阱区，具有所述第一导电类型，设置在第一导电类型半导体层内；第二导电类型阱区，具有第二导电类型，设置在第一导电类型阱区内且被第一导电类型阱区完全包围；
宽带隙发射极区，位于所述第二导电类型阱区内且具有第一导电类型；
宽带隙集电极区，其具有所述第二导电类型并且位于第二导电类型阱区上；
宽带隙JFET区，其具有所述第一导电类型并且位于相邻阱区组件之间；
所述第一导电类型半导体层包括至少两个依次层叠设置的漂移层，所述第一导电类型阱区设置于最靠近其的第一漂移层内且与第一漂移层相邻的第二漂移层重叠以形成重叠区域；所述第一漂移层的掺杂浓度小于第二漂移层的掺杂浓度，所述第二漂移层的掺杂浓度大于相对其远离所述第一导电类型阱区的其它漂移层的掺杂浓度。
18.根据权利要求17所述的绝缘栅双极结晶体管，其特征在于，所述第一导电类型阱区的掺杂浓度大于所述第一导电类型半导体层的掺杂浓度。
19.根据权利要求18所述的绝缘栅双极结晶体管，其特征在于，所述第一导电类型阱区的掺杂浓度为1×1016 cm-3—5×1017 cm-3，所述第一导电类型半导体层的掺杂浓度为1×1014cm-3—5×1017 cm-3。
20.根据权利要求18所述的绝缘栅双极结晶体管，其特征在于，还包括位于相邻阱区组件及相邻阱区组件间的宽带隙JFET区上的的栅氧化层和位于所述栅氧化层上的栅电极；
所述第一导电类型为p型并且所述第二导电类型为n型。
21.一种功率半导体器件的制备工艺，包括：
形成第一导电类型半导体层；
在第一导电类型半导体层内形成第一导电类型阱区；
在所述第一导电类型阱区内形成第二导电类型阱区，且所述第二导电类型阱区被所述第一导电类型阱区完全包围；
所述第一导电类型半导体层包括至少两个依次层叠设置的漂移层，所述第一导电类型阱区设置于最靠近其的第一漂移层内且与第一漂移层相邻的第二漂移层重叠以形成重叠区域；所述第一漂移层的掺杂浓度小于第二漂移层的掺杂浓度，所述第二漂移层的掺杂浓度大于相对其远离所述第一导电类型阱区的其它漂移层的掺杂浓度。
22.根据权利要求21所述的制备工艺，其特征在于，在第一导电类型半导体层内形成第一导电类型阱区，包括：
在所述第一导电类型半导体层上形成第一掩膜层，通过干法或者湿法刻蚀工艺刻蚀第一掩膜层形成第一开口以裸露出部分第一导电类型半导体层，通过第一开口并利用离子注入或者倾斜离子注入的方式在所述第一导电类型半导体层内注入具有第二导电类型的掺杂物，形成第二导电类型阱区。
23.根据权利要求22所述的制备工艺，其特征在于，在第一导电类型半导体层内形成第一导电类型阱区，包括：
在所述第一导电类型阱区内形成第二导电类型阱区，包括：
通过干法或者湿法刻蚀工艺刻蚀所述第一开口附近的第一掩膜层，并在刻蚀掉其上第一掩膜层的第一导电类型半导体层内通过自对准工艺注入具有第一导电类型的掺杂物，以形成第一导电类型阱区。
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