JPH11224950A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11224950A JPH11224950A JP32414998A JP32414998A JPH11224950A JP H11224950 A JPH11224950 A JP H11224950A JP 32414998 A JP32414998 A JP 32414998A JP 32414998 A JP32414998 A JP 32414998A JP H11224950 A JPH11224950 A JP H11224950A
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- semiconductor layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
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- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】動作電流の全領域でオン抵抗がほぼ一定になる
双方向形半導体スイッチ素子を提供する。 【解決手段】絶縁層１０２の上にｎ形半導体層１０３が
形成されたＳＯＩ構造の半導体基板を用いる。ｎ形半導
体層１０３の表面側に一対のｎ＋＋形ドレイン領域１０
４，１０５が形成され、ｎ形半導体層１０３の中でｎ＋
＋形ドレイン領域１０４，１０５の間にｐ＋形ウェル領
域１０６が形成される。ｐ＋形ウェル領域１０６の表面
側に一対のｎ＋＋形ソース領域１０７，１０８が形成さ
れ、さらにｐ＋形ウェル領域１０６の表面にゲート絶縁
膜１１０，１１１を介して一対のゲート電極１１２，１
１３が設けられる。両ゲート電極１１２，１１３は互い
に電気的に接続される。
双方向形半導体スイッチ素子を提供する。 【解決手段】絶縁層１０２の上にｎ形半導体層１０３が
形成されたＳＯＩ構造の半導体基板を用いる。ｎ形半導
体層１０３の表面側に一対のｎ＋＋形ドレイン領域１０
４，１０５が形成され、ｎ形半導体層１０３の中でｎ＋
＋形ドレイン領域１０４，１０５の間にｐ＋形ウェル領
域１０６が形成される。ｐ＋形ウェル領域１０６の表面
側に一対のｎ＋＋形ソース領域１０７，１０８が形成さ
れ、さらにｐ＋形ウェル領域１０６の表面にゲート絶縁
膜１１０，１１１を介して一対のゲート電極１１２，１
１３が設けられる。両ゲート電極１１２，１１３は互い
に電気的に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチ素子とし
て用いられる半導体装置に関するものである。
て用いられる半導体装置に関するものである。
【０００２】
【従来の技術】従来より、信号や電力をオン・オフする
スイッチ要素として半導体リレーが知られている。半導
体リレーは、発光ダイオードのような発光素子と、フォ
トダイオードのような受光素子と、受光素子の出力によ
りオンオフされる半導体スイッチ素子とをパッケージに
内蔵したものであり、交流信号や交流電力のオン・オフ
に用いる半導体リレーでは、半導体スイッチ素子として
双方向スイッチが必要である。また、半導体リレーを電
力のオン・オフに用いるには、半導体スイッチ素子とし
て高耐圧のパワー半導体素子が必要である。
スイッチ要素として半導体リレーが知られている。半導
体リレーは、発光ダイオードのような発光素子と、フォ
トダイオードのような受光素子と、受光素子の出力によ
りオンオフされる半導体スイッチ素子とをパッケージに
内蔵したものであり、交流信号や交流電力のオン・オフ
に用いる半導体リレーでは、半導体スイッチ素子として
双方向スイッチが必要である。また、半導体リレーを電
力のオン・オフに用いるには、半導体スイッチ素子とし
て高耐圧のパワー半導体素子が必要である。
【０００３】この種のパワー半導体素子としては、ＳＯ
Ｉ構造の双方向形横形絶縁ゲートトランジスタ（ＬＩＧ
ＢＴ＝Lateral Insulated-Gate Bipolar Transistor ）
（ＩＳＰＳＤ（International Symposium on Power Sem
iconductor Devices and ICs） '９７，ｐｐ３７−４
０）がある。双方向形ＬＩＧＢＴは、図６に示す構造を
有している。図示する構造では、単結晶シリコンよりな
る半導体基板５０１の一主表面にシリコン酸化膜よりな
る絶縁層５０２を介してｎ形半導体層５０３を形成した
ＳＯＩ構造としてある。
Ｉ構造の双方向形横形絶縁ゲートトランジスタ（ＬＩＧ
ＢＴ＝Lateral Insulated-Gate Bipolar Transistor ）
（ＩＳＰＳＤ（International Symposium on Power Sem
iconductor Devices and ICs） '９７，ｐｐ３７−４
０）がある。双方向形ＬＩＧＢＴは、図６に示す構造を
有している。図示する構造では、単結晶シリコンよりな
る半導体基板５０１の一主表面にシリコン酸化膜よりな
る絶縁層５０２を介してｎ形半導体層５０３を形成した
ＳＯＩ構造としてある。
【０００４】なお、ＳＯＩ構造の基板の製造には、単結
晶シリコン中に酸素をイオン注入して内部に絶縁層を形
成するＳＩＭＯＸ（Separation by Implanted Oxygen）
法、絶縁層５０２の上に単結晶シリコンの基板を張り合
わせる張り合わせＳＯＩ法、半導体基板５０１の表面に
シリコン酸化膜の絶縁層５０２を形成した後に単結晶シ
リコンを成長させるＳＯＩ成長法、陽極酸化によってシ
リコンを部分的に多孔質化し酸化することによって形成
する方法などが知られている。ＳＯＩ成長法での単結晶
シリコンは、気相、液相、固相のいずれかで成長させ
る。
晶シリコン中に酸素をイオン注入して内部に絶縁層を形
成するＳＩＭＯＸ（Separation by Implanted Oxygen）
法、絶縁層５０２の上に単結晶シリコンの基板を張り合
わせる張り合わせＳＯＩ法、半導体基板５０１の表面に
シリコン酸化膜の絶縁層５０２を形成した後に単結晶シ
リコンを成長させるＳＯＩ成長法、陽極酸化によってシ
リコンを部分的に多孔質化し酸化することによって形成
する方法などが知られている。ＳＯＩ成長法での単結晶
シリコンは、気相、液相、固相のいずれかで成長させ
る。
【０００５】双方向形ＬＩＧＢＴでは、ｎ形半導体層５
０３の表面側に２つのｐ＋形ウェル領域５０４，５０５
が形成され、ｐ＋形ウェル領域５０４，５０５の中にｎ
＋形エミッタ領域５０６，５０７が形成される。ｐ＋形
ウェル領域５０４，５０５はｎ形半導体層５０３の表面
に露出するように形成され、かつ所定の耐圧を保持でき
るように所定距離（ドリフト距離）だけ離間して形成さ
れる。また、ｎ＋形エミッタ領域５０６，５０７もｎ形
半導体層５０３の表面（ｐ＋形ウェル領域５０４，５０
５の表面）に露出するように形成される。
０３の表面側に２つのｐ＋形ウェル領域５０４，５０５
が形成され、ｐ＋形ウェル領域５０４，５０５の中にｎ
＋形エミッタ領域５０６，５０７が形成される。ｐ＋形
ウェル領域５０４，５０５はｎ形半導体層５０３の表面
に露出するように形成され、かつ所定の耐圧を保持でき
るように所定距離（ドリフト距離）だけ離間して形成さ
れる。また、ｎ＋形エミッタ領域５０６，５０７もｎ形
半導体層５０３の表面（ｐ＋形ウェル領域５０４，５０
５の表面）に露出するように形成される。
【０００６】ｐ＋形ウェル領域５０４，５０５のうちで
２つのｎ＋形エミッタ領域５０６，５０７の間に位置す
る部位の上には、ゲート絶縁膜５０８，５０９を介して
ポリシリコン等からなる絶縁ゲート形のゲート電極５１
０，５１１が形成される。また、ｐ＋形ウェル領域５０
４，５０５とｎ＋形エミッタ領域５０６，５０７とに跨
がる形でエミッタ電極５１２，５１３が形成されてい
る。この構成では、ゲート電極５１０，５１１への印加
電圧を制御すれば、エミッタ電極５１２，５１３間を流
れる主電流のオン・オフを制御することができる。
２つのｎ＋形エミッタ領域５０６，５０７の間に位置す
る部位の上には、ゲート絶縁膜５０８，５０９を介して
ポリシリコン等からなる絶縁ゲート形のゲート電極５１
０，５１１が形成される。また、ｐ＋形ウェル領域５０
４，５０５とｎ＋形エミッタ領域５０６，５０７とに跨
がる形でエミッタ電極５１２，５１３が形成されてい
る。この構成では、ゲート電極５１０，５１１への印加
電圧を制御すれば、エミッタ電極５１２，５１３間を流
れる主電流のオン・オフを制御することができる。
【０００７】上述した双方向形ＬＩＧＢＴをオン状態に
するには、各ゲート電極５１０，５１１と各ゲート電極
５１０，５１１にそれぞれ近接したエミッタ電極５１
２，５１３との間にゲート電極５１０，５１１が正電位
となるように電圧を印加する。このとき、ｐ＋形ウェル
領域５０４，５０５におけるゲート絶縁膜５０８，５０
９の直下にチャネルが形成され、ｎ＋形エミッタ領域５
０６，５０７からｎ形半導体層５０３に電子が注入され
るようになる。
するには、各ゲート電極５１０，５１１と各ゲート電極
５１０，５１１にそれぞれ近接したエミッタ電極５１
２，５１３との間にゲート電極５１０，５１１が正電位
となるように電圧を印加する。このとき、ｐ＋形ウェル
領域５０４，５０５におけるゲート絶縁膜５０８，５０
９の直下にチャネルが形成され、ｎ＋形エミッタ領域５
０６，５０７からｎ形半導体層５０３に電子が注入され
るようになる。
【０００８】この状態で、一方のエミッタ電極５１３に
正電圧、他方のエミッタ電極５１２に負電圧を印加する
と、エミッタ電極５１２からｎ＋形エミッタ領域５０６
を介してｎ形半導体層５０３に電子が注入され、ｐ＋形
ウェル領域５０５からｎ形半導体層５０３にホールが注
入される。このようにしてｎ形半導体層５０３に電子と
ホールとが注入されると、電子とホールとの拡散電流に
よりエミッタ電極５１３からエミッタ電極５１２に向か
って電流が流れる。また、エミッタ電極５１２，５１３
に印加される電圧の方向が逆になれば、エミッタ電極５
１２からエミッタ電極５１３に向かって電流が流れる。
こうして図７に示すように、エミッタ電極５１２，５１
３間に印加される電圧の極性にかかわらず電流を流すこ
とができるのである。つまり、交流電圧に対してオン状
態になる。図７における各曲線に示した電圧値はゲート
電極５１０，５１１に印加する電圧を示す。
正電圧、他方のエミッタ電極５１２に負電圧を印加する
と、エミッタ電極５１２からｎ＋形エミッタ領域５０６
を介してｎ形半導体層５０３に電子が注入され、ｐ＋形
ウェル領域５０５からｎ形半導体層５０３にホールが注
入される。このようにしてｎ形半導体層５０３に電子と
ホールとが注入されると、電子とホールとの拡散電流に
よりエミッタ電極５１３からエミッタ電極５１２に向か
って電流が流れる。また、エミッタ電極５１２，５１３
に印加される電圧の方向が逆になれば、エミッタ電極５
１２からエミッタ電極５１３に向かって電流が流れる。
こうして図７に示すように、エミッタ電極５１２，５１
３間に印加される電圧の極性にかかわらず電流を流すこ
とができるのである。つまり、交流電圧に対してオン状
態になる。図７における各曲線に示した電圧値はゲート
電極５１０，５１１に印加する電圧を示す。
【０００９】一方、双方向形ＬＩＧＢＴをオフ状態にす
るには、各ゲート電極５１０，５１１とそれぞれ近接し
たエミッタ電極５１２，５１３とを短絡させる。このと
き、ｐ＋形ウェル領域５０４，５０５においてゲート絶
縁膜５０８，５０９の直下に形成されているチャネルが
消滅し、ｎ＋形エミッタ領域５０６，５０７からｎ形半
導体層５０３への電子の注入がなくなる。電子の注入が
なくなればｐ＋形ウェル領域５０４，５０５からのホー
ルの注入もなくなり、ｎ形半導体層５０３に残留してい
るホールが消滅するか、負電圧が印加されているｐ＋形
ウェル領域５０４，５０５に引き抜かれて消滅すれば、
エミッタ電極５１２，５１３間で電流は流れなくなる。
つまり、オフ状態になる。オフ状態では、図８に示すよ
うに、両エミッタ電極５１２，５１３間に正負いずれの
電圧を印加しても電流は流れない。つまり、交流電圧に
対してオフ状態になる。
るには、各ゲート電極５１０，５１１とそれぞれ近接し
たエミッタ電極５１２，５１３とを短絡させる。このと
き、ｐ＋形ウェル領域５０４，５０５においてゲート絶
縁膜５０８，５０９の直下に形成されているチャネルが
消滅し、ｎ＋形エミッタ領域５０６，５０７からｎ形半
導体層５０３への電子の注入がなくなる。電子の注入が
なくなればｐ＋形ウェル領域５０４，５０５からのホー
ルの注入もなくなり、ｎ形半導体層５０３に残留してい
るホールが消滅するか、負電圧が印加されているｐ＋形
ウェル領域５０４，５０５に引き抜かれて消滅すれば、
エミッタ電極５１２，５１３間で電流は流れなくなる。
つまり、オフ状態になる。オフ状態では、図８に示すよ
うに、両エミッタ電極５１２，５１３間に正負いずれの
電圧を印加しても電流は流れない。つまり、交流電圧に
対してオフ状態になる。
【００１０】上述した双方向形ＬＩＧＢＴには、１チッ
プで交流電力のオン・オフを制御することができ、しか
もオン電圧が小さく、自己消孤でき（つまり、自己保持
せず）、さらには遮断速度（ターンオフタイム）が比較
的速いという長所がある。
プで交流電力のオン・オフを制御することができ、しか
もオン電圧が小さく、自己消孤でき（つまり、自己保持
せず）、さらには遮断速度（ターンオフタイム）が比較
的速いという長所がある。
【００１１】
【発明が解決しようとする課題】しかしながら、エミッ
タ電極５１２，５１３間を流れる主電流が、ｐ＋形ウェ
ル領域５０４，５０５とｎ形半導体層５０３との間の接
合を通じて流れるものであるから、図７に示されている
ように、エミッタ電極５１２，５１３間の印加電圧が所
定電圧に達するまで電流が流れないことになる。つま
り、いわゆるオフセット特性を示すことになる。一方、
信号電流をオン・オフするには、動作電流の全領域にお
いてオン抵抗が一定であることが要求され、上述したよ
うなオフセット特性を示すスイッチ索子は使用すること
ができない。
タ電極５１２，５１３間を流れる主電流が、ｐ＋形ウェ
ル領域５０４，５０５とｎ形半導体層５０３との間の接
合を通じて流れるものであるから、図７に示されている
ように、エミッタ電極５１２，５１３間の印加電圧が所
定電圧に達するまで電流が流れないことになる。つま
り、いわゆるオフセット特性を示すことになる。一方、
信号電流をオン・オフするには、動作電流の全領域にお
いてオン抵抗が一定であることが要求され、上述したよ
うなオフセット特性を示すスイッチ索子は使用すること
ができない。
【００１２】本発明は上記事由に鑑みて為されたもので
あり、その目的は、動作電流の全領域においてオン抵抗
が略一定となる半導体装置を提供することにある。
あり、その目的は、動作電流の全領域においてオン抵抗
が略一定となる半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】請求項１の発明は、絶縁
層の上に第一導電形の半導体層を形成したＳＯＩ構造の
基板を有し、前記半導体層の表面側に互いに離間して形
成された高濃度第一導電形の複数のドレイン領域と、各
一対のドレイン領域間の前記半導体層を分割するように
前記半導体層の表面から絶縁層まで形成された第二導電
形のウェル領域と、前記ウェル領域内でウェル領域の表
面側に形成された高濃度第一導電形のソース領域と、各
ドレイン領域とソース領域との間のウェル領域の表面に
ゲート絶縁膜を介して配置された複数のゲート電極と、
各ドレイン領域に接続された複数のドレイン電極と、ソ
ース領域とウェル領域とに跨がって接続されたソース電
極とを備え、前記ゲート電極は互いに電気的に接続され
ているものである。この構成によれば、高濃度第一導電
形の複数のドレイン領域と高濃度第一導電形のソース領
域との間に第二導電形のウェル領域が形成され、ウェル
領域にはゲート絶縁膜を介してゲート電極が配置されて
いるから、ゲート電極に電圧を印加してウェル領域にチ
ャネルを形成することによって、各一対のドレイン領域
間で双方向に電流を流すことができ、双方向形の半導体
スイッチ素子を提供することができる。しかも、上記構
成では、導通時に接合を通したキャリアの輸送がないか
ら、導通時にオン抵抗が略一定になり微小電流領域にお
いても直線性がよく、信号電流のオン・オフに用いるこ
とができる。さらに、ゲート電極が共通に接続されてい
るから、１つの駆動回路でオン・オフを制御することが
でき駆動が容易である。
層の上に第一導電形の半導体層を形成したＳＯＩ構造の
基板を有し、前記半導体層の表面側に互いに離間して形
成された高濃度第一導電形の複数のドレイン領域と、各
一対のドレイン領域間の前記半導体層を分割するように
前記半導体層の表面から絶縁層まで形成された第二導電
形のウェル領域と、前記ウェル領域内でウェル領域の表
面側に形成された高濃度第一導電形のソース領域と、各
ドレイン領域とソース領域との間のウェル領域の表面に
ゲート絶縁膜を介して配置された複数のゲート電極と、
各ドレイン領域に接続された複数のドレイン電極と、ソ
ース領域とウェル領域とに跨がって接続されたソース電
極とを備え、前記ゲート電極は互いに電気的に接続され
ているものである。この構成によれば、高濃度第一導電
形の複数のドレイン領域と高濃度第一導電形のソース領
域との間に第二導電形のウェル領域が形成され、ウェル
領域にはゲート絶縁膜を介してゲート電極が配置されて
いるから、ゲート電極に電圧を印加してウェル領域にチ
ャネルを形成することによって、各一対のドレイン領域
間で双方向に電流を流すことができ、双方向形の半導体
スイッチ素子を提供することができる。しかも、上記構
成では、導通時に接合を通したキャリアの輸送がないか
ら、導通時にオン抵抗が略一定になり微小電流領域にお
いても直線性がよく、信号電流のオン・オフに用いるこ
とができる。さらに、ゲート電極が共通に接続されてい
るから、１つの駆動回路でオン・オフを制御することが
でき駆動が容易である。
【００１４】請求項２の発明は、絶縁層の上に第一導電
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域間の前記半導体層を分割するように前記半導体層の表
面から絶縁層まで形成された低濃度第一導電形のウェル
領域と、前記ウェル領域内でウェル領域の表面側に形成
された高濃度第一導電形のソース領域と、各ドレイン領
域とソース領域との間のウェル領域の表面にゲート絶縁
膜を介して配置された複数のゲート電極と、各ドレイン
領域に接続された複数のドレイン電極と、ソース領域に
接続されたソース電極とを備え、前記ゲート電極は互い
に電気的に接続されているものである。この構成によれ
ば、高濃度第一導電形の複数のドレイン領域と高濃度第
一導電形のソース領域との間に低濃度第一導電形のウェ
ル領域が形成され、ウェル領域にはゲート絶縁膜を介し
てゲート電極が配置されているから、オフ時にはゲート
電極とウェル領域との仕事関数の差によって空乏層が拡
がって電流を遮断し、一方、オン時にはゲート電極に電
圧を印加してウェル領域にキャリアの蓄積によるチャネ
ルを形成することによって、各一対のドレイン領域間で
双方向に電流を流すことができ、双方向形の半導体スイ
ッチ素子を提供することができる。しかも、上記構成で
は、導通時に接合を通じたキャリアの輸送がないから、
導通時にオン抵抗が略一定になり微小電流領域において
も直線性がよく、信号電流のオン・オフに用いることが
できる。さらに、ゲート電極が共通に接続されているか
ら、１つの駆動回路でオン・オフを制御することができ
駆動が容易である。その上、ウェル領域を含めて信号あ
るいは電力の印加・導通される経路上にはｐｎ接合が存
在しないので、サージ発生によるバイポーラアクション
などの発生がないことや、ソース電極をソース領域とウ
ェル領域とに跨って形成する必要がないので、小型化に
有利である。
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域間の前記半導体層を分割するように前記半導体層の表
面から絶縁層まで形成された低濃度第一導電形のウェル
領域と、前記ウェル領域内でウェル領域の表面側に形成
された高濃度第一導電形のソース領域と、各ドレイン領
域とソース領域との間のウェル領域の表面にゲート絶縁
膜を介して配置された複数のゲート電極と、各ドレイン
領域に接続された複数のドレイン電極と、ソース領域に
接続されたソース電極とを備え、前記ゲート電極は互い
に電気的に接続されているものである。この構成によれ
ば、高濃度第一導電形の複数のドレイン領域と高濃度第
一導電形のソース領域との間に低濃度第一導電形のウェ
ル領域が形成され、ウェル領域にはゲート絶縁膜を介し
てゲート電極が配置されているから、オフ時にはゲート
電極とウェル領域との仕事関数の差によって空乏層が拡
がって電流を遮断し、一方、オン時にはゲート電極に電
圧を印加してウェル領域にキャリアの蓄積によるチャネ
ルを形成することによって、各一対のドレイン領域間で
双方向に電流を流すことができ、双方向形の半導体スイ
ッチ素子を提供することができる。しかも、上記構成で
は、導通時に接合を通じたキャリアの輸送がないから、
導通時にオン抵抗が略一定になり微小電流領域において
も直線性がよく、信号電流のオン・オフに用いることが
できる。さらに、ゲート電極が共通に接続されているか
ら、１つの駆動回路でオン・オフを制御することができ
駆動が容易である。その上、ウェル領域を含めて信号あ
るいは電力の印加・導通される経路上にはｐｎ接合が存
在しないので、サージ発生によるバイポーラアクション
などの発生がないことや、ソース電極をソース領域とウ
ェル領域とに跨って形成する必要がないので、小型化に
有利である。
【００１５】請求項３の発明は、絶縁層の上に第一導電
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域間の前記半導体層内で半導体層の表面側に形成された
高濃度第一導電形のソース領域と、各ドレイン領域とソ
ース領域との間の半導体層内で絶縁層とは離間するよう
に半導体層の表面側に形成された高濃度第二導電形の複
数のゲート領域と、各ドレイン領域に接続された複数の
ドレイン電極と、ソース領域に接続されたソース電極
と、各ゲート領域に接続され互いに電気的に接続された
ゲート電極とを備えるものである。この構成によれば、
高濃度第一導電形の複数のドレイン領域と高濃度第一導
電形のソース領域との間の半導体層内で絶縁層とは離間
するように半導体層の表面側に高濃度第二導電形のゲー
ト領域が形成されているから、絶縁層とゲート領域との
間に形成されるチャネルを通して各一対のドレイン領域
間で双方向に電流を流すことができ、双方向形の半導体
スイッチ素子を提供することができる。しかも、この構
成ではＪＦＥＴを形成しており、導通時に接合を通した
キャリアの輸送がないから、導通時にオン抵抗が略一定
になり微小電流領域においても直線性がよく、信号電流
のオン・オフに用いることができる。さらに、ゲート電
極が共通に接続されているから、１つの駆動回路でオン
・オフを制御することができ駆動が容易である。加え
て、ゲート電極に電圧を印加しない状態において導通す
るノーマリオン形の構成を有しているから、半導体リレ
ーに用いるときにはｂ接点形の構成とすることができ
る。
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域間の前記半導体層内で半導体層の表面側に形成された
高濃度第一導電形のソース領域と、各ドレイン領域とソ
ース領域との間の半導体層内で絶縁層とは離間するよう
に半導体層の表面側に形成された高濃度第二導電形の複
数のゲート領域と、各ドレイン領域に接続された複数の
ドレイン電極と、ソース領域に接続されたソース電極
と、各ゲート領域に接続され互いに電気的に接続された
ゲート電極とを備えるものである。この構成によれば、
高濃度第一導電形の複数のドレイン領域と高濃度第一導
電形のソース領域との間の半導体層内で絶縁層とは離間
するように半導体層の表面側に高濃度第二導電形のゲー
ト領域が形成されているから、絶縁層とゲート領域との
間に形成されるチャネルを通して各一対のドレイン領域
間で双方向に電流を流すことができ、双方向形の半導体
スイッチ素子を提供することができる。しかも、この構
成ではＪＦＥＴを形成しており、導通時に接合を通した
キャリアの輸送がないから、導通時にオン抵抗が略一定
になり微小電流領域においても直線性がよく、信号電流
のオン・オフに用いることができる。さらに、ゲート電
極が共通に接続されているから、１つの駆動回路でオン
・オフを制御することができ駆動が容易である。加え
て、ゲート電極に電圧を印加しない状態において導通す
るノーマリオン形の構成を有しているから、半導体リレ
ーに用いるときにはｂ接点形の構成とすることができ
る。
【００１６】請求項４の発明は、絶縁層の上に第一導電
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域の間の前記半導体層内で半導体層の表面側に形成され
た高濃度第一導電形のソース領域と、各ドレイン領域と
ソース領域との間の半導体層内で半導体層の表面から絶
縁層まで形成された第二導電形の複数のゲート領域と、
各ドレイン領域に接続された複数のドレイン電極と、ソ
ース領域に接続されたソース電極と、各ゲート領域に接
続され互いに電気的に接続されたゲート電極とを備え、
各ゲート領域は複数の領域に分割され、分割された各領
域の間が各ドレイン領域とソース領域との間の導電路で
あるチャネル領域となるものである。この構成によれ
ば、高濃度第一導電形の複数のドレイン領域と高濃度第
一導電形のソース領域との間の半導体層内で第二導電形
の複数のゲート領域を半導体層の表面から絶縁層まで形
成し、かつ各ゲート領域にチャネル領域を形成している
から、ゲート領域に形成したチャネル領域を通して各一
対のドレイン領域間で双方向に電流を流すことができ、
双方向形の半導体スイッチ素子を提供することができ
る。しかも、この構成ではＪＦＥＴを形成しており、導
通時に接合を通じたキャリアの輸送がないから、導通時
にオン抵抗が略一定になり微小電流領域においても直線
性がよく、信号電流のオン・オフに用いることができ
る。さらに、ゲート電極が共通に接続されているから、
１つの駆動回路でオン・オフを制御することができ駆動
が容易である。その上、チャネル領域はゲート領域のマ
スク設計と拡散設計とによって寸法を制御することがで
きるので、精度よく設計をすることができる。加えて、
ゲート電極に電圧を印加しない状態において導通するノ
ーマリオン形の構成を有しているから、半導体リレーに
用いるときにはｂ接点形の構成とすることができる。
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域の間の前記半導体層内で半導体層の表面側に形成され
た高濃度第一導電形のソース領域と、各ドレイン領域と
ソース領域との間の半導体層内で半導体層の表面から絶
縁層まで形成された第二導電形の複数のゲート領域と、
各ドレイン領域に接続された複数のドレイン電極と、ソ
ース領域に接続されたソース電極と、各ゲート領域に接
続され互いに電気的に接続されたゲート電極とを備え、
各ゲート領域は複数の領域に分割され、分割された各領
域の間が各ドレイン領域とソース領域との間の導電路で
あるチャネル領域となるものである。この構成によれ
ば、高濃度第一導電形の複数のドレイン領域と高濃度第
一導電形のソース領域との間の半導体層内で第二導電形
の複数のゲート領域を半導体層の表面から絶縁層まで形
成し、かつ各ゲート領域にチャネル領域を形成している
から、ゲート領域に形成したチャネル領域を通して各一
対のドレイン領域間で双方向に電流を流すことができ、
双方向形の半導体スイッチ素子を提供することができ
る。しかも、この構成ではＪＦＥＴを形成しており、導
通時に接合を通じたキャリアの輸送がないから、導通時
にオン抵抗が略一定になり微小電流領域においても直線
性がよく、信号電流のオン・オフに用いることができ
る。さらに、ゲート電極が共通に接続されているから、
１つの駆動回路でオン・オフを制御することができ駆動
が容易である。その上、チャネル領域はゲート領域のマ
スク設計と拡散設計とによって寸法を制御することがで
きるので、精度よく設計をすることができる。加えて、
ゲート電極に電圧を印加しない状態において導通するノ
ーマリオン形の構成を有しているから、半導体リレーに
用いるときにはｂ接点形の構成とすることができる。
【００１７】
【発明の実施の形態】以下の実施形態においては、説明
の便宜上、第一導電形をｎ形、第二導電形をｐ形として
説明するが、ｎ形とｐ形とは入れ換えてもよい。
の便宜上、第一導電形をｎ形、第二導電形をｐ形として
説明するが、ｎ形とｐ形とは入れ換えてもよい。
【００１８】（実施形態１）本実施形態では、図１に示
す構成の双方向形ＬＤＭＯＳＦＥＴ（Lateral Double-D
iffused MOSFET）を例示する。従来例と同様に、本実施
形態でもＳＯＩ構造を有しており、半導体基板１０１の
上に絶縁層１０２を介してｎ形半導体層１０３が形成さ
れる。ｎ形半導体層１０３の表面側には２つのｎ＋＋形
ドレイン領域１０４，１０５が形成されるとともに、両
ｎ＋＋形ドレイン領域１０４，１０５の間でｐ＋形ウェ
ル領域１０６が形成される。ｐ＋形ウェル領域１０６は
絶縁層１０２に達する深さに形成され、ｎ形半導体層１
０３を２つの領域に分割している。さらに、ｐ＋形ウェ
ル領域１０６の中には、２つのｎ＋＋形ソース領域１０
７，１０８が形成されるとともに、両ｎ＋＋形ソース領
域１０７，１０８の間でｐ＋＋形ベースコンタクト領域
１０９が形成される。ｎ＋＋形ドレイン領域１０４，１
０５とｐ＋形ウェル領域１０６とはｎ形半導体層１０３
の表面に露出し、ｎ＋＋形ソース領域１０７，１０８、
ｐ＋＋形ベースコンタクト領域１０９はｐ＋形ウェル領
域１０６の表面に露出する。ｐ＋形ウェル領域１０６上
には、ゲート絶縁膜１１０，１１１を介して絶縁ゲート
形のゲート電極１１２，１１３が形成され、両ゲート電
極１１２，１１３は共通に接続される。ドレイン領域１
０４，１０５にはそれぞれドレイン電極１１４，１１５
が接続される。さらに、ソース領域１０７，１０８とｐ
＋＋形ベースコンタクト領域１０９とに跨がる形でソー
ス電極１１７が接続される。
す構成の双方向形ＬＤＭＯＳＦＥＴ（Lateral Double-D
iffused MOSFET）を例示する。従来例と同様に、本実施
形態でもＳＯＩ構造を有しており、半導体基板１０１の
上に絶縁層１０２を介してｎ形半導体層１０３が形成さ
れる。ｎ形半導体層１０３の表面側には２つのｎ＋＋形
ドレイン領域１０４，１０５が形成されるとともに、両
ｎ＋＋形ドレイン領域１０４，１０５の間でｐ＋形ウェ
ル領域１０６が形成される。ｐ＋形ウェル領域１０６は
絶縁層１０２に達する深さに形成され、ｎ形半導体層１
０３を２つの領域に分割している。さらに、ｐ＋形ウェ
ル領域１０６の中には、２つのｎ＋＋形ソース領域１０
７，１０８が形成されるとともに、両ｎ＋＋形ソース領
域１０７，１０８の間でｐ＋＋形ベースコンタクト領域
１０９が形成される。ｎ＋＋形ドレイン領域１０４，１
０５とｐ＋形ウェル領域１０６とはｎ形半導体層１０３
の表面に露出し、ｎ＋＋形ソース領域１０７，１０８、
ｐ＋＋形ベースコンタクト領域１０９はｐ＋形ウェル領
域１０６の表面に露出する。ｐ＋形ウェル領域１０６上
には、ゲート絶縁膜１１０，１１１を介して絶縁ゲート
形のゲート電極１１２，１１３が形成され、両ゲート電
極１１２，１１３は共通に接続される。ドレイン領域１
０４，１０５にはそれぞれドレイン電極１１４，１１５
が接続される。さらに、ソース領域１０７，１０８とｐ
＋＋形ベースコンタクト領域１０９とに跨がる形でソー
ス電極１１７が接続される。
【００１９】上述した双方向形ＬＤＭＯＳＦＥＴをオン
状態にするには、ゲート電極１１２，１１３とソース電
極１１７の間にゲート電極１１２，１１３が正電位にな
るように電圧を印加する。このとき、ｐ＋形ウェル領域
１０６におけるゲート絶縁膜１１０，１１１の直下にチ
ャネルが形成される。ここで、ドレイン電極１１４，１
１５間にドレイン電極１１４側が高電位になるように電
圧が印加されているとすれば、ドレイン電極１１４→ｎ
＋＋形ドレイン領域１０４→ｎ形半導体層１０３→ゲー
ト電極１１２に対応するチャネル→ｎ＋＋形ソース領域
１０７→ソース電極１１７→ｎ＋＋形ソース領域１０８
→ゲート電極１１３に対応するチャネル→ｎ形半導体層
１０３→ｎ＋＋形ドレイン領域１０５→ドレイン電極１
１５の経路で電子電流が流れる。このとき、電流は電子
電流が支配しており（つまりモノポーラであり）、電流
通路に接合がないから低電圧においてもオフセット成分
が生じない。つまり、微小電流領域においても直線性が
よい。ドレイン電極１１４，１１５に印加される電圧極
性が逆になった場合には電流の向きが逆になるが同様に
動作する。その結果、図２に示すように、交流電流を流
すことができるとともに、微小電流領域においても直線
性のよい動作が期待できる。
状態にするには、ゲート電極１１２，１１３とソース電
極１１７の間にゲート電極１１２，１１３が正電位にな
るように電圧を印加する。このとき、ｐ＋形ウェル領域
１０６におけるゲート絶縁膜１１０，１１１の直下にチ
ャネルが形成される。ここで、ドレイン電極１１４，１
１５間にドレイン電極１１４側が高電位になるように電
圧が印加されているとすれば、ドレイン電極１１４→ｎ
＋＋形ドレイン領域１０４→ｎ形半導体層１０３→ゲー
ト電極１１２に対応するチャネル→ｎ＋＋形ソース領域
１０７→ソース電極１１７→ｎ＋＋形ソース領域１０８
→ゲート電極１１３に対応するチャネル→ｎ形半導体層
１０３→ｎ＋＋形ドレイン領域１０５→ドレイン電極１
１５の経路で電子電流が流れる。このとき、電流は電子
電流が支配しており（つまりモノポーラであり）、電流
通路に接合がないから低電圧においてもオフセット成分
が生じない。つまり、微小電流領域においても直線性が
よい。ドレイン電極１１４，１１５に印加される電圧極
性が逆になった場合には電流の向きが逆になるが同様に
動作する。その結果、図２に示すように、交流電流を流
すことができるとともに、微小電流領域においても直線
性のよい動作が期待できる。
【００２０】一方、上述した双方向形ＬＤＭＯＳＦＥＴ
をオフ状態にするには、ゲート電極１１２，１１３とソ
ース電極１１７とを短絡させる。これによってｐ＋形ウ
ェル領域１０６においてゲート絶縁膜１１０，１１１の
直下に形成されていたチャネルが消滅し電子電流が流れ
なくなり、オフ状態になるのである。オフ状態ではドレ
イン電極１１４，１１５間に正負いずれの電圧を印加し
ても電流は流れない。つまり、交流電圧に対してオフ状
態になる。ここに、耐圧は双方向形ＬＤＭＯＳＦＥＴの
片側部分の耐圧に等しい。
をオフ状態にするには、ゲート電極１１２，１１３とソ
ース電極１１７とを短絡させる。これによってｐ＋形ウ
ェル領域１０６においてゲート絶縁膜１１０，１１１の
直下に形成されていたチャネルが消滅し電子電流が流れ
なくなり、オフ状態になるのである。オフ状態ではドレ
イン電極１１４，１１５間に正負いずれの電圧を印加し
ても電流は流れない。つまり、交流電圧に対してオフ状
態になる。ここに、耐圧は双方向形ＬＤＭＯＳＦＥＴの
片側部分の耐圧に等しい。
【００２１】上述した双方向形ＬＤＭＯＳＦＥＴを用い
ると、１チップで交流電力をオン・オフさせることがで
き、しかも、導通時には微小電流領域においても電圧−
電流特性の直線性がよく、信号電流のオン・オフに用い
ることが可能になる。また、ゲート電極１１２，１１３
は共通接続されソース電極１１７は１つであるから、ゲ
ートに制御信号を与える駆動回路も１つでよく制御が容
易である。
ると、１チップで交流電力をオン・オフさせることがで
き、しかも、導通時には微小電流領域においても電圧−
電流特性の直線性がよく、信号電流のオン・オフに用い
ることが可能になる。また、ゲート電極１１２，１１３
は共通接続されソース電極１１７は１つであるから、ゲ
ートに制御信号を与える駆動回路も１つでよく制御が容
易である。
【００２２】（実施形態２）本実施形態は、図３に示す
構成のＭＯＳＦＥＴを示す。このＭＯＳＦＥＴは、双方
向形横方向蓄積形ＭＯＳＦＥＴと称するものである。本
実施形態も実施形態１と同様に、ＳＯＩ構造を有してお
り、半導体基板２０１の上に絶縁層２０２を介してｎ形
半導体２０３が形成される。ｎ形半導体層２０３の表面
側には２つのｎ＋＋形ドレイン領域２０４，２０５が形
成されるとともに、両ｎ＋＋形ドレイン領域２０４，２
０５の間でｎ−形ウェル領域２０６が形成される。ｎ−
形ウェル領域２０６は絶縁層２０２に達する深さに形成
され、ｎ形半導体層２０３を２つの領域に分割してい
る。さらに、ｎ−形ウェル領域２０６の中には、ｎ＋＋
形ソース領域２０７が形成される。ｎ＋＋形ドレイン領
域２０４，２０５とｎ−形ウェル領域２０６とはｎ形半
導体層２０３の表面に露出し、ｎ＋＋形ソース領域２０
７はｎ−形ウェル領域２０６の表面に露出する。ｎ−形
ウェル領域２０６上には、ゲート絶縁膜２１０，２１１
を介して絶縁ゲート形のゲート電極２１２，２１３が形
成され、両ゲート電極２１２，２１３は共通に接続され
る。ドレイン領域２０４，２０５にはそれぞれドレイン
電極２１４，２１５が接続される。さらに、ソース領域
２０７にはソース電極２１７が接続される。
構成のＭＯＳＦＥＴを示す。このＭＯＳＦＥＴは、双方
向形横方向蓄積形ＭＯＳＦＥＴと称するものである。本
実施形態も実施形態１と同様に、ＳＯＩ構造を有してお
り、半導体基板２０１の上に絶縁層２０２を介してｎ形
半導体２０３が形成される。ｎ形半導体層２０３の表面
側には２つのｎ＋＋形ドレイン領域２０４，２０５が形
成されるとともに、両ｎ＋＋形ドレイン領域２０４，２
０５の間でｎ−形ウェル領域２０６が形成される。ｎ−
形ウェル領域２０６は絶縁層２０２に達する深さに形成
され、ｎ形半導体層２０３を２つの領域に分割してい
る。さらに、ｎ−形ウェル領域２０６の中には、ｎ＋＋
形ソース領域２０７が形成される。ｎ＋＋形ドレイン領
域２０４，２０５とｎ−形ウェル領域２０６とはｎ形半
導体層２０３の表面に露出し、ｎ＋＋形ソース領域２０
７はｎ−形ウェル領域２０６の表面に露出する。ｎ−形
ウェル領域２０６上には、ゲート絶縁膜２１０，２１１
を介して絶縁ゲート形のゲート電極２１２，２１３が形
成され、両ゲート電極２１２，２１３は共通に接続され
る。ドレイン領域２０４，２０５にはそれぞれドレイン
電極２１４，２１５が接続される。さらに、ソース領域
２０７にはソース電極２１７が接続される。
【００２３】上述した双方向形横方向蓄積形ＭＯＳＦＥ
Ｔをオン状態にするには、ゲート電極２１２，２１３と
ソース電極２１７の間にゲート電極２１２，２１３が正
電位になるように電圧を印加する。このとき、ｎ−形ウ
ェル領域２０６におけるゲート絶縁膜２１０，２１１の
直下にキャリアの蓄積に伴うチャネルが形成される。こ
こで、ドレイン電極２１４，２１５間にドレイン電極２
１４側が高電位になるように電圧が印加されているとす
れば、ドレイン電極２１４→ｎ＋＋形ドレイン領域２０
４→ｎ形半導体層２０３→ゲート電極２１２に対応する
チャネル→ｎ＋＋形ソース領域２０７→ゲート電極２１
３に対応するチャネル→ｎ形半導体層２０３→ｎ＋＋形
ドレイン領域２０５→ドレイン電極２１５の経路で電子
電流が流れる。このとき、電流は電子電流が支配してお
り（つまりモノポーラであり）、電流経路に接合がない
から低電圧においてもオフセット成分が生じない。つま
り、微小電流領域においても直線性がよい。ドレイン電
極２１４，２１５に印加される電圧極性が逆になった場
合には電流の向きが逆になるが同様に動作する。その結
果、実施形態１でも図２として示したように、交流電流
を流すことができるとともに、微少電流領域においても
直線性のよい動作が期待できる。
Ｔをオン状態にするには、ゲート電極２１２，２１３と
ソース電極２１７の間にゲート電極２１２，２１３が正
電位になるように電圧を印加する。このとき、ｎ−形ウ
ェル領域２０６におけるゲート絶縁膜２１０，２１１の
直下にキャリアの蓄積に伴うチャネルが形成される。こ
こで、ドレイン電極２１４，２１５間にドレイン電極２
１４側が高電位になるように電圧が印加されているとす
れば、ドレイン電極２１４→ｎ＋＋形ドレイン領域２０
４→ｎ形半導体層２０３→ゲート電極２１２に対応する
チャネル→ｎ＋＋形ソース領域２０７→ゲート電極２１
３に対応するチャネル→ｎ形半導体層２０３→ｎ＋＋形
ドレイン領域２０５→ドレイン電極２１５の経路で電子
電流が流れる。このとき、電流は電子電流が支配してお
り（つまりモノポーラであり）、電流経路に接合がない
から低電圧においてもオフセット成分が生じない。つま
り、微小電流領域においても直線性がよい。ドレイン電
極２１４，２１５に印加される電圧極性が逆になった場
合には電流の向きが逆になるが同様に動作する。その結
果、実施形態１でも図２として示したように、交流電流
を流すことができるとともに、微少電流領域においても
直線性のよい動作が期待できる。
【００２４】一方、上述した双方向形横方向蓄積形ＭＯ
ＳＦＥＴをオフ状態にするには、ゲート電極２１２，２
１３とソース電極２１７とを短絡させる。これによっ
て、ｎ−形ウェル領域２０６においてゲート絶縁膜２１
０，２１１の直下に形成されていたチャネルが消滅し電
子電流が流れなくなり、オフ状態になるのである。オフ
状態ではドレイン電極２１４，２１５間に正負いずれの
電圧を印加しても電流は流れない。つまり、交流電圧に
対してオフ状態となる。ここに、耐圧は双方向形横方向
蓄積形ＭＯＳＦＥＴの片側部分の耐圧に等しい。
ＳＦＥＴをオフ状態にするには、ゲート電極２１２，２
１３とソース電極２１７とを短絡させる。これによっ
て、ｎ−形ウェル領域２０６においてゲート絶縁膜２１
０，２１１の直下に形成されていたチャネルが消滅し電
子電流が流れなくなり、オフ状態になるのである。オフ
状態ではドレイン電極２１４，２１５間に正負いずれの
電圧を印加しても電流は流れない。つまり、交流電圧に
対してオフ状態となる。ここに、耐圧は双方向形横方向
蓄積形ＭＯＳＦＥＴの片側部分の耐圧に等しい。
【００２５】上述した双方向形横方向蓄積形ＭＯＳＦＥ
Ｔを用いると、１チップで交流電力をオン・オフさせる
ことができ、しかも、導通時には微少電流領域において
も電圧−電流特性の直線性がよく、信号電流のオン・オ
フに用いることが可能になる。また、ゲート電極２１
２，２１３は共通接続されソース電極２１７は１つであ
るから、ゲートに制御信号を与える駆動回路も１つでよ
く制御が容易である。
Ｔを用いると、１チップで交流電力をオン・オフさせる
ことができ、しかも、導通時には微少電流領域において
も電圧−電流特性の直線性がよく、信号電流のオン・オ
フに用いることが可能になる。また、ゲート電極２１
２，２１３は共通接続されソース電極２１７は１つであ
るから、ゲートに制御信号を与える駆動回路も１つでよ
く制御が容易である。
【００２６】（実施形態３）本実施形態は、図４に示す
ように、双方向形ＪＦＥＴを例示する。本実施形態も実
施形態１と同様に、ＳＯＩ構造を有しており、半導体基
板３０１の上に絶縁層３０２を介してｎ形半導体層３０
３が形成される。ｎ形半導体層３０３の表面側には、２
つのｎ＋＋形ドレイン領域３０４，３０５が形成される
とともに、両ｎ＋＋形ドレイン領域３０４，３０５の間
に２つのｐ＋＋形ゲート領域３０７，３０８が形成さ
れ、さらに、両ｐ＋＋形ゲート領域３０７，３０８の間
にｎ＋＋形ソース領域３０６が形成される。ｎ＋＋形ド
レイン領域３０４，３０５にはそれぞれドレイン電極３
０９，３１０が接続され、ｐ＋＋形ゲート領域３０７，
３０８にはゲート電極３１１，３１２が接続され、ｎ＋
＋形ソース領域３０６にはソース電極３１３がそれぞれ
接続される。ここで、ゲート電極３１１，３１２は共通
に接続されている。
ように、双方向形ＪＦＥＴを例示する。本実施形態も実
施形態１と同様に、ＳＯＩ構造を有しており、半導体基
板３０１の上に絶縁層３０２を介してｎ形半導体層３０
３が形成される。ｎ形半導体層３０３の表面側には、２
つのｎ＋＋形ドレイン領域３０４，３０５が形成される
とともに、両ｎ＋＋形ドレイン領域３０４，３０５の間
に２つのｐ＋＋形ゲート領域３０７，３０８が形成さ
れ、さらに、両ｐ＋＋形ゲート領域３０７，３０８の間
にｎ＋＋形ソース領域３０６が形成される。ｎ＋＋形ド
レイン領域３０４，３０５にはそれぞれドレイン電極３
０９，３１０が接続され、ｐ＋＋形ゲート領域３０７，
３０８にはゲート電極３１１，３１２が接続され、ｎ＋
＋形ソース領域３０６にはソース電極３１３がそれぞれ
接続される。ここで、ゲート電極３１１，３１２は共通
に接続されている。
【００２７】上述した双方向形ＪＦＥＴをオン状態にす
るには、ゲート電極３１１，３１２とソース電極３１３
とを短絡させる。このとき、ｐ＋＋形ゲート領域３０
７，３０８とｎ形半導体層３０３との接合部には内蔵電
位による空乏層が現れる。ここでは、ｐ＋＋形とｎ形と
の階段接合を仮定しているので、この空乏層はほぼｎ形
半導体層３０３において拡がっている。ここで、ｐ＋＋
形ゲート領域３０７，３０８と絶縁層３０２との間隙は
上述した空乏層よりも大きくなるように設計してあり、
その結果、ｐ＋＋形ゲート領域３０７，３０８と絶縁層
３０２との間隙に形成されたチャネルは開いた状態にな
る。ここで、ドレイン電極３０９，３１０間にドレイン
電極３０９の方が高電位になるように電圧が印加されて
いると、ドレイン電極３０９→ｎ＋＋形ドレイン領域３
０４→ｎ形半導体層３０３→ｐ＋＋形ゲート領域３０７
に対応するチャネル→ｎ形半導体層３０３→ｐ＋＋形ゲ
ート領域３０８に対応するチャネル→ｎ形半導体層３０
３→ｎ＋＋形ドレイン領域３０５→ドレイン電極３１０
の経路で電子電流が流れる。このとき、電流は電子電流
が支配しており（つまりモノポーラであり）、電流通路
に接合がないから低電圧においてもオフセット成分が生
じない。つまり、微小電流領域においても直線性がよ
い。ドレイン電極３０９，３１０に印加される電圧極性
が逆になった場合には電流の向きが逆になるが同様に動
作する。その結果、実施形態１において図２に示したよ
うに、交流電流を流すことができるとともに、微小電流
領域においても直線性のよい動作が期待できる。
るには、ゲート電極３１１，３１２とソース電極３１３
とを短絡させる。このとき、ｐ＋＋形ゲート領域３０
７，３０８とｎ形半導体層３０３との接合部には内蔵電
位による空乏層が現れる。ここでは、ｐ＋＋形とｎ形と
の階段接合を仮定しているので、この空乏層はほぼｎ形
半導体層３０３において拡がっている。ここで、ｐ＋＋
形ゲート領域３０７，３０８と絶縁層３０２との間隙は
上述した空乏層よりも大きくなるように設計してあり、
その結果、ｐ＋＋形ゲート領域３０７，３０８と絶縁層
３０２との間隙に形成されたチャネルは開いた状態にな
る。ここで、ドレイン電極３０９，３１０間にドレイン
電極３０９の方が高電位になるように電圧が印加されて
いると、ドレイン電極３０９→ｎ＋＋形ドレイン領域３
０４→ｎ形半導体層３０３→ｐ＋＋形ゲート領域３０７
に対応するチャネル→ｎ形半導体層３０３→ｐ＋＋形ゲ
ート領域３０８に対応するチャネル→ｎ形半導体層３０
３→ｎ＋＋形ドレイン領域３０５→ドレイン電極３１０
の経路で電子電流が流れる。このとき、電流は電子電流
が支配しており（つまりモノポーラであり）、電流通路
に接合がないから低電圧においてもオフセット成分が生
じない。つまり、微小電流領域においても直線性がよ
い。ドレイン電極３０９，３１０に印加される電圧極性
が逆になった場合には電流の向きが逆になるが同様に動
作する。その結果、実施形態１において図２に示したよ
うに、交流電流を流すことができるとともに、微小電流
領域においても直線性のよい動作が期待できる。
【００２８】一方、上述した双方向形ＪＦＥＴをオフ状
態にするには、ゲート電極３１１，３１２とソース電極
３１３と間にゲート電極３１１，３１２が負極となるよ
うに電圧を印加する。このとき、ｐ＋＋形ゲート領域３
０７，３０８とｎ形半導体層３０３との接合部の空乏層
が広がる。ここで、ｐ＋＋形ゲート領域３０７，３０８
と絶縁層３０２との間隙は、ゲート電極３１１，３１２
とソース電極３１３との間に適宜の電圧を印加したとき
に生じる空乏層によって、ｐ＋＋形ゲート領域３０７，
３０８に対応するチャネルがピンチオフするように設計
してある。したがって、空乏層が生じるとチャネルが消
滅し電流が流れなくなり、オフ状態になる。オフ状態で
はドレイン電極３０９，３１０間に正負いずれの電圧を
印加しても電流は流れない。つまり、交流電圧に対して
オフ状態になる。ここに、耐圧は双方向形ＪＦＥＴの片
側部分の耐圧に等しい。
態にするには、ゲート電極３１１，３１２とソース電極
３１３と間にゲート電極３１１，３１２が負極となるよ
うに電圧を印加する。このとき、ｐ＋＋形ゲート領域３
０７，３０８とｎ形半導体層３０３との接合部の空乏層
が広がる。ここで、ｐ＋＋形ゲート領域３０７，３０８
と絶縁層３０２との間隙は、ゲート電極３１１，３１２
とソース電極３１３との間に適宜の電圧を印加したとき
に生じる空乏層によって、ｐ＋＋形ゲート領域３０７，
３０８に対応するチャネルがピンチオフするように設計
してある。したがって、空乏層が生じるとチャネルが消
滅し電流が流れなくなり、オフ状態になる。オフ状態で
はドレイン電極３０９，３１０間に正負いずれの電圧を
印加しても電流は流れない。つまり、交流電圧に対して
オフ状態になる。ここに、耐圧は双方向形ＪＦＥＴの片
側部分の耐圧に等しい。
【００２９】なお、上述の構成においてゲート電極３１
１，３１２に正電圧を印加すれば、ゲート電極３１１，
３１２とソース電極３１３との間を短絡した場合よりも
オン抵抗をより低減させることができるが、正負の電圧
を印加することができるドライバが必要であって駆動が
面倒であるから、ゲート電極３１１，３１２とソース電
極３１３との間の電圧を０Ｖとしたときをオン状態とし
ている。
１，３１２に正電圧を印加すれば、ゲート電極３１１，
３１２とソース電極３１３との間を短絡した場合よりも
オン抵抗をより低減させることができるが、正負の電圧
を印加することができるドライバが必要であって駆動が
面倒であるから、ゲート電極３１１，３１２とソース電
極３１３との間の電圧を０Ｖとしたときをオン状態とし
ている。
【００３０】上述した双方向形ＪＦＥＴを用いると、１
チップで交流電力をオン・オフさせることができ、しか
も、導通時には微小電流領域においても電圧−電流特性
の直線性がよく、信号電流のオン・オフに用いることが
可能になる。また、ゲート電極３１１，３１２は共通接
続されソース電極３１３は１つであるから、ゲート駆動
回路も１つでよく制御が容易である。その上、ゲート電
極３１１，３１２に電圧を印加しない状態においてオン
状態であって、ノーマリオン形のスイッチ素子として動
作するので、半導体リレーに用いればｂ接点形（常閉接
点形）の素子を提供することができる。
チップで交流電力をオン・オフさせることができ、しか
も、導通時には微小電流領域においても電圧−電流特性
の直線性がよく、信号電流のオン・オフに用いることが
可能になる。また、ゲート電極３１１，３１２は共通接
続されソース電極３１３は１つであるから、ゲート駆動
回路も１つでよく制御が容易である。その上、ゲート電
極３１１，３１２に電圧を印加しない状態においてオン
状態であって、ノーマリオン形のスイッチ素子として動
作するので、半導体リレーに用いればｂ接点形（常閉接
点形）の素子を提供することができる。
【００３１】（実施形態４）本実施形態は、図５に示す
ように、双方向形ＪＦＥＴを例示する。本実施形態も実
施形態１と同様に、ＳＯＩ構造を有しており、半導体基
板４０１の上に絶縁層４０２を介してｎ形半導体層４０
３が形成される。ｎ形半導体層４０３の表面側には、２
つのｎ＋＋形ドレイン領域４０４，４０５が形成される
とともに、両ｎ＋＋形ドレイン領域４０４，４０５の間
に２つのｐ＋形ゲート領域４０７，４０８が形成され、
さらに、両ｐ＋形ゲート領域４０７，４０８の間にｎ＋
＋形ソース領域４０６が形成される。ｎ＋＋形ドレイン
領域４０４，４０５にはそれぞれドレイン電極４０９，
４１０が接続され、ｐ＋＋形ゲート領域４０７，４０８
にはゲート電極４１１，４１２が接続され、ｎ＋＋形ソ
ース領域４０６にはソース電極４１３がそれぞれ接続さ
れる。ところで、図５（ｂ）として示した平面図から明
らかなように、ｎ＋＋形ソース領域４０６はｎ形半導体
層４０３の幅方向（図５（ｂ）の上下方向）における全
長に亙って形成される。また、各ｐ＋＋形ゲート領域４
０７，４０８はｎ形半導体層４０３の幅方向における中
間部にそれぞれチャネル領域４１４，４１５を有してい
て、それぞれ２つずつの領域４０７ａ，４０７ｂ，４０
８ａ，４０８ｂを構成している。また、ｐ＋＋形ゲート
領域４０７，４０８は絶縁層４０２に達する深さに形成
され、ｎ＋＋形ソース領域４０６は絶縁層４０２との間
にチャネルが形成されている。ここで、４つの領域４０
７ａ，４０７ｂ，４０８ａ，４０８ｂに対応したゲート
電極４１１，４１２は共通に接続されている。
ように、双方向形ＪＦＥＴを例示する。本実施形態も実
施形態１と同様に、ＳＯＩ構造を有しており、半導体基
板４０１の上に絶縁層４０２を介してｎ形半導体層４０
３が形成される。ｎ形半導体層４０３の表面側には、２
つのｎ＋＋形ドレイン領域４０４，４０５が形成される
とともに、両ｎ＋＋形ドレイン領域４０４，４０５の間
に２つのｐ＋形ゲート領域４０７，４０８が形成され、
さらに、両ｐ＋形ゲート領域４０７，４０８の間にｎ＋
＋形ソース領域４０６が形成される。ｎ＋＋形ドレイン
領域４０４，４０５にはそれぞれドレイン電極４０９，
４１０が接続され、ｐ＋＋形ゲート領域４０７，４０８
にはゲート電極４１１，４１２が接続され、ｎ＋＋形ソ
ース領域４０６にはソース電極４１３がそれぞれ接続さ
れる。ところで、図５（ｂ）として示した平面図から明
らかなように、ｎ＋＋形ソース領域４０６はｎ形半導体
層４０３の幅方向（図５（ｂ）の上下方向）における全
長に亙って形成される。また、各ｐ＋＋形ゲート領域４
０７，４０８はｎ形半導体層４０３の幅方向における中
間部にそれぞれチャネル領域４１４，４１５を有してい
て、それぞれ２つずつの領域４０７ａ，４０７ｂ，４０
８ａ，４０８ｂを構成している。また、ｐ＋＋形ゲート
領域４０７，４０８は絶縁層４０２に達する深さに形成
され、ｎ＋＋形ソース領域４０６は絶縁層４０２との間
にチャネルが形成されている。ここで、４つの領域４０
７ａ，４０７ｂ，４０８ａ，４０８ｂに対応したゲート
電極４１１，４１２は共通に接続されている。
【００３２】本実施形態の構成では、各一対の領域４０
７ａ，４０７ｂ、４０８ａ，４０８ｂの間に、各ｎ＋＋
ドレイン領域４０４，４０５とソース領域４０６との間
の導電路となるチャネル領域４１４，４１５が形成され
る点を除けば実施形態２と同様に動作する。
７ａ，４０７ｂ、４０８ａ，４０８ｂの間に、各ｎ＋＋
ドレイン領域４０４，４０５とソース領域４０６との間
の導電路となるチャネル領域４１４，４１５が形成され
る点を除けば実施形態２と同様に動作する。
【００３３】上述した双方向形ＪＦＥＴを用いると、１
チップで交流電力をオン・オフさせることができ、しか
も、導通時には微小電流領域においても電圧−電流特性
の直線性がよく、信号電流のオン・オフに用いることが
可能になる。また、ゲート電極４１１，４１２は共通接
続されソース電極４１３は１つであるから、ゲート駆動
回路も１つでよく制御が容易である。その上、ゲート電
極４１１，４１２に電圧を印加しない状態においてオン
状態であって、ノーマリオン形のスイッチ素子として動
作するので、半導体リレーに用いればｂ接点形（常閉接
点形）の素子を提供することができる。加えて、実施形
態３の構成ではｎ形半導体層３０３の厚みのばらつきが
あると、チャネルの形成される部位の間隙にばらつきが
生じて、ピンチオフの特性に影響を与えるおそれがある
が、本実施形態の構成では、チャネルの間隙はｐ＋＋形
ゲート領域４０７，４０８のマスク設計と拡散設計によ
って制御することができるので、より確度の高い設計を
することができるという利点も有する。
チップで交流電力をオン・オフさせることができ、しか
も、導通時には微小電流領域においても電圧−電流特性
の直線性がよく、信号電流のオン・オフに用いることが
可能になる。また、ゲート電極４１１，４１２は共通接
続されソース電極４１３は１つであるから、ゲート駆動
回路も１つでよく制御が容易である。その上、ゲート電
極４１１，４１２に電圧を印加しない状態においてオン
状態であって、ノーマリオン形のスイッチ素子として動
作するので、半導体リレーに用いればｂ接点形（常閉接
点形）の素子を提供することができる。加えて、実施形
態３の構成ではｎ形半導体層３０３の厚みのばらつきが
あると、チャネルの形成される部位の間隙にばらつきが
生じて、ピンチオフの特性に影響を与えるおそれがある
が、本実施形態の構成では、チャネルの間隙はｐ＋＋形
ゲート領域４０７，４０８のマスク設計と拡散設計によ
って制御することができるので、より確度の高い設計を
することができるという利点も有する。
【００３４】
【発明の効果】請求項１の発明は、絶縁層の上に第一導
電形の半導体層を形成したＳＯＩ構造の基板を有し、前
記半導体層の表面側に互いに離間して形成された高濃度
第一導電形の複数のドレイン領域と、各一対のドレイン
領域間の前記半導体層を分割するように前記半導体層の
表面から絶縁層まで形成された第二導電形のウェル領域
と、前記ウェル領域内でウェル領域の表面側に形成され
た高濃度第一導電形のソース領域と、各ドレイン領域と
ソース領域との間のウェル領域の表面にゲート絶縁膜を
介して配置された複数のゲート電極と、各ドレイン領域
に接続された複数のドレイン電極と、ソース領域とウェ
ル領域とに跨がって接続されたソース電極とを備え、前
記ゲート電極は互いに電気的に接続されているものであ
り、導通時に接合を通したキャリアの輸送がないから、
導通時にオン抵抗が略一定になり微小電流領域において
も直線性がよく、信号電流のオン・オフに用いることが
できるという利点があり、しかも、ゲート電極が共通に
接続されているから、１つの駆動回路でオン・オフを制
御することができ駆動が容易であるという利点がある。
電形の半導体層を形成したＳＯＩ構造の基板を有し、前
記半導体層の表面側に互いに離間して形成された高濃度
第一導電形の複数のドレイン領域と、各一対のドレイン
領域間の前記半導体層を分割するように前記半導体層の
表面から絶縁層まで形成された第二導電形のウェル領域
と、前記ウェル領域内でウェル領域の表面側に形成され
た高濃度第一導電形のソース領域と、各ドレイン領域と
ソース領域との間のウェル領域の表面にゲート絶縁膜を
介して配置された複数のゲート電極と、各ドレイン領域
に接続された複数のドレイン電極と、ソース領域とウェ
ル領域とに跨がって接続されたソース電極とを備え、前
記ゲート電極は互いに電気的に接続されているものであ
り、導通時に接合を通したキャリアの輸送がないから、
導通時にオン抵抗が略一定になり微小電流領域において
も直線性がよく、信号電流のオン・オフに用いることが
できるという利点があり、しかも、ゲート電極が共通に
接続されているから、１つの駆動回路でオン・オフを制
御することができ駆動が容易であるという利点がある。
【００３５】請求項２の発明は、絶縁層の上に第一導電
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域間の前記半導体層を分割するように前記半導体層の表
面から絶縁層まで形成された低濃度第一導電形のウェル
領域と、前記ウェル領域内でウェル領域の表面側に形成
された高濃度第一導電形のソース領域と、各ドレイン領
域とソース領域との間のウェル領域の表面にゲート絶縁
膜を介して配置された複数のゲート電極と、各ドレイン
領域に接続された複数のドレイン電極と、ソース領域に
接続されたソース電極とを備え、前記ゲート電極は互い
に電気的に接続されているものであり、導通時に接合を
通じたキャリアの輸送がないから、導通時にオン抵抗が
略一定になり微小電流領域においても直線性がよく、信
号電流のオン・オフに用いることができるという利点が
あり、しかも、ゲート電極が共通に接続されているか
ら、１つの駆動回路でオン・オフを制御することができ
駆動が容易であるという利点がある。さらに、ウェル領
域を含めて信号あるいは電力の印加・導通される経路上
にはｐｎ接合が存在しないので、サージ発生によるバイ
ポーラアクションなどの発生がないことや、ソース電極
をソース領域とウェル領域とに跨って形成する必要がな
いので、小型化に有利であるという利点もある。
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域間の前記半導体層を分割するように前記半導体層の表
面から絶縁層まで形成された低濃度第一導電形のウェル
領域と、前記ウェル領域内でウェル領域の表面側に形成
された高濃度第一導電形のソース領域と、各ドレイン領
域とソース領域との間のウェル領域の表面にゲート絶縁
膜を介して配置された複数のゲート電極と、各ドレイン
領域に接続された複数のドレイン電極と、ソース領域に
接続されたソース電極とを備え、前記ゲート電極は互い
に電気的に接続されているものであり、導通時に接合を
通じたキャリアの輸送がないから、導通時にオン抵抗が
略一定になり微小電流領域においても直線性がよく、信
号電流のオン・オフに用いることができるという利点が
あり、しかも、ゲート電極が共通に接続されているか
ら、１つの駆動回路でオン・オフを制御することができ
駆動が容易であるという利点がある。さらに、ウェル領
域を含めて信号あるいは電力の印加・導通される経路上
にはｐｎ接合が存在しないので、サージ発生によるバイ
ポーラアクションなどの発生がないことや、ソース電極
をソース領域とウェル領域とに跨って形成する必要がな
いので、小型化に有利であるという利点もある。
【００３６】請求項３の発明は、絶縁層の上に第一導電
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域間の前記半導体層内で半導体層の表面側に形成された
高濃度第一導電形のソース領域と、各ドレイン領域とソ
ース領域との間の半導体層内で絶縁層とは離間するよう
に半導体層の表面側に形成された高濃度第二導電形の複
数のゲート領域と、各ドレイン領域に接続された複数の
ドレイン電極と、ソース領域に接続されたソース電極
と、各ゲート領域に接続され互いに電気的に接続された
ゲート電極とを備えるものであり、導通時に接合を通し
たキャリアの輸送がないから、導通時にオン抵抗が略一
定になり微小電流領域においても直線性がよく、信号電
流のオン・オフに用いることができるという利点があ
り、しかも、ゲート電極が共通に接続されているから、
１つの駆動回路でオン・オフを制御することができ駆動
が容易であるという利点がある。
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域間の前記半導体層内で半導体層の表面側に形成された
高濃度第一導電形のソース領域と、各ドレイン領域とソ
ース領域との間の半導体層内で絶縁層とは離間するよう
に半導体層の表面側に形成された高濃度第二導電形の複
数のゲート領域と、各ドレイン領域に接続された複数の
ドレイン電極と、ソース領域に接続されたソース電極
と、各ゲート領域に接続され互いに電気的に接続された
ゲート電極とを備えるものであり、導通時に接合を通し
たキャリアの輸送がないから、導通時にオン抵抗が略一
定になり微小電流領域においても直線性がよく、信号電
流のオン・オフに用いることができるという利点があ
り、しかも、ゲート電極が共通に接続されているから、
１つの駆動回路でオン・オフを制御することができ駆動
が容易であるという利点がある。
【００３７】請求項４の発明は、絶縁層の上に第一導電
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域の間の前記半導体層内で半導体層の表面側に形成され
た高濃度第一導電形のソース領域と、各ドレイン領域と
ソース領域との間の半導体層内で半導体層の表面から絶
縁層まで形成された第二導電形の複数のゲート領域と、
各ドレイン領域に接続された複数のドレイン電極と、ソ
ース領域に接続されたソース電極と、各ゲート領域に接
続され互いに電気的に接続されたゲート電極とを備え、
各ゲート領域は複数の領域に分割され、分割された各領
域の間が各ドレイン領域とソース領域との間の導電路で
あるチャネル領域となるものであり、導通時に接合を通
したキャリアの輸送がないから、導通時にオン抵抗が略
一定になり微小電流領域においても直線性がよく、信号
電流のオン・オフに用いることができるという利点があ
り、しかも、ゲート電極が共通に接続されているから、
１つの駆動回路でオン・オフを制御することができ駆動
が容易であるという利点がある。また、チャネル領域は
ゲート領域のマスク設計と拡散設計とによって寸法を制
御することができるので、精度よく設計をすることがで
きるという利点もある。
形の半導体層を形成したＳＯＩ構造の基板を有し、前記
半導体層の表面側に互いに離間して形成された高濃度第
一導電形の複数のドレイン領域と、各一対のドレイン領
域の間の前記半導体層内で半導体層の表面側に形成され
た高濃度第一導電形のソース領域と、各ドレイン領域と
ソース領域との間の半導体層内で半導体層の表面から絶
縁層まで形成された第二導電形の複数のゲート領域と、
各ドレイン領域に接続された複数のドレイン電極と、ソ
ース領域に接続されたソース電極と、各ゲート領域に接
続され互いに電気的に接続されたゲート電極とを備え、
各ゲート領域は複数の領域に分割され、分割された各領
域の間が各ドレイン領域とソース領域との間の導電路で
あるチャネル領域となるものであり、導通時に接合を通
したキャリアの輸送がないから、導通時にオン抵抗が略
一定になり微小電流領域においても直線性がよく、信号
電流のオン・オフに用いることができるという利点があ
り、しかも、ゲート電極が共通に接続されているから、
１つの駆動回路でオン・オフを制御することができ駆動
が容易であるという利点がある。また、チャネル領域は
ゲート領域のマスク設計と拡散設計とによって寸法を制
御することができるので、精度よく設計をすることがで
きるという利点もある。
【図１】本発明の実施形態１を示す概略断面図である。
【図２】同上の動作説明図である。
【図３】本発明の実施形態２を示す概略断面図である。
【図４】本発明の実施形態３を示す概略断面図である。
【図５】本発明の実施形態４を示し、（ａ）は破断した
斜視図、（ｂ）は平面図である。
斜視図、（ｂ）は平面図である。
【図６】従来例を示す概略断面図である。
【図７】同上の動作説明図である。
【図８】同上の動作説明図である。
１０１ 半導体基板 １０２ 絶縁層 １０３ ｎ形半導体層 １０４，１０５ ｎ＋＋形ドレイン領域 １０６ ｐ＋形ウェル領域 １０７，１０８ ｎ＋＋形ソース領域 １１０，１１１ ゲート絶縁膜 １１２，１１３ ゲート電極 １１４，１１５ ドレイン電極 １１７ ソース電極 ２０１ 半導体基板 ２０２ 絶縁層 ２０３ ｎ形半導体層 ２０４，２０５ ｎ＋＋形ドレイン領域 ２０６ ｎ−形ウェル領域 ２０７ ｎ＋＋形ソース領域 ２１２，２１３ ゲート電極 ２１４，２１５ ドレイン電極 ２１７ ソース電極 ３０１ 半導体基板 ３０２ 絶縁層 ３０３ ｎ形半導体層 ３０４，３０５ ｎ＋＋形ドレイン領域 ３０６ ｎ＋＋形ソース領域 ３０７，３０８ ｐ＋＋形ゲート領域 ３０９，３１０ ドレイン電極 ３１１，３１２ ゲート電極 ３１３ ソース電極 ４０１ 半導体基板 ４０２ 絶縁層 ４０３ ｎ形半導体層 ４０４，４０５ ｎ＋＋形ドレイン領域 ４０６ ｎ＋＋形ソース領域 ４０７，４０８ ｐ＋＋形ゲート領域 ４０９，４１０ ドレイン電極 ４１１，４１２ ゲート電極 ４１３ ソース電極 ４１４，４１５ チャネル領域
フロントページの続き (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (4)
- 【請求項１】 絶縁層の上に第一導電形の半導体層を形
成したＳＯＩ構造の基板を有し、前記半導体層の表面側
に互いに離間して形成された高濃度第一導電形の複数の
ドレイン領域と、各一対のドレイン領域間の前記半導体
層を分割するように前記半導体層の表面から絶縁層まで
形成された第二導電形のウェル領域と、前記ウェル領域
内でウェル領域の表面側に形成された高濃度第一導電形
のソース領域と、各ドレイン領域とソース領域との間の
ウェル領域の表面にゲート絶縁膜を介して配置された複
数のゲート電極と、各ドレイン領域に接続された複数の
ドレイン電極と、ソース領域とウェル領域とに跨がって
接続されたソース電極とを備え、前記ゲート電極は互い
に電気的に接続されていることを特徴とする半導体装
置。 - 【請求項２】 絶縁層の上に第一導電形の半導体層を形
成したＳＯＩ構造の基板を有し、前記半導体層の表面側
に互いに離間して形成された高濃度第一導電形の複数の
ドレイン領域と、各一対のドレイン領域間の前記半導体
層を分割するように前記半導体層の表面から絶縁層まで
形成された低濃度第一導電形のウェル領域と、前記ウェ
ル領域内でウェル領域の表面側に形成された高濃度第一
導電形のソース領域と、各ドレイン領域とソース領域と
の間のウェル領域の表面にゲート絶縁膜を介して配置さ
れた複数のゲート電極と、各ドレイン領域に接続された
複数のドレイン電極と、ソース領域に接続されたソース
電極とを備え、前記ゲート電極は互いに電気的に接続さ
れていることを特徴とする半導体装置。 - 【請求項３】 絶縁層の上に第一導電形の半導体層を形
成したＳＯＩ構造の基板を有し、前記半導体層の表面側
に互いに離間して形成された高濃度第一導電形の複数の
ドレイン領域と、各一対のドレイン領域間の前記半導体
層内で半導体層の表面側に形成された高濃度第一導電形
のソース領域と、各ドレイン領域とソース領域との間の
半導体層内で絶縁層とは離間するように半導体層の表面
側に形成された高濃度第二導電形の複数のゲート領域
と、各ドレイン領域に接続された複数のドレイン電極
と、ソース領域に接続されたソース電極と、各ゲート領
域に接続され互いに電気的に接続されたゲート電極とを
備えることを特徴とする半導体装置。 - 【請求項４】 絶縁層の上に第一導電形の半導体層を形
成したＳＯＩ構造の基板を有し、前記半導体層の表面側
に互いに離間して形成された高濃度第一導電形の複数の
ドレイン領域と、各一対のドレイン領域の間の前記半導
体層内で半導体層の表面側に形成された高濃度第一導電
形のソース領域と、各ドレイン領域とソース領域との間
の半導体層内で半導体層の表面から絶縁層まで形成され
た第二導電形の複数のゲート領域と、各ドレイン領域に
接続された複数のドレイン電極と、ソース領域に接続さ
れたソース電極と、各ゲート領域に接続され互いに電気
的に接続されたゲート電極とを備え、各ゲート領域は複
数の領域に分割され、分割された各領域の間が各ドレイ
ン領域とソース領域との間の導電路であるチャネル領域
となることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32414998A JP3222847B2 (ja) | 1997-11-14 | 1998-11-13 | 双方向形半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31403697 | 1997-11-14 | ||
| JP9-314036 | 1997-11-14 | ||
| JP32414998A JP3222847B2 (ja) | 1997-11-14 | 1998-11-13 | 双方向形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11224950A true JPH11224950A (ja) | 1999-08-17 |
| JP3222847B2 JP3222847B2 (ja) | 2001-10-29 |
Family
ID=26567803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32414998A Expired - Fee Related JP3222847B2 (ja) | 1997-11-14 | 1998-11-13 | 双方向形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222847B2 (ja) |
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
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