JPH0582775A - Ｍｉｓｆｅｔ制御型サイリスタを有する半導体装置 - Google Patents
Ｍｉｓｆｅｔ制御型サイリスタを有する半導体装置Info
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- JPH0582775A JPH0582775A JP3243429A JP24342991A JPH0582775A JP H0582775 A JPH0582775 A JP H0582775A JP 3243429 A JP3243429 A JP 3243429A JP 24342991 A JP24342991 A JP 24342991A JP H0582775 A JPH0582775 A JP H0582775A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
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-
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Abstract
(57)【要約】
【目的】 オン抵抗の低いＭＯＳ制御型のサイリスタを
有する半導体装置において、高耐圧で装置全体の抵抗を
低く、電圧・電流特性における不連続性を抑制し、さら
に、ラッチアップの発生を抑制して高電流の制御が可能
な半導体装置を実現する。 【構成】 Ｎ- 型のベース層１４に、２重拡散法によ
り、Ｐ型の第１ベース層２３、Ｎ型のフローティングエ
ミッタ層２４、Ｐ型の第２ベース層２５を精度良く順次
形成し、ＭＯＳの低抵抗化を図る。そして、第２ベース
層２５内にソース層１７を形成し、第２ベース層２５を
流れる電流を制限することにより、サイリスタモードの
早期実現、および、寄生サイリスタの導通防止を図る。
有する半導体装置において、高耐圧で装置全体の抵抗を
低く、電圧・電流特性における不連続性を抑制し、さら
に、ラッチアップの発生を抑制して高電流の制御が可能
な半導体装置を実現する。 【構成】 Ｎ- 型のベース層１４に、２重拡散法によ
り、Ｐ型の第１ベース層２３、Ｎ型のフローティングエ
ミッタ層２４、Ｐ型の第２ベース層２５を精度良く順次
形成し、ＭＯＳの低抵抗化を図る。そして、第２ベース
層２５内にソース層１７を形成し、第２ベース層２５を
流れる電流を制限することにより、サイリスタモードの
早期実現、および、寄生サイリスタの導通防止を図る。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧下において大電
流を制御できるパワー半導体装置であって、ゲート回路
の消費電力の少なく、スイッチング特性の優れたＭＩＳ
ＦＥＴ制御型サイリスタを有する半導体装置に関するも
のである。
流を制御できるパワー半導体装置であって、ゲート回路
の消費電力の少なく、スイッチング特性の優れたＭＩＳ
ＦＥＴ制御型サイリスタを有する半導体装置に関するも
のである。
【０００２】
【従来の技術】高耐圧下において大電流の制御を行うパ
ワー半導体は、電流導通時の電位降下、すなわち、オン
電圧が低く、さらに、電流のオン・オフ、すなわちスイ
ッチングを高速で行なえるものが要求されている。この
ような要求から、パワーＭＯＳＦＥＴと比較しオン電圧
が低く、バイポーラトランジスタと比較し高速スイッチ
ングの可能な絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）、さらにオン電圧の低いＭＯＳゲートによりサイ
リスタを制御する半導体装置などの開発が急がれてい
る。
ワー半導体は、電流導通時の電位降下、すなわち、オン
電圧が低く、さらに、電流のオン・オフ、すなわちスイ
ッチングを高速で行なえるものが要求されている。この
ような要求から、パワーＭＯＳＦＥＴと比較しオン電圧
が低く、バイポーラトランジスタと比較し高速スイッチ
ングの可能な絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）、さらにオン電圧の低いＭＯＳゲートによりサイ
リスタを制御する半導体装置などの開発が急がれてい
る。
【０００３】図６に、ターンオフ時のゲート電流の消費
を抑え、さらに、高速のスイッチングの可能なＭＯＳ制
御型のサイリスタ素子の断面図を示してある。また、図
７に、この素子の等価回路を示してある。本素子は、エ
ミッタスイッチサイリスタ（Ｅｍｉｔｔｅｒ Ｓｗｉｔ
ｃｈｉｅｄ Ｔｈｙｒｉｓｔｏｒ：以下ＥＳＴ）、ある
いはＩＧＢＴトリガーサイリスタ（ＩＧＢＴ−Ｔｒｉｇ
ｇｅｒｅｄＴｈｙｒｉｓｔｏｒ：以下ＩＴＴ）などと呼
ばれる素子である。
を抑え、さらに、高速のスイッチングの可能なＭＯＳ制
御型のサイリスタ素子の断面図を示してある。また、図
７に、この素子の等価回路を示してある。本素子は、エ
ミッタスイッチサイリスタ（Ｅｍｉｔｔｅｒ Ｓｗｉｔ
ｃｈｉｅｄ Ｔｈｙｒｉｓｔｏｒ：以下ＥＳＴ）、ある
いはＩＧＢＴトリガーサイリスタ（ＩＧＢＴ−Ｔｒｉｇ
ｇｅｒｅｄＴｈｙｒｉｓｔｏｒ：以下ＩＴＴ）などと呼
ばれる素子である。
【０００４】図６に示した素子は、縦型のサイリスタ素
子であって、金属製のアノード電極１１の設置されたＰ
+ 型のアノード層１２、このアノード層１２の上に積層
されたＮ型のガード層１３、さらにこのＮ型のガード層
１３上に積層されたＮ- 型のベース層１４とにより構成
されたシリコン薄板の基板１０が用いられている。この
基板１０のＮ- 型のベース層１４の表面に、Ｐ型のベー
ス層１５が形成されており、このＰ型のベース層１５の
表面に、Ｎ+ 型のソース層１７およびフローティングエ
ミッタ層１６が形成されている。そして、ゲート絶縁膜
１８を介して第１のゲート電極２１および第２のゲート
電極２２となるポリシリコン層が形成されている。ソー
ス層１７およびフローティングエミッタ層１６は、Ｐ型
のベース層１５より浅い層であって、第１のゲート電極
２１、ソース層１７およびフローティングエミッタ層１
６によりＮチャネル型の第１のＭＯＳ３５が構成されて
いる。また、第２のゲート電極２２、フローティングエ
ミッタ層１６およびＮ- 型のベース層１４によりＮチャ
ネル型の第２のＭＯＳ３６が構成されている。これらの
ゲート電極２１および２２は、接続されて同一のゲート
電位により駆動されるようになっている。そして、ソー
ス層１７には、Ｐ型のベース層１５と短絡するようエミ
ッタ電極１９を接触してある。このような第１および第
２のＭＯＳ３５、３６、エミッタ電極１９による複数の
サイリスタ素子がこの半導体装置の表面に構成してあ
る。
子であって、金属製のアノード電極１１の設置されたＰ
+ 型のアノード層１２、このアノード層１２の上に積層
されたＮ型のガード層１３、さらにこのＮ型のガード層
１３上に積層されたＮ- 型のベース層１４とにより構成
されたシリコン薄板の基板１０が用いられている。この
基板１０のＮ- 型のベース層１４の表面に、Ｐ型のベー
ス層１５が形成されており、このＰ型のベース層１５の
表面に、Ｎ+ 型のソース層１７およびフローティングエ
ミッタ層１６が形成されている。そして、ゲート絶縁膜
１８を介して第１のゲート電極２１および第２のゲート
電極２２となるポリシリコン層が形成されている。ソー
ス層１７およびフローティングエミッタ層１６は、Ｐ型
のベース層１５より浅い層であって、第１のゲート電極
２１、ソース層１７およびフローティングエミッタ層１
６によりＮチャネル型の第１のＭＯＳ３５が構成されて
いる。また、第２のゲート電極２２、フローティングエ
ミッタ層１６およびＮ- 型のベース層１４によりＮチャ
ネル型の第２のＭＯＳ３６が構成されている。これらの
ゲート電極２１および２２は、接続されて同一のゲート
電位により駆動されるようになっている。そして、ソー
ス層１７には、Ｐ型のベース層１５と短絡するようエミ
ッタ電極１９を接触してある。このような第１および第
２のＭＯＳ３５、３６、エミッタ電極１９による複数の
サイリスタ素子がこの半導体装置の表面に構成してあ
る。
【０００５】上記の素子において、Ｎ+ 型のフローティ
ングエミッタ層１６、Ｐ型のベース層１５およびＮ- 型
のベース層１４とＮ型のガード層１３によりＮＰＮ型の
トランジスタ３１が形成されている。また、Ｐ型のベー
ス層１５、Ｎ- 型のベース層１４とＮ型のガード層１３
およびＰ+ 型のアノード層１２によりＰＮＰ型のトラン
ジスタ３２が形成されている。すなわち、Ｎ+ 型のフロ
ーティングエミッタ層１６、Ｐ型のベース層１５、Ｎ-
型のベース層１４とＮ型のガード層１３およびＰ+ 型の
アノード層１１により、サイリスタ素子が構成されてい
る。
ングエミッタ層１６、Ｐ型のベース層１５およびＮ- 型
のベース層１４とＮ型のガード層１３によりＮＰＮ型の
トランジスタ３１が形成されている。また、Ｐ型のベー
ス層１５、Ｎ- 型のベース層１４とＮ型のガード層１３
およびＰ+ 型のアノード層１２によりＰＮＰ型のトラン
ジスタ３２が形成されている。すなわち、Ｎ+ 型のフロ
ーティングエミッタ層１６、Ｐ型のベース層１５、Ｎ-
型のベース層１４とＮ型のガード層１３およびＰ+ 型の
アノード層１１により、サイリスタ素子が構成されてい
る。
【０００６】この素子は、ゲート電極２１、２２に正の
電位が印加されると第１および第２のＭＯＳ３５、３６
がオンとなる。その結果、ＰＮＰトランジスタ３２のベ
ースに電流が流れるので、全体が導通状態となる。この
導通状態は、ＩＧＢＴと同じ状態である。そして、エミ
ッタ電極１９からベース層１５に流れるベース短絡電流
が多くなると、この電流に対するベース短絡抵抗３９に
より、ＮＰＮトランジスタ３１のベース電位が上昇す
る。従って、このＮＰＮトランジスタ３１も導通し、ト
ランジスタ３１および３２により構成されるサイリスタ
が導通状態となる。ベース短絡抵抗３９は、Ｐ型のベー
ス層１５によるものであって、このベース層１５を流れ
る電流によりエミッタ層１６直下のベース層１５の電位
が上昇し、ＮＰＮトランジスタ３１が導通するのであ
る。
電位が印加されると第１および第２のＭＯＳ３５、３６
がオンとなる。その結果、ＰＮＰトランジスタ３２のベ
ースに電流が流れるので、全体が導通状態となる。この
導通状態は、ＩＧＢＴと同じ状態である。そして、エミ
ッタ電極１９からベース層１５に流れるベース短絡電流
が多くなると、この電流に対するベース短絡抵抗３９に
より、ＮＰＮトランジスタ３１のベース電位が上昇す
る。従って、このＮＰＮトランジスタ３１も導通し、ト
ランジスタ３１および３２により構成されるサイリスタ
が導通状態となる。ベース短絡抵抗３９は、Ｐ型のベー
ス層１５によるものであって、このベース層１５を流れ
る電流によりエミッタ層１６直下のベース層１５の電位
が上昇し、ＮＰＮトランジスタ３１が導通するのであ
る。
【０００７】この素子の電圧・電流特性を図８に示して
ある。上述したように、この素子においては、ＩＧＢＴ
モード５１を経て、サイリスタモード５２に移行する。
このため、ＩＧＢＴモード５１からサイリスタモード５
２に移行する際の急激な抵抗の低下により電圧が低下す
るので、電圧・電流特性に不連続な点５３が現れてい
る。
ある。上述したように、この素子においては、ＩＧＢＴ
モード５１を経て、サイリスタモード５２に移行する。
このため、ＩＧＢＴモード５１からサイリスタモード５
２に移行する際の急激な抵抗の低下により電圧が低下す
るので、電圧・電流特性に不連続な点５３が現れてい
る。
【０００８】一方、この素子をオフ状態とするには、ゲ
ート電極２１および２２に０または負の電位を印加すれ
ば良い。これにより、ＭＯＳ３５および３６がオフ状態
となり、エミッタ層１６がエミッタ電極１９と絶縁され
るので素子はオフ状態となる。このように、エミッタ層
１６がＭＯＳ３５によりスイッチされるので、高速のス
イッチングが可能となっている。なお、Ｎ- 型のベース
層１４はオン電圧を低く抑えるために、また、Ｎ型のガ
ード層１３は空乏層の広がりを抑制して耐電位を高める
ために用いられている。
ート電極２１および２２に０または負の電位を印加すれ
ば良い。これにより、ＭＯＳ３５および３６がオフ状態
となり、エミッタ層１６がエミッタ電極１９と絶縁され
るので素子はオフ状態となる。このように、エミッタ層
１６がＭＯＳ３５によりスイッチされるので、高速のス
イッチングが可能となっている。なお、Ｎ- 型のベース
層１４はオン電圧を低く抑えるために、また、Ｎ型のガ
ード層１３は空乏層の広がりを抑制して耐電位を高める
ために用いられている。
【０００９】
【発明が解決しようとする課題】このようなＭＯＳ制御
型のサイリスタ素子は、オン電圧が低く、高速のスイッ
チングが可能であるため、パワー半導体として注目され
ているが、第１のＭＯＳ３５の抵抗を小さくし素子抵抗
を低減すること、連続的な電圧・電流特性を得ること、
サイリスタ動作を早期に実現することによりオン抵抗を
低減すること、寄生サイリスタによるラッチアップを防
止して制御可能な電流値を上昇することなどの課題があ
る。
型のサイリスタ素子は、オン電圧が低く、高速のスイッ
チングが可能であるため、パワー半導体として注目され
ているが、第１のＭＯＳ３５の抵抗を小さくし素子抵抗
を低減すること、連続的な電圧・電流特性を得ること、
サイリスタ動作を早期に実現することによりオン抵抗を
低減すること、寄生サイリスタによるラッチアップを防
止して制御可能な電流値を上昇することなどの課題があ
る。
【００１０】先ず、フローティングエミッタ層のスイッ
チング動作を行う第１のＭＯＳについては、この第１の
ＭＯＳがサイリスタと直列に接続されているので、サイ
リスタ側の抵抗が小さくなっても、第１のＭＯＳの抵抗
を下げないと素子全体の抵抗値を小さくすることができ
ないという問題がある。第１のＭＯＳの抵抗値を低減す
るためには、このＭＯＳのチャネル長を短くする必要が
あり、ＭＯＳを構成する不純物層、およびゲート電極で
あるポリシリコン層の微細加工を行わなければならな
い。そして、チャネル長を短くすると、このＭＯＳのソ
ース・ドレイン耐圧が低下するため、素子としての特性
が悪化するという問題がある。
チング動作を行う第１のＭＯＳについては、この第１の
ＭＯＳがサイリスタと直列に接続されているので、サイ
リスタ側の抵抗が小さくなっても、第１のＭＯＳの抵抗
を下げないと素子全体の抵抗値を小さくすることができ
ないという問題がある。第１のＭＯＳの抵抗値を低減す
るためには、このＭＯＳのチャネル長を短くする必要が
あり、ＭＯＳを構成する不純物層、およびゲート電極で
あるポリシリコン層の微細加工を行わなければならな
い。そして、チャネル長を短くすると、このＭＯＳのソ
ース・ドレイン耐圧が低下するため、素子としての特性
が悪化するという問題がある。
【００１１】また、上述した従来のＭＯＳ制御型サイリ
スタにおいては、ＩＧＢＴモードからサイリスタモード
に移行するために、電流・電圧特性に不連続な点があ
り、この素子を用いて回路を構成すると、この不連続な
特性に起因したノイズなどの不具合が発生することが懸
念される。
スタにおいては、ＩＧＢＴモードからサイリスタモード
に移行するために、電流・電圧特性に不連続な点があ
り、この素子を用いて回路を構成すると、この不連続な
特性に起因したノイズなどの不具合が発生することが懸
念される。
【００１２】さらに、従来のＭＯＳ制御型サイリスタに
おいては、Ｐ型のベース層にエミッタ電極が接続されて
いるので、ベース層からエミッタ電極に電流が流れる。
従って、エミッタ層からの電子の注入が抑制されるた
め、サイリスタモードの早期実現が困難である。従っ
て、オン抵抗の低減が難しいという問題がある。
おいては、Ｐ型のベース層にエミッタ電極が接続されて
いるので、ベース層からエミッタ電極に電流が流れる。
従って、エミッタ層からの電子の注入が抑制されるた
め、サイリスタモードの早期実現が困難である。従っ
て、オン抵抗の低減が難しいという問題がある。
【００１３】また、このＭＯＳ制御型サイリスタにおい
ては、図７に破線で示すように、Ｎ+ 型のソース層１
７、Ｐ型のベース層１５およびＮ- 型のベース層１４と
Ｎ型のガード層１３によるＮＰＮ型のトランジスタ３３
が寄生している。従って、電流が増加し、この寄生トラ
ンジスタ３３がオン状態となると、トランジスタ３３と
３２によるサイリスタが導通するラッチアップ状態とな
り、電流制御が不可能となる。このため、この素子によ
り制御可能な電流の上限は、ラッチアップ状態とならな
い範囲に制限される。特に、従来のＭＯＳ制御型サイリ
スタのオン状態においては、エミッタ層直下のＰ型のベ
ース層の電位が高くなっているため、少数キャリアの濃
度が高い。そして、これに付随して、ソース層直下のベ
ース層にも少数キャリアが集まっているので、ラッチア
ップが発生し易い状況になっていると言える。
ては、図７に破線で示すように、Ｎ+ 型のソース層１
７、Ｐ型のベース層１５およびＮ- 型のベース層１４と
Ｎ型のガード層１３によるＮＰＮ型のトランジスタ３３
が寄生している。従って、電流が増加し、この寄生トラ
ンジスタ３３がオン状態となると、トランジスタ３３と
３２によるサイリスタが導通するラッチアップ状態とな
り、電流制御が不可能となる。このため、この素子によ
り制御可能な電流の上限は、ラッチアップ状態とならな
い範囲に制限される。特に、従来のＭＯＳ制御型サイリ
スタのオン状態においては、エミッタ層直下のＰ型のベ
ース層の電位が高くなっているため、少数キャリアの濃
度が高い。そして、これに付随して、ソース層直下のベ
ース層にも少数キャリアが集まっているので、ラッチア
ップが発生し易い状況になっていると言える。
【００１４】そこで、本発明においては、上記の問題に
鑑みて、積層されたフローディングエミッタ層、ベース
層を用いることにより、低抵抗、高耐圧で、連続した電
流電圧特性を有し、さらに、制御できる電流の上限の高
いサイリスタを有する半導体装置の実現を目的としてい
る。
鑑みて、積層されたフローディングエミッタ層、ベース
層を用いることにより、低抵抗、高耐圧で、連続した電
流電圧特性を有し、さらに、制御できる電流の上限の高
いサイリスタを有する半導体装置の実現を目的としてい
る。
【００１５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、第１導電型のベース領域を第
１のベース領域と第２のベース領域の２つに分割し、こ
れらのベース領域と第２導電型のエミッタ領域とを２重
拡散法により順次積層するようにしている。すなわち、
本発明に係るＭＩＳＦＥＴ制御型サイリスタを有する半
導体装置においては、第２導電型のベース領域上の、ア
ノード電極の接続される第１導電型のアノード領域と対
峙する位置に、２重拡散法により順次積層された第１導
電型の第１ベース領域、第２導電型のエミッタ領域、第
１導電型の第２ベース領域と、この第１導電型の第２ベ
ース領域内に形成されたエミッタ電極の接続される第２
導電型のソース領域と、この第２導電型のソース領域と
第２導電型のエミッタ領域とを接続する第１のＭＩＳＦ
ＥＴと、この第２導電型のエミッタ領域と第２導電型の
ベース領域とを接続する第２のＭＩＳＦＥＴとを有する
ことを特徴としている。
めに、本発明においては、第１導電型のベース領域を第
１のベース領域と第２のベース領域の２つに分割し、こ
れらのベース領域と第２導電型のエミッタ領域とを２重
拡散法により順次積層するようにしている。すなわち、
本発明に係るＭＩＳＦＥＴ制御型サイリスタを有する半
導体装置においては、第２導電型のベース領域上の、ア
ノード電極の接続される第１導電型のアノード領域と対
峙する位置に、２重拡散法により順次積層された第１導
電型の第１ベース領域、第２導電型のエミッタ領域、第
１導電型の第２ベース領域と、この第１導電型の第２ベ
ース領域内に形成されたエミッタ電極の接続される第２
導電型のソース領域と、この第２導電型のソース領域と
第２導電型のエミッタ領域とを接続する第１のＭＩＳＦ
ＥＴと、この第２導電型のエミッタ領域と第２導電型の
ベース領域とを接続する第２のＭＩＳＦＥＴとを有する
ことを特徴としている。
【００１６】この半導体装置において、第２導電型のソ
ース領域から第１導電型の第２ベース領域、第２導電型
のエミッタ領域、第１導電型の第１ベース領域、第２導
電型のベース領域に亘ってゲート絶縁膜を介してゲート
電極を設置することにより、上記の第１および第２のＭ
ＩＳＦＥＴに加え、さらに、第１ベース領域と第２ベー
ス領域を短絡するための短絡用ＭＩＳＦＥＴが形成され
た半導体装置とすることが有効である。
ース領域から第１導電型の第２ベース領域、第２導電型
のエミッタ領域、第１導電型の第１ベース領域、第２導
電型のベース領域に亘ってゲート絶縁膜を介してゲート
電極を設置することにより、上記の第１および第２のＭ
ＩＳＦＥＴに加え、さらに、第１ベース領域と第２ベー
ス領域を短絡するための短絡用ＭＩＳＦＥＴが形成され
た半導体装置とすることが有効である。
【００１７】すなわち、本発明に係るエミッタ電極の接
続される第２導電型のソース領域と第１のＭＩＳＦＥＴ
により接続された第２導電型のエミッタ領域を介して、
この第２導電型のエミッタ領域と、第１導電型の第１ベ
ース領域と、第２導電型のベース領域と、第１導電型の
アノード領域とにより構成されるサイリスタを制御する
ＭＩＳＦＥＴ制御型サイリスタを有する半導体装置にお
いては、第１のＭＩＳＦＥＴを構成する第２導電型のソ
ース領域と第２導電型のエミッタ領域との間に形成され
たエミッタ電極の接続される第１導電型の第２ベース層
と、第１導電型の第１ベース領域とをサイリスタのオフ
時に短絡する短絡用ＭＩＳＦＥＴを有することが望まし
い。
続される第２導電型のソース領域と第１のＭＩＳＦＥＴ
により接続された第２導電型のエミッタ領域を介して、
この第２導電型のエミッタ領域と、第１導電型の第１ベ
ース領域と、第２導電型のベース領域と、第１導電型の
アノード領域とにより構成されるサイリスタを制御する
ＭＩＳＦＥＴ制御型サイリスタを有する半導体装置にお
いては、第１のＭＩＳＦＥＴを構成する第２導電型のソ
ース領域と第２導電型のエミッタ領域との間に形成され
たエミッタ電極の接続される第１導電型の第２ベース層
と、第１導電型の第１ベース領域とをサイリスタのオフ
時に短絡する短絡用ＭＩＳＦＥＴを有することが望まし
い。
【００１８】このようなＭＩＳＦＥＴ制御型サイリスタ
を有する半導体装置において、第１導電型の第１ベース
領域と第１導電型の第２ベース領域とが、第２導電型の
エミッタ領域により分離されていることが有効であり、
分離された第１導電型の第１ベース領域と第１導電型の
第２ベース領域は、完全に独立するように第２導電型の
エミッタ領域により分割されたものであっても、また、
１部において接続されたものであっても良い。
を有する半導体装置において、第１導電型の第１ベース
領域と第１導電型の第２ベース領域とが、第２導電型の
エミッタ領域により分離されていることが有効であり、
分離された第１導電型の第１ベース領域と第１導電型の
第２ベース領域は、完全に独立するように第２導電型の
エミッタ領域により分割されたものであっても、また、
１部において接続されたものであっても良い。
【００１９】
【作用】このように、第１導電型のベース領域を第１の
ベース領域と第２のベース領域の２つに分割し、これら
のベース領域とフローティングエミッタ領域である第２
導電型のエミッタ領域とを２重拡散法により順次積層さ
れるので、第１および第２のＭＩＳＦＥＴのチャネル長
は拡散により決定される。従って、フォトエッチングの
精度による制限を受けずに、チャネル長を精度良く短く
ＭＩＳＦＥＴが形成され、サイリスタと直列に繋がる第
１のＭＩＳＦＥＴの抵抗は低減される。従って、本発明
に係る半導体装置の低抵抗化が実現される。
ベース領域と第２のベース領域の２つに分割し、これら
のベース領域とフローティングエミッタ領域である第２
導電型のエミッタ領域とを２重拡散法により順次積層さ
れるので、第１および第２のＭＩＳＦＥＴのチャネル長
は拡散により決定される。従って、フォトエッチングの
精度による制限を受けずに、チャネル長を精度良く短く
ＭＩＳＦＥＴが形成され、サイリスタと直列に繋がる第
１のＭＩＳＦＥＴの抵抗は低減される。従って、本発明
に係る半導体装置の低抵抗化が実現される。
【００２０】さらに、２重拡散法を用いて各領域を積層
することにより、各領域の境界には、不純物濃度の低下
した低濃度領域が形成される。このため、ＭＩＳＦＥＴ
のオフ状態における電界がこの低濃度領域に分散される
ので、電界集中が緩和され、耐圧の向上が図られる。
することにより、各領域の境界には、不純物濃度の低下
した低濃度領域が形成される。このため、ＭＩＳＦＥＴ
のオフ状態における電界がこの低濃度領域に分散される
ので、電界集中が緩和され、耐圧の向上が図られる。
【００２１】また、第１導電型のベース領域を第１ベー
ス領域と第２ベース領域に分割して、第１ベース領域、
エミッタ領域、そして第２ベース領域と順次積層するこ
とにより、サイリスタ半導体装置の第１導電型のベース
領域を構成する第１ベース領域が、エミッタ電極とは直
接に接続されない。従って、サイリスタの第１導電型の
ベース領域からエミッタ電極に流れる電流が低減される
ので、サイリスタモードが早期に実現される。
ス領域と第２ベース領域に分割して、第１ベース領域、
エミッタ領域、そして第２ベース領域と順次積層するこ
とにより、サイリスタ半導体装置の第１導電型のベース
領域を構成する第１ベース領域が、エミッタ電極とは直
接に接続されない。従って、サイリスタの第１導電型の
ベース領域からエミッタ電極に流れる電流が低減される
ので、サイリスタモードが早期に実現される。
【００２２】さらに、エミッタ電極と接続された第１導
電型の第２ベース領域と、サイリスタを構成する第１ベ
ース領域との間に、第２導電型のエミッタ領域が形成さ
れているので、第２ベース領域により構成される寄生サ
イリスタが導通状態となる電流が低減される。従って、
本発明に係る半導体装置においては、ラッチアップの発
生が抑制されており、制御できる電流容量を増加でき
る。
電型の第２ベース領域と、サイリスタを構成する第１ベ
ース領域との間に、第２導電型のエミッタ領域が形成さ
れているので、第２ベース領域により構成される寄生サ
イリスタが導通状態となる電流が低減される。従って、
本発明に係る半導体装置においては、ラッチアップの発
生が抑制されており、制御できる電流容量を増加でき
る。
【００２３】また、この半導体装置の停止時に、第１導
電型の第１ベース領域と、第２ベース領域を短絡用ＭＩ
ＳＦＥＴを用いて短絡することにより、第１ベース領域
に掃き出されるホール電流を第２ベース領域に吸収でき
るので、エミッタ領域が早期に分離される。従って、こ
の半導体装置のオフ特性が向上され、さらに、テール電
流も低減される。本発明に係る半導体装置においては、
この短絡用ＭＩＳＦＥＴを第１および第２のＭＩＳＦＥ
Ｔを含めて、第２導電型のソース領域から２重拡散法に
より積層された第１導電型の第２ベース領域、第２導電
型のエミッタ領域、第１導電型の第１ベース領域、第２
導電型のベース領域に亘ってゲート絶縁膜を介してゲー
ト電極を設置することにより、容易に形成することがで
きる。
電型の第１ベース領域と、第２ベース領域を短絡用ＭＩ
ＳＦＥＴを用いて短絡することにより、第１ベース領域
に掃き出されるホール電流を第２ベース領域に吸収でき
るので、エミッタ領域が早期に分離される。従って、こ
の半導体装置のオフ特性が向上され、さらに、テール電
流も低減される。本発明に係る半導体装置においては、
この短絡用ＭＩＳＦＥＴを第１および第２のＭＩＳＦＥ
Ｔを含めて、第２導電型のソース領域から２重拡散法に
より積層された第１導電型の第２ベース領域、第２導電
型のエミッタ領域、第１導電型の第１ベース領域、第２
導電型のベース領域に亘ってゲート絶縁膜を介してゲー
ト電極を設置することにより、容易に形成することがで
きる。
【００２４】このような半導体装置において、第１導電
型の第１ベース領域と第１導電型の第２ベース領域と
が、第２導電型のエミッタ領域により分割されて独立し
ている場合は、初期からサイリスタによる導通状態とな
るので、連続的な電圧・電流特性がえられ、また、ラッ
チアップの発生も抑制される。一方、分離された第１導
電型の第１ベース領域と第１導電型の第２ベース領域と
が１部において接続されている場合は、電圧・電流特性
に不連続な点が生じてしまうが、オフ時において第１ベ
ース領域から第２ベース領域へ大きな短絡電流が確保さ
れるので、高速スイッチチングが可能となる。
型の第１ベース領域と第１導電型の第２ベース領域と
が、第２導電型のエミッタ領域により分割されて独立し
ている場合は、初期からサイリスタによる導通状態とな
るので、連続的な電圧・電流特性がえられ、また、ラッ
チアップの発生も抑制される。一方、分離された第１導
電型の第１ベース領域と第１導電型の第２ベース領域と
が１部において接続されている場合は、電圧・電流特性
に不連続な点が生じてしまうが、オフ時において第１ベ
ース領域から第２ベース領域へ大きな短絡電流が確保さ
れるので、高速スイッチチングが可能となる。
【００２５】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
明する。
【００２６】〔実施例１〕図１に、実施例１に係るＭＯ
Ｓ制御型サイリスタ素子の断面を示してある。本例の素
子も、従来と同様に、縦型のサイリスタ素子であって、
金属製のアノード電極１１の設置されたＰ+ 型のアノー
ド層１２、このアノード層１２の上に積層されたＮ型の
ガード層１３、さらにこのＮ型のガード層１３上に積層
されたＮ- 型のベース層１４とにより構成されたシリコ
ン薄板の薄板１０が用いられている。そして、この基板
１０のＮ- 型のベース層１４の表面に、２重拡散法によ
る深いＰ型の第１ベース層２３が形成されている。この
Ｐ型の第１ベース層２３の内側に、Ｎ型のフローティン
グエミッタであるエミッタ層２４、Ｐ型の第２ベース層
２５とが、順々に２重拡散法により積層されており、第
１ベース層２３と、第２ベース層２４とはエミッタ層２
４により分割されている。また、これら３つの層２３、
２４、２５は、各層の端部が基板表面に到達するよう
に、断面がほぼＵ字型となるサンドイッチ状に形成され
ている。
Ｓ制御型サイリスタ素子の断面を示してある。本例の素
子も、従来と同様に、縦型のサイリスタ素子であって、
金属製のアノード電極１１の設置されたＰ+ 型のアノー
ド層１２、このアノード層１２の上に積層されたＮ型の
ガード層１３、さらにこのＮ型のガード層１３上に積層
されたＮ- 型のベース層１４とにより構成されたシリコ
ン薄板の薄板１０が用いられている。そして、この基板
１０のＮ- 型のベース層１４の表面に、２重拡散法によ
る深いＰ型の第１ベース層２３が形成されている。この
Ｐ型の第１ベース層２３の内側に、Ｎ型のフローティン
グエミッタであるエミッタ層２４、Ｐ型の第２ベース層
２５とが、順々に２重拡散法により積層されており、第
１ベース層２３と、第２ベース層２４とはエミッタ層２
４により分割されている。また、これら３つの層２３、
２４、２５は、各層の端部が基板表面に到達するよう
に、断面がほぼＵ字型となるサンドイッチ状に形成され
ている。
【００２７】さらに、最も内側に積層されているＰ型の
第２ベース層２５の表面に、２つのＮ+ 型のソース層１
７が形成されており、この２つのソース層１７に亘っ
て、エミッタ電極１９が設置されている。そして、この
エミッタ電極１９は、ソース層１７および、このソース
層１７の間で第２ベース層２５と接続されている。ま
た、このエミッタ電極１９の周囲には、ゲート酸化膜１
８を介してポリシリコン製のゲート電極２６が設置され
ている。このゲート電極２６は、ソース層１７の端部か
ら、第２ベース層２５、エミッタ層２４、第１ベース層
２３、さらにＮ- 型のベース層１４に亘って設置されて
いる。従って、このゲート電極２６に正の電位が印加さ
れるとソース層１７、第２ベース層２５およびエミッタ
層２４からなるＮチャネル型の第１のＭＯＳ３５と、エ
ミッタ層２４、第１ベース層２３およびＮ- 型のベース
層１４からなるＮチャネル型の第２のＭＯＳ３６が構成
される。一方、負の電位が印加されると、第２ベース層
２５、エミッタ層２４および第１ベース層２３からなる
Ｐチャネル型のＭＯＳ３７が構成される。これらのＭＯ
Ｓ３５、３６、３７のチャネルを構成する各層、すなわ
ち、第２ベース層２５、エミッタ層２４、第１ベース層
２３は、上述したように、２重拡散法を用いて積層され
ているので、各ＭＯＳのチャネル長は拡散によって決定
される。従って、フォトエッチングによる精度の影響を
受けないので、微細加工が可能であり、チャネル長を精
度良く容易に短縮することができる。このため、ＭＯＳ
の低抵抗化が可能となる。
第２ベース層２５の表面に、２つのＮ+ 型のソース層１
７が形成されており、この２つのソース層１７に亘っ
て、エミッタ電極１９が設置されている。そして、この
エミッタ電極１９は、ソース層１７および、このソース
層１７の間で第２ベース層２５と接続されている。ま
た、このエミッタ電極１９の周囲には、ゲート酸化膜１
８を介してポリシリコン製のゲート電極２６が設置され
ている。このゲート電極２６は、ソース層１７の端部か
ら、第２ベース層２５、エミッタ層２４、第１ベース層
２３、さらにＮ- 型のベース層１４に亘って設置されて
いる。従って、このゲート電極２６に正の電位が印加さ
れるとソース層１７、第２ベース層２５およびエミッタ
層２４からなるＮチャネル型の第１のＭＯＳ３５と、エ
ミッタ層２４、第１ベース層２３およびＮ- 型のベース
層１４からなるＮチャネル型の第２のＭＯＳ３６が構成
される。一方、負の電位が印加されると、第２ベース層
２５、エミッタ層２４および第１ベース層２３からなる
Ｐチャネル型のＭＯＳ３７が構成される。これらのＭＯ
Ｓ３５、３６、３７のチャネルを構成する各層、すなわ
ち、第２ベース層２５、エミッタ層２４、第１ベース層
２３は、上述したように、２重拡散法を用いて積層され
ているので、各ＭＯＳのチャネル長は拡散によって決定
される。従って、フォトエッチングによる精度の影響を
受けないので、微細加工が可能であり、チャネル長を精
度良く容易に短縮することができる。このため、ＭＯＳ
の低抵抗化が可能となる。
【００２８】さらに、拡散法を用いているので、各層２
３、２４、２５の境界領域には、不純物濃度の低い領域
が形成される。このため、各ＭＯＳ３５、３６、３７の
オフ状態において、層端部に集中し易い電界が分散さ
れ、耐圧の高いＭＯＳを実現することにできる。従っ
て、素子の耐圧の向上を図ることが可能となる。
３、２４、２５の境界領域には、不純物濃度の低い領域
が形成される。このため、各ＭＯＳ３５、３６、３７の
オフ状態において、層端部に集中し易い電界が分散さ
れ、耐圧の高いＭＯＳを実現することにできる。従っ
て、素子の耐圧の向上を図ることが可能となる。
【００２９】図２に、本素子に関する等価回路を示して
ある。本例の素子において、上述した従来の素子と同様
に、Ｎ型のフローティングエミッタ層２４、Ｐ型の第１
ベース層２３およびＮ- 型のベース層１４とＮ型のガー
ド層１３によりＮＰＮ型のトランジスタ３１が形成され
ている。また、Ｐ型の第１ベース層１５、Ｎ- 型のベー
ス層１４とＮ型のガード層１３およびＰ+ 型のアノード
層１２によりＰＮＰ型のトランジスタ３２が形成されて
いる。すなわち、Ｎ型のフローティングエミッタ層２
４、Ｐ型の第１ベース層２３、Ｎ- 型のベース層１４と
Ｎ型のガード層１３およびＰ+ 型のアノード層１１によ
り、サイリスタ素子が構成されている。
ある。本例の素子において、上述した従来の素子と同様
に、Ｎ型のフローティングエミッタ層２４、Ｐ型の第１
ベース層２３およびＮ- 型のベース層１４とＮ型のガー
ド層１３によりＮＰＮ型のトランジスタ３１が形成され
ている。また、Ｐ型の第１ベース層１５、Ｎ- 型のベー
ス層１４とＮ型のガード層１３およびＰ+ 型のアノード
層１２によりＰＮＰ型のトランジスタ３２が形成されて
いる。すなわち、Ｎ型のフローティングエミッタ層２
４、Ｐ型の第１ベース層２３、Ｎ- 型のベース層１４と
Ｎ型のガード層１３およびＰ+ 型のアノード層１１によ
り、サイリスタ素子が構成されている。
【００３０】この素子は、ゲート電極２６に正の電位が
印加されると第１および第２のＭＯＳ３５、３６がオン
となる。その結果、Ｎ+ 型のソース層１７からエミッタ
層２４を介してＮ- 型のベース層１４に電子が注入さ
れ、これと呼応してＰ+ 型のアノード層１２から、正孔
がＮ- 型のベース層１４に注入される。そして、第１ベ
ース層２３に到達した正孔は、エミッタ層２４に注入さ
れ電子と再結合することによりサイリスタが導通状態と
なる。この状態においては、電子がＭＯＳ３６による表
面チャネルのみならず、エミッタ層２４と第１ベース層
２３の接合面から直接注入されるようになるので、導通
時の抵抗は非常に低くなる。この状態は、従来のＩＴＴ
と同様であり、本発明者らによる論文（Proceedings of
the3rd International Symposium on Power Semicondu
ctor Devices and ICs に発表された論文NUMERICAL ANA
LYSIS OF SWITCHINGIN THE IGBT TRIGGERED THYRISTOR
）に詳しく解析されている。このように、本例の素子
においては、第１ベース層２３が、エミッタ電極１９と
接触していないので、第１ベース層２３からエミッタ電
極１９に直接流れる電流がなく、初期からサイリスタモ
ードによる導通状態となる。従って、図８に示したよう
なＩＧＢＴモードからサイリスタモードに移行する際に
おける電圧・電流特性の不連続性がなく、連続的な電圧
・電流特性を持つ素子を実現することができる。さら
に、初期からサイリスタモードによる導通状態が実現さ
れるので、オン抵抗を低減することができる。
印加されると第１および第２のＭＯＳ３５、３６がオン
となる。その結果、Ｎ+ 型のソース層１７からエミッタ
層２４を介してＮ- 型のベース層１４に電子が注入さ
れ、これと呼応してＰ+ 型のアノード層１２から、正孔
がＮ- 型のベース層１４に注入される。そして、第１ベ
ース層２３に到達した正孔は、エミッタ層２４に注入さ
れ電子と再結合することによりサイリスタが導通状態と
なる。この状態においては、電子がＭＯＳ３６による表
面チャネルのみならず、エミッタ層２４と第１ベース層
２３の接合面から直接注入されるようになるので、導通
時の抵抗は非常に低くなる。この状態は、従来のＩＴＴ
と同様であり、本発明者らによる論文（Proceedings of
the3rd International Symposium on Power Semicondu
ctor Devices and ICs に発表された論文NUMERICAL ANA
LYSIS OF SWITCHINGIN THE IGBT TRIGGERED THYRISTOR
）に詳しく解析されている。このように、本例の素子
においては、第１ベース層２３が、エミッタ電極１９と
接触していないので、第１ベース層２３からエミッタ電
極１９に直接流れる電流がなく、初期からサイリスタモ
ードによる導通状態となる。従って、図８に示したよう
なＩＧＢＴモードからサイリスタモードに移行する際に
おける電圧・電流特性の不連続性がなく、連続的な電圧
・電流特性を持つ素子を実現することができる。さら
に、初期からサイリスタモードによる導通状態が実現さ
れるので、オン抵抗を低減することができる。
【００３１】また、従来のＩＴＴにおいては、Ｐ型のベ
ース層がサイリスタの構成層として、また、第１のＭＯ
Ｓ３５を構成するチャネル層として共用されているの
で、このＰ型のベース層を介してエミッタ電極１９に繋
がるサイリスタが寄生していた。そして、このベース層
を流れる電流によりこの寄生サイリスタが導通状態とな
るラッチアップの発生を考慮する必要があった。しかし
ながら、本例の素子においては、このベース層は、第１
および第２ベース層２３、２５に、エミッタ層２４によ
り分割されている。従って、第２ベース層２３による寄
生サイリスタは、エミッタ層２４の内側に形成されてお
り、この寄生サイリスタをトリガーするような電流は殆
ど第２ベース層２３には流れない。このため、ラッチア
ップの発生は抑制できるので、本例の素子により制御す
る電流を大幅に増加することが可能である。
ース層がサイリスタの構成層として、また、第１のＭＯ
Ｓ３５を構成するチャネル層として共用されているの
で、このＰ型のベース層を介してエミッタ電極１９に繋
がるサイリスタが寄生していた。そして、このベース層
を流れる電流によりこの寄生サイリスタが導通状態とな
るラッチアップの発生を考慮する必要があった。しかし
ながら、本例の素子においては、このベース層は、第１
および第２ベース層２３、２５に、エミッタ層２４によ
り分割されている。従って、第２ベース層２３による寄
生サイリスタは、エミッタ層２４の内側に形成されてお
り、この寄生サイリスタをトリガーするような電流は殆
ど第２ベース層２３には流れない。このため、ラッチア
ップの発生は抑制できるので、本例の素子により制御す
る電流を大幅に増加することが可能である。
【００３２】一方、本例の素子をオフ状態にするには、
ゲート電極２６に印加される電圧を負とすれば良い。す
なわち、ゲート電極２６に負の電位が印加されると、第
１および第２のＭＯＳ３５、３６はオフ状態となり、エ
ミッタ層２４とエミッタ電極１９との接続が遮断される
ので、この素子はオフ状態となる。さらに、第１ベース
層２３と、第２ベース層２２を短絡するように、Ｐチャ
ネル型の短絡用ＭＯＳ３７がオン状態となるので、第１
ベース層２３からエミッタ層２４に注入されていた正孔
電流が第２ベース層２５を介してエミッタ電極１９から
放出される。このため、エミッタ層２４と第１ベース層
２３とはＰＮ接合により分離され、サイリスタ状態を早
期にオフ状態として、本例の素子のオフ特性を改善する
ことができる。さらに、エミッタ層２４に正孔がチャー
ジされることがなく、この素子のオフ状態におけるテー
ル電流の減少を図ることができる。
ゲート電極２６に印加される電圧を負とすれば良い。す
なわち、ゲート電極２６に負の電位が印加されると、第
１および第２のＭＯＳ３５、３６はオフ状態となり、エ
ミッタ層２４とエミッタ電極１９との接続が遮断される
ので、この素子はオフ状態となる。さらに、第１ベース
層２３と、第２ベース層２２を短絡するように、Ｐチャ
ネル型の短絡用ＭＯＳ３７がオン状態となるので、第１
ベース層２３からエミッタ層２４に注入されていた正孔
電流が第２ベース層２５を介してエミッタ電極１９から
放出される。このため、エミッタ層２４と第１ベース層
２３とはＰＮ接合により分離され、サイリスタ状態を早
期にオフ状態として、本例の素子のオフ特性を改善する
ことができる。さらに、エミッタ層２４に正孔がチャー
ジされることがなく、この素子のオフ状態におけるテー
ル電流の減少を図ることができる。
【００３３】図３および図４に、本例の素子の製造方法
の一例を示してある。まず、（１）に示すように、Ｎ-
型のベース層１４まで形成された基板１０上に、ゲート
酸化膜１８を形成し、その上に、ゲート電極２６となる
ポリシリコンなどをＣＶＤ等により積層する。そして、
（２）に示すように、このポリシリコンをパターニング
した後に、エッチングを行い、ポリシリコンをゲート電
極２６の形に形成する。次に、（３）に示すように、エ
ッチングしたポリシリコンをマスクとして、Ｐ型の第１
ベース層２３を形成するためのＰ型の不純物イオン４１
を注入し、Ｐ型の不純物層４２を形成する。そして、
（４）に示すように、これを拡散してＰ型の第１ベース
層２３を形成する。同様に、（５）では、Ｎ型のエミッ
タ層２４を形成するためのＮ型の不純物イオン４３を注
入して、Ｎ型の不純物層４４を形成し、（６）におい
て、これを拡散してエミッタ層２４を形成する。さら
に、このエミッタ層２４上に、（７）において、Ｐ型の
不純物イオン４１を注入し、Ｐ型の不純物層４２を形成
し、（８）において、これを拡散してＰ型の第２ベース
層２５を形成する。次に、（９）に示すように、この第
２ベース層２５の表面にフォトレジスト膜４５を用い
て、Ｎ型の不純物イオン４３を注入して、Ｎ+ 型のソー
ス層１７を形成する。そして、（１０）において、ソー
ス層１７にエミッタ電極１９を設置することにより、素
子が完成する。
の一例を示してある。まず、（１）に示すように、Ｎ-
型のベース層１４まで形成された基板１０上に、ゲート
酸化膜１８を形成し、その上に、ゲート電極２６となる
ポリシリコンなどをＣＶＤ等により積層する。そして、
（２）に示すように、このポリシリコンをパターニング
した後に、エッチングを行い、ポリシリコンをゲート電
極２６の形に形成する。次に、（３）に示すように、エ
ッチングしたポリシリコンをマスクとして、Ｐ型の第１
ベース層２３を形成するためのＰ型の不純物イオン４１
を注入し、Ｐ型の不純物層４２を形成する。そして、
（４）に示すように、これを拡散してＰ型の第１ベース
層２３を形成する。同様に、（５）では、Ｎ型のエミッ
タ層２４を形成するためのＮ型の不純物イオン４３を注
入して、Ｎ型の不純物層４４を形成し、（６）におい
て、これを拡散してエミッタ層２４を形成する。さら
に、このエミッタ層２４上に、（７）において、Ｐ型の
不純物イオン４１を注入し、Ｐ型の不純物層４２を形成
し、（８）において、これを拡散してＰ型の第２ベース
層２５を形成する。次に、（９）に示すように、この第
２ベース層２５の表面にフォトレジスト膜４５を用い
て、Ｎ型の不純物イオン４３を注入して、Ｎ+ 型のソー
ス層１７を形成する。そして、（１０）において、ソー
ス層１７にエミッタ電極１９を設置することにより、素
子が完成する。
【００３４】〔実施例２〕図５に、実施例２に係るＭＯ
Ｓ制御型サイリスタを有する半導体装置の断面を示して
ある。本例の素子も、縦型の素子であり、実施例１と同
様に、金属製のアノード電極１１の設置されたＰ+ 型の
アノード層１２、Ｎ型のガード層１３、およびＮ- 型の
ベース層１４とにより構成されたシリコン薄板の基板１
０が用いられている。そして、この基板１０のＮ- 型の
ベース層１４の表面に、２重拡散法によりＰ型の第１ベ
ース層２３、Ｎ型のフローティングエミッタ層２４、Ｐ
型の第２ベース層２５とが、順々に２重拡散法により積
層されており、さらに、ゲート酸化膜１８を介して設置
されたポリシリコン製のゲート電極２６により、第１の
ＭＯＳ３５、第２のＭＯＳ３６およびＰチャネル型のＭ
ＯＳ３７が構成されていることも同様である。これらの
構成、および作用については、実施例１と同様であるの
で、同じ番号を付して説明を省略する。また、動作にお
いても、実施例１と同様であるので説明を省略する。
Ｓ制御型サイリスタを有する半導体装置の断面を示して
ある。本例の素子も、縦型の素子であり、実施例１と同
様に、金属製のアノード電極１１の設置されたＰ+ 型の
アノード層１２、Ｎ型のガード層１３、およびＮ- 型の
ベース層１４とにより構成されたシリコン薄板の基板１
０が用いられている。そして、この基板１０のＮ- 型の
ベース層１４の表面に、２重拡散法によりＰ型の第１ベ
ース層２３、Ｎ型のフローティングエミッタ層２４、Ｐ
型の第２ベース層２５とが、順々に２重拡散法により積
層されており、さらに、ゲート酸化膜１８を介して設置
されたポリシリコン製のゲート電極２６により、第１の
ＭＯＳ３５、第２のＭＯＳ３６およびＰチャネル型のＭ
ＯＳ３７が構成されていることも同様である。これらの
構成、および作用については、実施例１と同様であるの
で、同じ番号を付して説明を省略する。また、動作にお
いても、実施例１と同様であるので説明を省略する。
【００３５】本例において着目すべき点は、エミッタ層
２４において分離されている第１ベース層２３と、第２
ベース層２５が素子の中央部分２７において接続されて
いる点である。すなわち、第１ベース層２３と第２ベー
ス層２５が中央の接続領域２７を介して短絡されてい
る。このため、この素子がオン状態とする場合に、この
接続領域２７を介して第１ベース層２３からエミッタ電
極１９に電流が流れるので、初期においては、従来の素
子と同様にＩＧＢＴモードとなる。このため、電圧・電
流特性において、不連続な点が生じてしまう。しかしな
がら、従来の素子と比較し、本例においては、第１ベー
ス層２３と第２ベース層２５とが接続している領域２７
の面積が限られていること、および第１ベース層２３と
エミッタ層２４との接続面が、第２ベース層２５とソー
ス層１７との接続面より深い位置あることより、第１ベ
ース層２３から第２ベース層２５を介してエミッタ電極
１９に流れる電流が制限されている。このため、ＩＧＢ
Ｔモードからサイリスタモードへの移行が早期に実現さ
れ、不連続性も小さくすることが可能である。もちろ
ん、第２ベース層２５を流れる電流値は小さいので、寄
生サイリスタが導通することは少なく、ラッチアップの
発生は抑制されている。
２４において分離されている第１ベース層２３と、第２
ベース層２５が素子の中央部分２７において接続されて
いる点である。すなわち、第１ベース層２３と第２ベー
ス層２５が中央の接続領域２７を介して短絡されてい
る。このため、この素子がオン状態とする場合に、この
接続領域２７を介して第１ベース層２３からエミッタ電
極１９に電流が流れるので、初期においては、従来の素
子と同様にＩＧＢＴモードとなる。このため、電圧・電
流特性において、不連続な点が生じてしまう。しかしな
がら、従来の素子と比較し、本例においては、第１ベー
ス層２３と第２ベース層２５とが接続している領域２７
の面積が限られていること、および第１ベース層２３と
エミッタ層２４との接続面が、第２ベース層２５とソー
ス層１７との接続面より深い位置あることより、第１ベ
ース層２３から第２ベース層２５を介してエミッタ電極
１９に流れる電流が制限されている。このため、ＩＧＢ
Ｔモードからサイリスタモードへの移行が早期に実現さ
れ、不連続性も小さくすることが可能である。もちろ
ん、第２ベース層２５を流れる電流値は小さいので、寄
生サイリスタが導通することは少なく、ラッチアップの
発生は抑制されている。
【００３６】そして、本例の素子の特徴は、素子のオフ
特性にある。すなわち、本素子においては、実施例１に
おいて説明したように、ＭＯＳ３７を用いて第１および
第２ベース層２３、２５を短絡することにより、エミッ
タ層２４を電気的に分離し、オフ特性を改善している。
これに加えて、本実施例においては、第１および第２ベ
ース層に接続領域２６が形成されているので、オフ時に
おける短絡抵抗が削減でき、より高速のスイッチングを
行うことができるのである。このように、２重拡散によ
る第１および第２ベース層を接続する領域を形成するこ
とにより、低抵抗、高耐圧であり、電圧・電流特性の不
連続性が小さく、ラッチアップも防止され、さらに、高
速のスイッチングが可能な素子を実現することができ
る。
特性にある。すなわち、本素子においては、実施例１に
おいて説明したように、ＭＯＳ３７を用いて第１および
第２ベース層２３、２５を短絡することにより、エミッ
タ層２４を電気的に分離し、オフ特性を改善している。
これに加えて、本実施例においては、第１および第２ベ
ース層に接続領域２６が形成されているので、オフ時に
おける短絡抵抗が削減でき、より高速のスイッチングを
行うことができるのである。このように、２重拡散によ
る第１および第２ベース層を接続する領域を形成するこ
とにより、低抵抗、高耐圧であり、電圧・電流特性の不
連続性が小さく、ラッチアップも防止され、さらに、高
速のスイッチングが可能な素子を実現することができ
る。
【００３７】なお、本例および実施例１において、アノ
ード電極と、エミッタ電極が基板の表面および裏面に向
かい合った縦型の素子に基づき説明しているが、アノー
ド電極とエミッタ電極が同一面に形成された横型の素子
であっても良いことは勿論である。
ード電極と、エミッタ電極が基板の表面および裏面に向
かい合った縦型の素子に基づき説明しているが、アノー
ド電極とエミッタ電極が同一面に形成された横型の素子
であっても良いことは勿論である。
【００３８】
【発明の効果】以上において説明したように、本発明に
係るＭＩＳＦＥＴ制御型サイリスタを有する半導体装置
においては、２重拡散法により、第１導電型のベース領
域をフローティングエミッタ領域により分離して形成す
ることを特徴としている。従って、サイリスタを制御す
るＭＩＳＦＥＴのチャネル長を短く安定して形成するこ
とができるので、本半導体装置全体の抵抗を下げること
ができ、また、ＭＩＳＦＥＴの高耐圧化を図ることもで
きる。
係るＭＩＳＦＥＴ制御型サイリスタを有する半導体装置
においては、２重拡散法により、第１導電型のベース領
域をフローティングエミッタ領域により分離して形成す
ることを特徴としている。従って、サイリスタを制御す
るＭＩＳＦＥＴのチャネル長を短く安定して形成するこ
とができるので、本半導体装置全体の抵抗を下げること
ができ、また、ＭＩＳＦＥＴの高耐圧化を図ることもで
きる。
【００３９】さらに、第１導電型のベース領域をエミッ
タ領域により分離するようにしているので、早期にサイ
リスタモードによる導通を実現することが可能であり、
電圧・電流特性における不連続性を抑制することがで
き、同時にオン抵抗の低減を図ることができる。そし
て、寄生しているサイリスタをトリガーする電流を抑え
ることができるので、ラッチアップの発生が抑制でき、
高電流の制御を行うことが可能となる。また、分離した
ベース領域を短絡するＭＩＳＦＥＴを形成することによ
り、早期にサイリスタ動作を停止することが可能であ
り、本半導体装置により高速のスイッチングを行うこと
も可能である。このように、本発明に係るＭＩＳＦＥＴ
制御型サイリスタを有する半導体装置により、低抵抗、
高耐圧であり、電圧電流特性が良く、高電流の制御が可
能であり、さらに、高速のスイッチングが可能なパワー
デバイスを実現することができる。
タ領域により分離するようにしているので、早期にサイ
リスタモードによる導通を実現することが可能であり、
電圧・電流特性における不連続性を抑制することがで
き、同時にオン抵抗の低減を図ることができる。そし
て、寄生しているサイリスタをトリガーする電流を抑え
ることができるので、ラッチアップの発生が抑制でき、
高電流の制御を行うことが可能となる。また、分離した
ベース領域を短絡するＭＩＳＦＥＴを形成することによ
り、早期にサイリスタ動作を停止することが可能であ
り、本半導体装置により高速のスイッチングを行うこと
も可能である。このように、本発明に係るＭＩＳＦＥＴ
制御型サイリスタを有する半導体装置により、低抵抗、
高耐圧であり、電圧電流特性が良く、高電流の制御が可
能であり、さらに、高速のスイッチングが可能なパワー
デバイスを実現することができる。
【図１】実施例１に係るＭＯＳ制御型サイリスタ素子の
構成を示す断面図である。
構成を示す断面図である。
【図２】図１に示す素子の等価回路を示す回路図であ
る。
る。
【図３】図１に示す素子の製造過程（１）〜（５）を示
す流れ図である。
す流れ図である。
【図４】図１に示す素子の製造過程（６）〜（１０）を
示す流れ図である。
示す流れ図である。
【図５】実施例２に係るＭＯＳ制御型サイリスタ素子の
構成を示す断面図である。
構成を示す断面図である。
【図６】従来のＭＯＳ制御型サイリスタ素子の構成を示
す断面図である。
す断面図である。
【図７】図６に示す素子の等価回路を示す回路図であ
る。
る。
【図８】図６に示す素子の電圧・電流特性を示すグラフ
図である。
図である。
１ ・・・ エミッタ ２ ・・・ ゲート ３ ・・・ アノード １０・・・ 半導体基板 １１・・・ アノード電極 １２・・・ アノード層 １３・・・ ガード層 １４・・・ Ｎ- 型ベース層 １５・・・ Ｐ型ベース層 １６・・・ フローティングエミッタ層 １７・・・ ソース層 １８・・・ ゲート絶縁膜 ２１、２２・・・ ゲート電極 ２３・・・ Ｐ型の第１ベース層 ２４・・・ フローティングエミッタ層 ２５・・・ Ｐ型の第２ベース層 ２６・・・ ゲート電極 ２７・・・ 接続領域 ３１・・・ ＮＰＮ型のトランジスタ ３２・・・ ＰＮＰ型のトランジスタ ３３・・・ 寄生トランジスタ ３５・・・ 第１のＭＯＳ ３６・・・ 第２のＭＯＳ ３７・・・ 短絡用ＭＯＳ ３９・・・ ベース短絡抵抗 ４１・・・ Ｐ型不純物イオン ４２・・・ Ｐ型不純物層 ４３・・・ Ｎ型不純物イオン ４４・・・ Ｎ型不純物層 ４５・・・ フォトレジスト膜 ５１・・・ ＩＧＢＴモード ５２・・・ サイリスタモード ５３・・・ 不連続点
Claims (6)
- 【請求項１】 第２導電型のベース領域上において、ア
ノード電極の接続される第１導電型のアノード領域と対
峙する位置に、２重拡散法により順次積層された第１導
電型の第１ベース領域、第２導電型のエミッタ領域、第
１導電型の第２ベース領域と、 この第１導電型の第２ベース領域内に形成されたエミッ
タ電極の接続される第２導電型のソース領域と、 この第２導電型のソース領域と前記第２導電型のエミッ
タ領域とを接続する第１のＭＩＳＦＥＴと、 この第２導電型のエミッタ領域と第２導電型のベース領
域とを接続する第２のＭＩＳＦＥＴとを有することを特
徴とするＭＩＳＦＥＴ制御型サイリスタを有する半導体
装置。 - 【請求項２】 請求項１において、前記第２導電型のソ
ース領域から前記第１導電型の第２ベース領域、第２導
電型のエミッタ領域、第１導電型の第１ベース領域、第
２導電型のベース領域に亘ってゲート絶縁膜を介して設
置されたゲート電極を有することを特徴とするＭＩＳＦ
ＥＴ制御型サイリスタを有する半導体装置。 - 【請求項３】 エミッタ電極の接続される第２導電型の
ソース領域と第１のＭＩＳＦＥＴにより接続された第２
導電型のエミッタ領域を介して、この第２導電型のエミ
ッタ領域と、第１導電型の第１ベース領域と、第２導電
型のベース領域と、第１導電型のアノード領域とにより
構成されるサイリスタを制御するＭＩＳＦＥＴ制御型サ
イリスタを有する半導体装置において、 前記第１のＭＩＳＦＥＴを構成する前記第２導電型のソ
ース領域と第２導電型のエミッタ領域との間に形成され
た前記エミッタ電極の接続される第１導電型の第２ベー
ス層と、前記第１導電型の第１ベース領域とを前記サイ
リスタのオフ時に短絡する短絡用ＭＩＳＦＥＴを有する
ことを特徴とするＭＩＳＦＥＴ制御型サイリスタを有す
る半導体装置。 - 【請求項４】 請求項１ないし３のいずれかにおいて、
前記第１導電型の第１ベース領域と第２ベース領域と
が、前記第２導電型のエミッタ領域により分離されてい
ることを特徴とするＭＩＳＦＥＴ制御型サイリスタを有
する半導体装置。 - 【請求項５】 請求項４において、前記第１導電型の第
１ベース領域と第２ベース領域とが前記第２導電型のエ
ミッタ領域により分割されていることを特徴とするＭＩ
ＳＦＥＴ制御型サイリスタを有する半導体装置。 - 【請求項６】 請求項４において、前記第１導電型の第
１ベース領域と第２ベース領域とが１部において接続さ
れていることを特徴とするＭＩＳＦＥＴ制御型サイリス
タを有する半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24342991A JP3163677B2 (ja) | 1991-09-24 | 1991-09-24 | Ｍｉｓｆｅｔ制御型サイリスタを有する半導体装置 |
| US07/944,220 US5319221A (en) | 1991-09-24 | 1992-09-14 | Semiconductor device with MISFET-controlled thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24342991A JP3163677B2 (ja) | 1991-09-24 | 1991-09-24 | Ｍｉｓｆｅｔ制御型サイリスタを有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582775A true JPH0582775A (ja) | 1993-04-02 |
| JP3163677B2 JP3163677B2 (ja) | 2001-05-08 |
Family
ID=17103744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24342991A Expired - Fee Related JP3163677B2 (ja) | 1991-09-24 | 1991-09-24 | Ｍｉｓｆｅｔ制御型サイリスタを有する半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5319221A (ja) |
| JP (1) | JP3163677B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315599A (ja) * | 1992-05-06 | 1993-11-26 | Mitsubishi Electric Corp | 自己消弧型サイリスタおよびその製造方法 |
| JPH08250707A (ja) * | 1994-11-25 | 1996-09-27 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2001044415A (ja) * | 1999-05-26 | 2001-02-16 | Toyota Central Res & Dev Lab Inc | サイリスタを有する半導体装置及びその製造方法 |
| JP2003509849A (ja) * | 1999-09-08 | 2003-03-11 | デ モントフォート ユニヴァ−シティ | バイポーラｍｏｓｆｅｔデバイス |
| US6914270B2 (en) * | 1999-02-16 | 2005-07-05 | Infineon Technologies Ag | IGBT with PN insulation and production method |
| JP2009098598A (ja) * | 2007-09-27 | 2009-05-07 | Fujifilm Corp | 偏光板及びその製造方法、並びにガラス |
| JP2010114136A (ja) * | 2008-11-04 | 2010-05-20 | Toyota Central R&D Labs Inc | バイポーラ型半導体装置 |
| JP2013168671A (ja) * | 2013-04-25 | 2013-08-29 | Hitachi Ltd | 半導体装置 |
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|---|---|---|---|---|
| JP3163850B2 (ja) * | 1993-03-23 | 2001-05-08 | 富士電機株式会社 | 半導体装置 |
| GB9313843D0 (en) * | 1993-07-05 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device comprising an insulated gate field effect transistor |
| US5498884A (en) * | 1994-06-24 | 1996-03-12 | International Rectifier Corporation | MOS-controlled thyristor with current saturation characteristics |
| US5483087A (en) * | 1994-07-08 | 1996-01-09 | International Rectifier Corporation | Bidirectional thyristor with MOS turn-off capability with a single gate |
| US5493134A (en) * | 1994-11-14 | 1996-02-20 | North Carolina State University | Bidirectional AC switching device with MOS-gated turn-on and turn-off control |
| EP0718893A3 (en) * | 1994-11-25 | 1999-07-14 | Fuji Electric Co., Ltd. | MOS controlled thyristor having two gates |
| US5757037A (en) * | 1995-02-01 | 1998-05-26 | Silicon Power Corporation | Power thyristor with MOS gated turn-off and MOS-assised turn-on |
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| DE10126309B4 (de) * | 2001-05-30 | 2007-09-06 | Infineon Technologies Ag | Rückwärtssperrendes Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung |
| US20020179968A1 (en) * | 2001-05-30 | 2002-12-05 | Frank Pfirsch | Power semiconductor component, compensation component, power transistor, and method for producing power semiconductor components |
| DE10126308B4 (de) * | 2001-05-30 | 2008-02-21 | Infineon Technologies Ag | Rückwärtssperrender Leistungstransistor |
| JP4437655B2 (ja) * | 2003-10-02 | 2010-03-24 | 三菱電機株式会社 | 半導体装置及び半導体装置の駆動回路 |
| JP4843253B2 (ja) * | 2005-05-23 | 2011-12-21 | 株式会社東芝 | 電力用半導体装置 |
| WO2007135694A1 (en) * | 2006-05-18 | 2007-11-29 | Stmicroelectronics S.R.L. | Three- terminal power device with high switching speed and manufacturing process |
| JP5811829B2 (ja) * | 2011-12-22 | 2015-11-11 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| KR102520077B1 (ko) * | 2020-06-10 | 2023-04-11 | 한국전자통신연구원 | 모스 구동 사이리스터 소자 |
| EP4167293A4 (en) | 2020-06-10 | 2024-07-10 | Electronics & Telecommunications Res Inst | MOS CONTROLLED THYRISTOR ELEMENT |
| CN111933715A (zh) * | 2020-09-25 | 2020-11-13 | 电子科技大学 | 一种碳化硅mosfet器件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5194927A (en) * | 1990-08-16 | 1993-03-16 | Fuji Electric Co., Ltd. | Semiconductor device |
-
1991
- 1991-09-24 JP JP24342991A patent/JP3163677B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-14 US US07/944,220 patent/US5319221A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
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