JPH0582775A - Misfet制御型サイリスタを有する半導体装置 - Google Patents
Misfet制御型サイリスタを有する半導体装置Info
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- JPH0582775A JPH0582775A JP3243429A JP24342991A JPH0582775A JP H0582775 A JPH0582775 A JP H0582775A JP 3243429 A JP3243429 A JP 3243429A JP 24342991 A JP24342991 A JP 24342991A JP H0582775 A JPH0582775 A JP H0582775A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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Abstract
(57)【要約】
【目的】 オン抵抗の低いMOS制御型のサイリスタを
有する半導体装置において、高耐圧で装置全体の抵抗を
低く、電圧・電流特性における不連続性を抑制し、さら
に、ラッチアップの発生を抑制して高電流の制御が可能
な半導体装置を実現する。 【構成】 N- 型のベース層14に、2重拡散法によ
り、P型の第1ベース層23、N型のフローティングエ
ミッタ層24、P型の第2ベース層25を精度良く順次
形成し、MOSの低抵抗化を図る。そして、第2ベース
層25内にソース層17を形成し、第2ベース層25を
流れる電流を制限することにより、サイリスタモードの
早期実現、および、寄生サイリスタの導通防止を図る。
有する半導体装置において、高耐圧で装置全体の抵抗を
低く、電圧・電流特性における不連続性を抑制し、さら
に、ラッチアップの発生を抑制して高電流の制御が可能
な半導体装置を実現する。 【構成】 N- 型のベース層14に、2重拡散法によ
り、P型の第1ベース層23、N型のフローティングエ
ミッタ層24、P型の第2ベース層25を精度良く順次
形成し、MOSの低抵抗化を図る。そして、第2ベース
層25内にソース層17を形成し、第2ベース層25を
流れる電流を制限することにより、サイリスタモードの
早期実現、および、寄生サイリスタの導通防止を図る。
Description
【0001】
【産業上の利用分野】本発明は、高耐圧下において大電
流を制御できるパワー半導体装置であって、ゲート回路
の消費電力の少なく、スイッチング特性の優れたMIS
FET制御型サイリスタを有する半導体装置に関するも
のである。
流を制御できるパワー半導体装置であって、ゲート回路
の消費電力の少なく、スイッチング特性の優れたMIS
FET制御型サイリスタを有する半導体装置に関するも
のである。
【0002】
【従来の技術】高耐圧下において大電流の制御を行うパ
ワー半導体は、電流導通時の電位降下、すなわち、オン
電圧が低く、さらに、電流のオン・オフ、すなわちスイ
ッチングを高速で行なえるものが要求されている。この
ような要求から、パワーMOSFETと比較しオン電圧
が低く、バイポーラトランジスタと比較し高速スイッチ
ングの可能な絶縁ゲートバイポーラトランジスタ(IG
BT)、さらにオン電圧の低いMOSゲートによりサイ
リスタを制御する半導体装置などの開発が急がれてい
る。
ワー半導体は、電流導通時の電位降下、すなわち、オン
電圧が低く、さらに、電流のオン・オフ、すなわちスイ
ッチングを高速で行なえるものが要求されている。この
ような要求から、パワーMOSFETと比較しオン電圧
が低く、バイポーラトランジスタと比較し高速スイッチ
ングの可能な絶縁ゲートバイポーラトランジスタ(IG
BT)、さらにオン電圧の低いMOSゲートによりサイ
リスタを制御する半導体装置などの開発が急がれてい
る。
【0003】図6に、ターンオフ時のゲート電流の消費
を抑え、さらに、高速のスイッチングの可能なMOS制
御型のサイリスタ素子の断面図を示してある。また、図
7に、この素子の等価回路を示してある。本素子は、エ
ミッタスイッチサイリスタ(Emitter Swit
chied Thyristor:以下EST)、ある
いはIGBTトリガーサイリスタ(IGBT−Trig
geredThyristor:以下ITT)などと呼
ばれる素子である。
を抑え、さらに、高速のスイッチングの可能なMOS制
御型のサイリスタ素子の断面図を示してある。また、図
7に、この素子の等価回路を示してある。本素子は、エ
ミッタスイッチサイリスタ(Emitter Swit
chied Thyristor:以下EST)、ある
いはIGBTトリガーサイリスタ(IGBT−Trig
geredThyristor:以下ITT)などと呼
ばれる素子である。
【0004】図6に示した素子は、縦型のサイリスタ素
子であって、金属製のアノード電極11の設置されたP
+ 型のアノード層12、このアノード層12の上に積層
されたN型のガード層13、さらにこのN型のガード層
13上に積層されたN- 型のベース層14とにより構成
されたシリコン薄板の基板10が用いられている。この
基板10のN- 型のベース層14の表面に、P型のベー
ス層15が形成されており、このP型のベース層15の
表面に、N+ 型のソース層17およびフローティングエ
ミッタ層16が形成されている。そして、ゲート絶縁膜
18を介して第1のゲート電極21および第2のゲート
電極22となるポリシリコン層が形成されている。ソー
ス層17およびフローティングエミッタ層16は、P型
のベース層15より浅い層であって、第1のゲート電極
21、ソース層17およびフローティングエミッタ層1
6によりNチャネル型の第1のMOS35が構成されて
いる。また、第2のゲート電極22、フローティングエ
ミッタ層16およびN- 型のベース層14によりNチャ
ネル型の第2のMOS36が構成されている。これらの
ゲート電極21および22は、接続されて同一のゲート
電位により駆動されるようになっている。そして、ソー
ス層17には、P型のベース層15と短絡するようエミ
ッタ電極19を接触してある。このような第1および第
2のMOS35、36、エミッタ電極19による複数の
サイリスタ素子がこの半導体装置の表面に構成してあ
る。
子であって、金属製のアノード電極11の設置されたP
+ 型のアノード層12、このアノード層12の上に積層
されたN型のガード層13、さらにこのN型のガード層
13上に積層されたN- 型のベース層14とにより構成
されたシリコン薄板の基板10が用いられている。この
基板10のN- 型のベース層14の表面に、P型のベー
ス層15が形成されており、このP型のベース層15の
表面に、N+ 型のソース層17およびフローティングエ
ミッタ層16が形成されている。そして、ゲート絶縁膜
18を介して第1のゲート電極21および第2のゲート
電極22となるポリシリコン層が形成されている。ソー
ス層17およびフローティングエミッタ層16は、P型
のベース層15より浅い層であって、第1のゲート電極
21、ソース層17およびフローティングエミッタ層1
6によりNチャネル型の第1のMOS35が構成されて
いる。また、第2のゲート電極22、フローティングエ
ミッタ層16およびN- 型のベース層14によりNチャ
ネル型の第2のMOS36が構成されている。これらの
ゲート電極21および22は、接続されて同一のゲート
電位により駆動されるようになっている。そして、ソー
ス層17には、P型のベース層15と短絡するようエミ
ッタ電極19を接触してある。このような第1および第
2のMOS35、36、エミッタ電極19による複数の
サイリスタ素子がこの半導体装置の表面に構成してあ
る。
【0005】上記の素子において、N+ 型のフローティ
ングエミッタ層16、P型のベース層15およびN- 型
のベース層14とN型のガード層13によりNPN型の
トランジスタ31が形成されている。また、P型のベー
ス層15、N- 型のベース層14とN型のガード層13
およびP+ 型のアノード層12によりPNP型のトラン
ジスタ32が形成されている。すなわち、N+ 型のフロ
ーティングエミッタ層16、P型のベース層15、N-
型のベース層14とN型のガード層13およびP+ 型の
アノード層11により、サイリスタ素子が構成されてい
る。
ングエミッタ層16、P型のベース層15およびN- 型
のベース層14とN型のガード層13によりNPN型の
トランジスタ31が形成されている。また、P型のベー
ス層15、N- 型のベース層14とN型のガード層13
およびP+ 型のアノード層12によりPNP型のトラン
ジスタ32が形成されている。すなわち、N+ 型のフロ
ーティングエミッタ層16、P型のベース層15、N-
型のベース層14とN型のガード層13およびP+ 型の
アノード層11により、サイリスタ素子が構成されてい
る。
【0006】この素子は、ゲート電極21、22に正の
電位が印加されると第1および第2のMOS35、36
がオンとなる。その結果、PNPトランジスタ32のベ
ースに電流が流れるので、全体が導通状態となる。この
導通状態は、IGBTと同じ状態である。そして、エミ
ッタ電極19からベース層15に流れるベース短絡電流
が多くなると、この電流に対するベース短絡抵抗39に
より、NPNトランジスタ31のベース電位が上昇す
る。従って、このNPNトランジスタ31も導通し、ト
ランジスタ31および32により構成されるサイリスタ
が導通状態となる。ベース短絡抵抗39は、P型のベー
ス層15によるものであって、このベース層15を流れ
る電流によりエミッタ層16直下のベース層15の電位
が上昇し、NPNトランジスタ31が導通するのであ
る。
電位が印加されると第1および第2のMOS35、36
がオンとなる。その結果、PNPトランジスタ32のベ
ースに電流が流れるので、全体が導通状態となる。この
導通状態は、IGBTと同じ状態である。そして、エミ
ッタ電極19からベース層15に流れるベース短絡電流
が多くなると、この電流に対するベース短絡抵抗39に
より、NPNトランジスタ31のベース電位が上昇す
る。従って、このNPNトランジスタ31も導通し、ト
ランジスタ31および32により構成されるサイリスタ
が導通状態となる。ベース短絡抵抗39は、P型のベー
ス層15によるものであって、このベース層15を流れ
る電流によりエミッタ層16直下のベース層15の電位
が上昇し、NPNトランジスタ31が導通するのであ
る。
【0007】この素子の電圧・電流特性を図8に示して
ある。上述したように、この素子においては、IGBT
モード51を経て、サイリスタモード52に移行する。
このため、IGBTモード51からサイリスタモード5
2に移行する際の急激な抵抗の低下により電圧が低下す
るので、電圧・電流特性に不連続な点53が現れてい
る。
ある。上述したように、この素子においては、IGBT
モード51を経て、サイリスタモード52に移行する。
このため、IGBTモード51からサイリスタモード5
2に移行する際の急激な抵抗の低下により電圧が低下す
るので、電圧・電流特性に不連続な点53が現れてい
る。
【0008】一方、この素子をオフ状態とするには、ゲ
ート電極21および22に0または負の電位を印加すれ
ば良い。これにより、MOS35および36がオフ状態
となり、エミッタ層16がエミッタ電極19と絶縁され
るので素子はオフ状態となる。このように、エミッタ層
16がMOS35によりスイッチされるので、高速のス
イッチングが可能となっている。なお、N- 型のベース
層14はオン電圧を低く抑えるために、また、N型のガ
ード層13は空乏層の広がりを抑制して耐電位を高める
ために用いられている。
ート電極21および22に0または負の電位を印加すれ
ば良い。これにより、MOS35および36がオフ状態
となり、エミッタ層16がエミッタ電極19と絶縁され
るので素子はオフ状態となる。このように、エミッタ層
16がMOS35によりスイッチされるので、高速のス
イッチングが可能となっている。なお、N- 型のベース
層14はオン電圧を低く抑えるために、また、N型のガ
ード層13は空乏層の広がりを抑制して耐電位を高める
ために用いられている。
【0009】
【発明が解決しようとする課題】このようなMOS制御
型のサイリスタ素子は、オン電圧が低く、高速のスイッ
チングが可能であるため、パワー半導体として注目され
ているが、第1のMOS35の抵抗を小さくし素子抵抗
を低減すること、連続的な電圧・電流特性を得ること、
サイリスタ動作を早期に実現することによりオン抵抗を
低減すること、寄生サイリスタによるラッチアップを防
止して制御可能な電流値を上昇することなどの課題があ
る。
型のサイリスタ素子は、オン電圧が低く、高速のスイッ
チングが可能であるため、パワー半導体として注目され
ているが、第1のMOS35の抵抗を小さくし素子抵抗
を低減すること、連続的な電圧・電流特性を得ること、
サイリスタ動作を早期に実現することによりオン抵抗を
低減すること、寄生サイリスタによるラッチアップを防
止して制御可能な電流値を上昇することなどの課題があ
る。
【0010】先ず、フローティングエミッタ層のスイッ
チング動作を行う第1のMOSについては、この第1の
MOSがサイリスタと直列に接続されているので、サイ
リスタ側の抵抗が小さくなっても、第1のMOSの抵抗
を下げないと素子全体の抵抗値を小さくすることができ
ないという問題がある。第1のMOSの抵抗値を低減す
るためには、このMOSのチャネル長を短くする必要が
あり、MOSを構成する不純物層、およびゲート電極で
あるポリシリコン層の微細加工を行わなければならな
い。そして、チャネル長を短くすると、このMOSのソ
ース・ドレイン耐圧が低下するため、素子としての特性
が悪化するという問題がある。
チング動作を行う第1のMOSについては、この第1の
MOSがサイリスタと直列に接続されているので、サイ
リスタ側の抵抗が小さくなっても、第1のMOSの抵抗
を下げないと素子全体の抵抗値を小さくすることができ
ないという問題がある。第1のMOSの抵抗値を低減す
るためには、このMOSのチャネル長を短くする必要が
あり、MOSを構成する不純物層、およびゲート電極で
あるポリシリコン層の微細加工を行わなければならな
い。そして、チャネル長を短くすると、このMOSのソ
ース・ドレイン耐圧が低下するため、素子としての特性
が悪化するという問題がある。
【0011】また、上述した従来のMOS制御型サイリ
スタにおいては、IGBTモードからサイリスタモード
に移行するために、電流・電圧特性に不連続な点があ
り、この素子を用いて回路を構成すると、この不連続な
特性に起因したノイズなどの不具合が発生することが懸
念される。
スタにおいては、IGBTモードからサイリスタモード
に移行するために、電流・電圧特性に不連続な点があ
り、この素子を用いて回路を構成すると、この不連続な
特性に起因したノイズなどの不具合が発生することが懸
念される。
【0012】さらに、従来のMOS制御型サイリスタに
おいては、P型のベース層にエミッタ電極が接続されて
いるので、ベース層からエミッタ電極に電流が流れる。
従って、エミッタ層からの電子の注入が抑制されるた
め、サイリスタモードの早期実現が困難である。従っ
て、オン抵抗の低減が難しいという問題がある。
おいては、P型のベース層にエミッタ電極が接続されて
いるので、ベース層からエミッタ電極に電流が流れる。
従って、エミッタ層からの電子の注入が抑制されるた
め、サイリスタモードの早期実現が困難である。従っ
て、オン抵抗の低減が難しいという問題がある。
【0013】また、このMOS制御型サイリスタにおい
ては、図7に破線で示すように、N+ 型のソース層1
7、P型のベース層15およびN- 型のベース層14と
N型のガード層13によるNPN型のトランジスタ33
が寄生している。従って、電流が増加し、この寄生トラ
ンジスタ33がオン状態となると、トランジスタ33と
32によるサイリスタが導通するラッチアップ状態とな
り、電流制御が不可能となる。このため、この素子によ
り制御可能な電流の上限は、ラッチアップ状態とならな
い範囲に制限される。特に、従来のMOS制御型サイリ
スタのオン状態においては、エミッタ層直下のP型のベ
ース層の電位が高くなっているため、少数キャリアの濃
度が高い。そして、これに付随して、ソース層直下のベ
ース層にも少数キャリアが集まっているので、ラッチア
ップが発生し易い状況になっていると言える。
ては、図7に破線で示すように、N+ 型のソース層1
7、P型のベース層15およびN- 型のベース層14と
N型のガード層13によるNPN型のトランジスタ33
が寄生している。従って、電流が増加し、この寄生トラ
ンジスタ33がオン状態となると、トランジスタ33と
32によるサイリスタが導通するラッチアップ状態とな
り、電流制御が不可能となる。このため、この素子によ
り制御可能な電流の上限は、ラッチアップ状態とならな
い範囲に制限される。特に、従来のMOS制御型サイリ
スタのオン状態においては、エミッタ層直下のP型のベ
ース層の電位が高くなっているため、少数キャリアの濃
度が高い。そして、これに付随して、ソース層直下のベ
ース層にも少数キャリアが集まっているので、ラッチア
ップが発生し易い状況になっていると言える。
【0014】そこで、本発明においては、上記の問題に
鑑みて、積層されたフローディングエミッタ層、ベース
層を用いることにより、低抵抗、高耐圧で、連続した電
流電圧特性を有し、さらに、制御できる電流の上限の高
いサイリスタを有する半導体装置の実現を目的としてい
る。
鑑みて、積層されたフローディングエミッタ層、ベース
層を用いることにより、低抵抗、高耐圧で、連続した電
流電圧特性を有し、さらに、制御できる電流の上限の高
いサイリスタを有する半導体装置の実現を目的としてい
る。
【0015】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、第1導電型のベース領域を第
1のベース領域と第2のベース領域の2つに分割し、こ
れらのベース領域と第2導電型のエミッタ領域とを2重
拡散法により順次積層するようにしている。すなわち、
本発明に係るMISFET制御型サイリスタを有する半
導体装置においては、第2導電型のベース領域上の、ア
ノード電極の接続される第1導電型のアノード領域と対
峙する位置に、2重拡散法により順次積層された第1導
電型の第1ベース領域、第2導電型のエミッタ領域、第
1導電型の第2ベース領域と、この第1導電型の第2ベ
ース領域内に形成されたエミッタ電極の接続される第2
導電型のソース領域と、この第2導電型のソース領域と
第2導電型のエミッタ領域とを接続する第1のMISF
ETと、この第2導電型のエミッタ領域と第2導電型の
ベース領域とを接続する第2のMISFETとを有する
ことを特徴としている。
めに、本発明においては、第1導電型のベース領域を第
1のベース領域と第2のベース領域の2つに分割し、こ
れらのベース領域と第2導電型のエミッタ領域とを2重
拡散法により順次積層するようにしている。すなわち、
本発明に係るMISFET制御型サイリスタを有する半
導体装置においては、第2導電型のベース領域上の、ア
ノード電極の接続される第1導電型のアノード領域と対
峙する位置に、2重拡散法により順次積層された第1導
電型の第1ベース領域、第2導電型のエミッタ領域、第
1導電型の第2ベース領域と、この第1導電型の第2ベ
ース領域内に形成されたエミッタ電極の接続される第2
導電型のソース領域と、この第2導電型のソース領域と
第2導電型のエミッタ領域とを接続する第1のMISF
ETと、この第2導電型のエミッタ領域と第2導電型の
ベース領域とを接続する第2のMISFETとを有する
ことを特徴としている。
【0016】この半導体装置において、第2導電型のソ
ース領域から第1導電型の第2ベース領域、第2導電型
のエミッタ領域、第1導電型の第1ベース領域、第2導
電型のベース領域に亘ってゲート絶縁膜を介してゲート
電極を設置することにより、上記の第1および第2のM
ISFETに加え、さらに、第1ベース領域と第2ベー
ス領域を短絡するための短絡用MISFETが形成され
た半導体装置とすることが有効である。
ース領域から第1導電型の第2ベース領域、第2導電型
のエミッタ領域、第1導電型の第1ベース領域、第2導
電型のベース領域に亘ってゲート絶縁膜を介してゲート
電極を設置することにより、上記の第1および第2のM
ISFETに加え、さらに、第1ベース領域と第2ベー
ス領域を短絡するための短絡用MISFETが形成され
た半導体装置とすることが有効である。
【0017】すなわち、本発明に係るエミッタ電極の接
続される第2導電型のソース領域と第1のMISFET
により接続された第2導電型のエミッタ領域を介して、
この第2導電型のエミッタ領域と、第1導電型の第1ベ
ース領域と、第2導電型のベース領域と、第1導電型の
アノード領域とにより構成されるサイリスタを制御する
MISFET制御型サイリスタを有する半導体装置にお
いては、第1のMISFETを構成する第2導電型のソ
ース領域と第2導電型のエミッタ領域との間に形成され
たエミッタ電極の接続される第1導電型の第2ベース層
と、第1導電型の第1ベース領域とをサイリスタのオフ
時に短絡する短絡用MISFETを有することが望まし
い。
続される第2導電型のソース領域と第1のMISFET
により接続された第2導電型のエミッタ領域を介して、
この第2導電型のエミッタ領域と、第1導電型の第1ベ
ース領域と、第2導電型のベース領域と、第1導電型の
アノード領域とにより構成されるサイリスタを制御する
MISFET制御型サイリスタを有する半導体装置にお
いては、第1のMISFETを構成する第2導電型のソ
ース領域と第2導電型のエミッタ領域との間に形成され
たエミッタ電極の接続される第1導電型の第2ベース層
と、第1導電型の第1ベース領域とをサイリスタのオフ
時に短絡する短絡用MISFETを有することが望まし
い。
【0018】このようなMISFET制御型サイリスタ
を有する半導体装置において、第1導電型の第1ベース
領域と第1導電型の第2ベース領域とが、第2導電型の
エミッタ領域により分離されていることが有効であり、
分離された第1導電型の第1ベース領域と第1導電型の
第2ベース領域は、完全に独立するように第2導電型の
エミッタ領域により分割されたものであっても、また、
1部において接続されたものであっても良い。
を有する半導体装置において、第1導電型の第1ベース
領域と第1導電型の第2ベース領域とが、第2導電型の
エミッタ領域により分離されていることが有効であり、
分離された第1導電型の第1ベース領域と第1導電型の
第2ベース領域は、完全に独立するように第2導電型の
エミッタ領域により分割されたものであっても、また、
1部において接続されたものであっても良い。
【0019】
【作用】このように、第1導電型のベース領域を第1の
ベース領域と第2のベース領域の2つに分割し、これら
のベース領域とフローティングエミッタ領域である第2
導電型のエミッタ領域とを2重拡散法により順次積層さ
れるので、第1および第2のMISFETのチャネル長
は拡散により決定される。従って、フォトエッチングの
精度による制限を受けずに、チャネル長を精度良く短く
MISFETが形成され、サイリスタと直列に繋がる第
1のMISFETの抵抗は低減される。従って、本発明
に係る半導体装置の低抵抗化が実現される。
ベース領域と第2のベース領域の2つに分割し、これら
のベース領域とフローティングエミッタ領域である第2
導電型のエミッタ領域とを2重拡散法により順次積層さ
れるので、第1および第2のMISFETのチャネル長
は拡散により決定される。従って、フォトエッチングの
精度による制限を受けずに、チャネル長を精度良く短く
MISFETが形成され、サイリスタと直列に繋がる第
1のMISFETの抵抗は低減される。従って、本発明
に係る半導体装置の低抵抗化が実現される。
【0020】さらに、2重拡散法を用いて各領域を積層
することにより、各領域の境界には、不純物濃度の低下
した低濃度領域が形成される。このため、MISFET
のオフ状態における電界がこの低濃度領域に分散される
ので、電界集中が緩和され、耐圧の向上が図られる。
することにより、各領域の境界には、不純物濃度の低下
した低濃度領域が形成される。このため、MISFET
のオフ状態における電界がこの低濃度領域に分散される
ので、電界集中が緩和され、耐圧の向上が図られる。
【0021】また、第1導電型のベース領域を第1ベー
ス領域と第2ベース領域に分割して、第1ベース領域、
エミッタ領域、そして第2ベース領域と順次積層するこ
とにより、サイリスタ半導体装置の第1導電型のベース
領域を構成する第1ベース領域が、エミッタ電極とは直
接に接続されない。従って、サイリスタの第1導電型の
ベース領域からエミッタ電極に流れる電流が低減される
ので、サイリスタモードが早期に実現される。
ス領域と第2ベース領域に分割して、第1ベース領域、
エミッタ領域、そして第2ベース領域と順次積層するこ
とにより、サイリスタ半導体装置の第1導電型のベース
領域を構成する第1ベース領域が、エミッタ電極とは直
接に接続されない。従って、サイリスタの第1導電型の
ベース領域からエミッタ電極に流れる電流が低減される
ので、サイリスタモードが早期に実現される。
【0022】さらに、エミッタ電極と接続された第1導
電型の第2ベース領域と、サイリスタを構成する第1ベ
ース領域との間に、第2導電型のエミッタ領域が形成さ
れているので、第2ベース領域により構成される寄生サ
イリスタが導通状態となる電流が低減される。従って、
本発明に係る半導体装置においては、ラッチアップの発
生が抑制されており、制御できる電流容量を増加でき
る。
電型の第2ベース領域と、サイリスタを構成する第1ベ
ース領域との間に、第2導電型のエミッタ領域が形成さ
れているので、第2ベース領域により構成される寄生サ
イリスタが導通状態となる電流が低減される。従って、
本発明に係る半導体装置においては、ラッチアップの発
生が抑制されており、制御できる電流容量を増加でき
る。
【0023】また、この半導体装置の停止時に、第1導
電型の第1ベース領域と、第2ベース領域を短絡用MI
SFETを用いて短絡することにより、第1ベース領域
に掃き出されるホール電流を第2ベース領域に吸収でき
るので、エミッタ領域が早期に分離される。従って、こ
の半導体装置のオフ特性が向上され、さらに、テール電
流も低減される。本発明に係る半導体装置においては、
この短絡用MISFETを第1および第2のMISFE
Tを含めて、第2導電型のソース領域から2重拡散法に
より積層された第1導電型の第2ベース領域、第2導電
型のエミッタ領域、第1導電型の第1ベース領域、第2
導電型のベース領域に亘ってゲート絶縁膜を介してゲー
ト電極を設置することにより、容易に形成することがで
きる。
電型の第1ベース領域と、第2ベース領域を短絡用MI
SFETを用いて短絡することにより、第1ベース領域
に掃き出されるホール電流を第2ベース領域に吸収でき
るので、エミッタ領域が早期に分離される。従って、こ
の半導体装置のオフ特性が向上され、さらに、テール電
流も低減される。本発明に係る半導体装置においては、
この短絡用MISFETを第1および第2のMISFE
Tを含めて、第2導電型のソース領域から2重拡散法に
より積層された第1導電型の第2ベース領域、第2導電
型のエミッタ領域、第1導電型の第1ベース領域、第2
導電型のベース領域に亘ってゲート絶縁膜を介してゲー
ト電極を設置することにより、容易に形成することがで
きる。
【0024】このような半導体装置において、第1導電
型の第1ベース領域と第1導電型の第2ベース領域と
が、第2導電型のエミッタ領域により分割されて独立し
ている場合は、初期からサイリスタによる導通状態とな
るので、連続的な電圧・電流特性がえられ、また、ラッ
チアップの発生も抑制される。一方、分離された第1導
電型の第1ベース領域と第1導電型の第2ベース領域と
が1部において接続されている場合は、電圧・電流特性
に不連続な点が生じてしまうが、オフ時において第1ベ
ース領域から第2ベース領域へ大きな短絡電流が確保さ
れるので、高速スイッチチングが可能となる。
型の第1ベース領域と第1導電型の第2ベース領域と
が、第2導電型のエミッタ領域により分割されて独立し
ている場合は、初期からサイリスタによる導通状態とな
るので、連続的な電圧・電流特性がえられ、また、ラッ
チアップの発生も抑制される。一方、分離された第1導
電型の第1ベース領域と第1導電型の第2ベース領域と
が1部において接続されている場合は、電圧・電流特性
に不連続な点が生じてしまうが、オフ時において第1ベ
ース領域から第2ベース領域へ大きな短絡電流が確保さ
れるので、高速スイッチチングが可能となる。
【0025】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
明する。
【0026】〔実施例1〕図1に、実施例1に係るMO
S制御型サイリスタ素子の断面を示してある。本例の素
子も、従来と同様に、縦型のサイリスタ素子であって、
金属製のアノード電極11の設置されたP+ 型のアノー
ド層12、このアノード層12の上に積層されたN型の
ガード層13、さらにこのN型のガード層13上に積層
されたN- 型のベース層14とにより構成されたシリコ
ン薄板の薄板10が用いられている。そして、この基板
10のN- 型のベース層14の表面に、2重拡散法によ
る深いP型の第1ベース層23が形成されている。この
P型の第1ベース層23の内側に、N型のフローティン
グエミッタであるエミッタ層24、P型の第2ベース層
25とが、順々に2重拡散法により積層されており、第
1ベース層23と、第2ベース層24とはエミッタ層2
4により分割されている。また、これら3つの層23、
24、25は、各層の端部が基板表面に到達するよう
に、断面がほぼU字型となるサンドイッチ状に形成され
ている。
S制御型サイリスタ素子の断面を示してある。本例の素
子も、従来と同様に、縦型のサイリスタ素子であって、
金属製のアノード電極11の設置されたP+ 型のアノー
ド層12、このアノード層12の上に積層されたN型の
ガード層13、さらにこのN型のガード層13上に積層
されたN- 型のベース層14とにより構成されたシリコ
ン薄板の薄板10が用いられている。そして、この基板
10のN- 型のベース層14の表面に、2重拡散法によ
る深いP型の第1ベース層23が形成されている。この
P型の第1ベース層23の内側に、N型のフローティン
グエミッタであるエミッタ層24、P型の第2ベース層
25とが、順々に2重拡散法により積層されており、第
1ベース層23と、第2ベース層24とはエミッタ層2
4により分割されている。また、これら3つの層23、
24、25は、各層の端部が基板表面に到達するよう
に、断面がほぼU字型となるサンドイッチ状に形成され
ている。
【0027】さらに、最も内側に積層されているP型の
第2ベース層25の表面に、2つのN+ 型のソース層1
7が形成されており、この2つのソース層17に亘っ
て、エミッタ電極19が設置されている。そして、この
エミッタ電極19は、ソース層17および、このソース
層17の間で第2ベース層25と接続されている。ま
た、このエミッタ電極19の周囲には、ゲート酸化膜1
8を介してポリシリコン製のゲート電極26が設置され
ている。このゲート電極26は、ソース層17の端部か
ら、第2ベース層25、エミッタ層24、第1ベース層
23、さらにN- 型のベース層14に亘って設置されて
いる。従って、このゲート電極26に正の電位が印加さ
れるとソース層17、第2ベース層25およびエミッタ
層24からなるNチャネル型の第1のMOS35と、エ
ミッタ層24、第1ベース層23およびN- 型のベース
層14からなるNチャネル型の第2のMOS36が構成
される。一方、負の電位が印加されると、第2ベース層
25、エミッタ層24および第1ベース層23からなる
Pチャネル型のMOS37が構成される。これらのMO
S35、36、37のチャネルを構成する各層、すなわ
ち、第2ベース層25、エミッタ層24、第1ベース層
23は、上述したように、2重拡散法を用いて積層され
ているので、各MOSのチャネル長は拡散によって決定
される。従って、フォトエッチングによる精度の影響を
受けないので、微細加工が可能であり、チャネル長を精
度良く容易に短縮することができる。このため、MOS
の低抵抗化が可能となる。
第2ベース層25の表面に、2つのN+ 型のソース層1
7が形成されており、この2つのソース層17に亘っ
て、エミッタ電極19が設置されている。そして、この
エミッタ電極19は、ソース層17および、このソース
層17の間で第2ベース層25と接続されている。ま
た、このエミッタ電極19の周囲には、ゲート酸化膜1
8を介してポリシリコン製のゲート電極26が設置され
ている。このゲート電極26は、ソース層17の端部か
ら、第2ベース層25、エミッタ層24、第1ベース層
23、さらにN- 型のベース層14に亘って設置されて
いる。従って、このゲート電極26に正の電位が印加さ
れるとソース層17、第2ベース層25およびエミッタ
層24からなるNチャネル型の第1のMOS35と、エ
ミッタ層24、第1ベース層23およびN- 型のベース
層14からなるNチャネル型の第2のMOS36が構成
される。一方、負の電位が印加されると、第2ベース層
25、エミッタ層24および第1ベース層23からなる
Pチャネル型のMOS37が構成される。これらのMO
S35、36、37のチャネルを構成する各層、すなわ
ち、第2ベース層25、エミッタ層24、第1ベース層
23は、上述したように、2重拡散法を用いて積層され
ているので、各MOSのチャネル長は拡散によって決定
される。従って、フォトエッチングによる精度の影響を
受けないので、微細加工が可能であり、チャネル長を精
度良く容易に短縮することができる。このため、MOS
の低抵抗化が可能となる。
【0028】さらに、拡散法を用いているので、各層2
3、24、25の境界領域には、不純物濃度の低い領域
が形成される。このため、各MOS35、36、37の
オフ状態において、層端部に集中し易い電界が分散さ
れ、耐圧の高いMOSを実現することにできる。従っ
て、素子の耐圧の向上を図ることが可能となる。
3、24、25の境界領域には、不純物濃度の低い領域
が形成される。このため、各MOS35、36、37の
オフ状態において、層端部に集中し易い電界が分散さ
れ、耐圧の高いMOSを実現することにできる。従っ
て、素子の耐圧の向上を図ることが可能となる。
【0029】図2に、本素子に関する等価回路を示して
ある。本例の素子において、上述した従来の素子と同様
に、N型のフローティングエミッタ層24、P型の第1
ベース層23およびN- 型のベース層14とN型のガー
ド層13によりNPN型のトランジスタ31が形成され
ている。また、P型の第1ベース層15、N- 型のベー
ス層14とN型のガード層13およびP+ 型のアノード
層12によりPNP型のトランジスタ32が形成されて
いる。すなわち、N型のフローティングエミッタ層2
4、P型の第1ベース層23、N- 型のベース層14と
N型のガード層13およびP+ 型のアノード層11によ
り、サイリスタ素子が構成されている。
ある。本例の素子において、上述した従来の素子と同様
に、N型のフローティングエミッタ層24、P型の第1
ベース層23およびN- 型のベース層14とN型のガー
ド層13によりNPN型のトランジスタ31が形成され
ている。また、P型の第1ベース層15、N- 型のベー
ス層14とN型のガード層13およびP+ 型のアノード
層12によりPNP型のトランジスタ32が形成されて
いる。すなわち、N型のフローティングエミッタ層2
4、P型の第1ベース層23、N- 型のベース層14と
N型のガード層13およびP+ 型のアノード層11によ
り、サイリスタ素子が構成されている。
【0030】この素子は、ゲート電極26に正の電位が
印加されると第1および第2のMOS35、36がオン
となる。その結果、N+ 型のソース層17からエミッタ
層24を介してN- 型のベース層14に電子が注入さ
れ、これと呼応してP+ 型のアノード層12から、正孔
がN- 型のベース層14に注入される。そして、第1ベ
ース層23に到達した正孔は、エミッタ層24に注入さ
れ電子と再結合することによりサイリスタが導通状態と
なる。この状態においては、電子がMOS36による表
面チャネルのみならず、エミッタ層24と第1ベース層
23の接合面から直接注入されるようになるので、導通
時の抵抗は非常に低くなる。この状態は、従来のITT
と同様であり、本発明者らによる論文(Proceedings of
the3rd International Symposium on Power Semicondu
ctor Devices and ICs に発表された論文NUMERICAL ANA
LYSIS OF SWITCHINGIN THE IGBT TRIGGERED THYRISTOR
)に詳しく解析されている。このように、本例の素子
においては、第1ベース層23が、エミッタ電極19と
接触していないので、第1ベース層23からエミッタ電
極19に直接流れる電流がなく、初期からサイリスタモ
ードによる導通状態となる。従って、図8に示したよう
なIGBTモードからサイリスタモードに移行する際に
おける電圧・電流特性の不連続性がなく、連続的な電圧
・電流特性を持つ素子を実現することができる。さら
に、初期からサイリスタモードによる導通状態が実現さ
れるので、オン抵抗を低減することができる。
印加されると第1および第2のMOS35、36がオン
となる。その結果、N+ 型のソース層17からエミッタ
層24を介してN- 型のベース層14に電子が注入さ
れ、これと呼応してP+ 型のアノード層12から、正孔
がN- 型のベース層14に注入される。そして、第1ベ
ース層23に到達した正孔は、エミッタ層24に注入さ
れ電子と再結合することによりサイリスタが導通状態と
なる。この状態においては、電子がMOS36による表
面チャネルのみならず、エミッタ層24と第1ベース層
23の接合面から直接注入されるようになるので、導通
時の抵抗は非常に低くなる。この状態は、従来のITT
と同様であり、本発明者らによる論文(Proceedings of
the3rd International Symposium on Power Semicondu
ctor Devices and ICs に発表された論文NUMERICAL ANA
LYSIS OF SWITCHINGIN THE IGBT TRIGGERED THYRISTOR
)に詳しく解析されている。このように、本例の素子
においては、第1ベース層23が、エミッタ電極19と
接触していないので、第1ベース層23からエミッタ電
極19に直接流れる電流がなく、初期からサイリスタモ
ードによる導通状態となる。従って、図8に示したよう
なIGBTモードからサイリスタモードに移行する際に
おける電圧・電流特性の不連続性がなく、連続的な電圧
・電流特性を持つ素子を実現することができる。さら
に、初期からサイリスタモードによる導通状態が実現さ
れるので、オン抵抗を低減することができる。
【0031】また、従来のITTにおいては、P型のベ
ース層がサイリスタの構成層として、また、第1のMO
S35を構成するチャネル層として共用されているの
で、このP型のベース層を介してエミッタ電極19に繋
がるサイリスタが寄生していた。そして、このベース層
を流れる電流によりこの寄生サイリスタが導通状態とな
るラッチアップの発生を考慮する必要があった。しかし
ながら、本例の素子においては、このベース層は、第1
および第2ベース層23、25に、エミッタ層24によ
り分割されている。従って、第2ベース層23による寄
生サイリスタは、エミッタ層24の内側に形成されてお
り、この寄生サイリスタをトリガーするような電流は殆
ど第2ベース層23には流れない。このため、ラッチア
ップの発生は抑制できるので、本例の素子により制御す
る電流を大幅に増加することが可能である。
ース層がサイリスタの構成層として、また、第1のMO
S35を構成するチャネル層として共用されているの
で、このP型のベース層を介してエミッタ電極19に繋
がるサイリスタが寄生していた。そして、このベース層
を流れる電流によりこの寄生サイリスタが導通状態とな
るラッチアップの発生を考慮する必要があった。しかし
ながら、本例の素子においては、このベース層は、第1
および第2ベース層23、25に、エミッタ層24によ
り分割されている。従って、第2ベース層23による寄
生サイリスタは、エミッタ層24の内側に形成されてお
り、この寄生サイリスタをトリガーするような電流は殆
ど第2ベース層23には流れない。このため、ラッチア
ップの発生は抑制できるので、本例の素子により制御す
る電流を大幅に増加することが可能である。
【0032】一方、本例の素子をオフ状態にするには、
ゲート電極26に印加される電圧を負とすれば良い。す
なわち、ゲート電極26に負の電位が印加されると、第
1および第2のMOS35、36はオフ状態となり、エ
ミッタ層24とエミッタ電極19との接続が遮断される
ので、この素子はオフ状態となる。さらに、第1ベース
層23と、第2ベース層22を短絡するように、Pチャ
ネル型の短絡用MOS37がオン状態となるので、第1
ベース層23からエミッタ層24に注入されていた正孔
電流が第2ベース層25を介してエミッタ電極19から
放出される。このため、エミッタ層24と第1ベース層
23とはPN接合により分離され、サイリスタ状態を早
期にオフ状態として、本例の素子のオフ特性を改善する
ことができる。さらに、エミッタ層24に正孔がチャー
ジされることがなく、この素子のオフ状態におけるテー
ル電流の減少を図ることができる。
ゲート電極26に印加される電圧を負とすれば良い。す
なわち、ゲート電極26に負の電位が印加されると、第
1および第2のMOS35、36はオフ状態となり、エ
ミッタ層24とエミッタ電極19との接続が遮断される
ので、この素子はオフ状態となる。さらに、第1ベース
層23と、第2ベース層22を短絡するように、Pチャ
ネル型の短絡用MOS37がオン状態となるので、第1
ベース層23からエミッタ層24に注入されていた正孔
電流が第2ベース層25を介してエミッタ電極19から
放出される。このため、エミッタ層24と第1ベース層
23とはPN接合により分離され、サイリスタ状態を早
期にオフ状態として、本例の素子のオフ特性を改善する
ことができる。さらに、エミッタ層24に正孔がチャー
ジされることがなく、この素子のオフ状態におけるテー
ル電流の減少を図ることができる。
【0033】図3および図4に、本例の素子の製造方法
の一例を示してある。まず、(1)に示すように、N-
型のベース層14まで形成された基板10上に、ゲート
酸化膜18を形成し、その上に、ゲート電極26となる
ポリシリコンなどをCVD等により積層する。そして、
(2)に示すように、このポリシリコンをパターニング
した後に、エッチングを行い、ポリシリコンをゲート電
極26の形に形成する。次に、(3)に示すように、エ
ッチングしたポリシリコンをマスクとして、P型の第1
ベース層23を形成するためのP型の不純物イオン41
を注入し、P型の不純物層42を形成する。そして、
(4)に示すように、これを拡散してP型の第1ベース
層23を形成する。同様に、(5)では、N型のエミッ
タ層24を形成するためのN型の不純物イオン43を注
入して、N型の不純物層44を形成し、(6)におい
て、これを拡散してエミッタ層24を形成する。さら
に、このエミッタ層24上に、(7)において、P型の
不純物イオン41を注入し、P型の不純物層42を形成
し、(8)において、これを拡散してP型の第2ベース
層25を形成する。次に、(9)に示すように、この第
2ベース層25の表面にフォトレジスト膜45を用い
て、N型の不純物イオン43を注入して、N+ 型のソー
ス層17を形成する。そして、(10)において、ソー
ス層17にエミッタ電極19を設置することにより、素
子が完成する。
の一例を示してある。まず、(1)に示すように、N-
型のベース層14まで形成された基板10上に、ゲート
酸化膜18を形成し、その上に、ゲート電極26となる
ポリシリコンなどをCVD等により積層する。そして、
(2)に示すように、このポリシリコンをパターニング
した後に、エッチングを行い、ポリシリコンをゲート電
極26の形に形成する。次に、(3)に示すように、エ
ッチングしたポリシリコンをマスクとして、P型の第1
ベース層23を形成するためのP型の不純物イオン41
を注入し、P型の不純物層42を形成する。そして、
(4)に示すように、これを拡散してP型の第1ベース
層23を形成する。同様に、(5)では、N型のエミッ
タ層24を形成するためのN型の不純物イオン43を注
入して、N型の不純物層44を形成し、(6)におい
て、これを拡散してエミッタ層24を形成する。さら
に、このエミッタ層24上に、(7)において、P型の
不純物イオン41を注入し、P型の不純物層42を形成
し、(8)において、これを拡散してP型の第2ベース
層25を形成する。次に、(9)に示すように、この第
2ベース層25の表面にフォトレジスト膜45を用い
て、N型の不純物イオン43を注入して、N+ 型のソー
ス層17を形成する。そして、(10)において、ソー
ス層17にエミッタ電極19を設置することにより、素
子が完成する。
【0034】〔実施例2〕図5に、実施例2に係るMO
S制御型サイリスタを有する半導体装置の断面を示して
ある。本例の素子も、縦型の素子であり、実施例1と同
様に、金属製のアノード電極11の設置されたP+ 型の
アノード層12、N型のガード層13、およびN- 型の
ベース層14とにより構成されたシリコン薄板の基板1
0が用いられている。そして、この基板10のN- 型の
ベース層14の表面に、2重拡散法によりP型の第1ベ
ース層23、N型のフローティングエミッタ層24、P
型の第2ベース層25とが、順々に2重拡散法により積
層されており、さらに、ゲート酸化膜18を介して設置
されたポリシリコン製のゲート電極26により、第1の
MOS35、第2のMOS36およびPチャネル型のM
OS37が構成されていることも同様である。これらの
構成、および作用については、実施例1と同様であるの
で、同じ番号を付して説明を省略する。また、動作にお
いても、実施例1と同様であるので説明を省略する。
S制御型サイリスタを有する半導体装置の断面を示して
ある。本例の素子も、縦型の素子であり、実施例1と同
様に、金属製のアノード電極11の設置されたP+ 型の
アノード層12、N型のガード層13、およびN- 型の
ベース層14とにより構成されたシリコン薄板の基板1
0が用いられている。そして、この基板10のN- 型の
ベース層14の表面に、2重拡散法によりP型の第1ベ
ース層23、N型のフローティングエミッタ層24、P
型の第2ベース層25とが、順々に2重拡散法により積
層されており、さらに、ゲート酸化膜18を介して設置
されたポリシリコン製のゲート電極26により、第1の
MOS35、第2のMOS36およびPチャネル型のM
OS37が構成されていることも同様である。これらの
構成、および作用については、実施例1と同様であるの
で、同じ番号を付して説明を省略する。また、動作にお
いても、実施例1と同様であるので説明を省略する。
【0035】本例において着目すべき点は、エミッタ層
24において分離されている第1ベース層23と、第2
ベース層25が素子の中央部分27において接続されて
いる点である。すなわち、第1ベース層23と第2ベー
ス層25が中央の接続領域27を介して短絡されてい
る。このため、この素子がオン状態とする場合に、この
接続領域27を介して第1ベース層23からエミッタ電
極19に電流が流れるので、初期においては、従来の素
子と同様にIGBTモードとなる。このため、電圧・電
流特性において、不連続な点が生じてしまう。しかしな
がら、従来の素子と比較し、本例においては、第1ベー
ス層23と第2ベース層25とが接続している領域27
の面積が限られていること、および第1ベース層23と
エミッタ層24との接続面が、第2ベース層25とソー
ス層17との接続面より深い位置あることより、第1ベ
ース層23から第2ベース層25を介してエミッタ電極
19に流れる電流が制限されている。このため、IGB
Tモードからサイリスタモードへの移行が早期に実現さ
れ、不連続性も小さくすることが可能である。もちろ
ん、第2ベース層25を流れる電流値は小さいので、寄
生サイリスタが導通することは少なく、ラッチアップの
発生は抑制されている。
24において分離されている第1ベース層23と、第2
ベース層25が素子の中央部分27において接続されて
いる点である。すなわち、第1ベース層23と第2ベー
ス層25が中央の接続領域27を介して短絡されてい
る。このため、この素子がオン状態とする場合に、この
接続領域27を介して第1ベース層23からエミッタ電
極19に電流が流れるので、初期においては、従来の素
子と同様にIGBTモードとなる。このため、電圧・電
流特性において、不連続な点が生じてしまう。しかしな
がら、従来の素子と比較し、本例においては、第1ベー
ス層23と第2ベース層25とが接続している領域27
の面積が限られていること、および第1ベース層23と
エミッタ層24との接続面が、第2ベース層25とソー
ス層17との接続面より深い位置あることより、第1ベ
ース層23から第2ベース層25を介してエミッタ電極
19に流れる電流が制限されている。このため、IGB
Tモードからサイリスタモードへの移行が早期に実現さ
れ、不連続性も小さくすることが可能である。もちろ
ん、第2ベース層25を流れる電流値は小さいので、寄
生サイリスタが導通することは少なく、ラッチアップの
発生は抑制されている。
【0036】そして、本例の素子の特徴は、素子のオフ
特性にある。すなわち、本素子においては、実施例1に
おいて説明したように、MOS37を用いて第1および
第2ベース層23、25を短絡することにより、エミッ
タ層24を電気的に分離し、オフ特性を改善している。
これに加えて、本実施例においては、第1および第2ベ
ース層に接続領域26が形成されているので、オフ時に
おける短絡抵抗が削減でき、より高速のスイッチングを
行うことができるのである。このように、2重拡散によ
る第1および第2ベース層を接続する領域を形成するこ
とにより、低抵抗、高耐圧であり、電圧・電流特性の不
連続性が小さく、ラッチアップも防止され、さらに、高
速のスイッチングが可能な素子を実現することができ
る。
特性にある。すなわち、本素子においては、実施例1に
おいて説明したように、MOS37を用いて第1および
第2ベース層23、25を短絡することにより、エミッ
タ層24を電気的に分離し、オフ特性を改善している。
これに加えて、本実施例においては、第1および第2ベ
ース層に接続領域26が形成されているので、オフ時に
おける短絡抵抗が削減でき、より高速のスイッチングを
行うことができるのである。このように、2重拡散によ
る第1および第2ベース層を接続する領域を形成するこ
とにより、低抵抗、高耐圧であり、電圧・電流特性の不
連続性が小さく、ラッチアップも防止され、さらに、高
速のスイッチングが可能な素子を実現することができ
る。
【0037】なお、本例および実施例1において、アノ
ード電極と、エミッタ電極が基板の表面および裏面に向
かい合った縦型の素子に基づき説明しているが、アノー
ド電極とエミッタ電極が同一面に形成された横型の素子
であっても良いことは勿論である。
ード電極と、エミッタ電極が基板の表面および裏面に向
かい合った縦型の素子に基づき説明しているが、アノー
ド電極とエミッタ電極が同一面に形成された横型の素子
であっても良いことは勿論である。
【0038】
【発明の効果】以上において説明したように、本発明に
係るMISFET制御型サイリスタを有する半導体装置
においては、2重拡散法により、第1導電型のベース領
域をフローティングエミッタ領域により分離して形成す
ることを特徴としている。従って、サイリスタを制御す
るMISFETのチャネル長を短く安定して形成するこ
とができるので、本半導体装置全体の抵抗を下げること
ができ、また、MISFETの高耐圧化を図ることもで
きる。
係るMISFET制御型サイリスタを有する半導体装置
においては、2重拡散法により、第1導電型のベース領
域をフローティングエミッタ領域により分離して形成す
ることを特徴としている。従って、サイリスタを制御す
るMISFETのチャネル長を短く安定して形成するこ
とができるので、本半導体装置全体の抵抗を下げること
ができ、また、MISFETの高耐圧化を図ることもで
きる。
【0039】さらに、第1導電型のベース領域をエミッ
タ領域により分離するようにしているので、早期にサイ
リスタモードによる導通を実現することが可能であり、
電圧・電流特性における不連続性を抑制することがで
き、同時にオン抵抗の低減を図ることができる。そし
て、寄生しているサイリスタをトリガーする電流を抑え
ることができるので、ラッチアップの発生が抑制でき、
高電流の制御を行うことが可能となる。また、分離した
ベース領域を短絡するMISFETを形成することによ
り、早期にサイリスタ動作を停止することが可能であ
り、本半導体装置により高速のスイッチングを行うこと
も可能である。このように、本発明に係るMISFET
制御型サイリスタを有する半導体装置により、低抵抗、
高耐圧であり、電圧電流特性が良く、高電流の制御が可
能であり、さらに、高速のスイッチングが可能なパワー
デバイスを実現することができる。
タ領域により分離するようにしているので、早期にサイ
リスタモードによる導通を実現することが可能であり、
電圧・電流特性における不連続性を抑制することがで
き、同時にオン抵抗の低減を図ることができる。そし
て、寄生しているサイリスタをトリガーする電流を抑え
ることができるので、ラッチアップの発生が抑制でき、
高電流の制御を行うことが可能となる。また、分離した
ベース領域を短絡するMISFETを形成することによ
り、早期にサイリスタ動作を停止することが可能であ
り、本半導体装置により高速のスイッチングを行うこと
も可能である。このように、本発明に係るMISFET
制御型サイリスタを有する半導体装置により、低抵抗、
高耐圧であり、電圧電流特性が良く、高電流の制御が可
能であり、さらに、高速のスイッチングが可能なパワー
デバイスを実現することができる。
【図1】実施例1に係るMOS制御型サイリスタ素子の
構成を示す断面図である。
構成を示す断面図である。
【図2】図1に示す素子の等価回路を示す回路図であ
る。
る。
【図3】図1に示す素子の製造過程(1)〜(5)を示
す流れ図である。
す流れ図である。
【図4】図1に示す素子の製造過程(6)〜(10)を
示す流れ図である。
示す流れ図である。
【図5】実施例2に係るMOS制御型サイリスタ素子の
構成を示す断面図である。
構成を示す断面図である。
【図6】従来のMOS制御型サイリスタ素子の構成を示
す断面図である。
す断面図である。
【図7】図6に示す素子の等価回路を示す回路図であ
る。
る。
【図8】図6に示す素子の電圧・電流特性を示すグラフ
図である。
図である。
1 ・・・ エミッタ 2 ・・・ ゲート 3 ・・・ アノード 10・・・ 半導体基板 11・・・ アノード電極 12・・・ アノード層 13・・・ ガード層 14・・・ N- 型ベース層 15・・・ P型ベース層 16・・・ フローティングエミッタ層 17・・・ ソース層 18・・・ ゲート絶縁膜 21、22・・・ ゲート電極 23・・・ P型の第1ベース層 24・・・ フローティングエミッタ層 25・・・ P型の第2ベース層 26・・・ ゲート電極 27・・・ 接続領域 31・・・ NPN型のトランジスタ 32・・・ PNP型のトランジスタ 33・・・ 寄生トランジスタ 35・・・ 第1のMOS 36・・・ 第2のMOS 37・・・ 短絡用MOS 39・・・ ベース短絡抵抗 41・・・ P型不純物イオン 42・・・ P型不純物層 43・・・ N型不純物イオン 44・・・ N型不純物層 45・・・ フォトレジスト膜 51・・・ IGBTモード 52・・・ サイリスタモード 53・・・ 不連続点
Claims (6)
- 【請求項1】 第2導電型のベース領域上において、ア
ノード電極の接続される第1導電型のアノード領域と対
峙する位置に、2重拡散法により順次積層された第1導
電型の第1ベース領域、第2導電型のエミッタ領域、第
1導電型の第2ベース領域と、 この第1導電型の第2ベース領域内に形成されたエミッ
タ電極の接続される第2導電型のソース領域と、 この第2導電型のソース領域と前記第2導電型のエミッ
タ領域とを接続する第1のMISFETと、 この第2導電型のエミッタ領域と第2導電型のベース領
域とを接続する第2のMISFETとを有することを特
徴とするMISFET制御型サイリスタを有する半導体
装置。 - 【請求項2】 請求項1において、前記第2導電型のソ
ース領域から前記第1導電型の第2ベース領域、第2導
電型のエミッタ領域、第1導電型の第1ベース領域、第
2導電型のベース領域に亘ってゲート絶縁膜を介して設
置されたゲート電極を有することを特徴とするMISF
ET制御型サイリスタを有する半導体装置。 - 【請求項3】 エミッタ電極の接続される第2導電型の
ソース領域と第1のMISFETにより接続された第2
導電型のエミッタ領域を介して、この第2導電型のエミ
ッタ領域と、第1導電型の第1ベース領域と、第2導電
型のベース領域と、第1導電型のアノード領域とにより
構成されるサイリスタを制御するMISFET制御型サ
イリスタを有する半導体装置において、 前記第1のMISFETを構成する前記第2導電型のソ
ース領域と第2導電型のエミッタ領域との間に形成され
た前記エミッタ電極の接続される第1導電型の第2ベー
ス層と、前記第1導電型の第1ベース領域とを前記サイ
リスタのオフ時に短絡する短絡用MISFETを有する
ことを特徴とするMISFET制御型サイリスタを有す
る半導体装置。 - 【請求項4】 請求項1ないし3のいずれかにおいて、
前記第1導電型の第1ベース領域と第2ベース領域と
が、前記第2導電型のエミッタ領域により分離されてい
ることを特徴とするMISFET制御型サイリスタを有
する半導体装置。 - 【請求項5】 請求項4において、前記第1導電型の第
1ベース領域と第2ベース領域とが前記第2導電型のエ
ミッタ領域により分割されていることを特徴とするMI
SFET制御型サイリスタを有する半導体装置。 - 【請求項6】 請求項4において、前記第1導電型の第
1ベース領域と第2ベース領域とが1部において接続さ
れていることを特徴とするMISFET制御型サイリス
タを有する半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24342991A JP3163677B2 (ja) | 1991-09-24 | 1991-09-24 | Misfet制御型サイリスタを有する半導体装置 |
US07/944,220 US5319221A (en) | 1991-09-24 | 1992-09-14 | Semiconductor device with MISFET-controlled thyristor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24342991A JP3163677B2 (ja) | 1991-09-24 | 1991-09-24 | Misfet制御型サイリスタを有する半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0582775A true JPH0582775A (ja) | 1993-04-02 |
JP3163677B2 JP3163677B2 (ja) | 2001-05-08 |
Family
ID=17103744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24342991A Expired - Fee Related JP3163677B2 (ja) | 1991-09-24 | 1991-09-24 | Misfet制御型サイリスタを有する半導体装置 |
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Country | Link |
---|---|
US (1) | US5319221A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH08250707A (ja) * | 1994-11-25 | 1996-09-27 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
JP2001044415A (ja) * | 1999-05-26 | 2001-02-16 | Toyota Central Res & Dev Lab Inc | サイリスタを有する半導体装置及びその製造方法 |
JP2003509849A (ja) * | 1999-09-08 | 2003-03-11 | デ モントフォート ユニヴァ−シティ | バイポーラmosfetデバイス |
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JP2009098598A (ja) * | 2007-09-27 | 2009-05-07 | Fujifilm Corp | 偏光板及びその製造方法、並びにガラス |
JP2010114136A (ja) * | 2008-11-04 | 2010-05-20 | Toyota Central R&D Labs Inc | バイポーラ型半導体装置 |
JP2013168671A (ja) * | 2013-04-25 | 2013-08-29 | Hitachi Ltd | 半導体装置 |
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GB9313843D0 (en) * | 1993-07-05 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device comprising an insulated gate field effect transistor |
US5498884A (en) * | 1994-06-24 | 1996-03-12 | International Rectifier Corporation | MOS-controlled thyristor with current saturation characteristics |
US5483087A (en) * | 1994-07-08 | 1996-01-09 | International Rectifier Corporation | Bidirectional thyristor with MOS turn-off capability with a single gate |
US5493134A (en) * | 1994-11-14 | 1996-02-20 | North Carolina State University | Bidirectional AC switching device with MOS-gated turn-on and turn-off control |
EP0718893A3 (en) * | 1994-11-25 | 1999-07-14 | Fuji Electric Co., Ltd. | MOS controlled thyristor having two gates |
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DE10126309B4 (de) * | 2001-05-30 | 2007-09-06 | Infineon Technologies Ag | Rückwärtssperrendes Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung |
US20020179968A1 (en) * | 2001-05-30 | 2002-12-05 | Frank Pfirsch | Power semiconductor component, compensation component, power transistor, and method for producing power semiconductor components |
DE10126308B4 (de) * | 2001-05-30 | 2008-02-21 | Infineon Technologies Ag | Rückwärtssperrender Leistungstransistor |
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WO2007135694A1 (en) * | 2006-05-18 | 2007-11-29 | Stmicroelectronics S.R.L. | Three- terminal power device with high switching speed and manufacturing process |
JP5811829B2 (ja) * | 2011-12-22 | 2015-11-11 | 住友電気工業株式会社 | 半導体装置の製造方法 |
KR102520077B1 (ko) * | 2020-06-10 | 2023-04-11 | 한국전자통신연구원 | 모스 구동 사이리스터 소자 |
EP4167293A4 (en) | 2020-06-10 | 2024-07-10 | Electronics & Telecommunications Res Inst | MOS CONTROLLED THYRISTOR ELEMENT |
CN111933715A (zh) * | 2020-09-25 | 2020-11-13 | 电子科技大学 | 一种碳化硅mosfet器件 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5194927A (en) * | 1990-08-16 | 1993-03-16 | Fuji Electric Co., Ltd. | Semiconductor device |
-
1991
- 1991-09-24 JP JP24342991A patent/JP3163677B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-14 US US07/944,220 patent/US5319221A/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP3163677B2 (ja) | 2001-05-08 |
US5319221A (en) | 1994-06-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |