JPH11220370A

JPH11220370A - リセット回路及びこれを内蔵した電子装置

Info

Publication number: JPH11220370A
Application number: JP10017409A
Authority: JP
Inventors: Masafumi Nagaya; 雅文長屋
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Priority date: 1998-01-29
Filing date: 1998-01-29
Publication date: 1999-08-10
Also published as: US20020000852A1

Abstract

(57)【要約】【目的】リセットすべき対象の回路の最低動作電圧以
上においてもリセットを確実に可能とするリセット回路
を実現する。【解決手段】リセット回路１００をソース電極には電
源電圧ＶＤＤが与えられ、ドレイン電極及びゲート電極
はノード２０に接続されたＰチャネル型ＭＯＳトランジ
スタ１０と、一方の端子がノード２０に接続され、他方
の端子が基準電圧源として接地された抵抗素子３０と、
ドレイン電極が出力ノード６０に接続され、ゲート電極
がノード２０に接続され、ソース電極が接地されたＮチ
ャネル型ＭＯトランジスタ５０と、一方の端子には電源
電圧ＶＤＤが与えられ、他方の端子は出力ノード６０に
接続された抵抗素子４０とから構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子装置に内蔵さ
れ、電源の投入時に電子装置内の内部回路に対するリセ
ット信号を発生するリセット回路及びこれを内蔵した電
子回路に関する。

【０００２】

【従来の技術】電子装置、例えばパーソナルコンピュー
タのような卓上機器や携帯電話等の携帯機器には、その
筐体内に半導体装置からなる回路が内蔵されている。こ
れら電子装置は電源の投入／遮断が頻繁に行われる。こ
の電源投入後、電子装置が不測の動作をしないように、
電源投入時には、電子装置に内蔵された半導体装置を初
期状態に戻す必要がある。このため、電子装置内あるい
はこの電子装置に内蔵されたの半導体装置内にはリセッ
ト回路が設けられている。

【０００３】このリセット回路は、電源の投入による電
源電圧の変化を監視し、電源の投入と見なされる電源電
圧の変化を検出した時に、リセット信号を一時的に発生
する。電子装置に内蔵された半導体装置は、このリセッ
ト信号を受信して、半導体装置自身を初期状態（以下、
リセット状態とも称する）にする。

【０００４】また、携帯機器の場合、この携帯機器本体
へ供給する電源電圧は電池や充電式のバッテリから供給
されることとなる。この電池や充電式バッテリは携帯機
器本体に内蔵されるものと、携帯機器本体から取り外し
可能なものとがある。このような携帯機器のような電子
装置においては、電子機器使用中に、バッテリ内の蓄積
電荷がなくなったり、電子装置の使用者が誤ってバッテ
リを取り外してしまい、電源電圧の低下が生ずることが
ある。よって、このような電子装置においては、電子装
置の動作再開時に、リセット回路は特に有効である。

【０００５】

【発明が解決しようとする課題】半導体装置は、リセッ
ト回路のリセット信号により、半導体装置自身を確実に
リセット状態にしなければならない。このリセット信号
は、例えば、接地電位レベルまたは電源電位レベルを有
する信号であり、電源投入時に、一時的に電源電位レベ
ルとなることで、半導体装置をリセット状態とするもの
である。

【０００６】ここで、半導体装置を構成する要素にはフ
リップフロップやラッチ回路等ＣＭＯＳ構成の回路（以
下、ＣＭＯＳ回路と称する）が多く存在する。このよう
なＣＭＯＳ回路における正常な動作を保証するための最
低動作電圧は｜Ｖ_TP｜＋Ｖ_TN＝Ｖ_DD程度となる。このた
め、リセット信号においては電源電位レベルを維持する
期間を、ＣＭＯＳ回路が正常に動作する最低動作電圧以
上まで保証しなければならない。しかしながら、従来の
リセット回路では、最低動作電圧以上まで、リセット信
号が電源電位レベルである状態を維持できる構成ではな
いため、半導体装置を確実にリセットすることができな
いという問題点があった。

【０００７】また、リセット回路は、本来、電源投入
時、あるいは、電源の電位レベルが急激に低下した後、
再び電源電位レベルへ戻る時のみに用いられるものであ
る。このため、最低動作電圧以上まで、リセット信号が
電源電位レベルである状態を維持できる構成とすること
を実現するために、リセット回路としての構成は少ない
素子数で構成して、コスト低減が期待できるもの、さら
に、リセット回路が半導体装置に内蔵されることを考慮
すれば、半導体装置そのものの小型化やリセット回路の
レイアウトの自由度の向上が望めるものの方が好まし
い。

【０００８】さらに、リセット回路の構成要素として
は、半導体装置の製造工程中において、他の回路と同じ
技術（例えば、ＣＭＯＳ製造技術）を用いて同時に作ら
れることが望ましい。

【０００９】本発明は上記の課題を解決するため、リセ
ットすべき対象の回路の最低動作電圧以上においてもリ
セットを確実に可能とするリセット回路の実現を目的と
する。

【００１０】また、本発明は、上記目的をリセット回路
を、コスト増加や構成の複雑化を低減して実現すること
を目的とする。

【００１１】また、本発明は、上記目的のリセット回路
を、このリセット回路を内蔵する半導体装置のレイアウ
トの自由度を低下したり、大型化することを抑制して実
現することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明のリセット回路は、電源電圧源から供給さ
れ、第１の電位レベルまたは第２の電位レベルを有する
電源電圧を第１の電位レベルから第２の電位レベルへの
変化を検出して、出力ノードからリセット信号を出力す
るリセット回路において、電源電圧源と制御ノードとの
間に接続され、制御ノードの電位レベルにより電源電圧
源と制御ノードとの電気的な導通状態を制御する第１導
電型の第１のＭＯＳトランジスタと、制御ノードと基準
電圧源との間に接続された第１の抵抗手段と、出力ノー
ドと基準電圧源との間に接続され、制御ノードの電位レ
ベルにより出力ノードと基準電圧源との電気的な導通状
態を制御する、第２導電型の第２のＭＯＳトランジスタ
と、を有するものである。

【００１３】また、本発明のリセット回路は、電源電圧
源と前記出力ノードとの間に接続される第２の抵抗手段
を有するものであってもよい。

【００１４】また、本発明のリセット回路は、第２の抵
抗手段は、制御ノードの電圧レベルにより電源電圧源と
出力ノードとの電気的な導通状態を制御する、第１導電
型の第３のＭＯＳトランジスタであってもよい。

【００１５】また、本発明のリセット回路は、電源電圧
源と制御ノードとの間に第１のＭＯＳトランジスタと並
列接続され、出力ノードの電位レベルにより電源電圧源
と制御ノードとの電気的な導通状態を制御する第１導電
型の第４のＭＯＳトランジスタを有するものであっても
よい。

【００１６】また、本発明のリセット回路を有する電子
装置において、前記リセット回路は電子装置に内蔵さ
れ、前記電源電圧源の電圧は、該電子装置から取り外し
可能なバッテリ手段から供給されるものであってもよ
い。

【００１７】

【発明の実施の形態】本発明のリセット回路についてを
図面を用いて以下に詳細に説明する。図１は本発明の第
１の実施の形態におけるリセット回路１００の回路図で
ある。

【００１８】図１において、リセット回路１００は２つ
のトランジスタ１０、５０と、２つの抵抗素子３０、４
０から構成されている。

【００１９】第１のＭＯＳトランジスタとしてのトラン
ジスタ１０はＰチャネル型ＭＯＳトランジスタであり、
ソース電極には電源電圧源から電源電圧ＶＤＤが与えら
れ、ドレイン電極及びゲート電極は制御ノードであるノ
ード２０に接続されている。第１の抵抗手段である抵抗
素子３０は一方の端子がノード２０に接続され、他方の
端子が基準電圧源として接地されていることにより、基
準電圧源から接地電圧Ｖ_SSが与えられている。なお、ト
ランジスタ１０のスレッショルド電圧をＶ_TPとする。

【００２０】第２のＭＯＳトランジスタとしてのトラン
ジスタ５０はＮチャネル型ＭＯＳトランジスタであり、
ドレイン電極が、出力ノード６０に接続され、ゲート電
極がノード２０に接続され、ソース電極が接地されてい
る。第２の抵抗手段である抵抗素子４０は一方の端子に
は電源電圧ＶＤＤが与えられ、他方の端子は、出力ノー
ド６０に接続されている。この出力ノードに生ずる電圧
値の変化を、リセット回路のリセット信号として利用す
る。なお、トランジスタ５０のスレッショルド電圧をＶ
_TNとする。

【００２１】なお、リセット回路１００における電源電
圧ＶＤＤは、電源電圧源として、例えば、電子装置の外
部から供給されるものであったり、電子装置内に内蔵さ
れた電池等のバッテリから供給されるものであったり、
その供給源は様々のものがある。特に、バッテリとして
は充電式のものであり、電子装置から取り外し可能なも
のであってもよい。

【００２２】また、抵抗素子３０をどのように構成する
にしても、抵抗素子３０の抵抗値は、トランジスタ１０
に対するオン抵抗に比べて充分高くするように設定して
おく。

【００２３】このように、構成されたリセット回路１０
０の動作について、図面を用いて以下に説明する。図２
は、リセット回路１００における動作を説明する波形図
である。図２において、縦軸は電圧、横軸は時間を示
し、実線はリセット信号が出力される出力ノード６０の
電圧値を示し、点線は電源電圧ＶＤＤの電圧値を示して
いる。なお、以下の説明においては、｜ＶＴＰ｜＞ＶＴ
Ｎとして説明する。また、電源投入前は、トランジスタ
１０及び５０はいずれもオフ状態（ソースードレイン間
が電気的に非導通状態）、電源電圧ＶＤＤ、ノード２
０、出力ノード６０の電圧値はいずれも基準電圧ＶＳＳ
であるものとする。

【００２４】図２において、時刻ｔ１にて電源を投入す
ることにより、電源電圧ＶＤＤは、電源が有する時定数
に基づいて、電圧値の上昇が開始される。電源投入直後
で、電源電圧ＶＤＤがＶＤＤ＜｜ＶＴＰ｜の時、トラン
ジスタ１０はオフ状態である。このため、ノード２０は
抵抗素子３０を介して接地された状態のため、接地電圧
ＶＳＳに設定されたままである。よって、ノード２０の
電圧値によって動作制御されるトランジスタ５０もオフ
状態となる。従って、出力ノード６０の電圧値は、抵抗
素子４０を介して電源電圧ＶＤＤにともなって上昇す
る。

【００２５】この後、電源電圧ＶＤＤがＶＤＤ≧｜ＶＴ
Ｐ｜になると、トランジスタ１０がオン状態（ソースー
ドレイン間が電気的に導通状態）となる。このため、ノ
ード２０の電圧値はＶＤＤー｜ＶＴＰ｜となる。ノード
２０の電圧値を電源電圧の上昇にともなって増加できる
のは、抵抗素子３０の抵抗値を充分高くしているので、
ノード２０の電圧値が維持されるためである。このノー
ド２０の電圧値はトランジスタ５０のゲート電極にも与
えられるが、ＶＤＤー｜ＶＴＰ｜≦ＶＴＮの間はトラン
ジスタ５０はオフ状態を保つこととなる。従って、出力
ノード６０は電源電圧ＶＤＤにともなった電圧値の上昇
を続ける。

【００２６】ＶＤＤ＞｜ＶＴＰ｜＋ＶＴＮになると、ノ
ード２０の電圧値はＶＤＤー｜ＶＴＰ｜＞ＶＴＮとなる
ので、トランジスタ５０はオン状態となる。このため、
出力ノード６０はトランジスタ５０を介して接地される
こととなる。従って、出力ノードは基準電圧ＶＳＳとな
る。図２において、時刻ｔ２はＶＤＤ＞｜ＶＴＰ｜＋Ｖ
ＴＮ直後のタイミングを示す。

【００２７】その後、電源電圧ＶＤＤは、所定の電圧値
まで上昇するが、リセット回路１００のトランジスタ１
０及び５０はオン状態を保つので、出力ノード６０を基
準電圧ＶＳＳに保つようにしている。

【００２８】なお、電源電圧ＶＤＤが低下した場合に
は、リセット回路１００は上記とは逆の動作となるの
で、ＶＤＤ≦｜ＶＴＰ｜＋ＶＴＮになると、出力ノード
６０は基準電圧ＶＳＳから電源電圧ＶＤＤになる。図２
において、時刻ｔ３はＶＤＤ＜｜ＶＴＰ｜＋ＶＴＮ直後
のタイミングである。

【００２９】このように、ノード２０をトランジスタ５
０の動作を制御する制御ノードとして、リセット信号と
して出力される出力ノード６０の電源電圧ＶＤＤの状態
に応じて、電子装置に内蔵された半導体装置をリセット
する場合、リセット信号において電源電位レベルを維持
する期間を、ＣＭＯＳ回路が正常に動作する最低動作電
圧まで保証している。よって、リセット信号を受ける半
導体装置にＣＭＯＳ回路があったとしても、確実にリセ
ットすることができる。

【００３０】また、リセット回路１００は、少ない構成
要素にて構成されているので、コスト低減や、半導体装
置そのものの小型化やリセット回路のレイアウトの自由
度の向上が望める。

【００３１】なお、上記では、｜ＶＴＰ｜≧ＶＴＮとし
て説明したが、｜ＶＴＰ｜＜ＶＴＮの場合は次の点で多
少動作が異なる。

【００３２】つまり、ＶＤＤ＜ＶＴＰにおいては上述の
説明と同様である。この後、｜ＶＴＰ｜≦ＶＤＤ＜ＶＴ
Ｎ及びＶＴＮ≦ＶＤＤ≦｜ＶＴＰ｜＋ＶＴＮにおいて
は、トランジスタ１０はオン状態となり、ノード２０の
電圧値は上昇する。しかしながら、ノード２０の電圧値
はＶＤＤー｜ＶＴＰ｜（＜ＶＴＮ）であるから、トラン
ジスタ５０はオフ状態を保つ。従って、出力ノード６０
の電圧値は電源電圧ＶＤＤとなる。この後、ＶＤＤ＞｜
ＶＴＰ｜＋ＶＴＮからは上述の説明と同様である。

【００３３】また、電源投入した後、例えば、携帯用の
電子装置に本発明のリセット回路１００を適用しておけ
ば、取り外し可能なバッテリを誤って外してしまった
り、バッテリに充電された蓄積電荷がなくなったりする
ことで、電源電圧ＶＤＤが不測に低下した場合に、電子
装置に内蔵された半導体装置を確実にリセットすること
ができ、高速に電子装置の動作を復旧することが可能と
なる。

【００３４】次に、本発明の第２の実施の形態における
リセット回路についてを、図面を用いて以下に説明す
る。図３は本発明の第２の実施の形態におけるリセット
回路２００の回路図である。なお、図３中において、図
１の第１の実施の形態のリセット回路１００と同じ構成
要素については同じ付号を付けている。

【００３５】図３において、リセット回路２００のトラ
ンジスタ１０、５０、抵抗素子３０については図１のリ
セット回路１００と同様である。図３のリセット回路２
００では、図１のリセット回路１００の抵抗素子の代わ
りに第３のＭＯＳトランジスタとしてのＰチャネル型Ｍ
ＯＳトランジスタ２４０を設けている。

【００３６】トランジスタ２４０は、ソース電極には電
源電圧ＶＤＤが与えられ、ドレイン電極は出力ノード６
０に接続され、ゲート電極はノード２０に接続されてい
る。このため、トランジスタ１０と２４０とでカレント
ミラー回路を構成することとなる。

【００３７】このように、構成されたリセット回路２０
０の動作について、図面を用いて以下に説明する。図４
は、リセット回路２００における動作を説明する波形図
である。図４において、縦軸は電圧、横軸は時間を示
し、実線は出力ノード６０の電圧値を示し、点線は電源
電圧ＶＤＤの電圧値を示している。なお、第２の実地の
形態のリセット回路においては、｜ＶＴＰ｜＜ＶＴＮと
して設定している。

【００３８】図４において、時刻ｔ１にて電源を投入す
ることにより、電源電圧ＶＤＤは、電源が有する時定数
に基づいて、電圧値の上昇が開始される。電源投入直後
で、電源電圧ＶＤＤがＶＤＤ＜｜ＶＴＰ｜の時、トラン
ジスタ１０はオフ状態である。このため、ノード２０は
抵抗素子３０を介して基準電圧ＶＳＳに設定される。従
って、トランジスタ５０はオフ状態である。また、トラ
ンジスタ２４０は、トランジスタ１０と同様な条件下の
ため、オフ状態である。従って、出力ノード６０の電圧
値は不定（高抵抗状態）となる。

【００３９】この後、｜ＶＴＰ｜≦ＶＤＤ＜ＶＴＮの時
には、トランジスタ１０がオン状態となる。よって、ノ
ード２０の電圧値はＶＤＤー｜ＶＴＰ｜となる。この
時、トランジスタ２４０もオン状態となる。トランジス
タ５０はゲートに与えられている電圧値がＶＤＤー｜Ｖ
ＴＰ｜（＜ＶＴＮ）なので、オフ状態である。従って、
出力ノード６０の電圧値はＶＤＤとなる（時刻ｔ２
時）。なお、トランジスタ１０と２４０とでカレントミ
ラー回路を構成し、トランジスタ１０とトランジスタ２
４０のトランジスタ特性が同じであれば、トランジスタ
２４０にはトランジスタ１０と同量の電流が流れる。よ
って、トランジスタ２４０は、リセット回路１００の抵
抗素子４０と同様な動作を行うことができる。

【００４０】この後、ＶＤＤ≧｜ＶＴＰ｜＋ＶＴＮの時
には、ノード２０の電圧値がＶＤＤー｜ＶＴＰ｜（≧Ｖ
ＴＮ）となり、トランジスタ５０がオン状態となる。こ
のため、出力ノード６０は、トランジスタ５０を介して
接地される。従って、出力ノード６０の電圧値は基準電
圧ＶＳＳとなる。時刻ｔ３はＶＤＤ≧｜ＶＴＰ｜＋ＶＴ
Ｎ直後のタイミングである。

【００４１】なお、電源電圧ＶＤＤが低下した場合に
は、リセット回路２００は上記とは逆の動作となるの
で、ＶＤＤ＜｜ＶＴＰ｜＋ＶＴＮになると、出力ノード
６０は基準電圧ＶＳＳから電源電圧ＶＤＤになる。図４
において、時刻ｔ４はＶＤＤ＜｜ＶＴＰ｜＋ＶＴＮ直後
のタイミングである。

【００４２】上述のように、第２の実施の形態における
リセット回路２００は、第１の実施の形態と同様な効果
を得ることができる。また、リセット回路２００におい
ては、トランジスタ１０とトランジスタ２４０とでカレ
ントミラー回路を構成しているので、トランジスタ１０
に対するトランジスタ２４０の相互コンダクタンスｇｍ
を調整することにより、トランジスタ１０、トランジス
タ５０に定常的流れる電流を小さくすることもでき、消
費電流を低減することができる。さらには、比較的高い
抵抗値が必要な抵抗素子４０の代わりに、トランジスタ
２４０を用いているので、リセット回路の回路面積が少
なくて済む。

【００４３】次に、本発明の第３の実施の形態における
リセット回路について、図面を用いて以下に説明する。
図５は、第３の実施の形態におけるリセット回３００の
回路図である。なお、図５中において、図２の第２の実
施の形態のリセット回路２００と同じ構成要素について
は同じ付号を付けている。

【００４４】図５において、トランジスタ１０、５０、
２４０、抵抗素子３０は図３のリセット回路２００と同
様である。つまり、図５のリセット回路３００は、図３
のリセット回路２００に対して、さらに第４のＭＯＳト
ランジスタとしてのＰチャネル型ＭＯＳトランジスタ３
５０が追加された構成となっている。

【００４５】トランジスタ３５０は、ソース電極には電
源電圧ＶＤＤが与えられ、ドレイン電極はノード２０に
接続され、ゲート電極は出力ノード６０に接続されてい
る。

【００４６】このように、構成されたリセット回路３０
０の動作について、図面を用いて以下に説明する。図６
は、リセット回路３００における動作を説明する波形図
である。図６において、縦軸は電圧、横軸は時間を示
し、実線は出力ノード６０の電圧値を示し、点線は電源
電圧ＶＤＤの電圧値を示している。なお、第３の実施の
形態のリセット回路においては、｜ＶＴＰ｜＜ＶＴＮと
して設定している。

【００４７】電源投入後、ＶＤＤ＜｜ＶＴＰ｜＋ＶＴＮ
まで（時刻ｔ２まで）は、トランジスタ１０、２４０、
３５０は同じ状況下になるため、第２の実施の形態の場
合と同様となる。

【００４８】ＶＤＤ≧｜ＶＴＰ｜＋ＶＴＮの時、ノード
２０の電圧値に従って、トランジスタ５０がオン状態と
なる。これにより、出力ノード６０の電圧値が基準電圧
ＶＳＳとなる。図６における時刻ｔ３はＶＤＤ≧｜ＶＴ
Ｐ｜＋ＶＴＮのタイミングである。

【００４９】出力ノードの電圧値が基準電圧ＶＳＳとな
ることに応じて、トランジスタ３５０は完全にオン状態
となる。この時、抵抗素子３０の抵抗値がトランジスタ
３５０のオン抵抗より充分高いようにしておくと、ノー
ド２０の電圧値が電源電圧ＶＤＤに設定される。これに
より、トランジスタ１０、２４０はともにオン状態から
オフ状態になる。

【００５０】この後に何らかの理由により、電源電圧Ｖ
ＤＤの電圧値が低下した場合についてを説明する。

【００５１】トランジスタ５０のゲート電極には電源電
圧ＶＤＤが与えられ、トランジスタ３５０のゲート電極
には基準電圧ＶＳＳが与えられているので、ＶＤＤ≧
（｜ＶＴＰ｜またはＶＴＮの高い方の値）の関係（図６
における時刻ｔ３直前）においては、各トランジスタの
オン／オフ状態に変化は起こらないため、出力ノードの
電圧値は基準電圧ＶＳＳのままである。

【００５２】｜ＶＴＰ｜≧ＶＴＮの場合、ＶＤＤ＜｜Ｖ
ＴＰ｜になると、トランジスタ３５０はオン状態からオ
フ状態になる。このため、ノード２０の電圧値は基準電
圧ＶＳＳとなり、これに応じてトランジスタ５０もオフ
状態となる。従って、出力ノード６０は不定（高抵抗状
態）となる。

【００５３】一方、｜ＶＴＰ｜＜ＶＴＮの場合、｜ＶＴ
Ｐ｜≦ＶＤＤ＜ＶＴＮになると、トランジスタ５０はオ
ン状態からオフ状態となる。これにより、トランジスタ
１０、２４０はオン状態となる。このため、出力ノード
６０の電圧値は基準電圧ＶＳＳから電源電圧ＶＤＤにな
る。

【００５４】このように、第３の実施の形態におけるリ
セット回路３００は、上述の第２の実施の形態のリセッ
ト回路２００と同様な効果を得ることができる。

【００５５】さらに、第３の実施の形態のリセット回路
３００は、出力ノード６０の電圧値が基準電圧ＶＳＳと
なった後に、トランジスタ１０及び２４０をオフ状態と
することができる。よって、定常状態（半導体装置が安
定して動作するために、電源電圧ＶＤＤが安定して与え
られている状態）の時に、リセット回路３００のトラン
ジスタ１０及び２４０に流れる電流を遮断することがで
きる。よって、リセット回路における消費電流を削減す
ることができる。

【００５６】また、第３の実施の形態においては、出力
ノード６０の電圧値を、電源電圧ＶＤＤの上昇時におい
ては、ＶＤＤ≧｜ＶＴＰ｜＋ＶＴＮになるまでは出力ノ
ード６０の電圧値をＶＤＤに追従するようにでき、電源
電圧ＶＤＤの下降においては、ＶＤＤ＜｜ＶＴＰ｜＋Ｖ
ＴＮまでは、出力ノード６０の電圧値を基準電圧ＶＳＳ
に維持することができる。このため、定常状態における
半導体装置の動作中に、電源電圧ＶＤＤにノイズ等によ
る電圧変動が生じた時においても、出力ノードの電圧値
が電源電圧ＶＤＤに変動することを抑制することができ
る。よって、半導体装置に誤ってリセットを行うことを
低減することができる。

【００５７】以上、本発明のリセット回路について、詳
細に説明したが、本発明のリセット回路は上述の構成に
限られるものではなく、様々な変形が可能である。

【００５８】例えば、Ｎチャネル型ＭＯＳトランジスタ
とＰチャネル型ＭＯＳトランジスタとを逆にして、基準
電圧ＶＳＳと電源電圧ＶＤＤの供給部分を逆にして適用
することも可能である。

【００５９】また、出力ノードからのリセット信号によ
りリセットされる対象の回路の最低動作電圧に対して、
各トランジスタのスレッショルド電圧を調整することに
より、本発明の効果をより確実に得られるようにしても
よい。

【００６０】

【発明の効果】本発明のリセット回路を適用することに
より、リセットすべき対象の回路の最低動作電圧以上に
おいてもリセットを確実に可能とするリセット回路を実
現することができる。

【００６１】また、本発明のリセット回路を適用するこ
とにより、上記目的を、コスト増加や構成の複雑化を低
減して実現することができる。

【００６２】また、本発明のリセット回路を適用するこ
とにより、上記目的を、このリセット回路を内蔵する半
導体装置のレイアウトの自由度が低下したり、大型化す
ることを抑制して実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるリセット回
路１００の回路図である。

【図２】本発明のリセット回路１００の動作を説明する
波形図である。

【図３】本発明の第２の実施の形態におけるリセット回
路２００の回路図である。

【図４】本発明のリセット回路２００の動作を説明する
波形図である。

【図５】本発明の第３の実施の形態におけるリセット回
路３００の回路図である。

【図６】本発明のリセット回路３００の動作を説明する
波形図である。

【符号の説明】

１００、２００、３００リセット回路１０、２４０、３５０Ｐチャネル型ＭＯＳトランジ
スタ２０ノード３０、４０抵抗素子５０Ｎチャネル型ＭＯＳトランジスタ６０出力ノード

Claims

【特許請求の範囲】

【請求項１】電源電圧源から供給され、第１の電位レ
ベルまたは第２の電位レベルを有する電源電圧を該第１
の電位レベルから該第２の電位レベルへの変化を検出し
て、出力ノードからリセット信号を出力するリセット回
路において、前記電源電圧源と制御ノードとの間に接続され、該制御
ノードの電位レベルにより該電源電圧源と該制御ノード
との電気的な導通状態を制御する第１導電型の第１のＭ
ＯＳトランジスタと、前記制御ノードと基準電圧源との
間に接続された第１の抵抗手段と、前記出力ノードと前記基準電圧源との間に接続され、前
記制御ノードの電位レベルにより該出力ノードと該基準
電圧源との電気的な導通状態を制御する、第２導電型の
第２のＭＯＳトランジスタと、を有することを特徴とす
るリセット回路。
【請求項２】請求項１記載のリセット回路において、
該リセット回路は、前記電源電圧源と前記出力ノードと
の間に接続される第２の抵抗手段を有することを特徴と
するリセット回路。
【請求項３】請求項２記載のリセット回路において、
前記第２の抵抗手段は、前記制御ノードの電圧レベルに
より前記電源電圧源と前記出力ノードとの電気的な導通
状態を制御する、第１導電型の第３のＭＯＳトランジス
タであることを特徴とするリセット回路。
【請求項４】請求項３記載のリセット回路において、
該リセット回路は、前記電源電圧源と前記制御ノードと
の間に前記第１のＭＯＳトランジスタと並列接続され、
前記出力ノードの電位レベルにより前記電源電圧源と前
記制御ノードとの電気的な導通状態を制御する第１導電
型の第４のＭＯＳトランジスタを有することを特徴とす
るリセット回路。
【請求項５】請求項１ないし４のいずれか１つに記載
のリセット回路を有する電子装置において、前記リセッ
ト回路は電子装置に内蔵され、前記電源電圧源の電圧
は、該電子装置から取り外し可能なバッテリ手段から供
給されることを特徴とする電子装置。