JP3109676B2 - 発振装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、１チップマイクロコンピュータ（以下、１
チップマイコンという）等の半導体集積回路に内蔵され
る水晶発振回路及び昇圧回路を有する発振装置に関する
ものである。

（従来の技術） 従来、このような分野の技術としては特願昭62−1933
21号公報（文献１）、及び特開平１−101008号公報（文
献２）等に記載されるものがあった。

従来、クロック信号等を生成するための水晶発振回路
は、１チップマイコン等の種々の半導体集積回路に設け
られている。その一例として、従来の一般的な１チップ
マイコンの構成ブロック図を第２図に示す。

この第２図の１チップマイコン10は、例えば1.5Vの乾
電池１個からなる電池20で動作し、携帯用音響機器等と
いった周辺機器21のモータや増幅器等を制御、駆動する
ものである。

１チップマイコン10は、内部データバス11を有し、そ
のデータバス11には、中央処理装置（以下、CPUとい
う）12、プログラム格納用のROM等のプログラムメモリ1
3、データ格納用のRAM等のデータメモリ14、及び周辺機
器21とのインターフェイスを行う入出力ポート（以下、
I/Oポートという）15等が接続されている。また、この
１チップマイコン10には、電池20の電源電位VCC（＝1.5
V）により動作してクロック信号CLKを発生する水晶発振
回路16と、クロック信号CLKにより昇圧された電源電位V
Pを生成し、その電源電位VPをCPU12及び水晶発振回路16
等の電源端子に供給する昇圧回路17とが、設けられてい
る。

この１チップマイコン10では、電池20から電源電位VC
Cが供給されると、水晶発振回路16が動作し、この水晶
発振回路16からクロック信号CLKが出力されて昇圧回路1
7等に与えられる。昇圧回路17は、クロック信号CLKに基
づき、昇圧された電源電位VPを生成し、CPU12及び水晶
発振回路16等の電源端子に与える。すると、CPU12は、
プログラムメモリ13内に格納されたプログラムに従い、
I/Oポート15を介して周辺機器21の動作を制御する。

この種の１チップマイコン10では、電池20の消耗によ
ってその電源電位VCCが例えば1.5Vから0.9V程度まで低
下した場合でも、周辺機器21内のモータや増幅器等は正
常に動作する。ところが、１チップマイコン10内の水晶
発振回路16では、発振したり、異常発振したりして暴走
動作を引き起こす可能性がある。そのため、周辺機器21
が正常動作しているにもかかわらず、１チップマイコン
10側であたかも故障したかのような印象をユーザーに与
え、マイコンを用いた装置の信頼性を疑わせるようなこ
とがあった。

そこで、電源電位VCCが低下しても、１チップマイコ
ン10を正常に動作させるために、水晶発振回路16の低消
費電流化や、発振開始電圧の低電源電圧化のための種々
の提案が行われている。

この種の水晶発振回路16に関する技術が前記文献１、
２等に記載されており、その構成を以下説明する。

第３図は、前記文献１に記載された従来の水晶発振回
路の回路図である。

この水晶発振回路は、並列接続された水晶振動子30及
び帰還抵抗31と、一端が水晶振動子30に接続され他端が
接地電位VSSに接続された充放電用キャパシタ32,33とを
有している。電源電位VCCには、発振制御信号CNによっ
てオン／オフ動作するＰチャネル型MOSトランジスタ
（以下、PMOSという）34のソースが接続され、そのドレ
インが、負荷抵抗35及びＮチャネル型MOSトランジスタ
（以下、NMOSという）36からなるNMOSインバータを介し
て、接地電位VSSに接続されている。NMOS36のドレイン
には、出力ノードＮが接続されている。

この水晶発振回路を発振停止状態にするには、“H"レ
ベルの発振制御信号CNをPMOS34のゲートに与えてこのPM
OS34をオフ状態にする。ここで、キャパシタ32がNMOS36
のスレッショルド電圧Vtn以上になっていれば、該NMOS3
6がオン状態となり、キャパシタ32,33が放電する。そし
て、キャパシタ32がNMOS36のスレッショルド電圧Vtn以
下になると、該NMOS36がオフ状態となり、出力ノードＮ
がスレッショルド電圧Vtnと接地電位VSSとの間の電位に
おちつく。一方、キャパシタ32がスレッショルド電圧Vt
n以下になっていても、前記と同様にスレッショルド電
圧Vtnと接電位VSSとの間の電位に出力ノードＮがおちつ
く。

水晶発振回路を発振状態にするには、“L"レベルの発
振制御信号CNをPMOS34のゲートに与え、該PMOS34をオン
状態にする。この時、NMOS36がオフ状態になっているこ
とより、出力ノードＮが電源電位VCC方向へ変化し、キ
ャパシタ33が充電され、さらに帰還抵抗31及び水晶振動
子30を介してキャパシタ32が充電される。キャパシタ32
の電位がスレッショルド電圧Vtn以上になると、NMOS36
がオンし、キャパシタ32,33が放電し、出力ノードＮが
電源電位VCCから接地電位VSSへ、負荷抵抗35と容量成分
により徐々に変化する。キャパシタ32,33の電位がNMOS3
6のスレッショルド電圧Vtn以下になると、該NMOS36がオ
フ状態となり、キャパシタ32,33は放電から充電に変わ
り、出力ノードＮが接地電位VSSから電源電位VCCへ変化
し、これを繰り返す。

この水晶発振回路において、発振動作する最低電源電
位VCCは、NMOS36のスレッショルド電圧Vtnあれば動作す
るため、低電源電圧化が図れる。

第４図は、前記文献２に記載された従来の水晶発振回
路の回路図である。

この水晶発振回路では、第３図の負荷抵抗35に代えて
定電圧源35Aを設けると共に、NMOS36のドレイン及びゲ
ートに比較増幅回路37を接続し、この比較増幅回路37か
ら発振信号Soを出力するようにしている。そのため、低
消費電力化を目的として定電流源35Aの電流を抑制する
と、NMOS36のドレイン及びゲートから出力される発振出
力の振幅が狭くなる。そこで、その発振出力を比較増幅
回路37で増幅することにより、充分な振幅を有する発振
信号Soを出力でき、それによって低消費電力化が図れ
る。

第５図は、従来の一般的な水晶発振回路の回路図であ
る。

この水晶発振回路では、第３図の負荷抵抗35及びNMOS
36からなるNMOSインバータに代え、PMOS41及びNMOS42か
らなるCMOSインバータ40を設けて発振回路を構成したも
のである。この第５図の水晶発振回路では、電源電位VC
CをCMOSインバータ40に印加することにより、発振動作
が開始する。発振維持中は、PMOS41及びNMOS42が相互に
オン／オフ動作するので、CMOSインバータ40に貫通電流
が流れず、それによって低消費電流化が図れる。

（発明が解決しようとする課題） しかしながら、上記構成の回路では、次のような課題
があった。

（ａ） 第３図の水晶発振回路では、発振開始電圧の低
電源電圧化が図れるものの、負荷抵抗35及びNMOS36から
なるNMOSインバータを使用しているため、発振動作中、
その負荷抵抗35に常時電流が流れるため、消費電流が多
くなり、低消費電流化の点で不充分な点があった。

（ｂ） 第４図の水晶発振回路では、定電流源35Aを流
れる電流を小さくすることにより、低消費電力化が図れ
るものの、NMOS36のドレイン及びゲートから出力される
発振波形の振幅が狭くなるため、それを比較増幅回路37
で増幅する必要があり、それによって回路点数が増加し
て回路形成面積が大きくなるという問題がある。

（ｃ） 第５図の水晶発振回路では、CMOSインバータ40
を用いているので、発振動作中の低消費電流化が図れる
が、発振開始電圧はPMOS41のスレッショルド電圧VtpとN
MOS42のスレッショルド電圧Vtnとの和で決定される。そ
のため、低電源電圧化のためにスレッショルド電圧Vtp,
Vtnを小さくしても、それぞれ−0.4V,＋0.4Vが限界であ
り、それ以下のスレッショルド電圧にすると、PMOS41及
びNMOS42のオフ状態時における電流リーク（電流洩れ）
が発生しやすくなり、ノイズによって誤動作するという
問題があった。

このように、従来の水晶発振回路及び昇圧回路を有す
る発振装置では、発振開始電圧が低く、しかも低消費電
力で動作する回路を得ることが困難であった。

本発明は、前記従来技術が持っていた課題として、発
振開始電圧の低電源電圧化及び低消費電力化の二つの用
件を兼ね備えた回路を得ることが困難である点について
解決した水晶発振回路及び昇圧回路を有する発振装置を
提供するものである。

（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明は、発振装置において、一方の電極が入力ノードに接
続され、他方の電極が出力ノードに接続された水晶振動
子と、一端が前記入力ノードに接続され、他端が前記出
力ノードに接続された帰還抵抗と、一方の電極が前記入
力ノード及び前記出力ノードにそれぞれ接続され、他方
の電極が、第１の電源電位が印加される第１の電源端子
にそれぞれ接続された複数の充放電用キャパシタと、前
記第１の電源電位よりも高い第２の電源電位が印加され
る第２の電源端子と前記第１の電源端子との間に直列接
続され、入力側電極が前記入力ノードに接続され、出力
側電極が前記出力ノードに接続されたPMOS及びNMOSを有
し、前記キャパシタの充放電の切換えを行って該出力ノ
ードに発振信号を生じさせるCMOSインバータと、一方の
電極が前記第１又は第２の電源端子に接続され、他方の
電極が前記出力ノードに接続され、制御信号に応答し
て、発振動作開始時にオン状態になり、その後オフ状態
になるオン／オフ動作可能な抵抗手段と、前記出力ノー
ドに接続され、該出力ノードから出力される前記発振信
号に基づき、前記第２の電源電位よりも高い昇圧された
第３の電源電位を生成して前記第２の電源端子に与える
昇圧回路と、を備えている。

第２の発明は、第１の発明の発振装置において、前記
抵抗手段は、抵抗素子と、前記抵抗素子と直列に接続さ
れ、前記制御信号に応答してオン／オフ動作するスイッ
チと、で構成している。

（作 用） 第１及び第２の発明によれば、以上のように水晶発振
回路及び昇圧回路を有する発振装置を構成したので、発
振動作開始時に、第１及び第２の電源電位を印加すると
共に制御信号によって抵抗手段をオン状態にすれば、該
抵抗手段が、CMOSインバータを構成するNMOS又はPMOSの
いずれかに接続され、NMOSインバータ又はPMOSインバー
タが形成される。そして、このインバータのオン／オフ
動作により、キャパシタが充放電し、発振動作が開始す
る。

発振動作が開始した後、制御信号により抵抗手段がオ
フ状態となって出力ノードから切り離されるため、CMOS
インバータのオン／オフ動作によってキャパシタの充放
電が切換えられ、水晶振動子の持つ固有の周波数で発振
し、発振信号が出力ノードから出力される。この発振信
号は、昇圧回路に入力されて昇圧された第３の電源電位
が生成され、水晶発振回路側の第２の電源端子に与えら
れる。

（実施例） 第１図は、本発明の第１の実施例を示す発振装置にお
ける水晶発振回路の回路図である。

本実施例の発振装置は、第１図の水晶発振回路と、こ
の出力側に接続された第２図の昇圧回路17とで構成され
ている。第１図の水晶発振回路は、並列接続された水晶
振動子50及び帰還抵抗51を有している。水晶振動子50の
一方の電極側の入力ノード及び他方の電極側の出力ノー
ドＮと、第１の電源電位である接地電位VSSが印加され
る第１の電源端子との間には、キャパシタ52,53がそれ
ぞれ接続されている。水晶振動子50のキャパシタ52側の
入力ノードと、該水晶振動子50のキャパシタ53側の出力
ノードＮとには、CMOSインバータ54の入力側電極と出力
側電極が接続されている。CMOSインバータ54は、PMOS54
a及びNMOS54bを有し、これらが、第２の電源電位である
電源電位VCCが印加される第２の電源端子と、接地電位V
SSが印加される第１の電源端子との間に、直列に接続さ
れている。PMOS54aとNMOS54bの接続点の出力側電極は、
発振信号Soを出力する出力ノードＮに接続されている。

電源電位VCCが印加される第２の電源端子と出力ノー
ドＮとの間には、抵抗素子55と、制御信号CSによりオン
／オフ動作するスイッチ（例えば、PMOS）56とが、直列
に接続されている。この抵抗素子55及びPMOS56により、
オン／オフ動作可能な抵抗手段が構成されている。出力
ノードＮには、第２図の昇圧回路17が接続され、この昇
圧回路17で生成された昇圧された第３の電源電位VPが、
水晶発振回路側の第２の電源端子に与えられるようにな
っている。

次に、動作を説明する。

発振動作を開始させるには、電源電位VCCを印加する
と共に、“L"レベルの制御信号CSをPMOS56のゲートに印
加して該PMOS56をオン状態にする。PMOS56がオン状態に
なると、このPMOS56を介して、抵抗素子55とNMOS54bと
でNMOSインバータが構成される。この時、NMOS54bがオ
フ状態のため、抵抗素子55及びPMOS56を介して出力ノー
ドＮが電源電位VCC方向へ変化し、キャパシタ53が充電
され、さらに帰還抵抗51及び水晶振動子50を通してキャ
パシタ52が充電される。

キャパシタ52の充電電圧がNMOS54bのスレッショルド
電圧Vtn以上になると、該NMOS54bがオン状態となる。す
ると、キャパシタ52,53の蓄積電荷がNMOS54bを通して接
地電位VSS側へ放電され、出力ノードＮが電源電位VCCか
ら接地電位VSS方向へ徐々に変化する。キャパシタ52,53
の電圧がNMOS54bのスレッショルド電圧Vtn以下になる
と、該NMOS54bがオフ状態となる。NMOS54bがオフ状態に
なると、キャパシタ52,53は放電から充電に変わり、出
力ノードＮが接地電位VSSから電源電位VCCへ変化し、こ
れが繰り返されて発振動作が行われる。

発振動作が安定化した後、制御信号CSを“H"レベルに
し、PMOS56をオフ状態にする。PMOS56がオフ状態になる
と、抵抗素子55が回路から切り離されるので、CMOSイン
バータ54がキャパシタ52,53の充放電を制御する。

即ち、PMOS54aのスレッショルド電圧VtpとNMOS54bの
スレッショルド電圧Vtnとの和で決定されるCMOSインバ
ータ54のスレッショルド電圧Vtcよりもキャパシタ52の
電圧が低い時には、PMOS54aがオン状態となり、このPMO
S54aを介してキャパシタ52,53が充電される。キャパシ
タ52,53が充電されて該キャパシタ52の充電電圧がCMOS
インバータ54のスレッショルド電圧Vtc以上になると、P
MOS54aがオフ状態になり、NMOS54bがオン状態となるた
め、該NMOS54bを通してキャパシタ52,53が接地電位VSS
側へ放電される。これにより、水晶振動子50の持つ固有
の周波数で発振動作が続けられ、発振信号Soが出力ノー
ドＮから出力される。

出力ノードＮから出力された発振信号Soは、第２図の
昇圧回路17に入力され、この昇圧回路17で生成された昇
圧された電源電位VPが、水晶発振回路側の第２の電源端
子に与えられる。

発振停止状態するには、電源スイッチ等によって電源
電位VCCの供給を遮断するとにより、キャパシタ52,53の
充放電が停止され、出力ノードＮの電位が、CMOSインバ
ータ54のスレッショルド電圧Vtcと接地電位VSSとの間の
電位におちつき、発振動作が停止する。

本実施例では、次の（１）〜（３）のような利点を有
している。

（１） 発振開始時には、PMOS56をオン状態にし、抵抗
素子55及びNMOS54bによってNMOSインバータを構成し、
このNMOSインバータによって発振動作を開始させるの
で、発振開始電圧はNMOS54bのスレッショルド電圧Vtnあ
れば良いことになる。そのため、電源電位VCCを低下さ
せても、発振動作が開始し、それによって低電源電圧化
が可能となる。

本実施例による回路を半導体集積回路（例えば、１チ
ップマイコン）に内蔵して従来のものと比較したとこ
ろ、PMOSのスレッショルド電圧Vtp＝−0.4V、及びNMOS
のスレッショルド電圧Vtn＝＋0.4Vのプロセスにおい
て、第５図に示す従来のCMOSインバータによる発振回路
での発振開始電圧は0.9Vであったのに対し、同プロセス
で本実施例を使用すると、発振開始電圧は0.7Vの測定値
を得ることができた。トランジスタサイズ等の最適設計
を行うと、さらに発振開始電圧を低減させることが可能
になり、それによって低電源電圧化が可能となる。

そして、本実施例の水晶発振回路及び昇圧回路17を有
する発振装置を例えば第２図のような１チイップマイコ
ンに搭載した場合、前記の測定値0.7Vは周辺機器21にお
けるモータや増幅器等の最低動作電圧をはるかに凌ぐも
のであるので、電池20の消耗によって電源電位VCCが低
下し、周辺機器21におけるモータの回転むらや、増幅器
の歪みによる再生音の歪み等が生じた場合、その時点に
おいて１チップマイコン10が正常動作しているため、使
用者は電池20の消耗による電圧低下を容易に知ることか
できる。つまり、本実施例の発振装置を用いることによ
り、動作電源電圧の低い１チップマイコンを実現でき、
それによって装置全体の信頼性の向上が図れる。

（２） 発振動作開始後は、制御信号CSによってPMOS56
がオフ状態となり、抵抗素子55が回路から切り離され
る。そのため、CMOSインバータ54のオン／オフ動作によ
ってキャパシタ52,53の充放電が制御され、発振動作が
維持される。CMOSインバータ54は、PMOS54aとNMOS54bが
交互にオン／オフ動作し、電源電位VCCと接地電位VSSと
の間で貫通電流が流れないため、消費電流を低減でき
る。従って、第２図の１チップマイコンにおける電池20
の消耗を少なくできる。

（３） 昇圧回路17で生成した電源電位VPを、水晶発振
回路側の電源電位VCC用の第２の電源端子に与えるよう
にしているので、電池20の消耗によって電源電位VCCが
低下しても、この低下分が電源電位VPで補充されるの
で、該電源電位VPが発振維持電圧（通常、発振開始電圧
よりも低い）を下回るまで、発振を維持させることが可
能になる。これにより、電池20の寿命を延ばすことがで
きる。

第６図は、本発明の第２の実施例を示す発振装置にお
ける水晶発振回路の回路図であり、第１図中の要素と共
通の要素には共通の符号が付されている。

この水晶発振回路では、第１図の抵抗素子55及びPMOS
56に代えて、該抵抗素子55に相当するオン抵抗値を持っ
たPMOS56Aを、電源電位VCCと出力ノードＮとの間に接続
している。そして、PMOS56Aのゲートに印加する制御信
号CSを“L"レベル及び“H"レベルにすることにより、第
１図の回路と同様の利点が得られるばかりか、抵抗素子
55の省略によって回路点数をより少なくできると共に、
回路形成面積をより減少させることができる。

なお、本発明は上記実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ） 第１図のスイッチであるPMOS56は、制御信号CS
の極性を変えることによってNMOSに置き換えてもよい。
さらに、そのNMOSに、抵抗素子55に相当するオン抵抗値
を持ったNMOSを使用することにより、第６図と同様の利
点が得られる。

（ii） 第１図では、電源電位VCCと出力ノードＮとの
間に、抵抗素子55及びPMOS56を挿入しているが、それに
代えてその抵抗素子55及びPMOS56（又はNMOS）を出力ノ
ードＮと接地電位VSSとの間に設け、該抵抗素子とCMOS
インバータ54中のPMOS54aとで、PMOSインバータを構成
しても、第１図とほぼ同様の作用、効果が得られる。同
様に、第６図のスイッチであるPMOS56A（又はNMOS）
を、出力ノードＮと接地電位VSSとの間に接続してもよ
い。

（iii） 第１図及び第６図において、電源電位VCCの投
入及び遮断を制御するために、従来の第３図に示すよう
な発振制御信号CNでオン／オフ制御されるPMOS34のよう
なスイッチ等を付加してもよい。さらに、本発明の発振
装置は、第２図のような１チップマイコンに限らず、種
々の半導体集積回路に搭載することができ、それによっ
てその半導体集積回路の低消費電力化と、発振開始電圧
の低電源電圧化の効果が期待できる。

（発明の効果） 以上詳細に説明したように、第１及び第２の発明によ
れば、第１又は第２の電源端子と出力ノードとの間に、
制御信号によりオン／オフ動作可能な抵抗手段を接続し
ているので、発振開始時において制御信号により抵抗手
段がオン状態になり、この抵抗手段とCMOSインバータ中
のNMOS又はPMOSとで、NMOSインバータ又はPMOSインバー
タが形成される。そして、このインバータによってキャ
パシタの充放電が制御され、発振動作が開始する。この
際、発振開始電圧はCMOSインバータ中のNMOS又はPMOSの
スレッショルド電圧あればよいので、発振開始電圧が低
下しても、適確に発振動作が開始するので、低電源電圧
化が可能となる。

発振開始後は、制御信号により抵抗手段がオフ状態に
なって出力ノードから切り離されるので、CMOSインバー
タのオン／オフ動作によりキャパシタの充放電が制御さ
れて安定した発振動作が行える。この際、CMOSインバー
タはPMOSとNMOSが交互にオン／オフ動作するので、第１
と第２の電源端子間に貫通電流が流れず、それによって
発振後の消費電流を低減することができる。

しかも、昇圧回路で生成した第３の電源電位を、水晶
発振回路側の第２の電源端子に与えるようにしているの
で、例えば、水晶発振回路側の第２の電源端子に第２の
電源電位を供給するための電源用電池の消耗により、該
第２の電源電位が低下しても、この低下分が第３の電源
電位で補充されるので、該第３の電源電位が発振維持電
圧（通常、発振開始電圧よりも低い）を下回るまで、発
振を維持させることが可能になる。これにより、電源用
電池の寿命を延ばすことができる。

従って、本発明の発振装置を、１チップマイコン等の
半導体集積回路に搭載することにより、低消費電力化、
発振開始電圧の低電源電圧化、及び電源用電池の長寿命
化を図ることができ、それによって半導体集積回路の信
頼性の向上が期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す発振装置における
水晶発振回路の回路図、第２図は従来の一般的な１チッ
プマイコンの構成ブロック図、第３図、第４図及び５図
は従来の水晶発振回路の回路図、第６図は本発明の第２
の実施例を示す発振装置における水晶発振回路の回路図
である。 17……昇圧回路、20……電池、50……水晶振動子、51…
…帰還抵抗、52,53……キャパシタ、54……CMOSインバ
ータ、54a,56,56A……PMOS、54b……NMOS、55……抵抗
素子、CS……制御信号、VCC,VP……電源電位、VSS……
接地電位。

フロントページの続き (56)参考文献 特開 昭53−64453（ＪＰ，Ａ) 特開 昭50−80062（ＪＰ，Ａ) 特開 昭58−9352（ＪＰ，Ａ) 特開 平２−38615（ＪＰ，Ａ) 特開 昭63−256003（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03B 5/30 - 5/42 G06F 1/04

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】一方の電極が入力ノードに接続され、他方
   の電極が出力ノードに接続された水晶振動子と、 一端が前記入力ノードに接続され、他端が前記出力ノー
   ドに接続された帰還抵抗と、 一方の電極が前記入力ノード及び前記出力ノードにそれ
   ぞれ接続され、他方の電極が、第１の電源電位が印加さ
   れる第１の電源端子にそれぞれ接続された複数の充放電
   用キャパシタと、 前記第１の電源電位よりも高い第２の電源電位が印加さ
   れる第２の電源端子と前記第１の電源端子との間に直列
   接続され、入力側電極が前記入力ノードに接続され、出
   力側電極が前記出力ノードに接続されたＰチャネル型MO
   Sトランジスタ及びＮチャネル型MOSトランジスタを有
   し、前記キャパシタの充放電の切換えを行って該出力ノ
   ードに発振信号を生じさせるCMOSインバータと、 一方の電極が前記第１又は第２の電源端子に接続され、
   他方の電極が前記出力ノードに接続され、制御信号に応
   答して、発振動作開始時にオン状態になり、その後オフ
   状態になるオン／オフ動作可能な抵抗手段と、 前記出力ノードに接続され、該出力ノードから出力され
   る前記発振信号に基づき、前記第２の電源電位よりも高
   い昇圧された第３の電源電位を生成して前記第２の電源
   端子に与える昇圧回路と、 を備えたことを特徴とする発振装置。
2. 【請求項２】前記抵抗手段は、抵抗素子と、前記抵抗素
   子と直列に接続され、前記制御信号に応答してオン／オ
   フ動作するスイッチと、で構成したことを特徴とする請
   求項１記載の発振装置。