JPH11205731A - ディジタルカメラ - Google Patents
ディジタルカメラInfo
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- JPH11205731A JPH11205731A JP10004533A JP453398A JPH11205731A JP H11205731 A JPH11205731 A JP H11205731A JP 10004533 A JP10004533 A JP 10004533A JP 453398 A JP453398 A JP 453398A JP H11205731 A JPH11205731 A JP H11205731A
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Abstract
(57)【要約】
【構成】 入力バッファ２２によって、画像データのク
ロックレートが１２ＭＨｚから４８ＭＨｚに変換され、
４８ＭＨｚの画像データが、バス２４を介してＳＤＲＡ
Ｍ２６に書き込まれる。ＳＤＲＡＭ２６に保持された画
像データは、４８ＭＨｚのレートで２回読み出される。
一方の画像データは、バス２４を介して出力バッファ３
０に書き込まれ、他方の画像データは、出力バッファ３
２に書き込まれる。ＳＤＲＡＭ２６からはまた、キャラ
クタデータが同じレートで読み出され、出力バッファ３
４に書き込まれる。出力バッファ３０〜３４から１２Ｍ
Ｈｚのレートでデータが読み出され、これによってＬＣ
Ｄ４６に複数の画像およびキャラクタが表示される。 【効果】 ＳＤＲＡＭを用いるので、コストを抑えるこ
とができる。また、データを高速で読み出すため、複数
の画像をモニタ表示できる。
ロックレートが１２ＭＨｚから４８ＭＨｚに変換され、
４８ＭＨｚの画像データが、バス２４を介してＳＤＲＡ
Ｍ２６に書き込まれる。ＳＤＲＡＭ２６に保持された画
像データは、４８ＭＨｚのレートで２回読み出される。
一方の画像データは、バス２４を介して出力バッファ３
０に書き込まれ、他方の画像データは、出力バッファ３
２に書き込まれる。ＳＤＲＡＭ２６からはまた、キャラ
クタデータが同じレートで読み出され、出力バッファ３
４に書き込まれる。出力バッファ３０〜３４から１２Ｍ
Ｈｚのレートでデータが読み出され、これによってＬＣ
Ｄ４６に複数の画像およびキャラクタが表示される。 【効果】 ＳＤＲＡＭを用いるので、コストを抑えるこ
とができる。また、データを高速で読み出すため、複数
の画像をモニタ表示できる。
Description
【０００１】
【産業上の利用分野】この発明はディジタルカメラに関
し、特にたとえば画像データをメモリを通して出力す
る、ディジタルカメラに関する。
し、特にたとえば画像データをメモリを通して出力す
る、ディジタルカメラに関する。
【０００２】
【従来の技術】従来のこの種のディジタルカメラとして
は、デュアルポートのＶＲＡＭを用いるものがあった。
つまり、たとえば撮影された動画像をリアルタイムでＬ
ＣＤから出力する場合、ＣＣＤイメージャからプログレ
ッシブスキャンによって出力された画像データを、入力
ポートを介してＶＲＡＭに書き込み、ＶＲＡＭをインタ
レーススキャンして読み出し、画像データを出力ポート
から出力していた。
は、デュアルポートのＶＲＡＭを用いるものがあった。
つまり、たとえば撮影された動画像をリアルタイムでＬ
ＣＤから出力する場合、ＣＣＤイメージャからプログレ
ッシブスキャンによって出力された画像データを、入力
ポートを介してＶＲＡＭに書き込み、ＶＲＡＭをインタ
レーススキャンして読み出し、画像データを出力ポート
から出力していた。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来技術では、汎用性の低いＶＲＡＭを使用するためコス
トが高くなるという問題があった。また、画像データの
出力経路は１つだけであるため、１種類の画像しかＬＣ
Ｄに表示できなかった。それゆえに、この発明の主たる
目的は、コストを抑えることができかつ複数の画像を表
示することができる、ディジタルカメラを提供すること
である。
来技術では、汎用性の低いＶＲＡＭを使用するためコス
トが高くなるという問題があった。また、画像データの
出力経路は１つだけであるため、１種類の画像しかＬＣ
Ｄに表示できなかった。それゆえに、この発明の主たる
目的は、コストを抑えることができかつ複数の画像を表
示することができる、ディジタルカメラを提供すること
である。
【０００４】
【発明が解決するための手段】この発明は、単一のポー
トを有するメモリ、単一のデータ入力経路および互いに
並列する複数のデータ出力経路を有するバス、単一のデ
ータ入力経路から入力される入力画像データを基準速度
よりも速い第１速度でメモリに書き込む第１書込手段、
および複数の出力画像データを基準速度よりも速い第２
速度でメモリから個別に読み出し、複数のデータ出力経
路のそれぞれから出力する第１読出手段を備え、第１速
度は第１書込手段がバスを占有する第１占有期間に相関
し、第２速度は第１読出手段がバスを占有する第２占有
期間に相関する、ディジタルカメラである。
トを有するメモリ、単一のデータ入力経路および互いに
並列する複数のデータ出力経路を有するバス、単一のデ
ータ入力経路から入力される入力画像データを基準速度
よりも速い第１速度でメモリに書き込む第１書込手段、
および複数の出力画像データを基準速度よりも速い第２
速度でメモリから個別に読み出し、複数のデータ出力経
路のそれぞれから出力する第１読出手段を備え、第１速
度は第１書込手段がバスを占有する第１占有期間に相関
し、第２速度は第１読出手段がバスを占有する第２占有
期間に相関する、ディジタルカメラである。
【０００５】
【作用】入力バッファによって、入力画像データのクロ
ックレートが１２MHから４８ＭＨｚに変換される。入力
バッファから出力された４８ＭＨｚの画像データは、バ
スに形成されたデータ入力経路およびデータ入出力経路
を介して、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）に書き
込まれる。ＳＤＲＡＭに書き込まれた画像データは、４
８ＭＨｚのクロックレートで２回読み出される。一方の
画像データは、バスに形成された第１のデータ出力経路
を介して第１の出力バッファに与えられ、他方の画像デ
ータは、第２のデータ出力経路を介して第２の出力バッ
ファに与えられる。ＳＤＲＡＭからはまた、キャラクタ
データが４８ＭＨｚのクロックレートで読み出され、第
３のデータ出力経路を介して第３の出力バッファに与え
られる。それぞれの出力バッファでは、データのクロッ
クレートが４８ＭＨｚから１２ＭＨｚに変換される。そ
して、それぞれの画像データの一部がＬＣＤに与えら
れ、ＬＣＤに複数の画像が表示される。また、キャラク
タデータに基づいて、所定のキャラクタがＬＣＤに表示
される。なお、ＳＤＲＡＭに書き込まれる画像データな
らびにＳＤＲＡＭから表示される２つの画像データおよ
びキャラクタデータは、互いに異なる時期にバスを通過
し、それぞれのデータが衝突することはない。
ックレートが１２MHから４８ＭＨｚに変換される。入力
バッファから出力された４８ＭＨｚの画像データは、バ
スに形成されたデータ入力経路およびデータ入出力経路
を介して、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）に書き
込まれる。ＳＤＲＡＭに書き込まれた画像データは、４
８ＭＨｚのクロックレートで２回読み出される。一方の
画像データは、バスに形成された第１のデータ出力経路
を介して第１の出力バッファに与えられ、他方の画像デ
ータは、第２のデータ出力経路を介して第２の出力バッ
ファに与えられる。ＳＤＲＡＭからはまた、キャラクタ
データが４８ＭＨｚのクロックレートで読み出され、第
３のデータ出力経路を介して第３の出力バッファに与え
られる。それぞれの出力バッファでは、データのクロッ
クレートが４８ＭＨｚから１２ＭＨｚに変換される。そ
して、それぞれの画像データの一部がＬＣＤに与えら
れ、ＬＣＤに複数の画像が表示される。また、キャラク
タデータに基づいて、所定のキャラクタがＬＣＤに表示
される。なお、ＳＤＲＡＭに書き込まれる画像データな
らびにＳＤＲＡＭから表示される２つの画像データおよ
びキャラクタデータは、互いに異なる時期にバスを通過
し、それぞれのデータが衝突することはない。
【０００６】
【発明の効果】この発明によれば、単一のポートを有す
るメモリを用いるようにしたため、コストを抑えること
ができる。また、メモリから複数の画像データを読み出
し、異なるデータ出力経路から出力するようにしたた
め、複数の画像を同時にモニタ表示することができる。
るメモリを用いるようにしたため、コストを抑えること
ができる。また、メモリから複数の画像データを読み出
し、異なるデータ出力経路から出力するようにしたた
め、複数の画像を同時にモニタ表示することができる。
【０００７】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【０００８】
【実施例】図１を参照して、この実施例のディジタルカ
メラ１０はレンズ１２を含み、このレンズ１２から入射
された光像が、図示しない色フィルタを介してＣＣＤイ
メージャ１４に照射される。ＣＣＤイメージャ１４は、
プログレッシブスキャン（画素順次走査）に従って、各
画素の電気信号（プログレッシブスキャン信号）を出力
する。ＣＣＤイメージャ１４からのプログレッシブスキ
ャン信号は、ＣＤＳ／ＡＧＣ回路１６に与えられる。Ｃ
ＤＳ／ＡＧＣ回路１６は、プログレッシブスキャン信号
に周知のノイズ除去およびレベル調整を施す。このよう
な処理が施されたプログレッシブスキャン信号は、１２
ＭＨｚの基準クロックレート（基準速度）で、Ａ／Ｄ変
換器１８によってディジタルデータ（画像データ）に変
換される。信号処理回路２０は、この１２ＭＨｚの画像
データに周知の白バランス調整およびガンマ補正を施
す。
メラ１０はレンズ１２を含み、このレンズ１２から入射
された光像が、図示しない色フィルタを介してＣＣＤイ
メージャ１４に照射される。ＣＣＤイメージャ１４は、
プログレッシブスキャン（画素順次走査）に従って、各
画素の電気信号（プログレッシブスキャン信号）を出力
する。ＣＣＤイメージャ１４からのプログレッシブスキ
ャン信号は、ＣＤＳ／ＡＧＣ回路１６に与えられる。Ｃ
ＤＳ／ＡＧＣ回路１６は、プログレッシブスキャン信号
に周知のノイズ除去およびレベル調整を施す。このよう
な処理が施されたプログレッシブスキャン信号は、１２
ＭＨｚの基準クロックレート（基準速度）で、Ａ／Ｄ変
換器１８によってディジタルデータ（画像データ）に変
換される。信号処理回路２０は、この１２ＭＨｚの画像
データに周知の白バランス調整およびガンマ補正を施
す。
【０００９】デコーダ２８は、信号処理回路２０から出
力された１２ＭＨｚの画像データを、同じ１２ＭＨｚの
クロックレートで入力バッファ２２に書き込み、その後
４８ＭＨｚの高速クロックレートで読み出す。読み出さ
れた画像データは、バス２４に形成されたデータ入力経
路２４ａを介して、ＳＤＲＡＭ２６に与えられる。デコ
ーダ２８は、この画像データを、１２ＭＨｚの４倍の４
８ＭＨｚのクロックレート（第１速度）でＳＤＲＡＭ２
６に書き込む。なお、入力バッファ２２としてはＦＩＦ
Ｏメモリが用いられる。
力された１２ＭＨｚの画像データを、同じ１２ＭＨｚの
クロックレートで入力バッファ２２に書き込み、その後
４８ＭＨｚの高速クロックレートで読み出す。読み出さ
れた画像データは、バス２４に形成されたデータ入力経
路２４ａを介して、ＳＤＲＡＭ２６に与えられる。デコ
ーダ２８は、この画像データを、１２ＭＨｚの４倍の４
８ＭＨｚのクロックレート（第１速度）でＳＤＲＡＭ２
６に書き込む。なお、入力バッファ２２としてはＦＩＦ
Ｏメモリが用いられる。
【００１０】デコーダ２８はまた、入力バッファ２２か
ら画像データが読み出されない期間に、ＳＤＲＡＭ２６
から画像データを２回繰り返して読み出すとともに、Ｓ
ＤＲＡＭ２６からキャラクタデータを１回読み出す。読
出時のクロックレート（第２速度）もまた、４８ＭＨｚ
である。最初に読み出された画像データは、データ出力
経路２４ｂを介して出力バッファ３０に書き込まれ、次
に読み出された画像データは、データ出力経路２４ｃを
介して、出力バッファ３２に書き込まれる。キャラクタ
データは、データ出力経路２４ｄを介して、出力バッフ
ァ３４に書き込まれる。つまり、デコーダ２８が、出力
バッファ３０，３２および３４を互いに異なる時期に４
８ＭＨｚのクロックレートで駆動し、これによってそれ
ぞれのデータが、出力バッファ３０，３２および３４に
それぞれ書き込まれる。なお、出力バッファ３０，３２
および３４もまた、ＦＩＦＯメモリである。
ら画像データが読み出されない期間に、ＳＤＲＡＭ２６
から画像データを２回繰り返して読み出すとともに、Ｓ
ＤＲＡＭ２６からキャラクタデータを１回読み出す。読
出時のクロックレート（第２速度）もまた、４８ＭＨｚ
である。最初に読み出された画像データは、データ出力
経路２４ｂを介して出力バッファ３０に書き込まれ、次
に読み出された画像データは、データ出力経路２４ｃを
介して、出力バッファ３２に書き込まれる。キャラクタ
データは、データ出力経路２４ｄを介して、出力バッフ
ァ３４に書き込まれる。つまり、デコーダ２８が、出力
バッファ３０，３２および３４を互いに異なる時期に４
８ＭＨｚのクロックレートで駆動し、これによってそれ
ぞれのデータが、出力バッファ３０，３２および３４に
それぞれ書き込まれる。なお、出力バッファ３０，３２
および３４もまた、ＦＩＦＯメモリである。
【００１１】このようにして出力バッファ３０，３２お
よび３４に書き込まれたデータは、その後１２ＭＨｚの
クロックレートで同時に読み出される。出力バッファ３
０から読み出された画像データはズーム回路３６に与え
られ、出力バッファ３２から読み出された画像データは
ズーム回路３８に与えられる。それぞれのズーム回路３
６および３８によって画像データの一部にズーム処理が
施され、ズーム画像データが作成される。スイッチＳＷ
１は、ウィンドウパルス発生回路４０から出力されたウ
ィンドウパルスＨWIN およびＶWIN に応じて、ズーム回
路３６および３８のいずれか一方に接続される。したが
って、それぞれのズーム画像データが、キャラクタ合成
回路４２に選択的に入力される。一方、バッファ３４か
ら読み出されたキャラクタデータは、キャラクタ合成回
路４２に直接入力される。なお、このキャラクタデータ
は、必要に応じてオンスクリーン表示されるビットマッ
プデータである。
よび３４に書き込まれたデータは、その後１２ＭＨｚの
クロックレートで同時に読み出される。出力バッファ３
０から読み出された画像データはズーム回路３６に与え
られ、出力バッファ３２から読み出された画像データは
ズーム回路３８に与えられる。それぞれのズーム回路３
６および３８によって画像データの一部にズーム処理が
施され、ズーム画像データが作成される。スイッチＳＷ
１は、ウィンドウパルス発生回路４０から出力されたウ
ィンドウパルスＨWIN およびＶWIN に応じて、ズーム回
路３６および３８のいずれか一方に接続される。したが
って、それぞれのズーム画像データが、キャラクタ合成
回路４２に選択的に入力される。一方、バッファ３４か
ら読み出されたキャラクタデータは、キャラクタ合成回
路４２に直接入力される。なお、このキャラクタデータ
は、必要に応じてオンスクリーン表示されるビットマッ
プデータである。
【００１２】キャラクタ合成回路４２は、オペレータの
指示に応じてキャラクタデータをズーム画像データに合
成する。キャラクタ合成回路４２から出力された画像デ
ータは、エンコーダ４４によってＹデータおよびＣデー
タに変換される。つまり、ＳＤＲＡＭ２６から読み出さ
れる画像データおよびキャラクタデータはＹＵＶデータ
であり、この結果、キャラクタ合成回路４２から出力さ
れる画像データもまたＹＵＶデータであるため、このＹ
ＵＶデータがエンコーダ４４によってＹデータおよびＣ
データに変換される。このようにして得られたＹデータ
およびＣデータがＬＣＤ４６に与えられ、たとえば図２
に示すように２つの画像が表示される。つまり、ウィン
ドウパルス発生回路４０から図２に示すＨWIN パルスお
よびＶWI N パルスのいずれか一方でもローレベルであれ
ば、スイッチＳＷ１はズーム回路３６側に接続され、画
像１に対応するズーム画像データが選択される。また、
Ｈ WIN パルスおよびＶWIN パルスの両方がハイレベルと
なれば、スイッチＳＷ１はズーム回路３８側に接続され
る。これによって、画像２に対応するズーム画像データ
が選択される。なお、キャラクタデータが合成されたと
きは、所定の位置にキャラクタが表示される。
指示に応じてキャラクタデータをズーム画像データに合
成する。キャラクタ合成回路４２から出力された画像デ
ータは、エンコーダ４４によってＹデータおよびＣデー
タに変換される。つまり、ＳＤＲＡＭ２６から読み出さ
れる画像データおよびキャラクタデータはＹＵＶデータ
であり、この結果、キャラクタ合成回路４２から出力さ
れる画像データもまたＹＵＶデータであるため、このＹ
ＵＶデータがエンコーダ４４によってＹデータおよびＣ
データに変換される。このようにして得られたＹデータ
およびＣデータがＬＣＤ４６に与えられ、たとえば図２
に示すように２つの画像が表示される。つまり、ウィン
ドウパルス発生回路４０から図２に示すＨWIN パルスお
よびＶWI N パルスのいずれか一方でもローレベルであれ
ば、スイッチＳＷ１はズーム回路３６側に接続され、画
像１に対応するズーム画像データが選択される。また、
Ｈ WIN パルスおよびＶWIN パルスの両方がハイレベルと
なれば、スイッチＳＷ１はズーム回路３８側に接続され
る。これによって、画像２に対応するズーム画像データ
が選択される。なお、キャラクタデータが合成されたと
きは、所定の位置にキャラクタが表示される。
【００１３】デコーダ２８は、図３（Ａ）に示すような
Ｈパルスに基づいて、図３（Ｂ），（Ｅ），（Ｆ），
（Ｉ），（Ｊ），（Ｍ），（Ｎ）および（Ｑ）に示すよ
うな書込パルスＷ１〜Ｗ５ならびに読出パルスＲ１〜Ｒ
４，Ｒ５ａ〜Ｒ５ｃを出力する。図３（Ｅ）に示す書込
パルスＷ１がハイレベルとなる期間、信号処理回路２０
から出力された画像データが４８ＭＨｚのクロックレー
トで入力バッファ２２に書き込まれる。
Ｈパルスに基づいて、図３（Ｂ），（Ｅ），（Ｆ），
（Ｉ），（Ｊ），（Ｍ），（Ｎ）および（Ｑ）に示すよ
うな書込パルスＷ１〜Ｗ５ならびに読出パルスＲ１〜Ｒ
４，Ｒ５ａ〜Ｒ５ｃを出力する。図３（Ｅ）に示す書込
パルスＷ１がハイレベルとなる期間、信号処理回路２０
から出力された画像データが４８ＭＨｚのクロックレー
トで入力バッファ２２に書き込まれる。
【００１４】デコーダ２８は、４Ｎビットの画像データ
が入力バッファ２２に蓄積される毎に、蓄積された４Ｎ
ビットの画像データを４８ＭＨｚのクロックレートで読
み出す。つまり、読出パルスＲ１は図３（Ｅ）に示すタ
イミングで入力バッファ２２に与えられ、画像データは
４Ｎビットずつ連続して読み出される。１２ＭＨｚのク
ロックレートで４Ｎビットの画像データを書き込むのに
要する期間を４Ｎビット期間とすると、４Ｎビットの画
像データを４８ＭＨｚのクロックレートで読み出すのに
要する期間は１Ｎビット期間となる。これより、読出パ
ルスＲ１は、４Ｎビット期間毎に１Ｎビット期間だけ立
ち上がる。
が入力バッファ２２に蓄積される毎に、蓄積された４Ｎ
ビットの画像データを４８ＭＨｚのクロックレートで読
み出す。つまり、読出パルスＲ１は図３（Ｅ）に示すタ
イミングで入力バッファ２２に与えられ、画像データは
４Ｎビットずつ連続して読み出される。１２ＭＨｚのク
ロックレートで４Ｎビットの画像データを書き込むのに
要する期間を４Ｎビット期間とすると、４Ｎビットの画
像データを４８ＭＨｚのクロックレートで読み出すのに
要する期間は１Ｎビット期間となる。これより、読出パ
ルスＲ１は、４Ｎビット期間毎に１Ｎビット期間だけ立
ち上がる。
【００１５】ＳＤＲＡＭ２６には、図３（Ｅ）から分か
るように、読出パルスＲ１と同じ波形の書込パルスＷ５
が与えられる。このため、入力バッファ２２からの読み
出しと同時に、読み出された４Ｎビット（第１所定量）
の画像データが、ＳＤＲＡＭ２６に書き込まれる。ＳＤ
ＲＡＭ２６にはまた、デコーダ２８から出力されたかつ
書込パルスＷ５と同じパルス幅をもつ読出パルスＲ５ａ
〜Ｒ５ｃが、図３（Ｆ），（Ｊ）および（Ｎ）に示すタ
イミングで入力される。これによって、ＳＤＲＡＭ２６
から、同じ画像データが繰り返し読み出されるととも
に、キャラクタデータが読み出される。画像データおよ
びキャラクタデータのいずれも、４８ＭＨｚのクロック
レートで４Ｎビット（第２所定量）ずつ読み出される。
読出パルスＲ５ａと同じ波形の書込パルスＷ２が出力バ
ッファ３０に与えられ、読出パルスＲ５ｂと同じ波形の
書込パルスＷ３が出力バッファ３２に与えられ、そして
読出パルスＲ５ｃと同じ波形の書込パルスＷ４が出力バ
ッファ３４に与えられる。このため、最初に読み出され
た画像データは出力バッファ３０に書き込まれ、２回目
に読み出された画像データは出力バッファ３２に書き込
まれ、そしてキャラクタデータは出力バッファ３４に書
き込まれる。
るように、読出パルスＲ１と同じ波形の書込パルスＷ５
が与えられる。このため、入力バッファ２２からの読み
出しと同時に、読み出された４Ｎビット（第１所定量）
の画像データが、ＳＤＲＡＭ２６に書き込まれる。ＳＤ
ＲＡＭ２６にはまた、デコーダ２８から出力されたかつ
書込パルスＷ５と同じパルス幅をもつ読出パルスＲ５ａ
〜Ｒ５ｃが、図３（Ｆ），（Ｊ）および（Ｎ）に示すタ
イミングで入力される。これによって、ＳＤＲＡＭ２６
から、同じ画像データが繰り返し読み出されるととも
に、キャラクタデータが読み出される。画像データおよ
びキャラクタデータのいずれも、４８ＭＨｚのクロック
レートで４Ｎビット（第２所定量）ずつ読み出される。
読出パルスＲ５ａと同じ波形の書込パルスＷ２が出力バ
ッファ３０に与えられ、読出パルスＲ５ｂと同じ波形の
書込パルスＷ３が出力バッファ３２に与えられ、そして
読出パルスＲ５ｃと同じ波形の書込パルスＷ４が出力バ
ッファ３４に与えられる。このため、最初に読み出され
た画像データは出力バッファ３０に書き込まれ、２回目
に読み出された画像データは出力バッファ３２に書き込
まれ、そしてキャラクタデータは出力バッファ３４に書
き込まれる。
【００１６】デコーダ２８はさらに、図３（Ｉ），
（Ｍ）および（Ｑ）に示すような、書込パルスＷ１と同
じ波形および位相をもつ読出パルスＲ２〜Ｒ４を出力
し、出力バッファ３０，３２および３４に与える。ＳＤ
ＲＡＭ２６から読み出されたデータは、４８ＭＨｚのク
ロックレートで４Ｎビット毎にそれぞれの出力バッファ
３０，３２および３４に書き込まれ、その後１２ＭＨｚ
のクロックレートで読み出される。つまり、１Ｎビット
期間かけて書き込まれたデータが４Ｎビット期間かけて
読み出される。
（Ｍ）および（Ｑ）に示すような、書込パルスＷ１と同
じ波形および位相をもつ読出パルスＲ２〜Ｒ４を出力
し、出力バッファ３０，３２および３４に与える。ＳＤ
ＲＡＭ２６から読み出されたデータは、４８ＭＨｚのク
ロックレートで４Ｎビット毎にそれぞれの出力バッファ
３０，３２および３４に書き込まれ、その後１２ＭＨｚ
のクロックレートで読み出される。つまり、１Ｎビット
期間かけて書き込まれたデータが４Ｎビット期間かけて
読み出される。
【００１７】図３（Ｆ），（Ｊ）および（Ｎ）からわか
るように、読出パルスＲ５ａ〜Ｒ５ｃは、互いに異なる
時期に１Ｎビット期間だけ立ち上がり、いずれの立ち上
がり時期も、書込パルスＷ５の立ち上がり時期と重なる
ことがない。つまり、画像データの書き込みおよび読み
出しならびにキャラクタデータの読み出しのためにバス
２４が占有される時期は、互いに異なる。また、入力バ
ッファ２２から出力された画像データは、１Ｎビット期
間毎に４８ＭＨｚのクロックレートでＳＤＲＡＭ２６に
書き込まれ、ＳＤＲＡＭ２６からは、１Ｎビット期間毎
に４８ＭＨｚのクロックレートで読み出される。これに
対し、入力バッファ２２には、４Ｎビット期間に４Ｎビ
ットのデータが１２ＭＨｚのクロックレートで書き込ま
れ、出力バッファ３０，３２および３４からは、４Ｎビ
ット期間に４Ｎビットのデータが１２ＭＨｚのクロック
レートで読み出される。つまり、ＳＤＲＡＭ２６への書
き込みのためにバス２４が占有される期間と書込速度と
は、互いに相関し、ＳＤＲＡＭ２６からの読み出しのた
めにバス２４が占有される期間と読出速度もまた、互い
に相関する。
るように、読出パルスＲ５ａ〜Ｒ５ｃは、互いに異なる
時期に１Ｎビット期間だけ立ち上がり、いずれの立ち上
がり時期も、書込パルスＷ５の立ち上がり時期と重なる
ことがない。つまり、画像データの書き込みおよび読み
出しならびにキャラクタデータの読み出しのためにバス
２４が占有される時期は、互いに異なる。また、入力バ
ッファ２２から出力された画像データは、１Ｎビット期
間毎に４８ＭＨｚのクロックレートでＳＤＲＡＭ２６に
書き込まれ、ＳＤＲＡＭ２６からは、１Ｎビット期間毎
に４８ＭＨｚのクロックレートで読み出される。これに
対し、入力バッファ２２には、４Ｎビット期間に４Ｎビ
ットのデータが１２ＭＨｚのクロックレートで書き込ま
れ、出力バッファ３０，３２および３４からは、４Ｎビ
ット期間に４Ｎビットのデータが１２ＭＨｚのクロック
レートで読み出される。つまり、ＳＤＲＡＭ２６への書
き込みのためにバス２４が占有される期間と書込速度と
は、互いに相関し、ＳＤＲＡＭ２６からの読み出しのた
めにバス２４が占有される期間と読出速度もまた、互い
に相関する。
【００１８】図３（Ｂ）〜（Ｅ）からわかるように、入
力バッファ２２に対するデータの書込期間と読出期間と
は、部分的に重複している。また、図３（Ｆ）〜
（Ｉ），（Ｊ）〜（Ｍ）ならびに（Ｎ）〜（Ｑ）からわ
かるように、出力バッファ３０，３２および３４に対す
るデータの書込期間と読出期間もまた部分的に重複して
いる。そして、上述のバス２４の占有時期の問題から、
それぞれの重複時期は互いに異なる。このため、それぞ
れのバッファが必要とする最低の容量は重複時期に応じ
て異なってもよい。つまり、たとえば入力バッファ２２
については、４Ｎビットの画像データが書き込まれた直
後にこの画像データの読み出しが開始され、かつ読み出
しは１Ｎビット期間で完了するため、容量は最低５Ｎビ
ットあればよい。
力バッファ２２に対するデータの書込期間と読出期間と
は、部分的に重複している。また、図３（Ｆ）〜
（Ｉ），（Ｊ）〜（Ｍ）ならびに（Ｎ）〜（Ｑ）からわ
かるように、出力バッファ３０，３２および３４に対す
るデータの書込期間と読出期間もまた部分的に重複して
いる。そして、上述のバス２４の占有時期の問題から、
それぞれの重複時期は互いに異なる。このため、それぞ
れのバッファが必要とする最低の容量は重複時期に応じ
て異なってもよい。つまり、たとえば入力バッファ２２
については、４Ｎビットの画像データが書き込まれた直
後にこの画像データの読み出しが開始され、かつ読み出
しは１Ｎビット期間で完了するため、容量は最低５Ｎビ
ットあればよい。
【００１９】しかし、この実施例では、入力バッファ２
２ならびに出力バッファ３０，３２および３４のいずれ
も同一の容量を有し、かつ容量値は８Ｎビットである。
つまり、４８ＭＨｚのクロックレートで連続して読み出
されるまたは書き込まれるデータ量の２倍である。容量
値をこのように設定することによって、入力バッファ２
２におけるデータの読出時期ならびに出力バッファ３
０，３２および３４におけるデータの書込時期を、任意
に変更することができる。
２ならびに出力バッファ３０，３２および３４のいずれ
も同一の容量を有し、かつ容量値は８Ｎビットである。
つまり、４８ＭＨｚのクロックレートで連続して読み出
されるまたは書き込まれるデータ量の２倍である。容量
値をこのように設定することによって、入力バッファ２
２におけるデータの読出時期ならびに出力バッファ３
０，３２および３４におけるデータの書込時期を、任意
に変更することができる。
【００２０】この実施例によれば、画像データを格納す
るメモリとして汎用性の高いＳＤＲＡＭを用いるように
したため、コストを抑えることができる。また、画像デ
ータの書き込みならびに画像データおよびキャラクタデ
ータの読み出しに用いるクロックレートを、１２ＭＨｚ
よりも早くしたため、複数のデータをＳＤＲＡＭから読
み出すことができ、ＬＣＤに複数の画像を表示できる。
るメモリとして汎用性の高いＳＤＲＡＭを用いるように
したため、コストを抑えることができる。また、画像デ
ータの書き込みならびに画像データおよびキャラクタデ
ータの読み出しに用いるクロックレートを、１２ＭＨｚ
よりも早くしたため、複数のデータをＳＤＲＡＭから読
み出すことができ、ＬＣＤに複数の画像を表示できる。
【００２１】なお、この実施例では、ＳＤＲＡＭ２６へ
の書き込みおよび読み出しのクロックレートを４８ＭＨ
ｚにしたが、ＳＤＲＡＭは１００ＭＨｚ程度のクロック
レートでも適切に動作するため、書き込みおよび読み出
しのクロックレートをさらに上昇させるようにしてもよ
い。そうすれば、ＬＣＤにさらに多くの画像を表示する
ことができる。また、この実施例では画像データを格納
するメモリとしてＳＤＲＡＭを用いるようにしたが、Ｓ
ＤＲＡＭの代わりにＳＧＲＡＭ（シンクロナスグラフィ
ックＲＡＭ) を用いてもよい。さらに、この実施例で
は、高速クロックレートを４８ＭＨｚとしたが、バス２
４におけるデータの衝突を確実に回避するには、クロッ
クレートを５０ＭＨｚ程度まで上昇させればよい。な
お、キャラクタデータは、画像データの一種である。
の書き込みおよび読み出しのクロックレートを４８ＭＨ
ｚにしたが、ＳＤＲＡＭは１００ＭＨｚ程度のクロック
レートでも適切に動作するため、書き込みおよび読み出
しのクロックレートをさらに上昇させるようにしてもよ
い。そうすれば、ＬＣＤにさらに多くの画像を表示する
ことができる。また、この実施例では画像データを格納
するメモリとしてＳＤＲＡＭを用いるようにしたが、Ｓ
ＤＲＡＭの代わりにＳＧＲＡＭ（シンクロナスグラフィ
ックＲＡＭ) を用いてもよい。さらに、この実施例で
は、高速クロックレートを４８ＭＨｚとしたが、バス２
４におけるデータの衝突を確実に回避するには、クロッ
クレートを５０ＭＨｚ程度まで上昇させればよい。な
お、キャラクタデータは、画像データの一種である。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例の動作の一部を示す図解図である。
【図３】図１実施例の動作の一部を示すタイミング図で
ある。
ある。
【符号の説明】 １０ … ディジタルカメラ ２２ … 入力バッファ ３０，３２，３４ … 出力バッファ ２４ … バス ２６ … ＳＤＲＡＭ ２８ … デコーダ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｇ０６Ｆ 3/153 ３３６
Claims (6)
- 【請求項１】単一のポートを有するメモリ、 単一のデータ入力経路および互いに並列する複数のデー
タ出力経路を有するバス、 前記単一のデータ入力経路から入力される入力画像デー
タを基準速度よりも速い第１速度で前記メモリに書き込
む第１書込手段、および複数の出力画像データを前記基
準速度よりも速い第２速度で前記メモリから個別に読み
出し、前記複数のデータ出力経路のそれぞれから出力す
る第１読出手段を備え、 前記第１速度は前記第１書込手段が前記バスを占有する
第１占有期間に相関し、 前記第２速度は前記第１読出手段が前記バスを占有する
第２占有期間に相関する、ディジタルカメラ。 - 【請求項２】前記書込手段は前記入力画像データを第１
所定量ずつ前記メモリに書き込み、 前記読出手段はそれぞれの前記出力画像データを第２所
定量ずつ前記メモリから読み出す、請求項１記載のディ
ジタルカメラ。 - 【請求項３】前記データ入力経路に接続されたかつ前記
入力画像データを一時的に保持する入力バッファ、およ
び前記複数のデータ出力経路のそれぞれに接続されたか
つ対応する前記出力画像データを一時的に保持する複数
の出力バッファをさらに備える、請求項２記載のディジ
タルカメラ。 - 【請求項４】前記入力バッファは少なくとも前記第１所
定量の２倍の容量をもち、それぞれの前記出力バッファ
は少なくとも前記第２所定量の２倍の容量をもつ、請求
項３記載のディジタルカメラ。 - 【請求項５】前記第１速度と前記第２速度とは互いに等
しく、前記第１所定量と前記第２所定量とは互いに等し
い、請求項２ないし４のいずれかに記載のディジタルカ
メラ。 - 【請求項６】前記メモリはシンクロナスＤＲＡＭであ
る、請求項１ないし６のいずれかに記載のディジタルカ
メラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00453398A JP3515352B2 (ja) | 1998-01-13 | 1998-01-13 | ディジタルカメラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00453398A JP3515352B2 (ja) | 1998-01-13 | 1998-01-13 | ディジタルカメラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11205731A true JPH11205731A (ja) | 1999-07-30 |
| JP3515352B2 JP3515352B2 (ja) | 2004-04-05 |
Family
ID=11586695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00453398A Expired - Fee Related JP3515352B2 (ja) | 1998-01-13 | 1998-01-13 | ディジタルカメラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3515352B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8218052B2 (en) | 2003-03-07 | 2012-07-10 | Iconix Video, Inc. | High frame rate high definition imaging system and method |
-
1998
- 1998-01-13 JP JP00453398A patent/JP3515352B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8218052B2 (en) | 2003-03-07 | 2012-07-10 | Iconix Video, Inc. | High frame rate high definition imaging system and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3515352B2 (ja) | 2004-04-05 |
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