JPH11205731A - ディジタルカメラ - Google Patents
ディジタルカメラInfo
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- JPH11205731A JPH11205731A JP10004533A JP453398A JPH11205731A JP H11205731 A JPH11205731 A JP H11205731A JP 10004533 A JP10004533 A JP 10004533A JP 453398 A JP453398 A JP 453398A JP H11205731 A JPH11205731 A JP H11205731A
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- Information Transfer Systems (AREA)
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Abstract
ロックレートが12MHzから48MHzに変換され、
48MHzの画像データが、バス24を介してSDRA
M26に書き込まれる。SDRAM26に保持された画
像データは、48MHzのレートで2回読み出される。
一方の画像データは、バス24を介して出力バッファ3
0に書き込まれ、他方の画像データは、出力バッファ3
2に書き込まれる。SDRAM26からはまた、キャラ
クタデータが同じレートで読み出され、出力バッファ3
4に書き込まれる。出力バッファ30〜34から12M
Hzのレートでデータが読み出され、これによってLC
D46に複数の画像およびキャラクタが表示される。 【効果】 SDRAMを用いるので、コストを抑えるこ
とができる。また、データを高速で読み出すため、複数
の画像をモニタ表示できる。
Description
し、特にたとえば画像データをメモリを通して出力す
る、ディジタルカメラに関する。
は、デュアルポートのVRAMを用いるものがあった。
つまり、たとえば撮影された動画像をリアルタイムでL
CDから出力する場合、CCDイメージャからプログレ
ッシブスキャンによって出力された画像データを、入力
ポートを介してVRAMに書き込み、VRAMをインタ
レーススキャンして読み出し、画像データを出力ポート
から出力していた。
来技術では、汎用性の低いVRAMを使用するためコス
トが高くなるという問題があった。また、画像データの
出力経路は1つだけであるため、1種類の画像しかLC
Dに表示できなかった。それゆえに、この発明の主たる
目的は、コストを抑えることができかつ複数の画像を表
示することができる、ディジタルカメラを提供すること
である。
トを有するメモリ、単一のデータ入力経路および互いに
並列する複数のデータ出力経路を有するバス、単一のデ
ータ入力経路から入力される入力画像データを基準速度
よりも速い第1速度でメモリに書き込む第1書込手段、
および複数の出力画像データを基準速度よりも速い第2
速度でメモリから個別に読み出し、複数のデータ出力経
路のそれぞれから出力する第1読出手段を備え、第1速
度は第1書込手段がバスを占有する第1占有期間に相関
し、第2速度は第1読出手段がバスを占有する第2占有
期間に相関する、ディジタルカメラである。
ックレートが12MHから48MHzに変換される。入力
バッファから出力された48MHzの画像データは、バ
スに形成されたデータ入力経路およびデータ入出力経路
を介して、シンクロナスDRAM(SDRAM)に書き
込まれる。SDRAMに書き込まれた画像データは、4
8MHzのクロックレートで2回読み出される。一方の
画像データは、バスに形成された第1のデータ出力経路
を介して第1の出力バッファに与えられ、他方の画像デ
ータは、第2のデータ出力経路を介して第2の出力バッ
ファに与えられる。SDRAMからはまた、キャラクタ
データが48MHzのクロックレートで読み出され、第
3のデータ出力経路を介して第3の出力バッファに与え
られる。それぞれの出力バッファでは、データのクロッ
クレートが48MHzから12MHzに変換される。そ
して、それぞれの画像データの一部がLCDに与えら
れ、LCDに複数の画像が表示される。また、キャラク
タデータに基づいて、所定のキャラクタがLCDに表示
される。なお、SDRAMに書き込まれる画像データな
らびにSDRAMから表示される2つの画像データおよ
びキャラクタデータは、互いに異なる時期にバスを通過
し、それぞれのデータが衝突することはない。
るメモリを用いるようにしたため、コストを抑えること
ができる。また、メモリから複数の画像データを読み出
し、異なるデータ出力経路から出力するようにしたた
め、複数の画像を同時にモニタ表示することができる。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
メラ10はレンズ12を含み、このレンズ12から入射
された光像が、図示しない色フィルタを介してCCDイ
メージャ14に照射される。CCDイメージャ14は、
プログレッシブスキャン(画素順次走査)に従って、各
画素の電気信号(プログレッシブスキャン信号)を出力
する。CCDイメージャ14からのプログレッシブスキ
ャン信号は、CDS/AGC回路16に与えられる。C
DS/AGC回路16は、プログレッシブスキャン信号
に周知のノイズ除去およびレベル調整を施す。このよう
な処理が施されたプログレッシブスキャン信号は、12
MHzの基準クロックレート(基準速度)で、A/D変
換器18によってディジタルデータ(画像データ)に変
換される。信号処理回路20は、この12MHzの画像
データに周知の白バランス調整およびガンマ補正を施
す。
力された12MHzの画像データを、同じ12MHzの
クロックレートで入力バッファ22に書き込み、その後
48MHzの高速クロックレートで読み出す。読み出さ
れた画像データは、バス24に形成されたデータ入力経
路24aを介して、SDRAM26に与えられる。デコ
ーダ28は、この画像データを、12MHzの4倍の4
8MHzのクロックレート(第1速度)でSDRAM2
6に書き込む。なお、入力バッファ22としてはFIF
Oメモリが用いられる。
ら画像データが読み出されない期間に、SDRAM26
から画像データを2回繰り返して読み出すとともに、S
DRAM26からキャラクタデータを1回読み出す。読
出時のクロックレート(第2速度)もまた、48MHz
である。最初に読み出された画像データは、データ出力
経路24bを介して出力バッファ30に書き込まれ、次
に読み出された画像データは、データ出力経路24cを
介して、出力バッファ32に書き込まれる。キャラクタ
データは、データ出力経路24dを介して、出力バッフ
ァ34に書き込まれる。つまり、デコーダ28が、出力
バッファ30,32および34を互いに異なる時期に4
8MHzのクロックレートで駆動し、これによってそれ
ぞれのデータが、出力バッファ30,32および34に
それぞれ書き込まれる。なお、出力バッファ30,32
および34もまた、FIFOメモリである。
よび34に書き込まれたデータは、その後12MHzの
クロックレートで同時に読み出される。出力バッファ3
0から読み出された画像データはズーム回路36に与え
られ、出力バッファ32から読み出された画像データは
ズーム回路38に与えられる。それぞれのズーム回路3
6および38によって画像データの一部にズーム処理が
施され、ズーム画像データが作成される。スイッチSW
1は、ウィンドウパルス発生回路40から出力されたウ
ィンドウパルスHWIN およびVWIN に応じて、ズーム回
路36および38のいずれか一方に接続される。したが
って、それぞれのズーム画像データが、キャラクタ合成
回路42に選択的に入力される。一方、バッファ34か
ら読み出されたキャラクタデータは、キャラクタ合成回
路42に直接入力される。なお、このキャラクタデータ
は、必要に応じてオンスクリーン表示されるビットマッ
プデータである。
指示に応じてキャラクタデータをズーム画像データに合
成する。キャラクタ合成回路42から出力された画像デ
ータは、エンコーダ44によってYデータおよびCデー
タに変換される。つまり、SDRAM26から読み出さ
れる画像データおよびキャラクタデータはYUVデータ
であり、この結果、キャラクタ合成回路42から出力さ
れる画像データもまたYUVデータであるため、このY
UVデータがエンコーダ44によってYデータおよびC
データに変換される。このようにして得られたYデータ
およびCデータがLCD46に与えられ、たとえば図2
に示すように2つの画像が表示される。つまり、ウィン
ドウパルス発生回路40から図2に示すHWIN パルスお
よびVWI N パルスのいずれか一方でもローレベルであれ
ば、スイッチSW1はズーム回路36側に接続され、画
像1に対応するズーム画像データが選択される。また、
H WIN パルスおよびVWIN パルスの両方がハイレベルと
なれば、スイッチSW1はズーム回路38側に接続され
る。これによって、画像2に対応するズーム画像データ
が選択される。なお、キャラクタデータが合成されたと
きは、所定の位置にキャラクタが表示される。
Hパルスに基づいて、図3(B),(E),(F),
(I),(J),(M),(N)および(Q)に示すよ
うな書込パルスW1〜W5ならびに読出パルスR1〜R
4,R5a〜R5cを出力する。図3(E)に示す書込
パルスW1がハイレベルとなる期間、信号処理回路20
から出力された画像データが48MHzのクロックレー
トで入力バッファ22に書き込まれる。
が入力バッファ22に蓄積される毎に、蓄積された4N
ビットの画像データを48MHzのクロックレートで読
み出す。つまり、読出パルスR1は図3(E)に示すタ
イミングで入力バッファ22に与えられ、画像データは
4Nビットずつ連続して読み出される。12MHzのク
ロックレートで4Nビットの画像データを書き込むのに
要する期間を4Nビット期間とすると、4Nビットの画
像データを48MHzのクロックレートで読み出すのに
要する期間は1Nビット期間となる。これより、読出パ
ルスR1は、4Nビット期間毎に1Nビット期間だけ立
ち上がる。
るように、読出パルスR1と同じ波形の書込パルスW5
が与えられる。このため、入力バッファ22からの読み
出しと同時に、読み出された4Nビット(第1所定量)
の画像データが、SDRAM26に書き込まれる。SD
RAM26にはまた、デコーダ28から出力されたかつ
書込パルスW5と同じパルス幅をもつ読出パルスR5a
〜R5cが、図3(F),(J)および(N)に示すタ
イミングで入力される。これによって、SDRAM26
から、同じ画像データが繰り返し読み出されるととも
に、キャラクタデータが読み出される。画像データおよ
びキャラクタデータのいずれも、48MHzのクロック
レートで4Nビット(第2所定量)ずつ読み出される。
読出パルスR5aと同じ波形の書込パルスW2が出力バ
ッファ30に与えられ、読出パルスR5bと同じ波形の
書込パルスW3が出力バッファ32に与えられ、そして
読出パルスR5cと同じ波形の書込パルスW4が出力バ
ッファ34に与えられる。このため、最初に読み出され
た画像データは出力バッファ30に書き込まれ、2回目
に読み出された画像データは出力バッファ32に書き込
まれ、そしてキャラクタデータは出力バッファ34に書
き込まれる。
(M)および(Q)に示すような、書込パルスW1と同
じ波形および位相をもつ読出パルスR2〜R4を出力
し、出力バッファ30,32および34に与える。SD
RAM26から読み出されたデータは、48MHzのク
ロックレートで4Nビット毎にそれぞれの出力バッファ
30,32および34に書き込まれ、その後12MHz
のクロックレートで読み出される。つまり、1Nビット
期間かけて書き込まれたデータが4Nビット期間かけて
読み出される。
るように、読出パルスR5a〜R5cは、互いに異なる
時期に1Nビット期間だけ立ち上がり、いずれの立ち上
がり時期も、書込パルスW5の立ち上がり時期と重なる
ことがない。つまり、画像データの書き込みおよび読み
出しならびにキャラクタデータの読み出しのためにバス
24が占有される時期は、互いに異なる。また、入力バ
ッファ22から出力された画像データは、1Nビット期
間毎に48MHzのクロックレートでSDRAM26に
書き込まれ、SDRAM26からは、1Nビット期間毎
に48MHzのクロックレートで読み出される。これに
対し、入力バッファ22には、4Nビット期間に4Nビ
ットのデータが12MHzのクロックレートで書き込ま
れ、出力バッファ30,32および34からは、4Nビ
ット期間に4Nビットのデータが12MHzのクロック
レートで読み出される。つまり、SDRAM26への書
き込みのためにバス24が占有される期間と書込速度と
は、互いに相関し、SDRAM26からの読み出しのた
めにバス24が占有される期間と読出速度もまた、互い
に相関する。
力バッファ22に対するデータの書込期間と読出期間と
は、部分的に重複している。また、図3(F)〜
(I),(J)〜(M)ならびに(N)〜(Q)からわ
かるように、出力バッファ30,32および34に対す
るデータの書込期間と読出期間もまた部分的に重複して
いる。そして、上述のバス24の占有時期の問題から、
それぞれの重複時期は互いに異なる。このため、それぞ
れのバッファが必要とする最低の容量は重複時期に応じ
て異なってもよい。つまり、たとえば入力バッファ22
については、4Nビットの画像データが書き込まれた直
後にこの画像データの読み出しが開始され、かつ読み出
しは1Nビット期間で完了するため、容量は最低5Nビ
ットあればよい。
2ならびに出力バッファ30,32および34のいずれ
も同一の容量を有し、かつ容量値は8Nビットである。
つまり、48MHzのクロックレートで連続して読み出
されるまたは書き込まれるデータ量の2倍である。容量
値をこのように設定することによって、入力バッファ2
2におけるデータの読出時期ならびに出力バッファ3
0,32および34におけるデータの書込時期を、任意
に変更することができる。
るメモリとして汎用性の高いSDRAMを用いるように
したため、コストを抑えることができる。また、画像デ
ータの書き込みならびに画像データおよびキャラクタデ
ータの読み出しに用いるクロックレートを、12MHz
よりも早くしたため、複数のデータをSDRAMから読
み出すことができ、LCDに複数の画像を表示できる。
の書き込みおよび読み出しのクロックレートを48MH
zにしたが、SDRAMは100MHz程度のクロック
レートでも適切に動作するため、書き込みおよび読み出
しのクロックレートをさらに上昇させるようにしてもよ
い。そうすれば、LCDにさらに多くの画像を表示する
ことができる。また、この実施例では画像データを格納
するメモリとしてSDRAMを用いるようにしたが、S
DRAMの代わりにSGRAM(シンクロナスグラフィ
ックRAM) を用いてもよい。さらに、この実施例で
は、高速クロックレートを48MHzとしたが、バス2
4におけるデータの衝突を確実に回避するには、クロッ
クレートを50MHz程度まで上昇させればよい。な
お、キャラクタデータは、画像データの一種である。
ある。
Claims (6)
- 【請求項1】単一のポートを有するメモリ、 単一のデータ入力経路および互いに並列する複数のデー
タ出力経路を有するバス、 前記単一のデータ入力経路から入力される入力画像デー
タを基準速度よりも速い第1速度で前記メモリに書き込
む第1書込手段、および複数の出力画像データを前記基
準速度よりも速い第2速度で前記メモリから個別に読み
出し、前記複数のデータ出力経路のそれぞれから出力す
る第1読出手段を備え、 前記第1速度は前記第1書込手段が前記バスを占有する
第1占有期間に相関し、 前記第2速度は前記第1読出手段が前記バスを占有する
第2占有期間に相関する、ディジタルカメラ。 - 【請求項2】前記書込手段は前記入力画像データを第1
所定量ずつ前記メモリに書き込み、 前記読出手段はそれぞれの前記出力画像データを第2所
定量ずつ前記メモリから読み出す、請求項1記載のディ
ジタルカメラ。 - 【請求項3】前記データ入力経路に接続されたかつ前記
入力画像データを一時的に保持する入力バッファ、およ
び前記複数のデータ出力経路のそれぞれに接続されたか
つ対応する前記出力画像データを一時的に保持する複数
の出力バッファをさらに備える、請求項2記載のディジ
タルカメラ。 - 【請求項4】前記入力バッファは少なくとも前記第1所
定量の2倍の容量をもち、それぞれの前記出力バッファ
は少なくとも前記第2所定量の2倍の容量をもつ、請求
項3記載のディジタルカメラ。 - 【請求項5】前記第1速度と前記第2速度とは互いに等
しく、前記第1所定量と前記第2所定量とは互いに等し
い、請求項2ないし4のいずれかに記載のディジタルカ
メラ。 - 【請求項6】前記メモリはシンクロナスDRAMであ
る、請求項1ないし6のいずれかに記載のディジタルカ
メラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00453398A JP3515352B2 (ja) | 1998-01-13 | 1998-01-13 | ディジタルカメラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00453398A JP3515352B2 (ja) | 1998-01-13 | 1998-01-13 | ディジタルカメラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11205731A true JPH11205731A (ja) | 1999-07-30 |
JP3515352B2 JP3515352B2 (ja) | 2004-04-05 |
Family
ID=11586695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00453398A Expired - Fee Related JP3515352B2 (ja) | 1998-01-13 | 1998-01-13 | ディジタルカメラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3515352B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8218052B2 (en) | 2003-03-07 | 2012-07-10 | Iconix Video, Inc. | High frame rate high definition imaging system and method |
-
1998
- 1998-01-13 JP JP00453398A patent/JP3515352B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8218052B2 (en) | 2003-03-07 | 2012-07-10 | Iconix Video, Inc. | High frame rate high definition imaging system and method |
Also Published As
Publication number | Publication date |
---|---|
JP3515352B2 (ja) | 2004-04-05 |
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