JP3172491B2 - ディジタルカメラ - Google Patents
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Description
関し、特にたとえば所望のズーム倍率を有する画像信号
を生成する、ディジタルカメラに関する。
撮影された画像信号から所望のズーム倍率をもつズーム
画像信号を生成するために、画像信号を一旦フィールド
メモリに格納し、その後ラインメモリ,加算器,乗算器
などを用いて画像信号にズーム処理を施していた。
来技術ではズーム処理にフィールドメモリ,ラインメモ
リ,加算器,乗算器などの回路が必要となるため、回路
構成が複雑になるという問題があった。それゆえに、こ
の発明の主たる目的は、簡単な回路構成で所望のズーム
倍率を有する画像信号を生成できる、ディジタルカメラ
を提供することである。
ら出力された第1水平画素数の画像信号に基づいて第1
水平画素数よりも少ない第2水平画素数の画像信号を生
成するディジタルカメラにおいて、第1ズーム倍率が設
定されたとき第1水平画素数の画像信号に間引き処理を
施して第2水平画素数の画像信号を出力し、第2ズーム
倍率が設定されたとき間引き処理を行なわず第1水平画
素数の画像信号を出力する間引き手段、第2水平画素数
よりも少ない第3水平画素数に相当する容量を少なくと
も有するかつ間引き手段から出力された画像信号を一時
的に保持するバッファ、第3水平画素数の画像信号が前
記バッファに書き込まれる毎に当該第3画素数の画像信
号をバッファから読み出す読み出し手段、および第1ズ
ーム倍率が設定されたとき第1水平画素数に関連する第
1期間に読み出し手段を能動化し、第2ズーム倍率が設
定されたとき第2水平画素数に関連する第2期間に読み
出し手段を能動化する読み出し制御手段を備えることを
特徴とする、ディジタルカメラである。
第1水平画素数の画像信号に間引き処理を施して第2水
平画素数の画像信号を出力し、第2ズーム倍率が設定さ
れると間引き処理を行なわず第1水平画素数の画像信号
を出力する。バッファは、第2水平画素数よりも少ない
第3水平画素数に相当する容量を少なくとも有し、間引
き手段から出力された画像信号を一時的に保持する。読
み出し手段は、第3水平画素数の画像信号がバッファに
書き込まれる毎に当該第3画素数の画像信号をバッファ
から読み出する。 ここで、読み出し手段は読み出し制御
手段によって制御され、読み出し手段が能動化される期
間はズーム倍率によって異なる。つまり、第1ズーム倍
率が設定されたときは、第1水平画素数に関連する第1
期間に能動化されるが、第2ズーム倍率が設定されたと
きは、第2水平画素数に関連する第2期間に能動化され
る。これによって、第1ズーム倍率および第2ズーム倍
率のいずれが設定されたときも、第1水平画素数の画像
信号に基づいて第2水平画素数の画像信号が生成され
る。
み出し手段の動作を制御するだけで所望のズーム倍率の
画像信号が生成されるため、回路構成の簡略化が可能と
なる。この発明の上述の目的,その他の目的,特徴およ
び利点は、図面を参照して行なう以下の実施例の詳細な
説明から一層明らかとなろう。
ラ10は、水平方向および垂直方向の有効画素数がそれ
ぞれ“640”および“480”のCCDイメージャ1
2を含む。CCDイメージャ12の前面には、原色フィ
ルタ(図示せず)が装着され、被写体の光像はこの原色
フィルタを通してCCDイメージャ12に照射される。
答してタイミングジェネレータ(TG)13から出力さ
れるタイミング信号によって駆動される。つまり、オペ
レータが電源を投入すると、システムコントローラ50
が、割込端子42aを通してCPU42にカメラモード
を設定する。すると、CPU42がシグナルジェネレー
タ(SG)15を起動し、シグナルジェネレータ(S
G)15が図6(A)および図7(A)に示す水平同期
信号ならびに図示しない垂直同期信号を出力する。TG
13は、この水平同期信号および垂直同期信号に基づい
てタイミング信号を生成し、CCDイメージャ12をプ
ログレッシブスキャン方式で駆動する。
ラ信号は、各画素がR,GおよびBのいずれかの原色成
分をもつ原色信号である。出力されたカメラ信号は、C
DS/AGC回路14で周知のノイズ除去およびレベル
調整を施され、その後12MHzのクロックレートで動
作するA/D変換器16で、ディジタル信号であるカメ
ラデータに変換される。信号処理回路18は、A/D変
換器16から出力されたカメラデータに4:2:2の比
率でYUV変換を施し、画像データつまりYUVデータ
を生成する。
水平同期信号および垂直同期信号に従って、図6(B)
および図7(B)に示す12MHzのクロックに従って
上述の信号処理を実行する。この結果、図6(C)に示
すYデータおよび図6(D)に示すUVデータあるいは
図7(C)に示すYデータおよび図7(D)に示すUV
データが、2つの信号経路から同時に出力される。な
お、Yデータ,UデータおよびVデータはいずれも、1
画素あたり8ビットである。
標準カメラモードを設定し、この結果、VGAの解像度
をもつ動画像がモニタ40に表示される。つまり、標準
カメラモードでは1倍ズームされた640画素×480
ラインの動画像がモニタ40に表示される。ここでオペ
レータがズームボタン44を操作すると、システムコン
トローラ50はズームモードを設定し、これによってモ
ニタ40にはQVGAの解像度をもつ動画像が表示され
る。ズームモードには1倍ズームモードおよび2倍ズー
ムモードがあり、1倍ズームモードでは1画素おきに間
引かれた320画素×240ラインの動画像が、2倍ズ
ームモードでは画面の中央から切り出された320画素
×240ラインの動画像が、モニタ40に表示される。
このようにモードに応じた動画像を表示するために、信
号処理回路18から出力された画像データは次のように
処理される。
では、図6(E)に示すイネーブル信号EN0がTG1
3から出力され、シリアルに接続されたD−FF回路2
0a〜20dに与えられる。これによって、D−FF回
路20a〜20dは常に能動化され、12MHzのクロ
ックに応答して入力データをラッチする。つまり、信号
処理回路18から図6(C)に示すように順次出力され
るYデータを1画素ごとにラッチし、D−FF回路24
に同時に入力する。D−FF回路24には、水平方向に
連続する4画素分つまり32ビットのYデータが同時に
入力される。
22a〜22dには、図6(F)に示すイネーブル信号
EN1が入力される。D−FF回路22a〜22dもま
た常に能動化され、12MHzのクロックに応答して入
力データをラッチする。信号処理回路18から出力され
るUデータおよびVデータは、図6(D)に示すように
8ビットごとに交互に切り換わる。4:2:2変換によ
ってUデータおよびVデータのそれぞれのデータ量はY
データの1/2となるため、4画素分のYデータが一方
の信号経路から出力される間に、2画素分のUデータお
よびVデータが他方の信号経路から出力される。このよ
うな2画素分のUVデータが、D−FF回路22a〜2
2dを介してD−FF回路26に同時に入力される。
(G)に示すように3クロックおきに1クロック期間立
ち上がるイネーブル信号EN2に応答して、入力データ
をラッチする。この結果、32ビットのYデータおよび
UVデータが、図6(H)および図6(I)のタイミン
グでD−FF回路24および26から出力される。D−
FF回路24および26の出力はスイッチSW1に与え
られ、図6(J)に示すように2クロック期間ごとに変
化するSW信号によって時分割多重される。スイッチS
W1からは、図6(K)に示すように時分割多重された
YUVデータが出力される。このYUVデータは640
画素×480ラインのデータ量をもち、転送レートは6
MHzである。
(E)に示すイネーブル信号EN0がTG13からD−
FF回路20a〜20dに入力され、図7(F)に示す
イネーブル信号EN1がTG13からD−FF回路22
a〜22dに入力され、そして図7(G)に示すイネー
ブル信号EN2がTG13からD−FF回路24および
26に入力される。D−FF回路20a〜20dは1ク
ロック期間ごとに間欠的に能動化され、信号処理回路1
8から出力された図7(C)に示すYデータを1画素お
きにラッチする。この結果、水平方向において1画素お
きに間引かれた4画素分のYデータが、D−FF回路2
4に同時に入力される。
に示すイネーブル信号EN1によって2クロック期間ご
とに間欠的に能動化される。このため、信号処理回路1
8から出力された図7(D)に示すUデータおよびVデ
ータもまた、1画素おきにラッチされる。つまり、所定
1画素に対応するUデータおよびVデータは2クロック
期間かけて出力されるため、UデータおよびVデータ
は、2クロックごとにレベルが変化するイネーブル信号
EN1によって1画素おきにラッチされる。これによっ
て、水平方向に1画素おきに間引かれた2画素分のUV
データが、D−FF回路26に同時に入力される。
(G)に示すイネーブル信号EN2に応答して入力デー
タをラッチする。イネーブル信号EN2は7クロックお
きに1クロック期間ハイレベルとなり、これによって3
2ビットのYデータおよびUVデータが、図7(H)お
よび図7(I)のタイミングでD−FF回路24および
26から出力される。SW信号は図7(J)に示すよう
に4クロック期間ごとに変化し、スイッチSW1からは
図7(K)に示すように時分割多重されたYUVデータ
が出力される。このYUVデータは320画素×240
ライン分のデータ量をもち、転送レートは3MHzとな
る。
路20a〜20d,22a〜22d,24および26な
らびにTG13が、間引き回路21を構成する。このよ
うな間引き回路21が、モードに応じてCPU42によ
って能動化/不能化される。したがって、1倍ズームモ
ードでは、1倍のズーム倍率をもつVGA解像度の画像
データが生成される。
ルポートのSRAMによって構成される。メモリエリア
は2バンクに分割され、各バンクのワード数は“32”
であり、各ワードは32ビットの容量をもつ。つまり、
各バンクには64画素分のYUVデータを格納できる。
スイッチSW1から出力されたYUVデータは、このよ
うなバッファ28に入力される。
ズームモードにおいて図6(L)に示すアドレス信号お
よび図6(M)に示すバンク切換信号をバッファ28に
与え、1倍ズームモードにおいて図7(L)に示すアド
レス信号および図7(M)に示すバンク切換信号をバッ
ファ28に与える。いずれのモードでも、アドレス信号
およびバンク切換信号は、YUVデータに同期して与え
られる。この結果、標準カメラモードおよび2倍ズーム
モードでは水平方向に連続する64画素分のYUVデー
タがいずれかのバンクに書き込まれ、1倍ズームモード
では水平方向において1画素おきに間引かれた64画素
分のYUVデータがいずれかのバンクに書き込まれる。
Yデータは各バンクの前半16ワードに格納され、UV
データは後半16ワードに格納される。
1画素おきに間引かれるため、64画素分の書き込み
に、標準カメラモードおよび2倍ズームモードの2倍の
時間が必要となる。また、図2には標準カメラモードお
よび2倍ズームモードでバッファ28に書き込まれる画
素データの1例を示している。それぞれのバンクのYU
Vデータは、TG13から出力される読み出しリクエス
トに基づいてメモリ制御回路32によって読み出され
る。読み出しリクエストは、図6(N)および図7
(N)から分かるようにバンク切換信号の立ち上がりお
よび立ち下がりに同期して生成される。ただし、読み出
しリクエストはメモリ制御回路32の前にゲート回路4
8に入力され、モードに応じていずれかの読み出しリク
エストにゲートがかけられる。メモリ制御回路32はゲ
ート回路48から出力された読み出しリクエストにのみ
応答し、バッファ28から画像データを読み出す。読み
出された画素データは、バス30および33を介してS
DRAM34に書き込まれる。
(G)に示すように1ライン期間にわたってハイレベル
となり、図8(F)に示す10個の読み出しリクエスト
が、1ライン期間にメモリ制御回路32に入力される。
メモリ制御回路32は1ライン期間に640画素分の画
素データをバッファ28から読み出し、SDRAM34
に書き込む。ゲート回路48は、いずれのラインについ
ても図8(G)に示すゲート信号を出力する。標準カメ
ラモードでは間引き回路21は不能化されるため、64
0画素×480ライン分の画像データがすべてメモリ制
御回路32に入力され、SDRAM34に書き込まれ
る。
能化され、640画素×480ライン分の画像データが
バッファ28に順次書き込まれる。しかし、2倍ズーム
モードにおけるゲート信号は、図8(C)に示すように
1ライン期間の中央でのみハイレベルとなり、図8
(A)に示す10個の読み出しリクエストのうち中央の
5つだけが、メモリ制御回路32に入力される。このた
め、メモリ制御回路32は1ライン期間に320画素分
の画素データをバッファ28から読み出し、SDRAM
34に書き込む。垂直方向においても、ゲート回路64
は中央の240ラインにおいてのみ図8(A)に示すゲ
ート信号を出力する。この結果、2倍ズームモードでは
画面中央から切り出された320画素×240ライン分
の画像データだけがSDRAM34に書き込まれる。
ゲート信号が全ラインにわたって出力される。このた
め、TG13で生成された読み出しリクエストはすべ
て、メモリ制御回路32に入力される。ただし、1倍ズ
ームモードでバッファ28に書き込まれる画素データは
1画素おきに間引かれたものであり、読み出しリクエス
トは1ライン期間に5つしか出力されない。したがっ
て、SDRAM34に書き込まれる画像データは、1画
素おきに間引かれた320画素×240ラインの画素デ
ータとなる。
ゲート回路48およびメモリ制御回路32が、切り出し
回路49を構成する。そして、CPU42が、モードに
応じて切り出し回路49を能動化/不能化する。なお、
標準カメラモードでは間引き回路21および切り出し回
路49のいずれも不能化されるが、1倍ズームモードで
は間引き回路21だけが能動化され、2倍ズームモード
では切り出し回路49だけが能動化される。つまり、C
PU42は、ズームモードに応じて間引き回路21およ
び切り出し回路49を選択的に能動化する。
では、図9(D)に示すタイミングで読み出しリクエス
トが入力され、1倍ズームモードでは、図9(A)に示
すタイミングで読み出しリクエストが入力される。メモ
リ制御回路32は、このような読み出しリクエストに応
答して、図9(B)または図9(E)に示すように24
MHzのレートでアドレス信号を出力し、図9(C)ま
たは図9(F)に示すようにバッファ28からYUVデ
ータを読み出す。このように、メモリ制御回路32は2
4MHzのレートで画像データを読み出し、この読み出
し速度はバッファ28への画像データの書き込み速度の
4倍または8倍である。換言すれば、画像データをSD
RAM34に書き込むためにバス30および33が占有
される期間は、全体の1/4または1/8である。
3が開放されている期間にSDRAM34からインタレ
ーススキャン方式で画像データを読み出し、NTSCエ
ンコーダ38に入力する。NTSCエンコーダ38は、
入力画像データをNTSCフォーマットでエンコード
し、これによって得られたコンポジット映像信号がモニ
タ40に与えられる。この結果、モードに対応する動画
像が画面上に表示される。つまり、標準カメラモードで
はVGAの解像度をもつ1倍の動画像が表示され、1倍
ズームモードではQVGAの解像度をもつ1倍の動画像
が表示され、そして2倍ズームモードではQVGAの解
像度をもつ2倍の動画像が表示される。
る。SG15から入力された水平同期信号は、8進カウ
ンタ13a,16進カウンタ13hおよび2進カウンタ
13kのリセット端子に入力される。つまり、カウンタ
13a,13hおよび13kのいずれも、水平同期信号
によってリセットされる。8進カウンタ13aは、12
MHzのクロックによってインクリメントされ、“0”
〜“7”のいずれかのカウント値を出力する。出力され
たカウント値は、デコーダ13b〜13gに入力され
る。デコーダ13bはカウント値が“0”,“2”,
“4”および“6”をとるときにハイレベル信号を出力
し、デコーダ13cはカウント値が“3”および“7”
をとるときにハイレベル信号を出力する。また、デコー
ダ13dはカウント値が“7”のときハイレベル信号を
出力し、デコーダ13eはカウント値が“0”,
“1”,“4”および“5”をとるときにハイレベル信
号を出力する。さらに、デコーダ13fはカウント値が
“2”,“3”,“6”および“7”をとるときにハイ
レベル信号を出力し、デコーダ13gはカウント値が
“4”〜“7”をとるときにハイレベル信号を出力す
る。
W2〜SW5を制御する。つまり、標準カメラモードお
よび2倍ズームモードにおいてスイッチSW2〜SW5
を端子S1〜S4とそれぞれ接続し、1倍ズームモード
においてスイッチSW2〜SW5を端子S5〜S8とそ
れぞれ接続する。したがって、スイッチSW2およびS
W4は、標準カメラモードおよび2倍ズームモードにお
いて直流電源V1およびV2とそれぞれ接続され、1倍
ズームモードにおいてデコーダ13bおよび13eとそ
れぞれ接続される。また、スイッチSW3およびSW5
は、標準カメラモードおよび2倍ズームモードにおいて
デコーダ13cおよび13fとそれぞれ接続され、1倍
ズームモードにおいてデコーダ13dおよび13gとそ
れぞれ接続される。
N0となり、スイッチSW3の出力がイネーブル信号E
N2となる。また、スイッチSW4の出力がイネーブル
信号EN1となり、スイッチSW5の出力がスイッチS
W1を制御するSW信号となる。16進カウンタ13h
は8進カウンタ13aのキャリー信号によってインクリ
メントされ、カウント値はデコーダ13iおよび13j
に入力される。デコーダ13iは16進カウンタ13h
のカウント値が“7”および“15”をとるときにハイ
レベル信号を出力し、デコーダ13jは16進カウンタ
13hのカウント値が“15”をとるときにハイレベル
信号を出力する。つまり、デコーダ13iは64画素ご
とにハイレベル信号を出力し、デコーダ13jは128
画素ごとにハイレベル信号を出力する。スイッチSW6
もまた、CPU42によって制御される。スイッチSW
6は、標準カメラモードおよび2倍ズームモードにおい
て端子S9と接続され、1倍ズームモードにおいて端子
S10と接続される。
3kのクロック端子に与えられる。2進カウンタ13k
は、標準カメラモードおよび2倍ズームモードにおいて
64画素ごとにインクリメントされ、1倍ズームモード
において128画素毎にインクリメントされる。つま
り、2進カウンタ13kのカウント値は、64画素また
は128画素毎に“0”および“1”の間で切り換わ
る。このような2進カウンタ13kの出力がバンク切換
信号となる。2進カウンタ13kの出力はまたエッジ検
出回路13mに入力され、これによってバンク切換信号
の立ち上がりエッジおよび立ち下がりエッジが検出され
る。このようなエッジ検出回路13mの出力が、読み出
しリクエストとなる。
れる。Hカウンタ48aは12MHzのクロックによっ
てインクリメントされ、水平同期信号によってリセット
される。一方、Vカウンタ48bは水平同期信号によっ
てインクリメントされ、垂直同期信号によってリセット
される。このため、Hカウンタ48aのカウント値はた
とえば“0”〜“779”をカウントし、Vカウンタ4
8bはたとえば“0”〜“559”をカウントする。H
カウンタ48aから出力された水平カウント値はデコー
ダ48cおよび48dに入力され、Vカウンタ48bか
ら出力された垂直カウント値はデコーダ48eおよび4
8fに入力される。
HE ,HS ,VE およびVS をデコーダ48a〜48f
にそれぞれ設定する。数値データHS は水平方向におけ
るゲート信号の立ち上がり位置を規定し、数値データH
E は水平方向におけるゲート信号の立ち下がり位置を規
定する。また、数値データVS は垂直方向におけるゲー
ト信号の立ち上がり位置を規定し、数値データVE は垂
直方向におけるゲート信号の立ち下がり位置を規定す
る。それぞれの数値データHS ,HE ,VS およびV E
は、標準モードまたは1倍ズームモードと2倍ズームモ
ードとの間で変化する。
ウント値と設定された数値とが一致するときだけハイレ
ベル信号を出力する。デコーダ48cおよび48dの出
力は、RS−FF回路48gのセット端子およびリセッ
ト端子に入力され、デコーダ48eおよび48f出力は
RS−FF回路48hのセット端子およびリセット端子
に入力される。したがって、RS−FF回路48gの出
力は水平カウント値が数値データHS と一致したときに
立ち上がり、水平カウント値が数値データHEと一致し
たときに立ち下がる。一方、RS−FF回路48hの出
力は、垂直カウント値が数値データVS と一致したとき
に立ち上がり、垂直カウント値が数値データVE と一致
したときに立ち下がる。このようなRS−FF回路48
gおよび48hの出力がAND回路48iによって論理
積を施され、ゲート信号が生成される。
れた読み出しリクエストおよびAND回路48iから出
力されたゲート信号を受け、ゲート信号がハイレベルの
ときだけ読み出しリクエストをメモリ制御回路32に出
力する。CPU42は、電源投入と同時に図5に示すフ
ロー図の処理を開始する。まずステップS1で、TG1
3およびゲート回路48をVGA1倍モードつまり通常
カメラモードで動作させる。具体的には、図3に示すス
イッチSW2〜SW5を端子S1〜S4にそれぞれ接続
し、スイッチSW6を端子S9に接続する。また、図8
(G)に示すゲート信号が生成されるように、数値デー
タHS ,HE ,V S およびVE を図4に示すデコーダ4
8c〜48fにそれぞれ設定する。この結果、VGAの
解像度をもつ1倍の動画像がモニタ40に表示される。
ボタン44が押されたかどうか判断する。ここで“YE
S”であれば、ステップS5でTG13およびゲート回
路48をQVGA1倍モードつまり1倍ズームモードで
動作させる。このとき、スイッチSW2〜SW5は端子
S5〜S8とそれぞれ接続され、スイッチSW6は端子
S10と接続される。また、図8(E)に示すゲート信
号が生成されるように、数値データHS ,HE ,VS お
よびVE がデコーダ48c〜48fに設定される。この
結果、QVGAの解像度をもつ1倍の動画像がモニタ4
0に表示される。
S9のそれぞれでズームボタン44およびズームオフボ
タン46の操作を監視する。ズームボタン44が再度押
されれば、CPU42はステップS7で“YES”と判
断し、ステップS11でTG13ゲート回路48をQV
GA2倍モードつまり2倍ズームモードで動作させる。
このため、スイッチSW2〜SW5は端子S1〜S4と
接続され、スイッチSW6は端子S9と接続される。ま
た、図8(C)に示すゲート信号が生成されるように数
値データHS ,HE ,VS およびVE がデコーダ48c
〜48fに設定される。この結果、QVGAの解像度を
もつ2倍の動画像がモニタ40に表示される。
とCPU42はステップS9で“YES”と判断し、処
理をステップS1に戻す。ステップS11の処理を終え
ると、CPU42はステップS13およびS15のそれ
ぞれで、再びズームボタン44およびズームオフボタン
46の操作を監視する。ズームボタン44が押される
と、CPU42はステップS13で“YES”と判断し
ステップS5に戻るが、ズームオフボタン46が押され
ると、ステップS15で“YES”と判断し、ステップ
S1に戻る。
れると、表示される動画像の解像度はQVGAに設定さ
れ、ズームボタン44が押されるごとにズーム倍率が1
倍と2倍との間で切り換えられる。ズームオフボタン4
6が押されると、表示画像の解像度はVGAに戻る。な
お、この実施例ではR,GおよびBがモザイク状に配列
された原色フィルタを用いて説明したが、Ye ,Cy ,
Mg およびGがモザイク状に配列された補色フィルタを
用いてもよい。
図である。
(B)は12MHzのクロックを示す波形図であり、
(C)はYデータを示す図解図であり、(D)はUVデ
ータを示す図解図であり、(E)〜(G)はイネーブル
信号を示す波形図であり、(H)および(I)はD−F
F回路の出力を示す図解図であり、(J)はSW信号を
示す波形図であり、(K)はSWの出力を示す図解図で
あり、(L)はアドレス信号を示す図解図であり、
(M)はバンク切換信号を示す波形図であり、(N)は
読み出しリクエストを示す波形図である。
(B)は12MHzのクロックを示す波形図であり、
(C)はYデータを示す図解図であり、(D)はUVデ
ータを示す図解図であり、(E)〜(G)はイネーブル
信号を示す波形図であり、(H)および(I)はD−F
F回路の出力を示す図解図であり、(J)はSW信号を
示す波形図であり、(K)はSWの出力を示す図解図で
あり、(L)はアドレス信号を示す図解図であり、
(M)はバンク切換信号を示す波形図であり、(N)は
読み出しリクエストを示す波形図である。
(B),(D)および(F)は読み出しリクエストを示
す波形図であり、(C),(E)および(G)はゲート
信号を示す波形図である。
す波形図であり、(B)および(E)はアドレス信号を
示す波形図であり、(C)および(F)はバッファ出力
を示す波形図である。
Claims (5)
- 【請求項1】撮影手段から出力された第1水平画素数の
画像信号に基づいて前記第1水平画素数よりも少ない第
2水平画素数の画像信号を生成するディジタルカメラに
おいて、 第1ズーム倍率が設定されたとき前記第1水平画素数の
画像信号に間引き処理を施して前記第2水平画素数の画
像信号を出力し、第2ズーム倍率が設定されたとき前記
間引き処理を行なわず前記第1水平画素数の画像信号を
出力する間引き手段、 前記第2水平画素数よりも少ない第3水平画素数に相当
する容量を少なくとも有するかつ前記間引き手段から出
力された画像信号を一時的に保持するバッファ、 前記第3水平画素数の画像信号が前記バッファに書き込
まれる毎に当該第3画素数の画像信号を前記バッファか
ら読み出す読み出し手段、および 前記第1ズーム倍率が
設定されたとき第1水平画素数に関連する第1期間に前
記読み出し手段を能動化し、前記第2ズーム倍率が設定
されたとき前記第2水平画素数に関連する第2期間に前
記読み出し手段を能動化する読み出し制御手段を備える
ことを特徴とする 、ディジタルカメラ。 - 【請求項2】前記第3画素数の画像信号が前記バッファ
に書き込まれる毎に読み出し要求を出力する要求出力手
段をさらに備え、 前記読み出し制御手段は、前記第1ズーム倍率が設定さ
れたとき前記第1期間において出力された前記読み出し
要求を有効化し、前記第2ズーム倍率が設定されたとき
前記第2期間において出力された前記読み出し要求を有
効化し、 前記読み出し手段は、有効化された前記読み出し要求に
応答して前記バッファから前記第3画素数の画像信号を
読み出す、 請求項1記載のディジタルカメラ。 - 【請求項3】前記間引き手段は、前記第1水平画素数の
画像信号を第1所定画素数ずつシフトさせる複数のレジ
スタ、および前記第1ズーム倍率が設定されたとき前記
複数のレジスタを間欠的に能動化するレジスタ制御手段
を含む、請求項1または2記載のディジタルカメラ。 - 【請求項4】前記第1水平画素数の画像信号は互いにデ
ータ量の異なるY信号,U信号およびV信号を含み、 前記複数のレジスタは、前記Y信号を1画素ずつシフト
させる複数の第1レジスタ、および前記U信号および前
記V信号を1画素ずつかつ交互にシフトさせる複数の第
2レジスタを含む、請求項3記載のディジタルカメラ。 - 【請求項5】前記レジスタ制御手段は、前記第1ズーム
倍率が設定されたとき前記複数の第1レジスタを1画素
期間毎に間欠的に能動化する第1レジスタ制御手段、お
よび前記第1ズーム倍率が設定されたとき前記複数の第
2レジスタを2画素期間毎に間欠的に能動化する第2レ
ジスタ制御手段を含む、請求項4記載のディジタルカメ
ラ。
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