JPH11202023A - テスト−バーンイン装置、それを用いたインラインシステム及びそのインラインシステムを用いたテスト方法 - Google Patents

テスト−バーンイン装置、それを用いたインラインシステム及びそのインラインシステムを用いたテスト方法

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JPH11202023A
JPH11202023A JP10196846A JP19684698A JPH11202023A JP H11202023 A JPH11202023 A JP H11202023A JP 10196846 A JP10196846 A JP 10196846A JP 19684698 A JP19684698 A JP 19684698A JP H11202023 A JPH11202023 A JP H11202023A
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JP
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test
burn
tray
unit
map
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Application number
JP10196846A
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Chuseki Mo
柱石 孟
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/2849—Environmental or reliability testing, e.g. burn-in or validation tests
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    • G01—MEASURING; TESTING
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Abstract

(57)【要約】 【課題】 半導体素子製造工程中のバック−エンド工程
全般を飛躍的に改善すること。 【解決手段】 移送レール３８、複数のテストヘッド２
３、反応室３２、ローディング部３４およびアンローデ
ィング部３６を備え、テストトレー１０だけを用いて半
導体チップパッケージ素子の各種電気的テストとバーン
インを行えるようにテスト−バーンイン装置１００ａ、
１００ｂ、１００ｃが構成される。各装置１００ａ、１
００ｂ、１００ｃでのテスト結果であるテストトレー地
図を作成し、これらから最終分類地図を作成し、この最
終分類地図に基づき、すべてのテストの完了後に一括し
て半導体チップパッケージ素子の分類と再テストを行
う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路素
子のテスト装置及びテスト方法に関し、より詳しくは、
半導体チップパッケージをテストするためのテスト−バ
ーンイン装置と、その装置を用いたインラインシステム
及びそのインラインシステムを用いたテスト方法に関す
るものである。
【０００２】
【従来の技術】一般に、半導体集積回路素子の製造工程
は、大別すると、ウェーハ製造、パッケージ組立て及び
バック−エンド(back-end)工程に区分される。ウェーハ
製造工程は、シリコンのような半導体物質を薄くて丸い
板に加工し、その内部又は表面に多数の回路を形成する
一連の操作をいう。このようにウェーハが製造される
と、ウェーハから個別半導体チップを分離し、信号伝達
経路及び作動環境を構築するためにパッケージの形態に
組立てることになる。バック−エンド工程は、様々なテ
スト工程及び分類工程を含む。テスト工程では、パッケ
ージ素子が確かに動作するかを調べるためにその特性を
検査し、分類工程では、テスト結果によるパッケージ素
子の分類が行われる。
【０００３】図１を参照すると、従来のバック−エンド
工程（８０）は、４回のテスト段階（８１、８２、８
３、８４）、３回の分類段階（９１、９２、９３）、マ
ーキング（８５）、外観検査（８６）、包装（８７）及
び入庫（８８）段階を含む。４回のテスト段階は、例え
ばＤＣテスト（８１）、バーンイン（８２）、常温テス
ト（８３；room/cold test）及びホットソートテスト
（８４；hot sort test ）である。
【０００４】組立てが完了した半導体チップパッケージ
（８９）がバック−エンド工程（８０）に投入される
と、まずＤＣテスト（８１）をする。ＤＣテスト（８
１）は、パッケージ組立て工程で発生した電気的不良、
例えば開放／短絡（open/short）等を検出するためのも
のである。不良と判定されたパッケージ素子は、１次分
類段階（９１）で除去され、良品は、バーンイン段階
（８２）に移送される。ＤＣテスト段階（８１）のパッ
ケージ素子は、デバイストレーに収納された状態であ
る。一方、ＤＣテスト後、良品と判定されたパッケージ
素子は、１次分類段階（９１）でデバイストレーからバ
ーンインボードに移される。また、バーンインボードに
載置されたままバーンイン段階（８２）に供給される。
【０００５】バーンイン（８２）は、製品の初期寿命不
良を予め除去するためのものであって、特定時間高温の
熱と電気的信号を用いたストレスを製品に加えることに
なる。バーンイン（８２）が終わった後、バーンインボ
ードは、さらに１次分類段階（９１）に戻り、バーンイ
ンボードのパッケージ素子はバーンイン結果により分類
される。すなわち、バーンインボードからさらにデバイ
ストレーに移され、次のテスト段階（８３）に送られ
る。図１では、１次分類段階（９１）が１つのブロック
で図示されているが、当業者に周知のように、実際には
多数の細部工程が１次分類段階（９１）で同時に進行さ
れる。すなわち、１次分類段階（９１）においては、デ
バイストレーからバーンインボードへのパッケージ素子
の移動、バーンインボードからデバイストレーへのパッ
ケージ素子の移動、ＤＣテスト後の不良素子の除去、バ
ーンイン後のパッケージ素子の分類等が行われる。ま
た、大部分の場合、１次分類（９１）とＤＣテスト（８
１）は、同一の設備内で行われる。
【０００６】バーンイン（８２）の次の段階は、常温テ
スト（８３）である。上述したように、パッケージ素子
はデバイストレーに収容されており、ハンドラ(handle
r) によりテストトレーに移される。常温テスト（８
３）は、約２５℃又は０℃以下で実施され、ＤＣ不良又
は機能不良等を検査する。常温テスト（８３）が完了し
たパッケージ素子は、テスト結果により分類され、テス
トトレーからデバイストレーに移送される。この段階が
２次分類段階（９２）であり、常温テスタ(room/cold t
ester)のハンドラにより行われる。テスタに備えられて
いるテストトレーは、パッケージ素子をテスタの接続部
に移送し、テストが終わった後、さらにハンドラ側に移
送する役割をする。一方、デバイストレーは、２つのテ
スタの間でパッケージ素子の移送を担当する。
【０００７】常温テスト（８３）で良品と判定されたパ
ッケージ素子は、デバイストレーに載置されたままホッ
トソートテスト（８４）に移送される。ホットソートテ
スト（８４）は、当業者に周知のように、高温性不良を
除去するため、約８３℃でテストが実施され、電気的特
性及び機能的特性を検査し、製品の速度を決定する。ホ
ットソートテスト（８４）は、常温テスト（８３）と同
様に、デバイストレーからテストトレーに、またテスト
トレーからデバイストレーにパッケージ素子を移送する
追加段階を必要とする。この際も、テスタのハンドラに
より行われる。また、ホットソートテスト（８４）後の
３次分類工程（９３）もトレー間のパッケージ素子の移
送と同時に、ハンドラにより行われる。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来のテスタは、純粋なテスト工程以外に、パッケージ
素子のトレー間移送を担当する追加設備、即ちハンドラ
を必要とする。しかしながら、各テスト段階毎に複雑に
行われるハンドラの作用は、テスト工程の効率を下げる
だけでなく、テストそれ自体には全く意味のないもので
ある。また、ハンドラ自体が占有している空間、及びパ
ッケージ素子の移送、分類にかかる時間は、テスト自体
の効率を低下させるだけでなく、インラインシステムの
構築も困難にする。さらに、パッケージ素子をトレー間
で頻繁に移送する場合、物理的損傷が生じやすくて外観
不良と処理されるおそれが多い。そこで、バック−エン
ド工程全般の低費用及び高生産性が要求されている。
【０００９】一方、分類工程が各テスト段階毎に分離さ
れて行われることにより、従来の再テスト工程も各テス
ト段階別に行われてきた。また、一連のテスト段階の進
行の際、製品を管理するため、且つテスト結果を効率的
に集計するため、Lot ＩＤ番号を使用するが、従来の場
合は、パッケージ素子が新たにバック−エンド工程に供
給される時、作業者によりLot ＩＤ番号が付与された。
このLot ＩＤ番号は、作業者によりLot カードに記録さ
れ、各テスト段階毎にテスト結果を記録し集計する作業
も作業者により行われてきた。以上より、従来の分類工
程、再テスト工程及びデータ管理システム等は、非効率
性を抱いている。従って、多数の段階の分類工程を１つ
に統合し、再テスト方式を一括テスト方式に変更し、デ
ータ管理の自動化を図る必要がある。
【００１０】従来の典型的なバーンイン装置は、周知の
ように、テスト周波数が遅く、低い精密度を有する。ま
た、バーンイン装置は、一般的なテスタに比べて長いシ
リアルスキャニング時間(serial scanning time)を有す
る。例えば、ＪＥＣ社製のモデルＭＢＴＰ１７００Ｓ
は、テスト周波数が最大４ＭＨｚ、変調時間が約５０ｎ
ｓと長いサイクルを有するため、バーンインと一緒に、
グロスファンクションテスト(gross function test) 又
はロングサイクルテスト(long cycle test) 等のテスト
を行うことができる。しかしながら、常温テスト又はホ
ットソートテストのように短いサイクルを要求するテス
ト項目は収容することができない。バーンイン装置のテ
スト周波数が遅い理由は、テスト信号がバーンボード上
に設けられた回路パターンを介して列単位又は行単位で
パッケージ素子に並列的に印加されるからである。これ
により、特定パッケージ素子にテスト信号を印加するこ
とが難しくなる。
【００１１】一方、従来のバーンインは、非常に長い時
間を必要とするという深刻な問題がある。すなわち、純
粋なバーンイン時間以外にも、バーンインボードとデバ
イストレー間にパッケージ素子をローディング／アンロ
ーディングする時間、バーンインボードをバーンイン装
置にローディング／アンローディングする時間、温度を
昇降させる時間、バーンイン工程又はバーンインボード
に印加される信号をチェックする時間等が必要であるた
め、大きな時間的損失が発生することになる。バーンイ
ンボードのローディング／アンローディングを自動化す
ることも考えられるが、これは手作業に比べて生産性が
劣るため、現在としては非現実的である。一方、半導体
チップパッケージ素子の種類によって高価な消耗型バー
ンインボードとソケットが各々必要であるため、経済性
の観点からも深刻な問題がある。
【００１２】従って、本発明の目的は、バーンインを始
めとして各種テストを同一のテスト装置で選択的に行う
ことができるテスト装置を提供することにある。本発明
の他の目的は、バック−エンド工程全般のインラインシ
ステムを提供することにある。本発明のさらに他の目的
は、テスト工程全般の段階数及び所要時間を低減するこ
とにある。本発明のさらに他の目的は、テスト工程にお
いてトレー間のパッケージ素子の移動をなくし、テスト
トレーだけによる直接移送方式を実現することにある。
本発明のさらに他の目的は、テストトレー地図を用いて
データ処理を自動化し、分類工程を統合するだけでな
く、一括再テスト方式を実現することにある。
【００１３】
【課題を解決するための手段】前記課題を解決し前記目
的を達成するため、本発明は、半導体素子のテスト−バ
ーンイン装置と、その装置を用いたインラインシステム
及びそのシステムを用いたテスト−バーンイン方法を提
供する。本発明のテスト−バーンイン装置は、テストト
レーに収納された半導体素子と電気的に接続してテスト
−バーンイン工程を実施する複数個のテストヘッドを含
む。テストトレーは、移送レールに沿って各々のテスト
ヘッドに順次供給され、テストトレーのローディング、
アンローディングには、各々ローディング部と、アンロ
ーディング部が使用される。テストヘッドを取り囲んで
いる反応室は、テスト−バーンイン工程を実施する間、
テストヘッドに所定の熱を加える。
【００１４】テスト−バーンイン装置は、特に１つ以上
のメインフレームをさらに含み、メインフレームは、テ
ストヘッドと電気的に連結されてテスト−バーンイン工
程を制御し且つテスト信号を入出力する制御部と、テス
トヘッドの熱を冷やすための熱交換部とを含む。
【００１５】本発明によるテスト−バーンイン装置は、
４つのテストヘッドを含むことが好ましいし、各々のテ
ストヘッドは、６４個の半導体素子を収納するテストト
レーを収容することができる。また、本発明のテスト−
バーンイン装置では、鴎の羽根形状の半導体チップパッ
ケージ又はチップサイズの半導体チップパッケージが好
ましく使用することができる。
【００１６】本発明のインラインシステムは、前記本発
明によるテスト−バーンイン装置が１つの作業ラインに
て複数個連結されて各々相違するテスト−バーンイン工
程を実施するシステムである。従って、本発明のインラ
インシステムに属する各々のテスト−バーンイン装置
は、前記したテスト−バーンイン装置の特徴を各々又は
全部含むことができる。
【００１７】一方、本発明のインラインシステムには、
分類部と移送手段が包含される。分類部は、各々のテス
ト−バーンイン装置で各々のテスト−バーンイン工程を
全部完了した半導体素子をテスト−バーンイン工程の結
果により良品と不良品に分類し、テストトレーから複数
個のデバイストレーに各々移送するところである。移送
手段は、テスト−バーンイン装置のアンローディング部
からテストトレーを受けて他のテスト−バーンイン装置
のローディング部又は分類部に移送する。
【００１８】分類部は、テスト前の半導体素子をデバイ
ストレーから再び新たなテストトレーに移送する部分を
さらに含むことができ、移送手段は、分類部から新たな
テストトレーを受けてテスト−バーンイン装置に移送す
ることができる。本発明によるインラインシステムの好
ましい例は、分類部がマーキング部及び外観検査部に連
結されることである。この際、分類部で良品と分類され
た半導体素子を収納しているデバイストレーは、マーキ
ング部及び外観検査部に供給され、分類部で不良品と分
類された半導体素子は、デバイストレーから再テスト用
トレーに収納されて再びインラインシステムのテスト−
バーンイン装置に供給されて再テストされる。
【００１９】特に、本発明によるインラインシステム
は、各々のテスト−バーンイン装置をネットワークで連
結したコンピュータをさらに含むことが好ましい。従っ
て、各々のテスト−バーンイン装置で行われたテスト−
バーンイン工程の結果がネットワークを介して各々コン
ピュータに伝送される。さらに、各々のテスト−バーン
イン工程の結果は、各々のテストトレー地図に記録さ
れ、１つのテストトレー地図は、１つのテストトレーに
対応し、テストトレーに収納された半導体素子のテスト
−バーンイン結果が各々対応して記録される。
【００２０】本発明によるインラインシステムの実現を
可能にするテストトレー地図は、各々のテストトレーが
インラインシステムに供給される時に生成され、テスト
トレーが各々のバーンイン工程を完了する時毎にそのテ
スト−バーンイン結果を記録した特定ファイル名のテス
トトレー地図が１つずつ生成される。テストトレーに
は、テストトレー毎に相違する２進組合わせを示す複数
個のＩＤ孔が形成され、テストトレー地図は、このＩＤ
孔を認識してファイル名と一緒に自動で生成することが
できる。
【００２１】一方、コンピュータは、分類部とネットワ
ークで連結され、各々のテストトレー地図に記録された
テスト−バーンイン工程の結果は、自動演算により最終
分類地図を生成した後、分類部に伝送される。そして、
この最終分類地図により不良品と分類された半導体素子
は、再テスト用トレーに収納されて再びインラインシス
テムに供給される。そして、各々の再テスト−バーンイ
ン工程を完了する時毎にその結果を記録した再テストト
レー地図は自動演算により再テストによる最終分類地図
を生成する。この最終分類地図と前記１回目の最終分類
地図の２つの最終分類地図は最終テスト結果に対する情
報を含む累積地図ファイルを生成することになる。
【００２２】本発明のテスト−バーンイン方法は、
（ａ）各々複数個の半導体素子を収納している複数個の
テストトレーを第１テスト−バーンイン装置に供給する
段階と、（ｂ）第１テスト−バーンイン装置で半導体素
子に対する第１テスト−バーンイン工程を実施する段階
と、（ｃ）第１テスト−バーンイン装置から第２テスト
−バーンイン装置にテストトレーを自動で移送する段階
と、（ｄ）第２テスト−バーンイン装置で半導体素子に
対する第２テスト−バーンイン工程を実施する段階と、
（ｅ）第２テスト−バーンイン装置から第３テスト−バ
ーンイン装置にテストトレーを自動で移送する段階と、
（ｆ）第３テスト−バーンイン装置で半導体素子に対す
る第３テスト−バーンイン工程を実施する段階と、
（ｇ）第３テスト−バーンイン装置から分類部にテスト
トレーを自動で移送する段階と、（ｈ）各々のテスト−
バーンイン結果によりテストトレーの半導体素子を複数
のデバイストレーに各々分類する段階とを含む。
【００２３】好ましくは、前記（ｂ）の第１テスト−バ
ーンイン段階と前記（ｄ）の第２テスト−バーンイン段
階は、バーンイン又は常温テストを行う段階であり、前
記（ｆ）の第３テスト−バーンイン段階は、ホットソー
トテスト段階である。また、バーンイン段階は、ＤＣテ
スト段階をさらに含むことができる。
【００２４】一方、前記（ｂ）、（ｄ）、（ｆ）のテス
ト−バーンイン段階は、前記各々のテスト−バーンイン
工程が完了する時毎にその結果を記録した特定ファイル
名のテストトレー地図を各々１つずつ生成し、前記
（ｈ）の分類段階は、各々のテストトレー地図に記録さ
れたテスト−バーンイン工程の結果が自動演算された最
終分類地図が伝送され、その最終分類地図によって前記
半導体素子を分類する。
【００２５】本発明のテスト−バーンイン方法は、分類
段階で良品と分類された半導体素子をマーキング部及び
外観検査部に移送する段階と、分類段階で不良品と分類
された半導体素子を再テストするため、再び第１テスト
−バーンイン段階に供給する段階とをさらに含むことが
できる。後者の場合、分類段階でデバイストレーに収納
された半導体素子は再テスト用トレーに移送された後、
第１テスト−バーンイン段階に供給される。
【００２６】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態を詳しく説明する。明細書全般において、同
一の参照符号は、同一の構成要素を示す。半導体素子に
要求される各種テストは、本発明によるテスト装置を用
いて行われる。特に、本発明のテスト装置は、ＤＣテス
ト、常温テスト及びホットソートテストのような典型的
なテストだけでなく、バーンインさえも行うことができ
る。従って、以下では、本発明のテスト工程を、テスト
−バーンイン工程と呼ぶことにする。また、本発明のテ
スト装置は、テスト−バーンイン装置(test and burn-i
n test) と呼ぶ。本発明の装置及び方法を説明するに先
だって、まず、本発明に使用されるテストトレーに関し
て説明する。
【００２７】図２は、本発明に使用されるテストトレー
の斜視図であり、図３は、図２に図示したテストトレー
のインサートを分解して示す斜視図である。図２及び図
３を参照すると、テストトレー１０は、トレー枠１４に
複数のインサート(insert)１２がネジのような締結手段
１１により取付けられた構造を有する。例えば、本実施
形態では、６４個のインサート１２が列方向と行方向に
各々８つずつトレー枠１４に取付けられる。図２では、
テストトレー１０の１／２だけを図示した。６４個のイ
ンサート１２を有するテストトレー１０が本発明に好ま
しく使用することができるが、１２８個又は５１２個の
インサートを有するテストトレーの使用も可能である。
【００２８】各々のインサート１２は、１つの半導体チ
ップパッケージを収容する。図２及び図３に図示された
トレー１０は、特にパッケージリードが鴎の羽根タイプ
で折り曲げられたＱＦＰ(quad flat package) 又はＴＳ
ＯＰ(thin small outline package)に主に使用される。
一方、最近新たに開発され注目されているμ−ＢＧＡ(m
icro ball grid array) のようなチップサイズのパッケ
ージ（chip scaled package;ＣＳＰ）も、本発明のテス
トトレーに適用することができる。即ち、本テストトレ
ーは、パッケージ素子の種類によって多様に設計される
ことができる。図２の参照符号１４ａは、トレーＩＤ番
号を登録する時に使用されるＩＤ孔であり、これについ
ての詳細は後述する。
【００２９】インサート１２は、図３に示すように、胴
体部１５と押圧板１７とで構成される。押圧板１７は、
スプリング１８のような弾性手段が介在された状態で胴
体部１５の上側に嵌合される。胴体部１５の中央に位置
した矩形の収納板１３は、パッケージ素子（図示せず）
がインサート１２に収納される際、パッケージ素子の裏
面を支持するためのものである。収納板１３のコーナ部
分は、胴体部１５に連結される。収納板１３の端部と胴
体部１５との間には、接続通路１９が形成され、この接
続通路１９を介してパッケージ素子のリード（図示せ
ず）が裏面に露出されてテスタの接続部に接続される。
【００３０】収納板１３の各コーナ部分の胴体部１５に
は、ラッチ１６が形成されており、各々のラッチ１６
は、その下部部分から収納板１３側に突出したフック１
６ａを有する。フック１６ａの中央部は、胴体部１５と
軸（図示せず）で取付けられていて、軸を中心として所
定の角度に上下に回転が可能であり、弾性体（図示せ
ず）が介在されていて、外力が作用しない時はラッチ１
６が上側に回転して上側に突出されている。このような
ラッチ１６の構造は、インサート１２にパッケージ素子
を容易に収納させるためのものである。
【００３１】パッケージ素子の収納方法は、次の通りで
ある。まず、押圧板１７を上側から押圧すると、押圧板
１７の下面に接しているラッチ１６も下方に押圧され
る。従って、フック１６ａは、上側に回転しつつ、パッ
ケージ素子の収納空間を十分に提供することになる。パ
ッケージ素子を収納板１３に搭載させた後、押圧板１７
を押圧していた力を除去すると、押圧板１７はスプリン
グ１８の弾性力により上側に戻る。ラッチ１６も同様に
元の位置に復元され、フック１６ａは下向きに回転しつ
つ、パッケージ素子の上部を押圧する。従って、パッケ
ージ素子は、インサート１２から離脱することなく、固
定されることになる。パッケージ素子をインサート１２
から取り出す方法も同様である。
【００３２】以上説明したようなテストトレーは、本発
明のテスト−バーンイン装置に使用される。図４は、本
発明によるテスト−バーンイン装置の一実施形態を示す
概略図である。図４を参照すると、テスト−バーンイン
装置１００は、複数のテストトレー１０を移送するため
の移送レール３８を含む。各々のテストトレー１０は、
テストすべき半導体チップパッケージ素子を搭載してい
ることは勿論である。また、テスト−バーンイン装置１
００は、各々移送レール３８の両端に形成されたローデ
ィング部３４とアンローディング部３６とを含む。ロー
ディング部３４は、テストされるべきテストトレー１０
ａを移送レール３８にローディングし、アンローディン
グ部３６は、テストされたテストトレー１０ｂをアンロ
ーディングする。移送レール３８を取り囲んでいる反応
室３２には、４つのテストヘッド２３が所定の間隔をお
いて設置される。反応室３２は、テスト種類によって適
切な熱をテストヘッド２３に加えることになる。
【００３３】テストヘッド２３は、すべてメインフレー
ム２１に連結される。メインフレーム２１は、制御部２
５、熱交換部２７及び電源供給部２９等を含む。制御部
２５は、テストヘッド２３でなされるすべてのテスト過
程を制御し、テスト信号を入出力する部分であり、電源
供給部２９は、テストヘッド２３に電源を供給する部分
である。制御部２５と電源供給部２９は、ケーブル２４
によりテストヘッド２３に連結される。一方、ホース２
６によりテストヘッド２３に連結された熱交換部２７
は、テストヘッド２３に冷却水を供給して熱を冷やす作
用をする。参照符号４０は、テストトレー１０、１０
ａ、１０ｂをアンローディング部３６から供給される
か、ローディング部３４に供給する、例えばカート(car
t)のような移送手段である。
【００３４】テスト−バーンイン反応室３２の一方に
は、テスト−バーンイン前のテストトレー１０ａを移送
レール３８にローディングするローディング部３４が設
置され、他方には、テスト−バーンイン反応室３２でテ
スト−バーンイン工程が完了したテストトレー１０ｂを
移送レール３８からアンローディングするアンローディ
ング部３６が設置される。ローディング部３４は、テス
ト−バーンイン反応室３２と連結されるローディング室
と、ローディング室からテストトレー１０を移送レール
３８のローディング位置に移送するためのローダとを含
む。一方、アンローディング部３６は、テスト−バーン
イン反応室３２と連結されるアンローディング室と、テ
スト−バーンイン反応室３２でテスト−バーンイン工程
が完了したテストトレーを移送レール３８のアンローデ
ィング位置からアンローディング室に移送するためのア
ンローダとを含む。
【００３５】本実施形態のテスト−バーンイン装置１０
０は、同時に２５６個のパッケージ素子をテストするこ
とができる。これは、テスト−バーンイン装置１００が
４つのテストヘッド２３を有しており、各々のテストヘ
ッド２３に６４個の素子を搭載しているテストトレー１
０が供給されるからである。しかしながら、本発明のテ
スト−バーンイン装置が一度にテストできるパッケージ
素子の数は２５６個に限定されるものではない。テスト
ヘッド２３の個数を変更したり、トレー１０当たり収納
される素子の個数を変更し調節したりすることができる
からである。本実施形態のテスト−バーンイン装置１０
０は１つのメインフレーム２１と１つの反応室３２とを
含んでいるが、例えば、２つのメインフレームと２つの
反応室、又は１つのメインフレームと２つの反応室等の
配置も可能である。
【００３６】テスト−バーンイン装置１００の作動関係
を説明すると、まずテストされるべきパッケージ素子を
搭載しているテストトレー１０ａが移送手段４０により
ローディング部３４に移送される。ローディング部３４
は、テストトレー１０ａを順に移送レール３８のローデ
ィング位置にローディングし、テストトレー１０は各々
のテストヘッド２３の上部に移送されて整列される。次
に、テストトレー１０の半導体チップパッケージ素子と
テストヘッド２３の接続部（図示せず）が互いに電気的
に接続され、所定のテスト−バーンイン工程が実施され
る。テスト−バーンイン工程が完了すると、テストトレ
ー１０は移送レール３８に沿ってアンローディング部３
６側に移動して積載され、アンローディング部３６に積
載されたテストトレー１０ｂは、移送手段４０により次
の工程に移送される。
【００３７】以上説明したように、本発明によるテスト
−バーンイン装置の特徴の１つは、テスト工程において
従来のデバイストレーの使用を排除し、テストトレーだ
けを使用することができるという点である。そして、デ
バイストレーの排除は、従来のハンドラの必要性をなく
すので、本発明のテスト−バーンイン装置は、従来のハ
ンドラが占有していた空間を不要とし、装置のサイズを
低減することができる。また、ハンドラがトレーを取り
扱った時間だけテスト時間が減少する。本発明のテスト
−バーンイン装置の他の特徴は、各種電気的テストだけ
でなく、バーンインを選択的に行うことができるという
点である。これは、テスト信号がパッケージ素子に独立
的に印加される方式であるので可能である。また、これ
らの特徴は、本発明においてさらに他の重要な特徴、即
ちテスト工程段階の縮小、バック−エンド工程全般のイ
ンライン化を可能にする要因として作用する。これらに
ついては、後述する。
【００３８】テスト−バーンイン装置１００がバーンイ
ン又はホットソートテストのような高温工程を行うか、
低温工程を行う場合、本発明のテスト−バーンイン装置
１００は、予熱部３５と予冷部３７を選択的に含むこと
ができる。各々テストされる前に予め熱を加えるか冷や
す予熱部３５と予冷部３７は、図４に示すように、ロー
ディング部３４に形成することができ、又は、各々のテ
ストヘッド２３に含ませることもできる。
【００３９】特に、本発明のテスト−バーンイン装置１
００は、よく知られているように、Schlumberger社製の
テスターモデルを使用することができる。このテスタ
は、基本的に４つのテストヘッドが装着され、１セット
のタイミングボード(timing board)であるピンスライス
ボード(pin slice board) で６４並列展開(64 parallel
fan-out) が可能である。従って、同時に２５６個のパ
ッケージ素子のテスト−バーンインが可能である。一
方、２００ＭＨｚ級のテスト周波数の実現が可能なＡＰ
ＧＩＣ(algorithmic pattern generator integrated ci
rcuit)とoverall timing accuracy が可能な高速タイミ
ングモジュール(high speed timing module)が既に開発
されており、並列テスト数も６４個の並列テストから２
５６個の並列テストへ増加しているため、１台のテスト
−バーンイン装置で一度にテスト可能な半導体チップパ
ッケージ素子の数も一層増加すると予想される。
【００４０】本発明のテスト−バーンイン装置は、図５
に示すように、インラインシステムを構築することがで
きる。図５は、バック−エンド全般のインラインシステ
ム２００の例を示している。図５から明らかなように、
インラインシステム２００は、直列に配置された３つの
テスト−バーンイン装置１００ａ、１００ｂ、１００ｃ
と１つの分類部５１とから構成されている。各々のテス
ト−バーンイン装置１００ａ、１００ｂ、１００ｃは、
図４に図示されたテスト−バーンイン装置１００と実質
的に同一（同一部分に同一符号を付す）であるが、イン
ラインシステム２００においてのテスト−バーンイン装
置１００ａ、１００ｂ、１００ｃは、各々互いに異なる
テストを独立的に行う。分類部５１は、テストトレー１
０ｂのパッケージ素子をテスト結果によって異なるデバ
イストレー６０ｂに各々分類するところである。一方、
設備間の時間当たり標準生産量（ＵＰＨ；unit per hou
r）を調節することにより、マーキング部５２及び外観
検査部５３のようなバック−エンド工程の他の部分まで
も包含させてインラインシステム２００を拡張すること
ができる。また、好ましくは、図５に示すように、設備
５１、５２、５３を１つの設備５０に統合することもで
きる。
【００４１】インラインシステム２００は、少なくとも
１つ以上の移送手段４０を含む。移送手段４０として
は、よく知られているように、カート、移送レール、コ
ンベヤベルト及び自動運送手段（ＡＧＶ；Automated Gu
ide Vehicle ）等を使用することができる。移送手段４
０は、１つ以上のテストトレー１０を相違する装置に又
は設備間で移送する役目をする。本発明によると、各単
位設備間の時間当たり標準生産量ＵＰＨが類似し、設備
の占有空間が縮小され、移送手段の移動距離が短縮され
るため、充分にインラインシステムの構築が可能であ
る。また、テスト工程においてトレー間のパッケージ素
子の移動が不要であり、テストトレーだけによる直接移
送方式の実現が可能である。本発明のインラインシステ
ム２００は、図５に示すような配置を有することもでき
るが、例えば全ての設備が一列に並んでいるような配置
も可能である。
【００４２】インラインシステム２００に含まれた３つ
のテスト−バーンイン装置１００ａ、１００ｂ、１００
ｃは、相違するテストを各々独立的に行う。例えば、順
にＤＣテスト及びバーンイン、常温テスト、ホットソー
トテストが可能である。各々の装置は、どんなテストで
も行うことができるが、インラインシステム下では、上
記のような手順でテストを実施することが好ましい。し
かしながら、常温テスト、ＤＣテスト及びバーンイン、
ホットソートテストのような手順も可能である。但し、
常温テスト又はホットソートテストのようなテスト項目
がバーンインで行われない限り、バーンインは最終段階
に来ることができない。
【００４３】各々相違する個別テストから得られたテス
ト結果及び情報は、ネットワークを介してコンピュータ
４５に送られた後、分類部５１に伝達される。図７に図
示されたテストトレー地図１２０は、各々のテスト結果
及び情報の記録、貯蔵、伝送を可能にするコンピュータ
ファイルの形式である。従って、上記テストトレー地図
１２０は、"link-chained test tray map"と命名するこ
とができ、これについては後述する。
【００４４】分類部５１は、一連のテスト−バーンイン
工程を全部完了した半導体チップパッケージを、テスト
トレー１０ｂからデバイストレー６０ｂに分けて収納す
る。この分類段階は、上述したテストトレー地図に記録
されたテスト結果によって自動的に行われることにな
る。一方、分類部５１では、分類工程を行うだけでな
く、新たなパッケージ素子をデバイストレー６０ａから
テストトレー１０ａに移送搭載するローディング工程を
同時に行う。図５の分類部５１内部に点線にて表示され
た矢印は、半導体チップパッケージ素子の移動を示すも
のである。分類部５１では、パッケージ素子のアンロー
ディング（即ち、分類）とローディングが一緒に行われ
ることもあるが（テストトレーを基準としたとき）、多
数のパッケージ素子の単位であるLot 別にテスト工程が
実施される場合は、アンローディングとローディングを
分離することが好ましい。そして、場合によっては、テ
スト−バーンイン装置と分類部の時間当たり標準生産量
（ＵＰＨ）を合わせるため、２つ以上の分類部を採択す
ることもできる。しかしながら、この場合も、全てのテ
ストが完了された後、一括分類をするという点におい
て、本発明の要旨を逸脱するものではない。
【００４５】一方、分類済みのパッケージ素子を積載し
ているデバイストレー６０ｂは、マーキング部５２に供
給される。この際、マーキング部５２へのデバイストレ
ー６０ｂの移送は、コンベヤベルト、移送レール等の移
送手段（図示せず）により行われ、新たなパッケージ素
子を積載したテストトレー１０ａは、移送手段４０によ
り一番目のテスト−バーンイン装置１００ａに供給され
る。本発明において、パッケージ素子の２つのトレー間
の移動は、ただ分類部５１のみで行われる。この点が、
全てのテスタでパッケージ素子を移動しなければならな
かった従来技術と異なる点である。
【００４６】本発明によるインラインシステム２００の
利点の１つは、テスト温度を昇降させるに必要な時間を
非常に低減することができるということである。また、
従来のいくらかの分類段階を１つに統合したので、パッ
ケージ素子の分類にかかる時間を短縮させることができ
る。さらに、テスト工程全般の自動化及び工程数の減少
は、パッケージ素子の損傷可能性を低減するとともに、
作業者又は設備との接触による静電気放電の問題を防止
することができる。
【００４７】図６は、本発明によるテスト工程を含むバ
ック−エンド全般を示す流れ図である。図６及びインラ
インシステムが図示された図５を参照して、本発明によ
るテスト工程の実施形態を説明する。パッケージ組立て
済みの半導体チップパッケージは、テストトレー１０に
積載されたままバック−エンド工程に供給される（７
９）。そして、一番目のテスト−バーンイン装置１００
ａでＤＣテスト及びバーンイン７１が行われる。次い
で、常温テスト７２とホットソートテスト７３が、２番
目と３番目のテスト−バーンイン装置１００ｂ、１００
ｃで連続的に実施される。この際も、パッケージ素子は
テストトレー１０に収納されたままである。
【００４８】特定のテストトレーを基準とする時、テス
ト工程の流れは上記した通りである。しかしながら、実
際には、複数のテストトレーが複数のテスト−バーンイ
ン装置で同時に各々異なるテスト状態に置かれており、
各々のテストが完了した後、同時に次のテスト段階に移
送される。前述のように、各段階の間でテストトレー１
０、１０、１０ａ、１０ｂは移送手段４０により移送さ
れる。図６において、参照符号６１、６２、６３、６４
は、全部移送手段によるテストトレーの移送を示す。一
方、点線にて示された参照符号６５は、デバイストレー
６０ｂの移送を示す。これは、分類部５１の機能と関連
があるものであって、前述したが、詳細は後述すること
にする。
【００４９】各装置１００ａ、１００ｂ、１００ｃの制
御部２５と分類部５１は、図５に示すように、ネットワ
ークを介してコンピュタ４５に接続されている。従っ
て、各装置でのテスト結果は、制御部２５を介してコン
ピュータ４５に伝送され、テストトレー地図（図７の１
２０）に記録されて分類部５１に送られる。すると、そ
のテストトレー地図に基づいてテストトレー１０ｂから
デバイストレー６０ｂへのパッケージ素子の移動（即
ち、分類）が行われる。
【００５０】分類段階７４後、空のテストトレー１０ａ
は、他のデバイストレー６０ａに搭載されている新たな
パッケージ素子（即ち、新たなｌｏｔ）を搭載し、再び
ＤＣテスト及びバーンイン段階７１に供給される（６
４）。これに対して、分類されたパッケージ素子を収納
しているデバイストレー６０ｂのうち、良品素子のデバ
イストレーは、マーキング（図５の５２）に供給されて
マーキング（図６の７５）が行われる。
【００５１】本発明において、テスト工程を連続的に実
施できる理由の１つ、および分類工程を１つの段階に統
合できる理由の１つは、各々のテスト段階間のパッケー
ジ素子の移送がテストトレー状態で行われるからであ
る。また他の理由は、テストトレー地図を用いたデータ
処理の自動化のためである。図７に、本発明のテスト工
程に使用されるテストトレー地図が図示されている。テ
ストトレー地図１２０、１２２、１２４は、各々のテス
ト結果及び情報が記録され、貯蔵されて伝送されるコン
ピュータファイルの形式である。
【００５２】まず、テストトレー地図の生成について説
明すると、図２に図示されたテストトレー１０のＩＤ孔
１４ａを認識してＬｏｔＩＤ番号を自動で付与すること
から出発する。ＩＤ孔１４ａは、各々穿設されている
か、閉鎖されている多数の孔の２進(binary)組合わせで
あるので、センサがこれを感知した後、コンピュータで
１０進(decimal) トレーＩＤ番号に変換することは難し
いことではない。従って、ＩＤ孔の代わりに、バーコー
ドを使用することもできる。図２には、１つのトレー１
０に１２個の孔１４ａが形成された例を示している。そ
こで、トレーＩＤ番号は、００００から４０９５まで可
能である。すなわち、これは、４０９６個のテストトレ
ーが使用可能であることを意味する。
【００５３】一旦トレーＩＤ番号が認識されると、コン
ピュータはトレー地図と地図ファイル名を作ることにな
る。地図ファイル名は、上記トレーＩＤ番号とLot ＩＤ
番号の結合である。トレーＩＤ番号は、各々のテストト
レーがバック−エンド工程に供給される時毎に、又は１
番目のテスト−バーンイン装置のローディング部に供給
される時毎に、センサの感知により自動に付与される。
しかしながら、Lot ＩＤ番号は、作業者の入力により付
与される。１つのLot には、多数の半導体チップパッケ
ージが含まれ、１つのLot 単位に属するテストトレーも
相当数である。そして、バック−エンド工程は、実際に
巨大Lot 単位に行われるため、Lot ＩＤ番号の手動入力
は生産性にほとんど影響を及ぼさない。
【００５４】一方、同一のテストトレーが相違するLot
に反復的に使用されても、Lot ＩＤが互いに異なるた
め、地図ファイル名の区分が可能になる。地図ファイル
名のいくらかの例が表１に示されている。
【表１】
【００５５】さらに図７を参照すると、第１テストトレ
ー地図１２２と第２テストトレー地図１２４が各々相違
するテスト段階から生成される。２つのテスト結果は、
予め定められた演算方式によって自動に結合、演算され
て最終分類地図を作る。図７では、テスト結果を容易に
比較できるように、第２テストトレー地図１２４に最終
分類地図を包含させて図示したが（すなわち、各セルの
括弧内にある数字又は記号）、実際には別個のファイル
に生成される。このような最終分類地図により統合され
た分類工程が可能である。
【００５６】一例を挙げてトレー地図及び分類工程につ
いて詳細に説明する。常温テスト(room/cold or ambien
t test) が先に実施され、ホットソートテストが後で実
施されると仮定する。もちろん、バーンインも別途に実
施されるが、バーンイン結果は、上記の２つのテスト結
果に反映されるものとみなす。上記の２つのテストが各
々完了すると、図７に示すような２つの地図１２２、１
２４が作られ、各々の地図ファイル名は、Lotxxx.Txxxx
A, Lotxxx.TxxxxHになる。ここで、xxx とxxxxは、Lot
ID又はトレー ID 番号を示す。最終分類地図は、Lotxx
x.TyyySに示される。ここで、yyy は、１つのLot に属
するテストトレーの個数である。
【００５７】各々のテストトレー地図は、８行８列のセ
ルよりなる。従って、トレー地図１枚は、６４個の半導
体チップパッケージを収納する１つのテストトレーに対
応し、各々のセルは、１つの半導体チップパッケージに
該当する。一方、本発明のテスト−バーンイン装置が４
つのテストヘッドを含む場合、テストヘッド１つ当たり
テストトレー１つずつが収容されるので、トレー地図
も、図７に示すように、４枚よりなる。テストトレー地
図１２２、１２４のセル毎に記入された数字は、各々対
応するパッケージ素子のテスト結果を意味するものであ
って、各々" Φ"は、ソケット−オフ(socket-off)、"
１〜３" は良好、" ４〜７" は特定テスト項目の不
良、" ８" は、開放又は短絡、" ２１" は、特定顧客の
ためのテスト項目であって、ソフトビン(soft bin)製品
を意味する。
【００５８】以下では、第１テストトレー地図１２２に
属したセルは、" （行、列）Ｉ "に指定し、第２テスト
トレー地図１２４に属したセルは、" （行、列）II "に
指定して説明する。同一の（行、列）に指定されたセル
は、同一のパッケージ素子の他のテストによる結果を意
味する。
【００５９】テストトレー地図１２０、１２２、１２４
を使用した分類工程は、テストされる半導体チップパッ
ケージの特性によるプログラムにより実施される。も
し、（行、列）Ｉと（行、列）IIに記録された数字が同
一である場合、対応するパッケージ素子のテスト結果
は、その数字が意味するものに確定される。例えば、
（３、５）Ｉと（３、５）IIに記録された数字は、いず
れも" １" であるので、テストトレーの３番目の列、５
番目の行に位置したパッケージ素子は良品である。ま
た、（４、２）Ｉと（４、２）IIの数字は、" ８" であ
るので、対応するパッケージ素子は２つのテスト段階で
全部開放又は短絡され、最終分類段階で除去されるか、
再テストされる（このように、両方のテストシステムで
全部不良の結果が得られた場合、最終分類地図には" Ｒ
3"が表示される）。（５、３）の" ４" 、（５、６）
の" ５" 、（８、３）の" ６" も同様である。
【００６０】一方、（行、列）Ｉと（行、列）IIに記録
された数字が互いに異なる場合、対応するパッケージ素
子は再テストされるか、良品と判定されるか、当業界の
公知概念であるビングレードダウン(bin grade down;Ｂ
ＧＤ) 製品に区分される。例えば、（５、１）Ｉが特定
項目の不良を意味する" ５" であり、（５、１）IIが良
好を意味する" ３" である場合、最終分類地図には、１
番目のテスト段階の再テストを意味する" Ｒ1"が表示さ
れる。また、（２、１）Ｉは、" Φ" であって、ソケッ
ト−オフであり、（２、１）Ｉは、" ２" であって、良
品である場合、同様に１番目の段階で再テストされるは
ずである。もし、（６、５）Ｉが良品であるが、（６、
５）IIが" ８" であって不良である場合、最終分類地図
には" Ｒ2"が表示され、２番目の段階で再テストされる
はずである。（３、８）も同様の場合である。もし、特
定顧客のための特定項目の不良である（１、３）Ｉが
（１、３）IIの" ２" のように良品と判定される場合、
この製品は特定顧客でない他の顧客のための製品（ＴII
I ）に分類される。一方、（６、１）Ｉが" ５" であ
り、（６、１）IIが" ２" である場合には、再テストを
行うことなく、ＢＧＤ製品に分類される。
【００６１】以上のような一括分類方式は、再テスト方
式をも変化させる。すなわち、従来の再テスト方式は、
各々の分類段階以後に同一のテスタとハンドラによりさ
らに再テストが反復的に実施されてきた。しかしなが
ら、本発明による再テスト方式は、一括分類以後に同一
の不良結果を有する製品同士を集めて一度に再テストす
ることが可能になる。又は、不良の種類に関係なく、す
なわちＲ1 、Ｒ2 、Ｒ3に関係なく、全ての不良品に対
して一括再テストを行うことも可能である。場合によっ
ては上記の２つの方式の中から１つを選択することにな
る。本発明による再テスト方式、特に後者の一通りは次
のようである。
【００６２】不良パッケージ素子は、分類時に一旦デバ
イストレーに移される。そして、１つのLot に対する全
ての工程が終了すると、それらはさらに再テスト用トレ
ーに収納される。再テスト用トレーに対応するトレー地
図の生成時には、以前のテストでの不良の種類に関する
情報が記録される。再テストトレーは、一般テストトレ
ーと同一の形態を有するが、容易に両者を識別すること
ができるように相違する色を使用することができる。再
テスト用トレーがテスト工程に投入されると、不良の種
類に関係なく再び一連のテスト工程が実施される。
【００６３】各々の再テスト地図ファイル名は、次のよ
うに定めることができる：Lotxxx.Rxxxx, Lotxxx.Rxxxx
A, Lotxxx.RxxxxH, Lotxxx.RzzzS。ここで、zzz は、１
つのLot に属する再テスト用トレーの個数である。再テ
ストによる最終分類地図（Lotxxx.RzzzS）が作られる
と、２つの最終分類地図（Lotxxx.TyyySとLotxxx.Rzzz
S）は、自動に累積地図ファイル（Lotxxx.F***S、ここ
で* はy とz の合である）を生成する。最終的に貯蔵さ
れるデータファイル様式は、Lotxxx.F***Fであり、これ
は、累積された歩留りデータを含む２回のテスト結果に
対する情報を包含することになる。
【００６４】本発明によるテスト−バーンイン装置の他
の実施形態を図８を参照して説明する。本実施形態のテ
スト−バーンイン装置３００は、上述した図４の装置１
００と非常に類似な構造を有する。しかしながら、本実
施形態のテスト−バーンイン装置３００は、前記実施形
態とは異なり、テストヘッド２３の数が８つであり、メ
インフレーム２１と反応室３２が各々２つずつ含まれ
る。さらに、ローディング部１３４とアンローディング
部１３６は、移送レール３８の一方の端部に上下に形成
される。図８では、ローディング部１３４とアンローデ
ィング部１３６が互いに隣に形成されたように図示され
ているが、実際には上下層をなす。そこで、移送レール
３８も２層構造を有し、各々のレール層がローディング
部１３４又はアンローディング部１３６に連結される。
参照符号１４０は、２層レール３８においてのテストト
レー１０ａ、１０ｂの移送方向を示している。ローディ
ング部１３４とアンローディング部１３６は、互いにそ
の位置を変えて積層されることもできる。
【００６５】上記テスト−バーンイン装置３００を用い
たインラインシステム４００が図９に概略的に図示され
ている。図９から明らかなように、バック−エンド全般
のインラインシステム４００は、３つのサブインライン
システムからなっている。また、各々のサブインライン
システムは、互いに１列に並ぶ３つのテスト−バーンイ
ン装置３００ａ、３００ｂ、３００ｃと２つの分類部３
５１を含む。各サブインラインシステムで各々独立的に
テスト工程が実施される。各サブインラインシステム毎
に２つの分類部３５１が包含された理由は、各設備の時
間当たり標準生産量（ＵＰＨ）を最大とするためであ
る。分類部３５１は一連のテスト段階が全部完了した
後、一括分類段階を実施する。
【００６６】インラインシステム４００は、移送手段４
０をさらに含み、図９から明らかなように、テスト−バ
ーンイン装置３００ａ、３００ｂ、３００ｃのローディ
ング部とアンローディング部が同一の側面に位置するた
め、移送手段４０はサブインラインシステムの一端側だ
けで作動する。図９の参照符号３５５と３５６は、分類
部３５１内部に包含されるアンローディング部とローデ
ィング部を示す。これらについては、前記実施形態で詳
細に説明したので、ここでの説明は省略する。
【００６７】一方、前述したように、ＪＥＣ社のＭＢＴ
設備のような従来のバーンイン設備は、テスト周波数が
最大４ＭＨｚであり、変調時間が約５０ｎｓと長いサイ
クルを有するため、バーンインストレスと一緒に、グロ
スファンクションテスト又はロングサイクルテスト等の
テストを行っている。しかしながら、ＤＣ、パターン感
度(pattern sensitivity) 、Ｖｃｃマージン(margin)、
リフレッシ(refresh)、スピード分類(speed sorting)
のような短いサイクルのテスト項目は、テストできない
ので、このようなテスト項目を収容することができる常
温テスト及びホットソートテスト工程を個々に実施して
いる。
【００６８】しかるに、本発明によるテスト−バーンイ
ン装置は、他のテストと同様にバーンインを実現するこ
とができる。これが可能な理由の１つは、バーンインの
テスト周波数を従来の常温テスト又はホットソートテス
トと同一の水準に高めることができるからである。従っ
て、バーンインボードの代わりにテストトレーを使用す
ることが可能になり、特に本発明にSchlumberger社のテ
スタを適用する場合には、従来と同一のバーンイン、常
温テスト及びホットソートテストを同一のテスタで実施
することができるだけでなく、最大テスト周波数が２０
０ＭＨｚ、変調時間が１ｎｓである短サイクルのテスト
項目も検査することができる。バーンインでストレス回
数が重要な部分を占める場合、本発明は、下記の表２及
び表３から明らかなようにバーンイン時間を大幅に短縮
することができる。
【００６９】
【表２】
【００７０】
【表３】
【００７１】表２及び表３は、１２５℃での純粋なバー
ンイン時間だけを基準として算出された値であり、バー
ンインによる分類時間を合わせると、従来のバーンイン
にかかる時間は、一層長くなる。しかしながら、本発明
によるバーンイン工程は、別途の分類工程を行うことな
く実施されるため、バーンイン時間が多少増加しても、
その程度が微々たると予想される。
【００７２】なお、本明細書と図面に開示された本発明
の実施の形態は、特定の例を提示したものにすぎない
し、本発明の範囲を限定するものではない。ここに開示
された実施の形態以外にも、本発明の技術的思想に基づ
いて他の変形が可能であることは、本発明の属する技術
分野において通常の知識を有する者には自明であろう。
一例を挙げると、各テスト−バーンイン装置のローディ
ング部を他のテスト−バーンイン装置のアンローディン
グ部に連結し、最終テスト−バーンイン装置のアンロー
ディング部を分類部、マーキング部及び外観検査部等と
直接連結したインラインシステムも可能であろう。
【００７３】
【発明の効果】以上説明したように、本発明の装置、シ
ステム及び方法によると、半導体素子製造工程中のバッ
ク−エンド工程全般を飛躍的に改善することができる。
テスト装置でなされた分類工程を別に分離して一括分類
方式を採択し、テストトレーだけを用いてデバイストレ
ー又はバーンインボードへの製品の移動を省略すること
により、従来のハンドラが占めていた設備占有空間を除
去することができる。従って、装置とシステムが占める
占有面積を大幅に減少させることができ、工程所要時間
を短縮することができるとともに、各種不要段階を除去
して工程を単純化させることができる。
【００７４】また、従来の消耗型高価設備であるバーン
インボード及びソケット等が不要となるため、テスト費
用を節減することができる。テスト工程のインライン化
及び自動化により作業人力及び管理人力を減らすことが
できる。さらに、作業者による不良発生可能性を低減
し、静電気放電による問題も解決することができる。特
に、テストトレー地図という概念を導入してコンピュー
タを用いたデータ処理自動化を実現することにより、分
類工程の統合、一括再テスト方式の実現等が可能にな
り、不良発生の原因を追跡し分析する作業及び、不良デ
ータ及び歩留りを算出集計する作業等が正確且つ迅速に
容易に行われる。
【図面の簡単な説明】
【図１】従来の半導体チップパッケージのバック−エン
ド工程の例を示す流れ図。
【図２】本発明に使用されるテストトレーの斜視図。
【図３】図２に図示したテストトレーのインサートを分
解して示す斜視図。
【図４】本発明によるテスト−バーンイン装置の一実施
形態を示す概略図。
【図５】図４のテスト−バーンイン装置を利用した本発
明によるインラインシステムの一実施形態を示す概略
図。
【図６】図５のインラインシステムを利用した本発明に
よるテスト工程の一実施形態を示す流れ図。
【図７】本発明のテスト工程に使用されるテストトレー
地図を示す図。
【図８】本発明によるテスト−バーンイン装置の他の実
施形態を示す概略図。
【図９】本発明によるインラインシステムの他の実施形
態であって、図８のテスト−バーンイン装置を利用した
インラインシステムの概略図。
【符号の説明】
１０、１０ａ、１０ｂ テストトレー ２１ メインフレーム ２３ テストヘッド ２５ 制御部 ２７ 熱交換部 ２９ 電源供給部 ３２ 反応室 ３４ ローディング部 ３６ アンローディング部 ４０ 移送手段 ４５ コンピュータ ５１ 分類部 ５２ マーキング部 ５３ 外観検査部 ６０ａ、６０ｂ デバイストレー １００ａ、１００ｂ、１００ｃ テスト−バーンイン
装置 ２００ インラインシステム

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子のテスト−バーンイン装置で
    あって、 複数個の半導体素子を各々収納した複数個のテストトレ
    ーを移送する移送レールと、 この移送レールに前記テストトレーをローディングする
    ためのローディング部と、 前記移送レールから前記テストトレーをアンローディン
    グするためのアンローディング部と、 前記移送レールに沿って複数個が設置されており、前記
    テストトレーが移送レールに沿って順次供給され、前記
    テストトレーに収納された半導体素子と電気的に接続し
    てテスト−バーンイン工程を実施するテストヘッドと、 前記移送レール及び前記テストヘッドを取り囲むように
    形成され、テスト−バーンイン工程の実施時に前記テス
    トヘッドに所定の熱を加える反応室とを含むことを特徴
    とするテスト−バーンイン装置。
  2. 【請求項２】 前記テスト−バーンイン装置は、前記テ
    ストヘッドと電気的に連結されて、テスト−バーンイン
    工程を制御し且つテスト信号を入出力する制御部を有す
    る１つ以上のメインフレームをさらに含むことを特徴と
    する請求項１に記載のテスト−バーンイン装置。
  3. 【請求項３】 前記メインフレームは、前記テストヘッ
    ドの熱を冷やすための熱交換部をさらに含むことを特徴
    とする請求項２に記載のテスト−バーンイン装置。
  4. 【請求項４】 前記テストヘッドの個数は、４つである
    ことを特徴とする請求項１に記載のテスト−バーンイン
    装置。
  5. 【請求項５】 前記各々のテストヘッドは、各々６４個
    の半導体素子を収納しているテストトレーを収容し、前
    記６４個の半導体素子に対するテスト−バーンイン工程
    を実施することを特徴とする請求項４に記載のテスト−
    バーンイン装置。
  6. 【請求項６】 前記半導体素子は、鴎の羽根形状の半導
    体チップパッケージ又はチップサイズの半導体チップパ
    ッケージであることを特徴とする請求項１に記載のテス
    ト−バーンイン装置。
  7. 【請求項７】 複数個のテスト−バーンイン装置が１つ
    の作業ラインにて連結されて各々相違するテスト−バー
    ンイン工程を実施するインラインシステムであって、 （ａ）複数個の半導体素子を各々収納した複数個のテス
    トトレーを移送する移送レールと、（ｂ）この移送レー
    ルに前記テストトレーをローディングするためのローデ
    ィング部と、（ｃ）前記移送レールから前記テストトレ
    ーをアンローディングするためのアンローディング部
    と、（ｄ）前記移送レールに沿って複数個が設置されて
    おり、前記テストトレーが移送レールに沿って順次供給
    され、前記テストトレーに収納された半導体素子と電気
    的に接続してテスト−バーンイン工程を実施するテスト
    ヘッドと、（ｅ）前記移送レール及び前記テストヘッド
    を取り囲むように形成され、テスト−バーンイン工程の
    実施時に前記テストヘッドに所定の熱を加える反応室と
    を各々含む複数個のテスト−バーンイン装置と、 この各々のテスト−バーンイン装置で各々のテスト−バ
    ーンイン工程を全部完了した前記半導体素子を、前記テ
    スト−バーンイン工程の結果によって良品と不良品とに
    分類し、前記テストトレーから幾つかのデバイストレー
    に各々移送する分類部と、 前記テスト−バーンイン装置のアンローディング部から
    前記テストトレーを受けて、他のテスト−バーンイン装
    置のローディング部又は前記分類部に移送する移送手段
    とを含むことを特徴とするインラインシステム。
  8. 【請求項８】 前記分類部は、テスト前の半導体素子を
    デバイストレーから新たなテストトレーに移送する部分
    をさらに含み、前記移送手段は、前記分類部から新たな
    テストトレーを受けて前記テスト−バーンイン装置に移
    送する部分をさらに含むことを特徴とする請求項７に記
    載のインラインシステム。
  9. 【請求項９】 前記各々のテスト−バーンイン装置は、
    前記テストヘッドと電気的に連結されて、テスト−バー
    ンイン工程を制御し且つテスト信号を入出力する制御部
    と、前記テストヘッドの熱を冷やすための熱交換部とを
    有する１つ以上のメインフレームをさらに含むことを特
    徴とする請求項７に記載のインラインシステム。
  10. 【請求項１０】 前記各々のテスト−バーンイン装置
    は、４つのテストヘッドを含み、各々のテストヘッド
    は、各々６４個の半導体素子を収納しているテストトレ
    ーに対するテスト−バーンイン工程を実施することを特
    徴とする請求項７に記載のインラインシステム。
  11. 【請求項１１】 前記半導体素子は、鴎の羽根形状の半
    導体チップパッケージ又はチップサイズの半導体チップ
    パッケージであることを特徴とする請求項７に記載のイ
    ンラインシステム。
  12. 【請求項１２】 前記各々のテスト−バーンイン装置
    は、ＤＣテストを含むバーンイン、常温テスト及びホッ
    トソートテストのいずれか１つのテスト−バーンイン工
    程を行うことを特徴とする請求項７に記載のインライン
    システム。
  13. 【請求項１３】 前記分類部は、マーキング部及び外観
    検査部と連結され、前記分類部で良品と分類された半導
    体素子を収納しているデバイストレーが前記マーキング
    部と前記外観検査部に供給されることを特徴とする請求
    項７に記載のインラインシステム。
  14. 【請求項１４】 前記分類部で不良品と分類された半導
    体素子は、前記デバイストレーから再テスト用トレーに
    収納され、再び前記インラインシステムのテスト−バー
    ンイン装置に供給されて再テストされることを特徴とす
    る請求項７に記載のインラインシステム。
  15. 【請求項１５】 前記インラインシステムは、前記各々
    のテスト−バーンイン装置をネットワークで連結したコ
    ンピュータをさらに含み、前記各々のテスト−バーンイ
    ン装置で行われたテスト−バーンイン工程の結果は、前
    記ネットワークを介して各々前記コンピュータに伝送さ
    れることを特徴とする請求項７に記載のインラインシス
    テム。
  16. 【請求項１６】 前記各々のテスト−バーンイン工程の
    結果は、各々のテストトレー地図に記録され、１つのテ
    ストトレー地図は１つのテストトレーに対応し、前記テ
    ストトレーに収納された半導体素子のテスト−バーンイ
    ン結果が各々対応して記録されることを特徴とする請求
    項１５に記載のインラインシステム。
  17. 【請求項１７】 前記テストトレー地図は、各々のテス
    トトレーが前記インラインシステムに供給される時に生
    成され、前記テストトレーが各々のバーンイン工程を完
    了する時毎にそのテスト−バーンイン結果を記録した特
    定ファイル名のテストトレー地図が１つずつ生成される
    ことを特徴とする請求項１６に記載のインラインシステ
    ム。
  18. 【請求項１８】 前記テストトレーには、テストトレー
    毎に相違する２進組合わせを示す複数個のＩＤ孔が形成
    されており、前記テストトレー地図は、前記ＩＤ孔を認
    識してファイル名と一緒に自動で生成されることを特徴
    とする請求項１７に記載のインラインシステム。
  19. 【請求項１９】 前記コンピュータは、前記分類部とネ
    ットワークで連結され、前記各々のテストトレー地図に
    記録されたテスト−バーンイン工程の結果は、自動演算
    により最終分類地図を生成した後、前記分類部に伝送さ
    れることを特徴とする請求項１７に記載のインラインシ
    ステム。
  20. 【請求項２０】 前記最終分類地図により不良品と分類
    された半導体素子は、再テスト用トレーに収納されて再
    び前記インラインシステムに供給され、各々の再テスト
    −バーンイン工程を完了する時毎にその結果を記録した
    再テストトレー地図は自動演算により再テストによる最
    終分類地図を生成し、２つの最終分類地図が最終テスト
    結果に対する情報を含む累積地図ファイルを生成するこ
    とを特徴とする請求項１９に記載のインラインシステ
    ム。
  21. 【請求項２１】 半導体素子のテスト−バーンイン方法
    であって、 （ａ）各々複数個の半導体素子を収納している複数個の
    テストトレーを第１テスト−バーンイン装置に供給する
    段階と、 （ｂ）前記第１テスト−バーンイン装置で前記半導体素
    子に対する第１テスト−バーンイン工程を実施する段階
    と、 （ｃ）前記第１テスト−バーンイン装置から第２テスト
    −バーンイン装置に前記テストトレーを自動で移送する
    段階と、 （ｄ）前記第２テスト−バーンイン装置で前記半導体素
    子に対する第２テスト−バーンイン工程を実施する段階
    と、 （ｅ）前記第２テスト−バーンイン装置から第３テスト
    −バーンイン装置に前記テストトレーを自動で移送する
    段階と、 （ｆ）前記第３テスト−バーンイン装置で前記半導体素
    子に対する第３テスト−バーンイン工程を実施する段階
    と、 （ｇ）前記第３テスト−バーンイン装置から分類部に前
    記テストトレーを自動で移送する段階と、 （ｈ）前記各々のテスト−バーンイン結果により前記テ
    ストトレーの半導体素子を複数のデバイストレーに各々
    分類する段階とを含むことを特徴とするテスト−バーン
    イン方法。
  22. 【請求項２２】 前記（ｂ）の第１テスト−バーンイン
    段階と前記（ｄ）の第２テスト−バーンイン段階は、バ
    ーンイン又は常温テストを行う段階であることを特徴と
    する請求項２１に記載のテスト−バーンイン方法。
  23. 【請求項２３】 前記（ｆ）の第３テスト−バーンイン
    段階は、ホットソートテストを行う段階であることを特
    徴とする請求項２１に記載のテスト−バーンイン方法。
  24. 【請求項２４】 前記バーンイン段階は、ＤＣテスト段
    階をさらに含むことを特徴とする請求項２２に記載のテ
    スト−バーンイン方法。
  25. 【請求項２５】 前記（ｂ）、（ｄ）、（ｆ）のテスト
    −バーンイン段階は、前記各々のテスト−バーンイン工
    程が完了する時毎にその結果を記録した特定ファイル名
    のテストトレー地図を各々１つずつ生成する段階をさら
    に含むことを特徴とする請求項２１に記載のテスト−バ
    ーンイン方法。
  26. 【請求項２６】 前記（ｈ）の分類段階は、前記各々の
    テストトレー地図に記録されたテスト−バーンイン工程
    の結果が自動演算された最終分類地図が伝送され、その
    最終分類地図によって前記半導体素子を分類することを
    特徴とする請求項２５に記載のテスト−バーンイン方
    法。
  27. 【請求項２７】 前記テスト−バーンイン方法は、（ｉ
    −１）前記（ｈ）の分類段階で良品と分類された半導体
    素子をマーキング部及び外観検査部に移送する段階をさ
    らに含むことを特徴とする請求項２１に記載のテスト−
    バーンイン方法。
  28. 【請求項２８】 前記テスト−バーンイン方法は、（ｉ
    −２）前記（ｈ）の分類段階で不良品と分類された半導
    体素子を再テストするため、再び前記（ｂ）の第１テス
    ト−バーンイン段階に供給する段階をさらに含むことを
    特徴とする請求項２１に記載のテスト−バーンイン方
    法。
  29. 【請求項２９】 前記（ｉ−２）の再テスト用半導体素
    子の供給段階は、前記（ｈ）の分類段階でデバイストレ
    ーに収納された半導体素子を再テスト用トレーに移送し
    た後、前記再テスト用トレーを前記（ｂ）の第１テスト
    −バーンイン段階に供給する段階であることを特徴とす
    る請求項２８に記載のテスト−バーンイン方法。
JP10196846A 1997-12-26 1998-07-13 テスト−バーンイン装置、それを用いたインラインシステム及びそのインラインシステムを用いたテスト方法 Pending JPH11202023A (ja)

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