JPH1117764A - シリアルインタフェース回路およびその信号処理方法 - Google Patents
シリアルインタフェース回路およびその信号処理方法Info
- Publication number
- JPH1117764A JPH1117764A JP16480897A JP16480897A JPH1117764A JP H1117764 A JPH1117764 A JP H1117764A JP 16480897 A JP16480897 A JP 16480897A JP 16480897 A JP16480897 A JP 16480897A JP H1117764 A JPH1117764 A JP H1117764A
- Authority
- JP
- Japan
- Prior art keywords
- packet
- serial interface
- data
- circuit
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003672 processing method Methods 0.000 title claims description 9
- 230000004044 response Effects 0.000 claims abstract description 119
- 230000005540 biological transmission Effects 0.000 claims abstract description 90
- 238000012546 transfer Methods 0.000 claims abstract description 57
- 238000012545 processing Methods 0.000 claims description 65
- 230000003213 activating effect Effects 0.000 claims description 9
- 238000004891 communication Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 8
- 239000003999 initiator Substances 0.000 description 7
- 238000001514 detection method Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
- H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40052—High-speed IEEE 1394 serial bus
- H04L12/40071—Packet processing; Packet format
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
- H04L49/9063—Intermediate storage in different physical parts of a node or terminal
- H04L49/9068—Intermediate storage in different physical parts of a node or terminal in the network interface card
- H04L49/9073—Early interruption upon arrival of a fraction of a packet
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
- H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
- H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Information Transfer Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
- Small-Scale Networks (AREA)
Abstract
ットにして送受信でき、円滑な送受信処理を行うことが
できるシリアルインタフェース回路を提供する。 【解決手段】ストレージデバイスが接続され、ストレー
ジデバイスのデータを読み出し、自己指定のトランザク
ションラベルを付加して送信アシンクロナスパケットと
してシリアルインタフェースバスBSに送出し、他のノ
ードのデータを当該ストレージデバイスへ転送する場合
に、自己指定のラベルを付加した要求パケットを生成し
てシリアルインタフェースバスBSに送出し、他のノー
ドからのこの要求パケットに対する応答パケットを受信
し、応答パケットからデータ部を取り出してストレージ
デバイスへ転送するデータ処理回路としてのトランザク
ション・レイヤ回路120を設ける。
Description
ルインタフェース回路に係り、特にHDD(Hard Disk
Drive) 、DVD(Digital Video Disk)−ROM、CD
(Compact Disk)−ROM、テープストリーマ(Tape Stre
amer) 等のストレージ装置に接続するシリアルインタフ
ェース回路およびその信号処理方法に関するものであ
る。
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するIEEE(The Institute of Elect
ricaland Electronic Engineers) 1394、High
Performance Sirial Busが規
格化された。
ースのデータ転送においては、ネットワーク内で行われ
る転送動作をサブアクションと呼び、2つのサブアクシ
ョンが規定されている。一つは、従来のRequest,Acknow
ledgeの要求、受信確認を行うアシンクロナス(Asynchr
onous) 転送であり、他の一つはあるノードから125
μsに1回必ずデータが送られるアイソクロナス(Isoch
ronous) 転送である。
EEE1394シリアルインタフェースでのデータは、
パケット単位で転送が行われるが、IEEE1394規
格では、取り扱う最小データの単位は1クワドレット(q
uadlet) (=4バイト=32ビット)である。
ュータデータは、図5に示すように、アシンクロナス転
送を用いて行われる。アシンクロナス転送は、図5
(a)に示すように、バスを獲得するためのアービトレ
ーション(arb)、データを転送するパケットトラン
スミッション、およびアクノリッジメント(ack)の
3つの遷移状態をとる。
行は、図5(b)に示すようなフォーマットで行われ
る。転送パケットの第1クワドレットは、16ビットの
デスティネーションID(destination ID)領域、6ビッ
トのトランザクション・ラベルtl(transaction labe
l) 領域、2ビットのリトライ・コードrt(retry cod
e)領域、4ビットのトランザクション・コードtcod
e(transanction code) 領域、および4ビットのプライ
オリティpri(priority)領域から構成されている。デ
スティネーションID領域はこのノードのバスナンバー
とノードナンバー、プライオリティ領域は優先レベルを
示す。
は、16ビットのソースID(source ID) 領域、および
48ビットのデスティネーション・オフセット(destina
tionoffset)領域により構成されている。ソースID領
域はこのパケットを送ったノードIDを示し、デスティ
ネーション・オフセット領域はハイ(High)およびロー(L
ow) の連続した領域からなり、デスティネーション・ノ
ードのアドレス空間のアドレスを示す。
長(data length) 領域、および16ビットのイクステン
ディド・トランザクション・コード(extended tcode)領
域に構成されている。データ長領域は受信したパケット
のバイト数を示し、イクステンディド tcode領域はtc
odeがロック・トランザクション(Lock transaction)
の場合、このパケットのデータが行う実際のロック動作
(Lock Action) を示す領域である。
クワドレットに付加されたヘッダCRC(header CRC)
領域は、パケットヘッダの誤り検出符号である。また、
データ領域(data field)の後のクワドレットに付加され
たデータCRC(data CRC) 領域は、データフィールド
の誤り検出符号である。
トの基本構成例を示す図である。図6に示すように、ア
イソクロナス通信のパケットは、第1クワドレットが1
394ヘッダ(Header)、第2クワドレットがヘッダCR
C(Header-CRC)、第3クワドレットがCIPヘッダ1
(CIP-Header1)、第4クワドレットがCIPヘッダ2
(CIP-Header2)、第5クワドレットがソースパケットヘ
ッダ(SPH)で、第6クワドレット以降がデータ領域
である。そして、最後のクワドレットがデータCRC(D
ata-CRC)である。
engt、このパケット転送されるチャネルの番号(0〜6
3のいずれか)を示すchannel 、処理のコードを表すtc
ode、および各アプリケーションで規定される同期コー
ドsyにより構成されている。ヘッダCRCは、パケッ
トヘッダの誤り検出符号である。
のSID(Source node ID)領域、データブロックの長さ
のためのDBS(Data Block Size) 領域、パケット化に
おけるデータの分割数のためのFN(Fraction Number)
領域、パディングデータのクワドレット数のためのQP
C(Quadlet Padding Count) 領域、ソースパケットヘッ
ダの有無を表すフラグのためのSPH領域、アイソクロ
ナスパケットの数を検出するカウンタのためのDBC
(Data Block Continuty Counter)領域により構成され
ている。なお、DBS領域は、1アイソクロナスパケッ
トで転送するクワドレット数を表す。
類を表す信号フォーマットのためのFMT領域、および
信号フォーマットに対応して利用されるFDF(Format
Dependent Field)領域により構成されている。
ムパケットが到着した軸に固定の遅延値を加えた値が設
定されるタイムスタンプ領域を有している。また、デー
タCRCは、データフィールドの誤り検出符号である。
うに、アシンクロナス転送で行われる通常のコンピュー
タデータの転送では、そのプロトコルとして、SBP−
2(Serial Bus Protocol-2) が用いられる。このプロト
コルによると、ストレージデバイス(Storage Device)で
あるターゲット(Target)からホストコンピュータ(Host
Computer) であるイニシエータ(Initiator) にデータを
転送するときは、ストレージデバイスからホストコンピ
ュータのメモリへデータを書き込む形で、またホストコ
ンピュータからターゲットにデータを転送するときは、
ストレージデバイスがホストコンピュータのメモリのデ
ータを読み出す形で転送が行われる。
される、あるいはストレージデバイスから読み出される
大容量のデータをIEEE1394規格のパケットにし
て、送受信するための、いわゆるトランザクション・レ
イヤ(Transaction Layer) をコントロールする処理系回
路システムが未だ確立されていない。また、アシンクロ
ナス転送およびアイソクロナス転送を実現する回路シス
テムにおいては、データの内容に応じて円滑な受信処理
を行うように構成することも必要である。
のであり、その目的は、大容量のデータを所定の規格に
合わせてたパケットにして送受信することができ、ま
た、円滑な送受信処理を行うことができるシリアルイン
タフェース回路およびその信号処理方法を提供すること
にある。
め、本発明は、自ノードとシリアルインタフェースバス
を介して接続された他ノード間でアシンクロナスパケッ
トの送受信を行うシリアルインタフェース回路であっ
て、自ノードへ読み出したデータに自己指定のラベルを
付加して送信パケットを生成して上記シリアルインタフ
ェースバスに送出するデータ処理回路を有する。
ケットを受け、当該制御パケットの内容が自ノードから
他ノードへのデータ転送要求を示すときに、上記データ
処理回路を起動させる制御回路を有する。
インタフェースバスを転送されたパケットを受信し、受
信パケットが上記制御パケットの場合には上記制御回路
に出力し、上記送信パケットに対する応答パケットの場
合には上記データ処理回路に出力する分別回路を有す
る。
タフェースバスを介して接続された他ノード間でアシン
クロナスパケットの送受信を行うシリアルインタフェー
ス回路であって、他ノードのデータを自ノードへ転送す
る場合に、自己指定のラベルを付加した要求パケットを
生成して上記シリアルインタフェースバスに送出し、他
ノードからのこの要求パケットに対する応答パケットを
受信し、応答パケットからデータ部を取り出して転送す
るデータ処理回路を有する。
ケットを受け、当該制御パケットの内容が他ノードのデ
ータの自ノードへの転送要求を示すときに、上記データ
処理回路を起動させる制御回路を有する。
インタフェースバスを転送されたパケットを受信し、受
信パケットが上記制御パケットの場合には上記制御回路
に出力し、上記送信パケットに対する応答パケットの場
合には上記データ処理回路に出力する分別回路を有す
る。
タフェースバスを介して接続された他ノード間でアシン
クロナスパケットおよびアイソクロナスパケットの送受
信を行うシリアルインタフェース回路であって、読み出
したデータに自己指定のラベルを付加して送信パケット
を生成して上記シリアルインタフェースバスに送出する
データ処理回路と、他ノードからの制御パケットを受
け、当該制御パケットの内容が自ノードから他ノードへ
のデータ転送要求を示すときに、上記データ処理回路を
起動させる制御回路と、他ノードからシリアルインタフ
ェースバスを転送されたパケットを受信し、受信パケッ
トが上記制御パケットの場合には上記制御回路に出力
し、上記送信パケットに対する応答パケットの場合には
上記データ処理回路に出力し、アイソクロナスのストリ
ームパケットデータの場合にはアプリケーション側に出
力する分別回路とを有する。
トの判別は上記ラベルに基づいて行い、ストリームパケ
ットデータの出力は、チャネル毎に対応した異なるアプ
リケーション側に対して行う。
タフェースバスを介して接続された他ノード間でアシン
クロナスパケットおよびアイソクロナスパケットの送受
信を行うシリアルインタフェース回路であって、他ノー
ドのデータを自ノードへ転送する場合に、自己指定のラ
ベルを付加した要求パケットを生成して上記シリアルイ
ンタフェースバスに送出し、他ノードからのこの要求パ
ケットに対する応答パケットを受信し、応答パケットか
らデータ部を取り出して転送するデータ処理回路と、他
ノードからの制御パケットを受け、当該制御パケットの
内容が他ノードのデータの自ノードへの転送要求を示す
ときに、上記データ処理回路を起動させる制御回路と、
他ノードからシリアルインタフェースバスを転送された
パケットを受信し、受信パケットが上記制御パケットの
場合には上記制御回路に出力し、上記送信パケットに対
する応答パケットの場合には上記データ処理回路に出力
し、アイソクロナスのストリームパケットデータの場合
にはアプリケーション側に出力する分別回路とを有す
る。
パケットの判別は当該応答パケットに付加された上記ラ
ベルおよび所定の応答コードに基づいて行い、ストリー
ムパケットデータの出力は、チャネル毎に対応した異な
るアプリケーション側に対して行う。
タフェースバスを介して接続された他ノード間で供給先
情報を付加したパケットの送受信を行うシリアルインタ
フェース回路であって、受信したパケットの供給先情報
に基づいて当該受信パケットを分別して該当する供給先
に出力する分別回路を有する。
シンクロナスパケットであり、上記供給先情報は、トラ
ンザクションラベルおよびトランザクションコード情報
である。
イソクロナスパケットであり、上記供給先情報は、トラ
ンザクションコードおよびチャネル情報である
タフェースバスを介して接続された他ノード間でアシン
クロナスパケットの送受信を行うシリアルインタフェー
ス回路の信号処理方法であって、他ノードのデータを自
ノードに転送する場合に、自己指定のラベルを付加した
要求パケットを生成して上記シリアルインタフェースバ
スに送出し、他ノードからのこの要求パケットに対する
応答パケットを受信し、応答パケットからデータ部を取
り出す。
受けたときに、当該応答パケットに付加された上記ラベ
ルおよび所定の応答コードに基づいて自ノードに対する
データ受信パケットを取り出す。
から他ノードへのストレージデバイスのデータの他ノー
ドへの転送要求の場合には、データ処理回路によりスト
レージデバイスのデータが読み出される。そして、読み
出したデータに自己指定のラベルが付加され送信アシン
クロナスパケットとしてシリアルインタフェースバスに
送出される。また、本発明では、制御回路が、自ノード
から他ノードへのデータ転送要求を示す制御パケットを
受けたときに、データ処理回路が起動される。そして、
分別回路において、他ノードからシリアルインタフェー
スバスを転送されたパケットが受信され、受信パケット
が制御パケットの場合には制御回路に出力され、送信パ
ケットに対する応答パケットの場合にはデータ処理回路
に出力される。
データを自ノードへ転送する場合には、データ処理回路
により、自己指定のラベルを付加した要求パケットを生
成され、シリアルインタフェースバスに送出される。そ
して、他ノードからのこの要求パケットに対する応答パ
ケットが受信されると、応答パケットからデータ部が取
り出され、たとえばストレージデバイスへ転送される。
ソクロナス通信にも適用した本発明の回路によれば、分
別回路において、他ノードからシリアルインタフェース
バスを転送されたパケットが受信される。そして、受信
パケットが制御パケットの場合には制御回路に出力さ
れ、送信パケットに対する応答パケットの場合にはデー
タ処理回路に出力され、アイソクロナスのストリームパ
ケットデータの場合にはアプリケーション側に出力され
る。また、分別回路では、応答パケットの判別は当該応
答パケットに付加された上記ラベルおよび所定の応答コ
ードに基づいて行われ、ストリームパケットデータの出
力は、チャネル毎に対応した異なるアプリケーション側
に対して行われる。
おいて、受信したパケットの供給先情報に基づいて当該
受信パケットの供給先が分別され、該当する供給先に出
力される。たとえば、受信パケットがアシンクロナスパ
ケットである場合には、トランザクションラベルおよび
トランザクションコード情報に基づいて供給先の分別が
行われる。また、受信パケットがアイソクロナスパケッ
トである場合には、トランザクションラベルおよびチャ
ネル情報に基づいて供給先の分別が行われる。
を自ノードに転送する場合に、自己指定のラベルを付加
した要求パケットが生成されてシリアルインタフェース
バスに送出される。そして、他ノードからのこの要求パ
ケットに対する応答パケットを受信したとき、当該応答
パケットに付加されたラベルおよび所定の応答コードに
基づいて自ノードに対するデータ受信パケットが取り出
され、応答パケットからデータ部が取り出される。
フェース回路の第1の実施形態を示すブロック構成図で
ある。なお、このシリアルインタフェース回路は、アシ
ンクロナス通信で扱われるコンピュータデータの転送を
行うことを目的として構成されている。このため、図1
においては、アイソクロナス通信系回路の具体的な構成
は図示していない。
ク/トランザクション・レイヤ集積回路10、フィジカ
ル・レイヤ回路20、ストレージデバイスとしての図示
しないハードディスクドライバ(HDD)のコントロー
ラ30、ホストコンピュータとしてのローカルプロセッ
サ40により構成されている。
路10は、リンク・レイヤ回路100およびトランザク
ション・レイヤ回路120が集積化されて構成され、ロ
ーカルプロセッサ40の制御の下、アシンクロナス転送
の制御、並びにフィジカル・レイヤ回路20の制御を行
う。
ように、リンクコア(Link Core))101、CPUインタ
フェース回路(Sub-CPU I/F )102、アシンクロナス
通信で用いられる送信用FIFO(AT-FIFO:First-In F
irst-Out) 103、受信用FIFO(AR-FIFO)104、
受信パケットを判別する分別回路(DeMux) 105、セル
フID用リゾルバ(Resolver)106、およびコントロー
ルレジスタ(ControlRegisters 、以下CRという)1
07により構成されている。
ータデータが転送されるアシンクロナス通信用パケット
およびアイソクロナス通信用パケットの送信回路、受信
回路、これらパケットのIEEE1394シリアルバス
BSを直接ドライブするフィジカル・レイヤ回路20と
のインタフェース回路、125μs毎にリセットされる
サイクルタイマ、サイクルモニタやCRC回路から構成
されている。また、図示しないハードディスクから読み
出され、トランザクション・レイヤ回路120で所定の
送信パケットとして生成されたコンピュータデータの送
信処理等を行う。なお、図1では、上述したように、ア
イソクロナス通信系のFIFO等は省略している。
カルプロセッサ40と送信用FIFO103、受信用F
IFO104とのアシンクロナス通信用パケットの書き
込み、読み出し等の調停、並びに、ローカルプロセッサ
40とCR107との各種データの送受信の調停を行
う。たとえば、イニシエータとしてのホストコンピュー
タからIEEE1394インタフェースバスBSを送信
され、受信用FIFOに格納されたストレージデバイス
としてのハードディスクのコントロール用コマンドをロ
ーカルプロセッサ40に伝送する。そして、ローカルプ
ロセッサ40からは、コンピュータデータを送受信する
ためにトランザクション・レイヤ回路120を起動させ
るためのデータがCPUインタフェース102を通して
CR107にセットされる。
94シリアルバスBSに伝送させるアシンクロナス通信
用パケットが格納され、格納データはリンクコア101
に与えられる。
1394シリアルバスBSを伝送されてきたアシンクロ
ナス通信用パケット、たとえばストレージデバイスとし
てのハードディスクのコントロール用コマンド等が、分
別回路105により格納される。
したアシンクロナス通信用パケットの第1クワドレッド
にあるトランザクションコードtcode(Transaction
code)およびトランザクションラベルtl(Transaction
label) をチェックし、イニシエータであるホストコン
ピュータからターゲットであるトランザクション・レイ
ヤ回路に対しての応答パケット(Response Packet) であ
るかその他のパケットであるかの分別を行い、応答パケ
ットのみをトランザクション・レイヤ回路120に入力
させ、その他のパケットを受信用FIFO104に格納
する。
ザクションラベルtlは共通に「a」にセットされ、t
code(Transaction code)は、書き込み(Write) の要
求(request)および応答(Response)、読み出し(Read)の
要求(Read request) および応答(Read Response) で異
なるデータがセットされる。具体的には、tcode
は、書き込み要求(Write request)でクワドレット書き
込み(Quadlet Write) の場合には「0」、ブロック書き
込み(Block Write) の場合には「1」にセットされる。
また、書き込み応答(Write Response)の場合には「2」
にセットされる。読み出し要求(Read request) でクワ
ドレット読み出し(Quadlet Read)の場合には「4」、ブ
ロック読み出し(Block Read)の場合には「5」にセット
される。また、読み出し応答(Read Response) の場合に
は「6/7」にセットされる。
アルバスBSを伝送されてきたセルフIDパケットを解
析し、CR107に格納する。また、エラーチェック、
ノード数のカウント等の機能も有する。
コンピュータ周辺機器(本実施形態ではハードディス
ク)のデータをSBP−2(Serial Bus Protocol-2) 規
格に基づいて、アシンクロナスパケットとして自動的に
送信、受信をする機能を備えている。また、トランザク
ション・レイヤ回路120は、リトライ(Retry) 機能並
びにスプリットタイムアウト(Split Timeout) 検出機能
を備えている。リトライ機能は、要求パケットを送信し
た後、ack busy* のAckコードが返ってきた場合、該
当する要求パケットを再送信する機能である。パケット
を再送信する場合、送信パケットの第1クワドレッドに
ある2ビットのrt領域を「00」から「01」にセッ
トしてから送信する。スプリットタイムアウト(Split T
imeout) 検出機能は、応答パケットが返ってくるまでの
タイムアウトを検出する機能である。
は、トランスポートデータインタフェース回路121、
要求パケット生成回路(SBPreq)122、応答パケットデ
コード回路(SBPRsp) 123、要求用FIFO(Reques
t FIFO:ADPTF) 124、応答用FIFO(Response FIF
O:ADPRF) 125、およびトランザクションコントロー
ラ126により構成されている。そして、要求パケット
生成回路(SBPreq)122、応答パケットデコード回路
(SBPRsp) 123、要求用FIFO(Request FIFO:ADP
TF) 124、応答用FIFO(Response FIFO:ADPRF) 1
25、およびトランザクションコントローラ126によ
りデータ処理回路ADPが構成される。
121は、HDDコントローラ30と要求パケット生成
回路122、応答パケットデコード回路123とのデー
タの送受信の調停を行う。
レイヤ回路100のCR107からデータ転送起動の指
示を受けると、送信(書き込み)の場合、SBP−2規
格に従ってトランスポートデータインタフェース回路1
21を介して得た図示しないハードディスクに記録され
たコンピュータデータをパケットに分けられるように1
個以上のデータに分け、トランザクションラベルtl
(=a)を指定した1394ヘッダを付加して要求用F
IFO122に格納する。また、受信(読み出し)の場
合には、SBP−2規格に従って、指定されたアドレ
ス、データ長分の1394ブロック読み出し要求コマン
ド(Block read Request Command)を1個以上のトランザ
クションラベルtl(=a)等を指定し、パケット化し
て要求用FIFO124に格納する。
時に応答用FIFO125に格納された応答パケットデ
ータを読み出し、応答パケットから1394ヘッダを取
り除き、読み出しデータを所定のタイミングでトランス
ポートデータインタフェース回路121を介してHDD
コントローラ30に出力する。
み)の場合、パケット化された送信データが格納され、
受信(読み出し)の場合には、1394ブロック読み出
し要求コマンドが格納される。
ュータ側から1394シリアルバスBSを伝送されてき
た受信データが格納される。
送信時に要求用FIFO124に格納されたパケット化
された送信データ、および受信時に要求用FIFO12
4に格納された1394ブロック読み出し要求コマンド
を読み出し、リンク・レイヤコア回路100のリンクコ
ア101への出力制御を行う。また、送信時に、リンク
・レイヤ回路100の分別回路105からの応答パケッ
トを受けて、そのリトライコードrcodeをCR10
7に書き込み、受信時には分別回路105からの応答パ
ケットから1394ヘッダを取り除き、パケットデータ
を応答用FIFO125に格納する。
で決められたパケットを転送する場合のコンピュータデ
ータの送信および受信動作を説明する。
あるハードディスクからイニシエータであるホストコン
ピュータにデータを転送するときであって、ストレージ
デバイス(ハードディスク)からホストコンピュータの
メモリへデータを書き込む動作を行う場合について説明
する。
バスBSを転送されてきたSBP−2規格に基づいたO
RB(Operation Request Block) 等のパケットデータが
フィジカル・レイヤ回路20、リンク・レイヤ回路10
0のリンクコア101を介して分別回路105に入力さ
れる。
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用FIFO104に格納される。
受信用FIFO104に格納されたORB等の受信デー
タは、CPUインタフェース回路102を介してローカ
ルプロセッサ40に入力される。ローカルプロセッサ4
0では、CPUインタフェース回路102を介してOR
Bの内容に従ってCR107のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。これにより、ト
ランザクション・レイヤ回路120が起動される。
120では、要求パケット生成回路122において、ト
ランスポートインタフェース121を介してHDDコン
トローラ30に対してのデータの要求が始められる。要
求に応じ、トランスポートインタフェース121を介し
て送られたきた送信データは、要求パケット生成回路1
22においてSBP−2規格に従ってパケットに分けら
れるように1個以上のデータに分けられ、トランザクシ
ョンラベルtl(=a)等が指定された1394ヘッダ
が付加されて自動的に要求用FIFO124に格納され
る。
ケットサイズ以上のデータが格納されると、そのデータ
はトランザクションコントローラ126によりリンク・
レイヤ回路100のリンクコア101に送られる。そし
て、リンクコア101によって、フィジカル・レイヤ回
路20を介して1394シリアルバスBSに対しアービ
トレーションが掛けられる。これにより、バスの獲得が
できたならば、転送データを含む書き込み要求パケット
(Write Request Packet)がフィジカル・レイヤ回路2
0、1394シリアルバスBSを介してホストコンピュ
ータに送信される。
要求パケットに対するAckコードと、場合によっては
書き込み応答パケット(Write Response Packet) が送ら
れてきて、フィジカル・レイヤ回路20、リンク・レイ
ヤ回路100のリンクコア101を介して分別回路10
5に入力される。
ンザクションコードtcodeおよびトランザクション
ラベルtlのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路に対
しての応答パケット(Response Packet) であると判別さ
れると、その応答パケットがトランザクション・レイヤ
回路120のトランザクションコントローラ126に入
力される。
は、入力された応答パケットのAckコードと応答コー
ド(Response code) が正常ならば次のデータのリンクコ
ア101への送出が行われる。以上の動作が繰り返され
て、コンピュータデータのホストコンピュータのメモリ
への書き込み(送信)動作が行われる。
イヤ回路120の動作の概略を図2に示す。
ュータからターゲットにデータを転送するときであっ
て、ストレージデバイス(ハードディスク)がホストコ
ンピュータのメモリのデータを読み出す動作を行う場合
について説明する。
バスBSを転送されてきたSBP−2規格に基づいたO
RB等のパケットデータがフィジカル・レイヤ回路2
0、リンク・レイヤ回路100のリンクコア101を介
して分別回路105に入力される。
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用FIFO104に格納される。
受信用FIFO104に格納されたORB等の受信デー
タは、CPUインタフェース回路102を介してローカ
ルプロセッサ40に入力される。ローカルプロセッサ4
0では、CPUインタフェース回路102を介してOR
Bの内容に従ってCR107のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。これにより、ト
ランザクション・レイヤ回路120が起動される。
120では、要求パケット生成回路122において、S
BP−2規格に従って、指定されたアドレス、データ長
分の1394ブロック読み出し要求コマンド(Block rea
d Request Command)がパケット化されて要求用FIFO
124に格納される。
し要求コマンドパケットは、トランザクションコントロ
ーラ126によりリンク・レイヤ回路100のリンクコ
ア101に送られる。そして、リンクコア101によっ
て、フィジカル・レイヤ回路20を介して1394シリ
アルバスBSに対しアービトレーションが掛けられる。
これにより、バスの獲得ができたならば、読み出し要求
パケット(Read Request Packet) がフィジカル・レイヤ
回路20、1394シリアルバスBSを介してホストコ
ンピュータに送信される。
要求パケットに対するAckコードと、指定されたデー
タ長分のデータを含んだ読み出し応答パケット(Read R
esponse Packet) が送られてきて、フィジカル・レイヤ
回路20、リンク・レイヤ回路100のリンクコア10
1を介して分別回路105に入力される。
ンザクションコードtcodeおよびトランザクション
ラベルtlのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路に対
しての応答パケット(Response Packet) であると判別さ
れると、その応答パケットがトランザクション・レイヤ
回路120のトランザクションコントローラ126に入
力される。
は、分別回路105からの応答パケットデータが応答用
FIFO125に格納される。応答用FIFO125に
格納されたデータは、応答パケットデコード回路123
によって読み出されて1394ヘッダが取り除かれ、所
定のタイミングでトランスポートデータインタフェース
回路121を介してHDDコントローラ30に出力され
る。以上の動作が繰り返されて、コンピュータデータの
ストレージデバイス(ハードディスク)への書き込み
(受信)動作が行われる。
イヤ回路129の動作の概略を図3に示す。
よれば、ストレージデバイスが接続され、ストレージデ
バイスのデータを読み出し、自己指定のトランザクショ
ンラベルを付加して送信アシンクロナスパケットとして
シリアルインタフェースバスBSに送出し、他ノードの
データを当該ストレージデバイスへ転送する場合に、自
己指定のラベルを付加した要求パケットを生成してシリ
アルインタフェースバスBSに送出し、他ノードからの
この要求パケットに対する応答パケットを受信し、応答
パケットからデータ部を取り出してストレージデバイス
へ転送するデータ処理回路としてのトランザクション・
レイヤ回路120を設けたので、ストレージデバイスに
格納される、あるいはストレージデバイスから読み出さ
れる大容量のデータをSBP−2規格に合わせてたIE
EE1394パケットにして送受信することができ、I
EEE1394シリアルバスインタフェースのアシンク
ロナス パケットを用いて大容量のデータ転送を実現す
ることができる。そして、SBP−2規格に基づいたO
RBのフェッチ、データ転送、イニシエータへのステイ
タス送信といったシーケンスを簡略化でき、ディスクド
ライバ、テープストリーマ等のコンピュータ周辺機器の
データをIEEE1394シリアルバスに接続する際に
最適な設計が可能となる。
20に要求用FIFO124および応答用FIFO12
5を設けるとともに、リンク・レイヤ回路100に送信
用FIFO103および受信用FIFO104を設けた
ので、要求用FIFO124および応答用FIFO12
5によるデータのやりとりと並列して、データ以外の通
常の1394パケットの送受信を行うことできる。
ロナス通信用パケットの第1クワドレッドにあるトラン
ザクションコードtcode(Transaction code)および
トランザクションラベルtl(Transaction label) をチ
ェックし、イニシエータであるホストコンピュータから
ターゲットであるトランザクション・レイヤ回路に対し
ての応答パケット(Response Packet) であるかその他の
パケットであるかの分別を行い、応答パケットのみをト
ランザクション・レイヤ回路120に入力させ、その他
のパケットを受信用FIFO104に格納する分別回路
105を設けたので、たとえばトランザクション・レイ
ヤ回路120側で致命的なエラーがおきてデータの読み
出し/書き込み動作が止まってしまったとしても、デー
タの次の入力されてくるコマンドの読み出しができなる
ことがなく、データの読み出し/書き込みの状況にかか
わりなくコマンドの受信を円滑に行うことができる利点
がある。
フェース回路の第2の実施形態を示すブロック構成図で
ある。
クションレイヤ集積回路、20はフィジカル・レイヤ回
路20、30はHDDコントローラ、40はローカルプ
ロセッサ、50a,50bはMPEGトランスポータ(M
oving Picture Experts Group Transporter)をそれぞれ
示している。
10aは、リンク・レイヤ回路100aおよびトランザ
クション・レイヤ回路120に構成されている。そし
て、リンク・レイヤ回路100aは、リンクコア10
1、CPUインタフェース回路102、アシンクロナス
送信用FIFO103、アシンクロナス受信用FIFO
104、分別回路105a、リゾルバ106、コントロ
ールレジスタ(CR)107、アプリケーションインタ
フェース回路108a,108b、アイソクロナス送信
用FIFO109、およびアイソクロナス受信用FIF
O110a,110bにより構成されている。
0は、図1と同様に、トランスポートデータインタフェ
ース回路121、要求パケット生成回路(SBPreq)12
2、応答パケットデコード回路(SBPRsp) 123、要求
用FIFO(Request FIFO:ADPTF) 124、応答用FI
FO(Response FIFO:ADPRF) 125、およびトランザク
ションコントローラ126により構成されている。
異なる点は、リンク/トランザクションレイヤ回路がア
シンクロナス通信のデータおよび通常の1394パケッ
トを取り扱うだけでなく、アイソクロナス通信用データ
をも取り扱うようにしたことにある。
イヤ回路10aのリンク・レイヤ回路100aにおける
分別回路105aが、図1の場合と同様に、リンクコア
101を介したアシンクロナス通信用パケットのトラン
ザクションコードtcode(Transaction code)および
トランザクションラベルtl(Transaction label) をチ
ェックし、イニシエータであるホストコンピュータから
ターゲットであるトランザクション・レイヤ回路に対し
ての応答パケット(Response Packet) であるかその他の
パケットであるかの分別を行い、応答パケットのみをト
ランザクション・レイヤ回路120に入力させ、その他
のパケットを受信用FIFO104に格納するととも
に、アイソクロナス通信用パケットを受信した場合に
は、その1394パケットのヘッダ情報の中のtcod
eとパケット転送されるチャネルの番号(0〜63のい
ずれか)を示すチャネル(channel) をデコードして、チ
ャネルに対応して設けられた受信用FIFO108a,
108bに選択的に格納するようするように構成されて
いる。
路(API/F) 108aは、MPEGトランスポータ50a
と送信用FIFO109および受信用FIFO110a
とのクロック信号や制御信号等を含むMPEGトランス
ポートストリームデータの送受信の調停を行う。
8bは、MPEGトランスポータ50bと送信用FIF
O109および受信用FIFO110bとのクロック信
号や制御信号等を含むMPEGトランスポートストリー
ムデータの送受信の調停を行う。
ロナスアイソクロナス通信用パケットを受信した場合に
は、分別回路105aにおいてその1394パケットの
ヘッダ情報の中のtcodeとパケット転送されるチャ
ネルの番号(0〜63のいずれか)を示すチャネル(cha
nnel) がデコードされ、チャネルに対応して設けられた
受信用FIFO110a,110bに選択的に格納され
る。そして、アプリケーションインタフェース回路10
8aまたは108bを介してMPEGトランスポータ5
0aまたは50bとのMPEGトランスポートストリー
ムデータの送受信が行われる。
1の実施形態の効果と同様の効果を得ることができる。
ンク・レイヤ回路100,100aにおいて、分別回路
105,150aを、リンクコア101と各受信用FI
FO104,110a,110bとの間に設けた回路構
成を例に説明したが、本発明が、たとえば受信側FIF
Oのインタフェース回路へのデータ出力側に設ける回路
構成にも適用できることはいうまでもない。
大容量のデータを所定の規格に合わせてたパケットにし
て送受信することができ、また、円滑な送受信処理を行
うことができるシリアルインタフェース回路を実現する
ことができる。
フェース回路の第1の実施形態を示すブロック構成図で
ある。
おける送信動作の概略を示す図である。
おける受信動作の概略を示す図である。
フェース回路の第2の実施形態を示すブロック構成図で
ある。
説明するための図である。
示す図である。
路、20…フィジカル・レイヤ回路、30…HDDコン
トローラ、40…ローカルプロセッサ、50a,50b
…MPEGトランスポータ、100,100a…リンク
・レイヤ回路、101…リンクコア、102…CPUイ
ンタフェース回路、103…アシンクロナス送信用FI
FO、104…アシンクロナス受信用FIFO、10
5,105a…分別回路、106…リゾルバ、107…
コントロールレジスタ、108a,108b…アプリケ
ーションインタフェース回路、109…アイソクロナス
送信用FIFO、110a,110b…アイソクロナス
受信用FIFO、120…トランザクション・レイヤ回
路、121…トランスポートデータインタフェース回
路、121…要求パケット生成回路、123…応答パケ
ットデコード回路、124…要求用FIFO、125…
応答用FIFO、126…トランザクションコントロー
ラ。
Claims (51)
- 【請求項1】 自ノードとシリアルインタフェースバス
を介して接続された他ノード間でアシンクロナスパケッ
トの送受信を行うシリアルインタフェース回路であっ
て、 読み出したデータに自己指定のラベルを付加して送信パ
ケットを生成して上記シリアルインタフェースバスに送
出するデータ処理回路を有するシリアルインタフェース
回路。 - 【請求項2】 上記データ処理回路は、読み出しデータ
を複数のデータに分割し、分割したデータ毎に上記ラベ
ルを付加して送信アシンクロナスパケットとして上記シ
リアルインタフェースバスに送出する請求項1記載のシ
リアルインタフェース回路。 - 【請求項3】 上記データ処理回路は、上記他ノードか
らの送信パケットに対する応答パケットを受信し、正常
な場合に次の送信パケットを上記シリアルインタフェー
スバスに送出する請求項2記載のシリアルインタフェー
ス回路。 - 【請求項4】 上記データ処理回路は、記憶手段を有
し、生成した送信パケットを当該記憶手段に格納し、格
納した送信パケットを所定のタイミングで上記シリアル
インタフェースバスに送出する請求項1記載のシリアル
インタフェース回路。 - 【請求項5】 上記データ処理回路は、記憶手段を有
し、生成した送信パケットを当該記憶手段に格納し、格
納した送信パケットを所定のタイミングで上記シリアル
インタフェースバスに送出する請求項2記載のシリアル
インタフェース回路。 - 【請求項6】 上記データ処理回路は、記憶手段を有
し、生成した送信パケットを当該記憶手段に格納し、格
納した送信パケットを所定のタイミングで上記シリアル
インタフェースバスに送出する請求項3記載のシリアル
インタフェース回路。 - 【請求項7】 他ノードからの制御パケットを受け、当
該制御パケットの内容が自ノードから他ノードへのデー
タ転送要求を示すときに、上記データ処理回路を起動さ
せる制御回路を有する請求項1記載のシリアルインタフ
ェース回路。 - 【請求項8】 他ノードからの制御パケットを受け、当
該制御パケットの内容が自ノードから他ノードへのデー
タ転送要求を示すときに、上記データ処理回路を起動さ
せる制御回路を有する請求項2記載のシリアルインタフ
ェース回路。 - 【請求項9】 他ノードからの制御パケットを受け、当
該制御パケットの内容が自ノードから他ノードへのデー
タ転送要求を示すときに、上記データ処理回路を起動さ
せる制御回路を有する請求項3記載のシリアルインタフ
ェース回路。 - 【請求項10】 他ノードからの制御パケットを受け、
当該制御パケットの内容が自ノードから他ノードへのデ
ータ転送要求を示すときに、上記データ処理回路を起動
させる制御回路を有する請求項6記載のシリアルインタ
フェース回路。 - 【請求項11】 他ノードからシリアルインタフェース
バスを転送されたパケットを受信し、受信パケットが上
記制御パケットの場合には上記制御回路に出力し、上記
送信パケットに対する応答パケットの場合には上記デー
タ処理回路に出力する分別回路を有する請求項10記載
のシリアルインタフェース回路。 - 【請求項12】 上記分別回路と制御回路との間に受信
用記憶手段を有し、 上記分別回路は分別した制御パケットを上記受信用記憶
手段に格納し、上記制御回路は、当該受信用記憶手段に
格納された制御パケットを読み出す請求項11記載のシ
リアルインタフェース回路。 - 【請求項13】 上記制御回路に送信用記憶手段が接続
され、当該制御回路は、制御パケットを上記送信用記憶
手段に格納し、 上記送信用記憶手段に格納された送信用制御パケットを
所定のタイミングで上記シリアルインタフェースバスに
送出する回路を有する請求項12記載のシリアルインタ
フェース回路。 - 【請求項14】 自ノードとシリアルインタフェースバ
スを介して接続された他ノード間でアシンクロナスパケ
ットの送受信を行うシリアルインタフェース回路であっ
て、 他ノードのデータを自ノードへ転送する場合に、自己指
定のラベルを付加した要求パケットを生成して上記シリ
アルインタフェースバスに送出し、他ノードからのこの
要求パケットに対する応答パケットを受信し、応答パケ
ットからデータ部を取り出して転送するデータ処理回路
をを有するシリアルインタフェース回路。 - 【請求項15】 上記データ処理回路は、データをパケ
ット化して転送できるように、ラベルを指定した複数の
要求パケットを生成して上記シリアルインタフェースバ
スに送出する請求項14記載のシリアルインタフェース
回路。 - 【請求項16】 上記データ処理回路は、上記他ノード
からの送信パケットに対する応答パケットを受信し、正
常な場合に次の要求パケットを上記シリアルインタフェ
ースバスに送出する請求項15記載のシリアルインタフ
ェース回路。 - 【請求項17】 上記データ処理回路は、第1の記憶手
段および第2の記憶手段を有し、生成した要求パケット
を当該第1の記憶手段に格納し、格納した要求パケット
を所定のタイミングで上記シリアルインタフェースバス
に送出し、受信したデータを上記第2の記憶手段に格納
し、格納した受信データを所定のタイミングで転送する
請求項14記載のシリアルインタフェース回路。 - 【請求項18】 上記データ処理回路は、第1の記憶手
段および第2の記憶手段を有し、生成した送信パケット
を当該第1の記憶手段に格納し、格納した送信パケット
を所定のタイミングで上記シリアルインタフェースバス
に送出し、受信したデータを上記第2の記憶手段に格納
し、格納した受信データを所定のタイミングで転送する
請求項15記載のシリアルインタフェース回路。 - 【請求項19】 上記データ処理回路は、第1の記憶手
段および第2の記憶手段を有し、生成した送信パケット
を当該第1の記憶手段に格納し、格納した送信パケット
を所定のタイミングで上記シリアルインタフェースバス
に送出し、受信したデータを上記第2の記憶手段に格納
し、格納した受信データを所定のタイミングで転送する
請求項16記載のシリアルインタフェース回路。 - 【請求項20】 他ノードからの制御パケットを受け、
当該制御パケットの内容が他ノードのデータの自ノード
への転送要求を示すときに、上記データ処理回路を起動
させる制御回路を有する請求項14記載のシリアルイン
タフェース回路。 - 【請求項21】 他ノードからの制御パケットを受け、
当該制御パケットの内容が他ノードのデータの自ノード
への転送要求を示すときに、上記データ処理回路を起動
させる制御回路を有する請求項15記載のシリアルイン
タフェース回路。 - 【請求項22】 他ノードからの制御パケットを受け、
当該制御パケットの内容が他ノードのデータの自ノード
への転送要求を示すときに、上記データ処理回路を起動
させる制御回路を有する請求項16記載のシリアルイン
タフェース回路。 - 【請求項23】 他ノードからの制御パケットを受け、
当該制御パケットの内容が他ノードのデータの自ノード
への転送要求を示すときに、上記データ処理回路を起動
させる制御回路を有する請求項19記載のシリアルイン
タフェース回路。 - 【請求項24】 他ノードからシリアルインタフェース
バスを転送されたパケットを受信し、受信パケットが上
記制御パケットの場合には上記制御回路に出力し、上記
送信パケットに対する応答パケットの場合には上記デー
タ処理回路に出力する分別回路を有する請求項23記載
のシリアルインタフェース回路。 - 【請求項25】 上記分別回路と制御回路との間に受信
用記憶手段を有し、上記分別回路は分別した制御パケッ
トを上記受信用記憶手段に格納し、上記制御回路は、当
該受信用記憶手段に格納された制御パケットを読み出す
請求項24記載のシリアルインタフェース回路。 - 【請求項26】 上記制御回路に送信用記憶手段が接続
され、当該制御回路は、制御パケットを上記送信用記憶
手段に格納し、 上記送信用記憶手段に格納された送信用制御パケットを
所定のタイミングで上記シリアルインタフェースバスに
送出する回路を有する請求項25記載のシリアルインタ
フェース回路。 - 【請求項27】 自ノードとシリアルインタフェースバ
スを介して接続された他ノード間でアシンクロナスパケ
ットの送受信を行うシリアルインタフェース回路であっ
て、 読み出したデータに自己指定のラベルを付加して送信パ
ケットを生成して上記シリアルインタフェースバスに送
出し、他ノードのデータを自ノードへ転送する場合に、
自己指定のラベルを付加した要求パケットを生成して上
記シリアルインタフェースバスに送出し、他ノードから
のこの要求パケットに対する応答パケットを受信し、応
答パケットからデータ部を取り出して転送するデータ処
理回路をを有するシリアルインタフェース回路。 - 【請求項28】 上記データ処理回路は、読み出しデー
タを複数のデータに分割し、分割したデータ毎に上記ラ
ベルを付加して送信アシンクロナスパケットとして上記
シリアルインタフェースバスに送出し、他ノードのデー
タを自ノードへ転送する場合にはデータをパケット化し
て転送できるように、ラベルを指定した複数の要求パケ
ットを生成して上記シリアルインタフェースバスに送出
する請求項27記載のシリアルインタフェース回路。 - 【請求項29】 上記データ処理回路は、上記他ノード
からの送信パケットに対する応答パケットを受信し、正
常な場合に次の送信パケットを上記シリアルインタフェ
ースバスに送出する請求項28記載のシリアルインタフ
ェース回路。 - 【請求項30】 上記データ処理回路は、第1の記憶手
段および第2の記憶手段を有し、生成した送信パケット
を当該第1の記憶手段に格納し、格納した送信パケット
を所定のタイミングで上記シリアルインタフェースバス
に送出し、受信したデータを上記第2の記憶手段に格納
し、格納した受信データを所定のタイミングで転送する
請求項27記載のシリアルインタフェース回路。 - 【請求項31】 上記データ処理回路は、第1の記憶手
段および第2の記憶手段を有し、生成した送信パケット
を当該第1の記憶手段に格納し、格納した送信パケット
を所定のタイミングで上記シリアルインタフェースバス
に送出し、受信したデータを上記第2の記憶手段に格納
し、格納した受信データを所定のタイミングで転送する
請求項28記載のシリアルインタフェース回路。 - 【請求項32】 上記データ処理回路は、第1の記憶手
段および第2の記憶手段を有し、生成した送信パケット
を当該第1の記憶手段に格納し、格納した送信パケット
を所定のタイミングで上記シリアルインタフェースバス
に送出し、受信したデータを上記第2の記憶手段に格納
し、格納した受信データを所定のタイミングで転送する
請求項29記載のシリアルインタフェース回路。 - 【請求項33】 他ノードからの制御パケットを受け、
当該制御パケットの内容が自ノードから他ノードへのデ
ータ転送要求を示すとき、および他ノードのデータの自
ノードへの転送要求を示すときに、上記データ処理回路
を起動させる制御回路を有する請求項27記載のシリア
ルインタフェース回路。 - 【請求項34】 他ノードからの制御パケットを受け、
当該制御パケットの内容が自ノードから他ノードへのデ
ータ転送要求を示すとき、および他ノードのデータの自
ノードへの転送要求を示すときに、上記データ処理回路
を起動させる制御回路を有する請求項28記載のシリア
ルインタフェース回路。 - 【請求項35】 他ノードからの制御パケットを受け、
当該制御パケットの内容が自ノードから他ノードへのデ
ータ転送要求を示すとき、および他ノードのデータの自
ノードへの転送要求を示すときに、上記データ処理回路
を起動させる制御回路を有する請求項29記載のシリア
ルインタフェース回路。 - 【請求項36】 他ノードからの制御パケットを受け、
当該制御パケットの内容が自ノードから他ノードへのデ
ータ転送要求を示すとき、および他ノードのデータの自
ノードへの転送要求を示すときに、上記データ処理回路
を起動させる制御回路を有する請求項32記載のシリア
ルインタフェース回路。 - 【請求項37】 他ノードからシリアルインタフェース
バスを転送されたパケットを受信し、受信パケットが上
記制御パケットの場合には上記制御回路に出力し、上記
送信パケットに対する応答パケットの場合には上記デー
タ処理回路に出力する分別回路を有する請求項36記載
のシリアルインタフェース回路。 - 【請求項38】 上記分別回路と制御回路との間に受信
用記憶手段を有し、 上記分別回路は分別した制御パケットを上記受信用記憶
手段に格納し、上記制御回路は、当該受信用記憶手段に
格納された制御パケットを読み出す請求項37記載のシ
リアルインタフェース回路。 - 【請求項39】 上記制御回路に送信用記憶手段が接続
され、当該制御回路は、制御パケットを上記送信用記憶
手段に格納し、 上記送信用記憶手段に格納された送信用制御パケットを
所定のタイミングで上記シリアルインタフェースバスに
送出する回路を有する請求項38記載のシリアルインタ
フェース回路。 - 【請求項40】 自ノードとシリアルインタフェースバ
スを介して接続された他ノード間でアシンクロナスパケ
ットおよびアイソクロナスパケットの送受信を行うシリ
アルインタフェース回路であって、 読み出したデータに自己指定のラベルを付加して送信パ
ケットを生成して上記シリアルインタフェースバスに送
出するデータ処理回路と、 他ノードからの制御パケットを受け、当該制御パケット
の内容が自ノードから他ノードへのデータ転送要求を示
すときに、上記データ処理回路を起動させる制御回路
と、 他ノードからシリアルインタフェースバスを転送された
パケットを受信し、受信パケットが上記制御パケットの
場合には上記制御回路に出力し、上記送信パケットに対
する応答パケットの場合には上記データ処理回路に出力
し、アイソクロナスのストリームパケットデータの場合
にはアプリケーション側に出力する分別回路とを有する
シリアルインタフェース回路。 - 【請求項41】 上記分別回路は、応答パケットの判別
は上記ラベルに基づいて行い、ストリームパケットデー
タの出力は、チャネル毎に対応した異なるアプリケーシ
ョン側に対して行う請求項40記載のシリアルインタフ
ェース回路。 - 【請求項42】 自ノードとシリアルインタフェースバ
スを介して接続された他ノード間でアシンクロナスパケ
ットおよびアイソクロナスパケットの送受信を行うシリ
アルインタフェース回路であって、 他ノードのデータを自ノードへ転送する場合に、自己指
定のラベルを付加した要求パケットを生成して上記シリ
アルインタフェースバスに送出し、他ノードからのこの
要求パケットに対する応答パケットを受信し、応答パケ
ットからデータ部を取り出して転送するデータ処理回路
と、 他ノードからの制御パケットを受け、当該制御パケット
の内容が他ノードのデータの自ノードへの転送要求を示
すときに、上記データ処理回路を起動させる制御回路
と、 他ノードからシリアルインタフェースバスを転送された
パケットを受信し、受信パケットが上記制御パケットの
場合には上記制御回路に出力し、上記送信パケットに対
する応答パケットの場合には上記データ処理回路に出力
し、アイソクロナスのストリームパケットデータの場合
にはアプリケーション側に出力する分別回路とを有する
シリアルインタフェース回路。 - 【請求項43】 上記分別回路は、応答パケットの判別
は当該応答パケットに付加された上記ラベルおよび所定
の応答コードに基づいて行い、ストリームパケットデー
タの出力は、チャネル毎に対応した異なるアプリケーシ
ョン側に対して行う請求項42記載のシリアルインタフ
ェース回路。 - 【請求項44】 自ノードとシリアルインタフェースバ
スを介して接続された他ノード間でアシンクロナスパケ
ットおよびアイソクロナスパケットの送受信を行うシリ
アルインタフェース回路であって、 読み出したデータに自己指定のラベルを付加して送信パ
ケットを生成して上記シリアルインタフェースバスに送
出し、他ノードのデータを自ノードへ転送する場合に、
自己指定のラベルを付加した要求パケットを生成して上
記シリアルインタフェースバスに送出し、他ノードから
のこの要求パケットに対する応答パケットを受信し、応
答パケットからデータ部を取り出して転送するデータ処
理回路と、 他ノードからの制御パケットを受け、当該制御パケット
の内容が自ノードから他ノードへのデータ転送要求を示
すとき、および他ノードのデータの自ノードへの転送要
求を示すときに、上記データ処理回路を起動させる制御
回路と、 他ノードからシリアルインタフェースバスを転送された
パケットを受信し、受信パケットが上記制御パケットの
場合には上記制御回路に出力し、上記送信パケットに対
する応答パケットの場合には上記データ処理回路に出力
し、アイソクロナスのストリームパケットデータの場合
にはアプリケーション側に出力する分別回路とを有する
シリアルインタフェース回路。 - 【請求項45】 自ノードとシリアルインタフェースバ
スを介して接続された他ノード間で供給先情報を付加し
たパケットの送受信を行うシリアルインタフェース回路
であって、 受信したパケットの供給先情報に基づいて当該受信パケ
ットを分別して該当する供給先に出力する分別回路を有
するシリアルインタフェース回路。 - 【請求項46】 上記受信パケットはアシンクロナスパ
ケットであり、上記供給先情報は、トランザクションラ
ベルおよびトランザクションコード情報である請求項4
5記載のシリアルインタフェース回路。 - 【請求項47】 上記受信パケットはアイソクロナスパ
ケットであり、上記供給先情報は、トランザクションコ
ードおよびチャネル情報である請求項45記載のシリア
ルインタフェース回路。 - 【請求項48】 自ノードとシリアルインタフェースバ
スを介して接続された他ノード間でアシンクロナスパケ
ットの送受信を行うシリアルインタフェース回路の信号
処理方法であって、 他ノードのデータを自ノードに転送する場合に、自己指
定のラベルを付加した要求パケットを生成して上記シリ
アルインタフェースバスに送出し、 他ノードからのこの要求パケットに対する応答パケット
を受信し、 応答パケットからデータ部を取り出すを有するシリアル
インタフェース回路の信号処理方法。 - 【請求項49】 データをパケット化して転送できるよ
うに、ラベルを指定した複数の要求パケットを生成して
上記シリアルインタフェースバスに送出する請求項48
記載のシリアルインタフェース回路の信号処理方法。 - 【請求項50】 応答パケットを受けたときに、当該応
答パケットに付加された上記ラベルおよび所定の応答コ
ードに基づいて自ノードに対するデータ受信パケットを
取り出す請求項48記載のシリアルインタフェース回路
の信号処理方法。 - 【請求項51】 応答パケットを受けたときに、当該応
答パケットに付加された上記ラベルおよび所定の応答コ
ードに基づいて自ノードに対するデータ受信パケットを
取り出す請求項49記載のシリアルインタフェース回路
の信号処理方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16480897A JP3785747B2 (ja) | 1997-06-20 | 1997-06-20 | シリアルインタフェース回路およびその信号処理方法 |
TW87109554A TW390078B (en) | 1997-06-20 | 1998-06-16 | Serial interface circuit and signal processing method of the same |
FR9807744A FR2766938B1 (fr) | 1997-06-20 | 1998-06-19 | Circuit d'interface serie et procede de traitement de signaux associe a ce circuit |
US09/100,709 US6580711B1 (en) | 1997-06-20 | 1998-06-19 | Serial interface circuit and signal processing method of the same |
NL1009451A NL1009451C2 (nl) | 1997-06-20 | 1998-06-19 | Serieel interface-circuit en een daarvan gebruikmakende signaalverwerkingswerkwijze. |
KR10-1998-0023038A KR100511695B1 (ko) | 1997-06-20 | 1998-06-19 | 직렬인터페이스회로및그의신호처리방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16480897A JP3785747B2 (ja) | 1997-06-20 | 1997-06-20 | シリアルインタフェース回路およびその信号処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1117764A true JPH1117764A (ja) | 1999-01-22 |
JP3785747B2 JP3785747B2 (ja) | 2006-06-14 |
Family
ID=15800317
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16480897A Expired - Fee Related JP3785747B2 (ja) | 1997-06-20 | 1997-06-20 | シリアルインタフェース回路およびその信号処理方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6580711B1 (ja) |
JP (1) | JP3785747B2 (ja) |
KR (1) | KR100511695B1 (ja) |
FR (1) | FR2766938B1 (ja) |
NL (1) | NL1009451C2 (ja) |
TW (1) | TW390078B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100746900B1 (ko) * | 2000-04-27 | 2007-08-07 | 소니 가부시끼 가이샤 | 전자장치, 및 전자장치의 물리층 회로의 상태를 제어하는방법 |
TWI724994B (zh) * | 2014-12-22 | 2021-04-21 | 日商花王股份有限公司 | 用於足浴之固狀發泡性浴用劑 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3148733B2 (ja) * | 1999-02-26 | 2001-03-26 | 株式会社神戸製鋼所 | 信号処理装置及び信号処理システム |
US6498793B1 (en) | 1999-03-12 | 2002-12-24 | Hewlett-Packard Company | Method for hardware-assisted automatic sorting of out-of-order packets using restricted transaction label |
DE19913585A1 (de) * | 1999-03-25 | 2000-09-28 | Thomson Brandt Gmbh | Verfahren zum Verwalten von über einen Datenbus empfangenen Daten sowie Vorrichtung zur Durchführung des Verfahrens |
US6457072B1 (en) * | 1999-07-29 | 2002-09-24 | Sony Corporation | System and method for effectively performing physical direct memory access operations |
GB2356100B (en) * | 1999-11-05 | 2004-02-25 | Sony Uk Ltd | Data format and data transfer |
KR100667738B1 (ko) * | 2000-03-29 | 2007-01-11 | 삼성전자주식회사 | 무선 패킷 송수신 장치 및 그 방법 |
JP3400772B2 (ja) * | 2000-04-25 | 2003-04-28 | 松下電器産業株式会社 | パケット送受信処理装置 |
US8090521B2 (en) | 2009-12-07 | 2012-01-03 | General Electric Company | Method and kit for engine emission control |
CN117951049B (zh) * | 2024-03-27 | 2024-06-07 | 沐曦集成电路(上海)有限公司 | 一种标签的处理方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4493021A (en) * | 1981-04-03 | 1985-01-08 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Multicomputer communication system |
US5043722A (en) * | 1989-01-30 | 1991-08-27 | Honeywell Inc. | Detector for colliding signals in asynchronous communication |
EP0685950A3 (de) * | 1994-06-03 | 1997-01-29 | Philips Patentverwaltung | Lokales, nach dem asynchronen Transfermodus (ATM) arbeitendes Netzwerk. |
JP3458469B2 (ja) * | 1994-07-15 | 2003-10-20 | ソニー株式会社 | 信号受信装置及び通信方法 |
US5513134A (en) * | 1995-02-21 | 1996-04-30 | Gte Laboratories Incorporated | ATM shared memory switch with content addressing |
JP3301682B2 (ja) * | 1995-08-11 | 2002-07-15 | 松下電器産業株式会社 | パケット出力装置 |
JP3572768B2 (ja) * | 1995-08-12 | 2004-10-06 | ソニー株式会社 | データ通信方法 |
US5933430A (en) * | 1995-08-12 | 1999-08-03 | Sony Corporation | Data communication method |
US5737567A (en) * | 1995-10-23 | 1998-04-07 | Unisys Corporation | Fast write initialization system for microcode RAM via data path array using pre-loaded flash memory an programmable control logic array |
US5899578A (en) * | 1995-12-25 | 1999-05-04 | Sony Corporation | Digital signal processor, processing method, digital signal recording/playback device and digital signal playback method |
JP3305183B2 (ja) * | 1996-01-12 | 2002-07-22 | 株式会社東芝 | ディジタル放送受信端末装置 |
JP4181645B2 (ja) * | 1996-02-29 | 2008-11-19 | 富士通株式会社 | データ処理装置 |
-
1997
- 1997-06-20 JP JP16480897A patent/JP3785747B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-16 TW TW87109554A patent/TW390078B/zh not_active IP Right Cessation
- 1998-06-19 US US09/100,709 patent/US6580711B1/en not_active Expired - Lifetime
- 1998-06-19 FR FR9807744A patent/FR2766938B1/fr not_active Expired - Fee Related
- 1998-06-19 NL NL1009451A patent/NL1009451C2/nl not_active IP Right Cessation
- 1998-06-19 KR KR10-1998-0023038A patent/KR100511695B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100746900B1 (ko) * | 2000-04-27 | 2007-08-07 | 소니 가부시끼 가이샤 | 전자장치, 및 전자장치의 물리층 회로의 상태를 제어하는방법 |
TWI724994B (zh) * | 2014-12-22 | 2021-04-21 | 日商花王股份有限公司 | 用於足浴之固狀發泡性浴用劑 |
Also Published As
Publication number | Publication date |
---|---|
US6580711B1 (en) | 2003-06-17 |
TW390078B (en) | 2000-05-11 |
KR100511695B1 (ko) | 2005-12-01 |
KR19990007118A (ko) | 1999-01-25 |
FR2766938B1 (fr) | 2004-09-03 |
FR2766938A1 (fr) | 1999-02-05 |
NL1009451A1 (nl) | 1998-12-22 |
NL1009451C2 (nl) | 2004-01-06 |
JP3785747B2 (ja) | 2006-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR19990087389A (ko) | 응용 장치와 버스 구조 사이의 비동기 데이터 전달을 자동으로관리하기 위한 비동기 데이터 파이프 | |
JP3584789B2 (ja) | データ転送制御装置及び電子機器 | |
WO2000025215A1 (fr) | Controleur de transfert de donnees et dispositif electronique | |
US6857028B1 (en) | Data transfer control device and electronic equipment | |
JPH1117764A (ja) | シリアルインタフェース回路およびその信号処理方法 | |
JP2003174486A (ja) | 情報通信装置、情報通信方法および情報通信処理プログラム | |
JP3733699B2 (ja) | シリアルインタフェース回路 | |
JP3494040B2 (ja) | データ転送制御装置及び電子機器 | |
EP1120936B1 (en) | Data transfer control device and electronic apparatus | |
JPH1117710A (ja) | シリアルインタフェース回路 | |
JPH10285234A (ja) | 信号処理回路およびその方法 | |
US6834316B1 (en) | Data transfer controller and electronic device | |
JPH1117773A (ja) | シリアルインタフェース回路 | |
JPH1117775A (ja) | シリアルインタフェース回路 | |
JPH10285241A (ja) | 信号処理回路 | |
JP3837843B2 (ja) | シリアルインタフェース回路 | |
JPH11308300A (ja) | シリアルインタフェース回路 | |
JPH11308301A (ja) | シリアルインタフェース回路 | |
JPH1117774A (ja) | シリアルインタフェース回路 | |
JPH1117767A (ja) | シリアルインタフェース回路 | |
JPH10285223A (ja) | 信号処理回路 | |
JP4062829B2 (ja) | シリアルインタフェース回路 | |
JP2003023471A (ja) | パケット送受信処理回路 | |
JP2000115176A (ja) | シリアルインタフェース回路 | |
JPH10285236A (ja) | 信号処理回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050810 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051206 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060206 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060228 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060313 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120331 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140331 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |