JPH1117764A - シリアルインタフェース回路およびその信号処理方法 - Google Patents

シリアルインタフェース回路およびその信号処理方法

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JPH1117764A
JPH1117764A JP16480897A JP16480897A JPH1117764A JP H1117764 A JPH1117764 A JP H1117764A JP 16480897 A JP16480897 A JP 16480897A JP 16480897 A JP16480897 A JP 16480897A JP H1117764 A JPH1117764 A JP H1117764A
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Abstract

(57)【要約】 【課題】大容量のデータを所定の規格に合わせてたパケ
ットにして送受信でき、円滑な送受信処理を行うことが
できるシリアルインタフェース回路を提供する。 【解決手段】ストレージデバイスが接続され、ストレー
ジデバイスのデータを読み出し、自己指定のトランザク
ションラベルを付加して送信アシンクロナスパケットと
してシリアルインタフェースバスＢＳに送出し、他のノ
ードのデータを当該ストレージデバイスへ転送する場合
に、自己指定のラベルを付加した要求パケットを生成し
てシリアルインタフェースバスＢＳに送出し、他のノー
ドからのこの要求パケットに対する応答パケットを受信
し、応答パケットからデータ部を取り出してストレージ
デバイスへ転送するデータ処理回路としてのトランザク
ション・レイヤ回路１２０を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディジタルシリア
ルインタフェース回路に係り、特にＨＤＤ（Ｈard Disk
Drive) 、ＤＶＤ(Digital Video Disk)−ＲＯＭ、ＣＤ
(Compact Disk)−ＲＯＭ、テープストリーマ(Tape Stre
amer) 等のストレージ装置に接続するシリアルインタフ
ェース回路およびその信号処理方法に関するものであ
る。
【０００２】
【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するＩＥＥＥ（The Institute of Elect
ricaland Electronic Engineers) １３９４、Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規
格化された。
【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送においては、ネットワーク内で行われ
る転送動作をサブアクションと呼び、２つのサブアクシ
ョンが規定されている。一つは、従来のRequest,Acknow
ledgeの要求、受信確認を行うアシンクロナス（Asynchr
onous) 転送であり、他の一つはあるノードから１２５
μｓに１回必ずデータが送られるアイソクロナス(Isoch
ronous) 転送である。
【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われるが、ＩＥＥＥ１３９４規
格では、取り扱う最小データの単位は１クワドレット(q
uadlet) （＝４バイト＝３２ビット）である。
【０００５】ＩＥＥＥ１３９４規格では、通常、コンピ
ュータデータは、図５に示すように、アシンクロナス転
送を用いて行われる。アシンクロナス転送は、図５
（ａ）に示すように、バスを獲得するためのアービトレ
ーション（ａｒｂ）、データを転送するパケットトラン
スミッション、およびアクノリッジメント（ａｃｋ）の
３つの遷移状態をとる。
【０００６】そして、パケットトランスミッションの実
行は、図５（ｂ）に示すようなフォーマットで行われ
る。転送パケットの第１クワドレットは、１６ビットの
デスティネーションＩＤ(destination ID)領域、６ビッ
トのトランザクション・ラベルｔｌ(transaction labe
l) 領域、２ビットのリトライ・コードｒｔ(retry cod
e)領域、４ビットのトランザクション・コードｔｃｏｄ
ｅ(transanction code) 領域、および４ビットのプライ
オリティｐｒｉ(priority)領域から構成されている。デ
スティネーションＩＤ領域はこのノードのバスナンバー
とノードナンバー、プライオリティ領域は優先レベルを
示す。
【０００７】第２クワドレットおよび第３クワドレット
は、１６ビットのソースＩＤ(source ID) 領域、および
４８ビットのデスティネーション・オフセット(destina
tionoffset)領域により構成されている。ソースＩＤ領
域はこのパケットを送ったノードＩＤを示し、デスティ
ネーション・オフセット領域はハイ(High)およびロー(L
ow) の連続した領域からなり、デスティネーション・ノ
ードのアドレス空間のアドレスを示す。
【０００８】第４クワドレットは、１６ビットのデータ
長(data length) 領域、および１６ビットのイクステン
ディド・トランザクション・コード(extended tcode)領
域に構成されている。データ長領域は受信したパケット
のバイト数を示し、イクステンディド tcode領域はｔｃ
ｏｄｅがロック・トランザクション(Lock transaction)
の場合、このパケットのデータが行う実際のロック動作
(Lock Action) を示す領域である。
【０００９】データフィールド領域(data field)の前の
クワドレットに付加されたヘッダＣＲＣ（header CRC)
領域は、パケットヘッダの誤り検出符号である。また、
データ領域(data field)の後のクワドレットに付加され
たデータＣＲＣ（data CRC) 領域は、データフィールド
の誤り検出符号である。
【００１０】また、図６はアイソクロナス通信用パケッ
トの基本構成例を示す図である。図６に示すように、ア
イソクロナス通信のパケットは、第１クワドレットが１
３９４ヘッダ(Header)、第２クワドレットがヘッダＣＲ
Ｃ(Header-CRC)、第３クワドレットがＣＩＰヘッダ１
（CIP-Header1)、第４クワドレットがＣＩＰヘッダ２
（CIP-Header2)、第５クワドレットがソースパケットヘ
ッダ（ＳＰＨ）で、第６クワドレット以降がデータ領域
である。そして、最後のクワドレットがデータＣＲＣ(D
ata-CRC)である。
【００１１】１３９４ヘッダは、データ長を表すdata-l
engt、このパケット転送されるチャネルの番号（０〜６
３のいずれか）を示すchannel 、処理のコードを表すtc
ode、および各アプリケーションで規定される同期コー
ドｓｙにより構成されている。ヘッダＣＲＣは、パケッ
トヘッダの誤り検出符号である。
【００１２】ＣＩＰヘッダ１は、送信ノード番号のため
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(Data Block Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(Fraction Number)
領域、パディングデータのクワドレット数のためのＱＰ
Ｃ(Quadlet Padding Count) 領域、ソースパケットヘッ
ダの有無を表すフラグのためのＳＰＨ領域、アイソクロ
ナスパケットの数を検出するカウンタのためのＤＢＣ
（Data Block Continuty Counter）領域により構成され
ている。なお、ＤＢＳ領域は、１アイソクロナスパケッ
トで転送するクワドレット数を表す。
【００１３】ＣＩＰヘッダ２は、転送されるデータの種
類を表す信号フォーマットのためのＦＭＴ領域、および
信号フォーマットに対応して利用されるＦＤＦ(Format
Dependent Field)領域により構成されている。
【００１４】ＳＰＨヘッダは、トランスポートストリー
ムパケットが到着した軸に固定の遅延値を加えた値が設
定されるタイムスタンプ領域を有している。また、デー
タＣＲＣは、データフィールドの誤り検出符号である。
【００１５】
【発明が解決しようとする課題】ところで、上述したよ
うに、アシンクロナス転送で行われる通常のコンピュー
タデータの転送では、そのプロトコルとして、ＳＢＰ−
２(Serial Bus Protocol-2) が用いられる。このプロト
コルによると、ストレージデバイス(Storage Device)で
あるターゲット(Target)からホストコンピュータ(Host
Computer) であるイニシエータ(Initiator) にデータを
転送するときは、ストレージデバイスからホストコンピ
ュータのメモリへデータを書き込む形で、またホストコ
ンピュータからターゲットにデータを転送するときは、
ストレージデバイスがホストコンピュータのメモリのデ
ータを読み出す形で転送が行われる。
【００１６】しかしながら、ストレージデバイスに格納
される、あるいはストレージデバイスから読み出される
大容量のデータをＩＥＥＥ１３９４規格のパケットにし
て、送受信するための、いわゆるトランザクション・レ
イヤ(Transaction Layer) をコントロールする処理系回
路システムが未だ確立されていない。また、アシンクロ
ナス転送およびアイソクロナス転送を実現する回路シス
テムにおいては、データの内容に応じて円滑な受信処理
を行うように構成することも必要である。
【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、大容量のデータを所定の規格に
合わせてたパケットにして送受信することができ、ま
た、円滑な送受信処理を行うことができるシリアルイン
タフェース回路およびその信号処理方法を提供すること
にある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、自ノードとシリアルインタフェースバス
を介して接続された他ノード間でアシンクロナスパケッ
トの送受信を行うシリアルインタフェース回路であっ
て、自ノードへ読み出したデータに自己指定のラベルを
付加して送信パケットを生成して上記シリアルインタフ
ェースバスに送出するデータ処理回路を有する。
【００１９】また、本発明では、他ノードからの制御パ
ケットを受け、当該制御パケットの内容が自ノードから
他ノードへのデータ転送要求を示すときに、上記データ
処理回路を起動させる制御回路を有する。
【００２０】また、本発明では、他ノードからシリアル
インタフェースバスを転送されたパケットを受信し、受
信パケットが上記制御パケットの場合には上記制御回路
に出力し、上記送信パケットに対する応答パケットの場
合には上記データ処理回路に出力する分別回路を有す
る。
【００２１】また、本発明は、自ノードとシリアルイン
タフェースバスを介して接続された他ノード間でアシン
クロナスパケットの送受信を行うシリアルインタフェー
ス回路であって、他ノードのデータを自ノードへ転送す
る場合に、自己指定のラベルを付加した要求パケットを
生成して上記シリアルインタフェースバスに送出し、他
ノードからのこの要求パケットに対する応答パケットを
受信し、応答パケットからデータ部を取り出して転送す
るデータ処理回路を有する。
【００２２】また、本発明では、他ノードからの制御パ
ケットを受け、当該制御パケットの内容が他ノードのデ
ータの自ノードへの転送要求を示すときに、上記データ
処理回路を起動させる制御回路を有する。
【００２３】また、本発明では、他ノードからシリアル
インタフェースバスを転送されたパケットを受信し、受
信パケットが上記制御パケットの場合には上記制御回路
に出力し、上記送信パケットに対する応答パケットの場
合には上記データ処理回路に出力する分別回路を有す
る。
【００２４】また、本発明は、自ノードとシリアルイン
タフェースバスを介して接続された他ノード間でアシン
クロナスパケットおよびアイソクロナスパケットの送受
信を行うシリアルインタフェース回路であって、読み出
したデータに自己指定のラベルを付加して送信パケット
を生成して上記シリアルインタフェースバスに送出する
データ処理回路と、他ノードからの制御パケットを受
け、当該制御パケットの内容が自ノードから他ノードへ
のデータ転送要求を示すときに、上記データ処理回路を
起動させる制御回路と、他ノードからシリアルインタフ
ェースバスを転送されたパケットを受信し、受信パケッ
トが上記制御パケットの場合には上記制御回路に出力
し、上記送信パケットに対する応答パケットの場合には
上記データ処理回路に出力し、アイソクロナスのストリ
ームパケットデータの場合にはアプリケーション側に出
力する分別回路とを有する。
【００２５】本発明では、上記分別回路は、応答パケッ
トの判別は上記ラベルに基づいて行い、ストリームパケ
ットデータの出力は、チャネル毎に対応した異なるアプ
リケーション側に対して行う。
【００２６】また、本発明は、自ノードとシリアルイン
タフェースバスを介して接続された他ノード間でアシン
クロナスパケットおよびアイソクロナスパケットの送受
信を行うシリアルインタフェース回路であって、他ノー
ドのデータを自ノードへ転送する場合に、自己指定のラ
ベルを付加した要求パケットを生成して上記シリアルイ
ンタフェースバスに送出し、他ノードからのこの要求パ
ケットに対する応答パケットを受信し、応答パケットか
らデータ部を取り出して転送するデータ処理回路と、他
ノードからの制御パケットを受け、当該制御パケットの
内容が他ノードのデータの自ノードへの転送要求を示す
ときに、上記データ処理回路を起動させる制御回路と、
他ノードからシリアルインタフェースバスを転送された
パケットを受信し、受信パケットが上記制御パケットの
場合には上記制御回路に出力し、上記送信パケットに対
する応答パケットの場合には上記データ処理回路に出力
し、アイソクロナスのストリームパケットデータの場合
にはアプリケーション側に出力する分別回路とを有す
る。
【００２７】また、本発明では、上記分別回路は、応答
パケットの判別は当該応答パケットに付加された上記ラ
ベルおよび所定の応答コードに基づいて行い、ストリー
ムパケットデータの出力は、チャネル毎に対応した異な
るアプリケーション側に対して行う。
【００２８】また、本発明は、自ノードとシリアルイン
タフェースバスを介して接続された他ノード間で供給先
情報を付加したパケットの送受信を行うシリアルインタ
フェース回路であって、受信したパケットの供給先情報
に基づいて当該受信パケットを分別して該当する供給先
に出力する分別回路を有する。
【００２９】また、本発明では、上記受信パケットはア
シンクロナスパケットであり、上記供給先情報は、トラ
ンザクションラベルおよびトランザクションコード情報
である。
【００３０】また、本発明では、上記受信パケットはア
イソクロナスパケットであり、上記供給先情報は、トラ
ンザクションコードおよびチャネル情報である
【００３１】また、本発明は、自ノードとシリアルイン
タフェースバスを介して接続された他ノード間でアシン
クロナスパケットの送受信を行うシリアルインタフェー
ス回路の信号処理方法であって、他ノードのデータを自
ノードに転送する場合に、自己指定のラベルを付加した
要求パケットを生成して上記シリアルインタフェースバ
スに送出し、他ノードからのこの要求パケットに対する
応答パケットを受信し、応答パケットからデータ部を取
り出す。
【００３２】また、本発明の方法では、応答パケットを
受けたときに、当該応答パケットに付加された上記ラベ
ルおよび所定の応答コードに基づいて自ノードに対する
データ受信パケットを取り出す。
【００３３】本発明の回路によれば、たとえば自ノード
から他ノードへのストレージデバイスのデータの他ノー
ドへの転送要求の場合には、データ処理回路によりスト
レージデバイスのデータが読み出される。そして、読み
出したデータに自己指定のラベルが付加され送信アシン
クロナスパケットとしてシリアルインタフェースバスに
送出される。また、本発明では、制御回路が、自ノード
から他ノードへのデータ転送要求を示す制御パケットを
受けたときに、データ処理回路が起動される。そして、
分別回路において、他ノードからシリアルインタフェー
スバスを転送されたパケットが受信され、受信パケット
が制御パケットの場合には制御回路に出力され、送信パ
ケットに対する応答パケットの場合にはデータ処理回路
に出力される。
【００３４】また、本発明の回路によれば、他ノードの
データを自ノードへ転送する場合には、データ処理回路
により、自己指定のラベルを付加した要求パケットを生
成され、シリアルインタフェースバスに送出される。そ
して、他ノードからのこの要求パケットに対する応答パ
ケットが受信されると、応答パケットからデータ部が取
り出され、たとえばストレージデバイスへ転送される。
【００３５】また、アシンクロナス通信のみならずアイ
ソクロナス通信にも適用した本発明の回路によれば、分
別回路において、他ノードからシリアルインタフェース
バスを転送されたパケットが受信される。そして、受信
パケットが制御パケットの場合には制御回路に出力さ
れ、送信パケットに対する応答パケットの場合にはデー
タ処理回路に出力され、アイソクロナスのストリームパ
ケットデータの場合にはアプリケーション側に出力され
る。また、分別回路では、応答パケットの判別は当該応
答パケットに付加された上記ラベルおよび所定の応答コ
ードに基づいて行われ、ストリームパケットデータの出
力は、チャネル毎に対応した異なるアプリケーション側
に対して行われる。
【００３６】また、本発明の回路によれば、分別回路に
おいて、受信したパケットの供給先情報に基づいて当該
受信パケットの供給先が分別され、該当する供給先に出
力される。たとえば、受信パケットがアシンクロナスパ
ケットである場合には、トランザクションラベルおよび
トランザクションコード情報に基づいて供給先の分別が
行われる。また、受信パケットがアイソクロナスパケッ
トである場合には、トランザクションラベルおよびチャ
ネル情報に基づいて供給先の分別が行われる。
【００３７】本発明の方法によれば、他ノードのデータ
を自ノードに転送する場合に、自己指定のラベルを付加
した要求パケットが生成されてシリアルインタフェース
バスに送出される。そして、他ノードからのこの要求パ
ケットに対する応答パケットを受信したとき、当該応答
パケットに付加されたラベルおよび所定の応答コードに
基づいて自ノードに対するデータ受信パケットが取り出
され、応答パケットからデータ部が取り出される。
【００３８】
【発明の実施の形態】第１実施形態 図１は、本発明に係るＩＥＥＥ１３９４シリアルインタ
フェース回路の第１の実施形態を示すブロック構成図で
ある。なお、このシリアルインタフェース回路は、アシ
ンクロナス通信で扱われるコンピュータデータの転送を
行うことを目的として構成されている。このため、図１
においては、アイソクロナス通信系回路の具体的な構成
は図示していない。
【００３９】このシリアルインタフェース回路は、リン
ク／トランザクション・レイヤ集積回路１０、フィジカ
ル・レイヤ回路２０、ストレージデバイスとしての図示
しないハードディスクドライバ（ＨＤＤ）のコントロー
ラ３０、ホストコンピュータとしてのローカルプロセッ
サ４０により構成されている。
【００４０】リンク／トランザクション・レイヤ集積回
路１０は、リンク・レイヤ回路１００およびトランザク
ション・レイヤ回路１２０が集積化されて構成され、ロ
ーカルプロセッサ４０の制御の下、アシンクロナス転送
の制御、並びにフィジカル・レイヤ回路２０の制御を行
う。
【００４１】リンク・レイヤ回路１００は、図１に示す
ように、リンクコア(Link Core))１０１、ＣＰＵインタ
フェース回路（Sub-CPU I/F ）１０２、アシンクロナス
通信で用いられる送信用ＦＩＦＯ（AT-FIFO:First-In F
irst-Out) １０３、受信用ＦＩＦＯ（AR-FIFO)１０４、
受信パケットを判別する分別回路(DeMux) １０５、セル
フＩＤ用リゾルバ(Resolver)１０６、およびコントロー
ルレジスタ（ControlRegisters 、以下ＣＲという）１
０７により構成されている。
【００４２】リンクコア１０１は、コマンドやコンピュ
ータデータが転送されるアシンクロナス通信用パケット
およびアイソクロナス通信用パケットの送信回路、受信
回路、これらパケットのＩＥＥＥ１３９４シリアルバス
ＢＳを直接ドライブするフィジカル・レイヤ回路２０と
のインタフェース回路、１２５μｓ毎にリセットされる
サイクルタイマ、サイクルモニタやＣＲＣ回路から構成
されている。また、図示しないハードディスクから読み
出され、トランザクション・レイヤ回路１２０で所定の
送信パケットとして生成されたコンピュータデータの送
信処理等を行う。なお、図１では、上述したように、ア
イソクロナス通信系のＦＩＦＯ等は省略している。
【００４３】ＣＰＵインタフェース回路１０２は、ロー
カルプロセッサ４０と送信用ＦＩＦＯ１０３、受信用Ｆ
ＩＦＯ１０４とのアシンクロナス通信用パケットの書き
込み、読み出し等の調停、並びに、ローカルプロセッサ
４０とＣＲ１０７との各種データの送受信の調停を行
う。たとえば、イニシエータとしてのホストコンピュー
タからＩＥＥＥ１３９４インタフェースバスＢＳを送信
され、受信用ＦＩＦＯに格納されたストレージデバイス
としてのハードディスクのコントロール用コマンドをロ
ーカルプロセッサ４０に伝送する。そして、ローカルプ
ロセッサ４０からは、コンピュータデータを送受信する
ためにトランザクション・レイヤ回路１２０を起動させ
るためのデータがＣＰＵインタフェース１０２を通して
ＣＲ１０７にセットされる。
【００４４】送信用ＦＩＦＯ１０３には、ＩＥＥＥ１３
９４シリアルバスＢＳに伝送させるアシンクロナス通信
用パケットが格納され、格納データはリンクコア１０１
に与えられる。
【００４５】また、受信用ＦＩＦＯ１０４は、ＩＥＥＥ
１３９４シリアルバスＢＳを伝送されてきたアシンクロ
ナス通信用パケット、たとえばストレージデバイスとし
てのハードディスクのコントロール用コマンド等が、分
別回路１０５により格納される。
【００４６】分別回路１０５は、リンクコア１０１を介
したアシンクロナス通信用パケットの第１クワドレッド
にあるトランザクションコードｔｃｏｄｅ(Transaction
code)およびトランザクションラベルｔｌ(Transaction
label) をチェックし、イニシエータであるホストコン
ピュータからターゲットであるトランザクション・レイ
ヤ回路に対しての応答パケット(Response Packet) であ
るかその他のパケットであるかの分別を行い、応答パケ
ットのみをトランザクション・レイヤ回路１２０に入力
させ、その他のパケットを受信用ＦＩＦＯ１０４に格納
する。
【００４７】なお、分別のチェックに用いられるトラン
ザクションラベルｔｌは共通に「ａ」にセットされ、ｔ
ｃｏｄｅ(Transaction code)は、書き込み(Write) の要
求（request)および応答(Response)、読み出し(Read)の
要求（Read request) および応答(Read Response) で異
なるデータがセットされる。具体的には、ｔｃｏｄｅ
は、書き込み要求（Write request)でクワドレット書き
込み(Quadlet Write) の場合には「０」、ブロック書き
込み(Block Write) の場合には「１」にセットされる。
また、書き込み応答(Write Response)の場合には「２」
にセットされる。読み出し要求（Read request) でクワ
ドレット読み出し(Quadlet Read)の場合には「４」、ブ
ロック読み出し(Block Read)の場合には「５」にセット
される。また、読み出し応答(Read Response) の場合に
は「６／７」にセットされる。
【００４８】リゾルバ１０６は、ＩＥＥＥ１３９４シリ
アルバスＢＳを伝送されてきたセルフＩＤパケットを解
析し、ＣＲ１０７に格納する。また、エラーチェック、
ノード数のカウント等の機能も有する。
【００４９】トランザクション・レイヤ回路１２０は、
コンピュータ周辺機器（本実施形態ではハードディス
ク）のデータをＳＢＰ−２(Serial Bus Protocol-2) 規
格に基づいて、アシンクロナスパケットとして自動的に
送信、受信をする機能を備えている。また、トランザク
ション・レイヤ回路１２０は、リトライ(Retry) 機能並
びにスプリットタイムアウト(Split Timeout) 検出機能
を備えている。リトライ機能は、要求パケットを送信し
た後、ack busy* のＡｃｋコードが返ってきた場合、該
当する要求パケットを再送信する機能である。パケット
を再送信する場合、送信パケットの第１クワドレッドに
ある２ビットのｒｔ領域を「００」から「０１」にセッ
トしてから送信する。スプリットタイムアウト(Split T
imeout) 検出機能は、応答パケットが返ってくるまでの
タイムアウトを検出する機能である。
【００５０】このトランザクション・レイヤ回路１２０
は、トランスポートデータインタフェース回路１２１、
要求パケット生成回路(SBPreq)１２２、応答パケットデ
コード回路（SBPRsp) １２３、要求用ＦＩＦＯ（Reques
t FIFO:ADPTF) １２４、応答用ＦＩＦＯ(Response FIF
O:ADPRF) １２５、およびトランザクションコントロー
ラ１２６により構成されている。そして、要求パケット
生成回路(SBPreq)１２２、応答パケットデコード回路
（SBPRsp) １２３、要求用ＦＩＦＯ（Request FIFO:ADP
TF) １２４、応答用ＦＩＦＯ(Response FIFO:ADPRF) １
２５、およびトランザクションコントローラ１２６によ
りデータ処理回路ＡＤＰが構成される。
【００５１】トランスポートデータインタフェース回路
１２１は、ＨＤＤコントローラ３０と要求パケット生成
回路１２２、応答パケットデコード回路１２３とのデー
タの送受信の調停を行う。
【００５２】要求パケット生成回路１２２は、リンク・
レイヤ回路１００のＣＲ１０７からデータ転送起動の指
示を受けると、送信（書き込み）の場合、ＳＢＰ−２規
格に従ってトランスポートデータインタフェース回路１
２１を介して得た図示しないハードディスクに記録され
たコンピュータデータをパケットに分けられるように１
個以上のデータに分け、トランザクションラベルｔｌ
（＝ａ）を指定した１３９４ヘッダを付加して要求用Ｆ
ＩＦＯ１２２に格納する。また、受信（読み出し）の場
合には、ＳＢＰ−２規格に従って、指定されたアドレ
ス、データ長分の１３９４ブロック読み出し要求コマン
ド(Block read Request Command)を１個以上のトランザ
クションラベルｔｌ（＝ａ）等を指定し、パケット化し
て要求用ＦＩＦＯ１２４に格納する。
【００５３】応答パケットデコード回路１２３は、受信
時に応答用ＦＩＦＯ１２５に格納された応答パケットデ
ータを読み出し、応答パケットから１３９４ヘッダを取
り除き、読み出しデータを所定のタイミングでトランス
ポートデータインタフェース回路１２１を介してＨＤＤ
コントローラ３０に出力する。
【００５４】要求用ＦＩＦＯ１２４には、送信（書き込
み）の場合、パケット化された送信データが格納され、
受信（読み出し）の場合には、１３９４ブロック読み出
し要求コマンドが格納される。
【００５５】応答用ＦＩＦＯ１２５には、ホストコンピ
ュータ側から１３９４シリアルバスＢＳを伝送されてき
た受信データが格納される。
【００５６】トランザクションコントローラ１２６は、
送信時に要求用ＦＩＦＯ１２４に格納されたパケット化
された送信データ、および受信時に要求用ＦＩＦＯ１２
４に格納された１３９４ブロック読み出し要求コマンド
を読み出し、リンク・レイヤコア回路１００のリンクコ
ア１０１への出力制御を行う。また、送信時に、リンク
・レイヤ回路１００の分別回路１０５からの応答パケッ
トを受けて、そのリトライコードｒｃｏｄｅをＣＲ１０
７に書き込み、受信時には分別回路１０５からの応答パ
ケットから１３９４ヘッダを取り除き、パケットデータ
を応答用ＦＩＦＯ１２５に格納する。
【００５７】次に、上記構成において、ＳＢＰ−２規格
で決められたパケットを転送する場合のコンピュータデ
ータの送信および受信動作を説明する。
【００５８】まず、送信動作、すなわち、ターゲットで
あるハードディスクからイニシエータであるホストコン
ピュータにデータを転送するときであって、ストレージ
デバイス（ハードディスク）からホストコンピュータの
メモリへデータを書き込む動作を行う場合について説明
する。
【００５９】ホストコンピュータから１３９４シリアル
バスＢＳを転送されてきたＳＢＰ−２規格に基づいたＯ
ＲＢ(Operation Request Block) 等のパケットデータが
フィジカル・レイヤ回路２０、リンク・レイヤ回路１０
０のリンクコア１０１を介して分別回路１０５に入力さ
れる。
【００６０】分別回路１０５では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用ＦＩＦＯ１０４に格納される。
受信用ＦＩＦＯ１０４に格納されたＯＲＢ等の受信デー
タは、ＣＰＵインタフェース回路１０２を介してローカ
ルプロセッサ４０に入力される。ローカルプロセッサ４
０では、ＣＰＵインタフェース回路１０２を介してＯＲ
Ｂの内容に従ってＣＲ１０７のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。これにより、ト
ランザクション・レイヤ回路１２０が起動される。
【００６１】起動されたトランザクション・レイヤ回路
１２０では、要求パケット生成回路１２２において、ト
ランスポートインタフェース１２１を介してＨＤＤコン
トローラ３０に対してのデータの要求が始められる。要
求に応じ、トランスポートインタフェース１２１を介し
て送られたきた送信データは、要求パケット生成回路１
２２においてＳＢＰ−２規格に従ってパケットに分けら
れるように１個以上のデータに分けられ、トランザクシ
ョンラベルｔｌ（＝ａ）等が指定された１３９４ヘッダ
が付加されて自動的に要求用ＦＩＦＯ１２４に格納され
る。
【００６２】要求用ＦＩＦＯ１２４に１つの１３９４パ
ケットサイズ以上のデータが格納されると、そのデータ
はトランザクションコントローラ１２６によりリンク・
レイヤ回路１００のリンクコア１０１に送られる。そし
て、リンクコア１０１によって、フィジカル・レイヤ回
路２０を介して１３９４シリアルバスＢＳに対しアービ
トレーションが掛けられる。これにより、バスの獲得が
できたならば、転送データを含む書き込み要求パケット
(Write Request Packet)がフィジカル・レイヤ回路２
０、１３９４シリアルバスＢＳを介してホストコンピュ
ータに送信される。
【００６３】送信後、ホストコンピュータから書き込み
要求パケットに対するＡｃｋコードと、場合によっては
書き込み応答パケット(Write Response Packet) が送ら
れてきて、フィジカル・レイヤ回路２０、リンク・レイ
ヤ回路１００のリンクコア１０１を介して分別回路１０
５に入力される。
【００６４】分別回路１０５では、受信パケットのトラ
ンザクションコードｔｃｏｄｅおよびトランザクション
ラベルｔｌのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路に対
しての応答パケット(Response Packet) であると判別さ
れると、その応答パケットがトランザクション・レイヤ
回路１２０のトランザクションコントローラ１２６に入
力される。
【００６５】トランザクションコントローラ１２６で
は、入力された応答パケットのＡｃｋコードと応答コー
ド(Response code) が正常ならば次のデータのリンクコ
ア１０１への送出が行われる。以上の動作が繰り返され
て、コンピュータデータのホストコンピュータのメモリ
への書き込み（送信）動作が行われる。
【００６６】以上の送信に関するトランザクション・レ
イヤ回路１２０の動作の概略を図２に示す。
【００６７】次に、受信動作、すなわち、ホストコンピ
ュータからターゲットにデータを転送するときであっ
て、ストレージデバイス（ハードディスク）がホストコ
ンピュータのメモリのデータを読み出す動作を行う場合
について説明する。
【００６８】ホストコンピュータから１３９４シリアル
バスＢＳを転送されてきたＳＢＰ−２規格に基づいたＯ
ＲＢ等のパケットデータがフィジカル・レイヤ回路２
０、リンク・レイヤ回路１００のリンクコア１０１を介
して分別回路１０５に入力される。
【００６９】分別回路１０５では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用ＦＩＦＯ１０４に格納される。
受信用ＦＩＦＯ１０４に格納されたＯＲＢ等の受信デー
タは、ＣＰＵインタフェース回路１０２を介してローカ
ルプロセッサ４０に入力される。ローカルプロセッサ４
０では、ＣＰＵインタフェース回路１０２を介してＯＲ
Ｂの内容に従ってＣＲ１０７のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。これにより、ト
ランザクション・レイヤ回路１２０が起動される。
【００７０】起動されたトランザクション・レイヤ回路
１２０では、要求パケット生成回路１２２において、Ｓ
ＢＰ−２規格に従って、指定されたアドレス、データ長
分の１３９４ブロック読み出し要求コマンド(Block rea
d Request Command)がパケット化されて要求用ＦＩＦＯ
１２４に格納される。
【００７１】要求用ＦＩＦＯ１２４に格納された読み出
し要求コマンドパケットは、トランザクションコントロ
ーラ１２６によりリンク・レイヤ回路１００のリンクコ
ア１０１に送られる。そして、リンクコア１０１によっ
て、フィジカル・レイヤ回路２０を介して１３９４シリ
アルバスＢＳに対しアービトレーションが掛けられる。
これにより、バスの獲得ができたならば、読み出し要求
パケット(Read Request Packet) がフィジカル・レイヤ
回路２０、１３９４シリアルバスＢＳを介してホストコ
ンピュータに送信される。
【００７２】送信後、ホストコンピュータから読み出し
要求パケットに対するＡｃｋコードと、指定されたデー
タ長分のデータを含んだ読み出し応答パケット（Read R
esponse Packet) が送られてきて、フィジカル・レイヤ
回路２０、リンク・レイヤ回路１００のリンクコア１０
１を介して分別回路１０５に入力される。
【００７３】分別回路１０５では、受信パケットのトラ
ンザクションコードｔｃｏｄｅおよびトランザクション
ラベルｔｌのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路に対
しての応答パケット(Response Packet) であると判別さ
れると、その応答パケットがトランザクション・レイヤ
回路１２０のトランザクションコントローラ１２６に入
力される。
【００７４】トランザクションコントローラ１２６で
は、分別回路１０５からの応答パケットデータが応答用
ＦＩＦＯ１２５に格納される。応答用ＦＩＦＯ１２５に
格納されたデータは、応答パケットデコード回路１２３
によって読み出されて１３９４ヘッダが取り除かれ、所
定のタイミングでトランスポートデータインタフェース
回路１２１を介してＨＤＤコントローラ３０に出力され
る。以上の動作が繰り返されて、コンピュータデータの
ストレージデバイス（ハードディスク）への書き込み
（受信）動作が行われる。
【００７５】以上の受信に関するトランザクション・レ
イヤ回路１２９の動作の概略を図３に示す。
【００７６】以上説明したように、本第１の実施形態に
よれば、ストレージデバイスが接続され、ストレージデ
バイスのデータを読み出し、自己指定のトランザクショ
ンラベルを付加して送信アシンクロナスパケットとして
シリアルインタフェースバスＢＳに送出し、他ノードの
データを当該ストレージデバイスへ転送する場合に、自
己指定のラベルを付加した要求パケットを生成してシリ
アルインタフェースバスＢＳに送出し、他ノードからの
この要求パケットに対する応答パケットを受信し、応答
パケットからデータ部を取り出してストレージデバイス
へ転送するデータ処理回路としてのトランザクション・
レイヤ回路１２０を設けたので、ストレージデバイスに
格納される、あるいはストレージデバイスから読み出さ
れる大容量のデータをＳＢＰ−２規格に合わせてたＩＥ
ＥＥ１３９４パケットにして送受信することができ、Ｉ
ＥＥＥ１３９４シリアルバスインタフェースのアシンク
ロナス パケットを用いて大容量のデータ転送を実現す
ることができる。そして、ＳＢＰ−２規格に基づいたＯ
ＲＢのフェッチ、データ転送、イニシエータへのステイ
タス送信といったシーケンスを簡略化でき、ディスクド
ライバ、テープストリーマ等のコンピュータ周辺機器の
データをＩＥＥＥ１３９４シリアルバスに接続する際に
最適な設計が可能となる。
【００７７】さらに、トランザクション・レイヤ回路１
２０に要求用ＦＩＦＯ１２４および応答用ＦＩＦＯ１２
５を設けるとともに、リンク・レイヤ回路１００に送信
用ＦＩＦＯ１０３および受信用ＦＩＦＯ１０４を設けた
ので、要求用ＦＩＦＯ１２４および応答用ＦＩＦＯ１２
５によるデータのやりとりと並列して、データ以外の通
常の１３９４パケットの送受信を行うことできる。
【００７８】また、リンクコア１０１を介したアシンク
ロナス通信用パケットの第１クワドレッドにあるトラン
ザクションコードｔｃｏｄｅ(Transaction code)および
トランザクションラベルｔｌ(Transaction label) をチ
ェックし、イニシエータであるホストコンピュータから
ターゲットであるトランザクション・レイヤ回路に対し
ての応答パケット(Response Packet) であるかその他の
パケットであるかの分別を行い、応答パケットのみをト
ランザクション・レイヤ回路１２０に入力させ、その他
のパケットを受信用ＦＩＦＯ１０４に格納する分別回路
１０５を設けたので、たとえばトランザクション・レイ
ヤ回路１２０側で致命的なエラーがおきてデータの読み
出し／書き込み動作が止まってしまったとしても、デー
タの次の入力されてくるコマンドの読み出しができなる
ことがなく、データの読み出し／書き込みの状況にかか
わりなくコマンドの受信を円滑に行うことができる利点
がある。
【００７９】第２実施形態 図４は、本発明に係るＩＥＥＥ１３９４シリアルインタ
フェース回路の第２の実施形態を示すブロック構成図で
ある。
【００８０】図４において、１０ａはリンク／トランザ
クションレイヤ集積回路、２０はフィジカル・レイヤ回
路２０、３０はＨＤＤコントローラ、４０はローカルプ
ロセッサ、５０ａ，５０ｂはＭＰＥＧトランスポータ(M
oving Picture Experts Group Transporter)をそれぞれ
示している。
【００８１】リンク／トランザクションレイヤ集積回路
１０ａは、リンク・レイヤ回路１００ａおよびトランザ
クション・レイヤ回路１２０に構成されている。そし
て、リンク・レイヤ回路１００ａは、リンクコア１０
１、ＣＰＵインタフェース回路１０２、アシンクロナス
送信用ＦＩＦＯ１０３、アシンクロナス受信用ＦＩＦＯ
１０４、分別回路１０５ａ、リゾルバ１０６、コントロ
ールレジスタ（ＣＲ）１０７、アプリケーションインタ
フェース回路１０８ａ，１０８ｂ、アイソクロナス送信
用ＦＩＦＯ１０９、およびアイソクロナス受信用ＦＩＦ
Ｏ１１０ａ，１１０ｂにより構成されている。
【００８２】また、トランザクション・レイヤ回路１２
０は、図１と同様に、トランスポートデータインタフェ
ース回路１２１、要求パケット生成回路(SBPreq)１２
２、応答パケットデコード回路（SBPRsp) １２３、要求
用ＦＩＦＯ（Request FIFO:ADPTF) １２４、応答用ＦＩ
ＦＯ(Response FIFO:ADPRF) １２５、およびトランザク
ションコントローラ１２６により構成されている。
【００８３】本第２の実施形態が上記第１の実施形態と
異なる点は、リンク／トランザクションレイヤ回路がア
シンクロナス通信のデータおよび通常の１３９４パケッ
トを取り扱うだけでなく、アイソクロナス通信用データ
をも取り扱うようにしたことにある。
【００８４】具体的には、リンク／トランザクションレ
イヤ回路１０ａのリンク・レイヤ回路１００ａにおける
分別回路１０５ａが、図１の場合と同様に、リンクコア
１０１を介したアシンクロナス通信用パケットのトラン
ザクションコードｔｃｏｄｅ(Transaction code)および
トランザクションラベルｔｌ(Transaction label) をチ
ェックし、イニシエータであるホストコンピュータから
ターゲットであるトランザクション・レイヤ回路に対し
ての応答パケット(Response Packet) であるかその他の
パケットであるかの分別を行い、応答パケットのみをト
ランザクション・レイヤ回路１２０に入力させ、その他
のパケットを受信用ＦＩＦＯ１０４に格納するととも
に、アイソクロナス通信用パケットを受信した場合に
は、その１３９４パケットのヘッダ情報の中のｔｃｏｄ
ｅとパケット転送されるチャネルの番号（０〜６３のい
ずれか）を示すチャネル(channel) をデコードして、チ
ャネルに対応して設けられた受信用ＦＩＦＯ１０８ａ，
１０８ｂに選択的に格納するようするように構成されて
いる。
【００８５】また、アプリケーションインタフェース回
路(API/F) １０８ａは、ＭＰＥＧトランスポータ５０ａ
と送信用ＦＩＦＯ１０９および受信用ＦＩＦＯ１１０ａ
とのクロック信号や制御信号等を含むＭＰＥＧトランス
ポートストリームデータの送受信の調停を行う。
【００８６】アプリケーションインタフェース回路１０
８ｂは、ＭＰＥＧトランスポータ５０ｂと送信用ＦＩＦ
Ｏ１０９および受信用ＦＩＦＯ１１０ｂとのクロック信
号や制御信号等を含むＭＰＥＧトランスポートストリー
ムデータの送受信の調停を行う。
【００８７】以上の構成においては、たとえばアイソク
ロナスアイソクロナス通信用パケットを受信した場合に
は、分別回路１０５ａにおいてその１３９４パケットの
ヘッダ情報の中のｔｃｏｄｅとパケット転送されるチャ
ネルの番号（０〜６３のいずれか）を示すチャネル(cha
nnel) がデコードされ、チャネルに対応して設けられた
受信用ＦＩＦＯ１１０ａ，１１０ｂに選択的に格納され
る。そして、アプリケーションインタフェース回路１０
８ａまたは１０８ｂを介してＭＰＥＧトランスポータ５
０ａまたは５０ｂとのＭＰＥＧトランスポートストリー
ムデータの送受信が行われる。
【００８８】本第２の実施形態においても、上述した第
１の実施形態の効果と同様の効果を得ることができる。
【００８９】なお、上述した各実施形態においては、リ
ンク・レイヤ回路１００，１００ａにおいて、分別回路
１０５，１５０ａを、リンクコア１０１と各受信用ＦＩ
ＦＯ１０４，１１０ａ，１１０ｂとの間に設けた回路構
成を例に説明したが、本発明が、たとえば受信側ＦＩＦ
Ｏのインタフェース回路へのデータ出力側に設ける回路
構成にも適用できることはいうまでもない。
【００９０】
【発明の効果】以上説明したように、本発明によれば、
大容量のデータを所定の規格に合わせてたパケットにし
て送受信することができ、また、円滑な送受信処理を行
うことができるシリアルインタフェース回路を実現する
ことができる。
【図面の簡単な説明】
【図１】本発明に係るＩＥＥＥ１３９４シリアルインタ
フェース回路の第１の実施形態を示すブロック構成図で
ある。
【図２】本発明に係るトランザクション・レイヤ回路に
おける送信動作の概略を示す図である。
【図３】本発明に係るトランザクション・レイヤ回路に
おける受信動作の概略を示す図である。
【図４】本発明に係るＩＥＥＥ１３９４シリアルインタ
フェース回路の第２の実施形態を示すブロック構成図で
ある。
【図５】ＩＥＥＥ１３９４規格のアシンクロナス転送を
説明するための図である。
【図６】アイソクロナス通信用パケットの基本構成例を
示す図である。
【符号の説明】
１０，１０ａ…リンク／トランザクションレイヤ集積回
路、２０…フィジカル・レイヤ回路、３０…ＨＤＤコン
トローラ、４０…ローカルプロセッサ、５０ａ，５０ｂ
…ＭＰＥＧトランスポータ、１００，１００ａ…リンク
・レイヤ回路、１０１…リンクコア、１０２…ＣＰＵイ
ンタフェース回路、１０３…アシンクロナス送信用ＦＩ
ＦＯ、１０４…アシンクロナス受信用ＦＩＦＯ、１０
５，１０５ａ…分別回路、１０６…リゾルバ、１０７…
コントロールレジスタ、１０８ａ，１０８ｂ…アプリケ
ーションインタフェース回路、１０９…アイソクロナス
送信用ＦＩＦＯ、１１０ａ，１１０ｂ…アイソクロナス
受信用ＦＩＦＯ、１２０…トランザクション・レイヤ回
路、１２１…トランスポートデータインタフェース回
路、１２１…要求パケット生成回路、１２３…応答パケ
ットデコード回路、１２４…要求用ＦＩＦＯ、１２５…
応答用ＦＩＦＯ、１２６…トランザクションコントロー
ラ。

Claims (51)

    【特許請求の範囲】
  1. 【請求項１】 自ノードとシリアルインタフェースバス
    を介して接続された他ノード間でアシンクロナスパケッ
    トの送受信を行うシリアルインタフェース回路であっ
    て、 読み出したデータに自己指定のラベルを付加して送信パ
    ケットを生成して上記シリアルインタフェースバスに送
    出するデータ処理回路を有するシリアルインタフェース
    回路。
  2. 【請求項２】 上記データ処理回路は、読み出しデータ
    を複数のデータに分割し、分割したデータ毎に上記ラベ
    ルを付加して送信アシンクロナスパケットとして上記シ
    リアルインタフェースバスに送出する請求項１記載のシ
    リアルインタフェース回路。
  3. 【請求項３】 上記データ処理回路は、上記他ノードか
    らの送信パケットに対する応答パケットを受信し、正常
    な場合に次の送信パケットを上記シリアルインタフェー
    スバスに送出する請求項２記載のシリアルインタフェー
    ス回路。
  4. 【請求項４】 上記データ処理回路は、記憶手段を有
    し、生成した送信パケットを当該記憶手段に格納し、格
    納した送信パケットを所定のタイミングで上記シリアル
    インタフェースバスに送出する請求項１記載のシリアル
    インタフェース回路。
  5. 【請求項５】 上記データ処理回路は、記憶手段を有
    し、生成した送信パケットを当該記憶手段に格納し、格
    納した送信パケットを所定のタイミングで上記シリアル
    インタフェースバスに送出する請求項２記載のシリアル
    インタフェース回路。
  6. 【請求項６】 上記データ処理回路は、記憶手段を有
    し、生成した送信パケットを当該記憶手段に格納し、格
    納した送信パケットを所定のタイミングで上記シリアル
    インタフェースバスに送出する請求項３記載のシリアル
    インタフェース回路。
  7. 【請求項７】 他ノードからの制御パケットを受け、当
    該制御パケットの内容が自ノードから他ノードへのデー
    タ転送要求を示すときに、上記データ処理回路を起動さ
    せる制御回路を有する請求項１記載のシリアルインタフ
    ェース回路。
  8. 【請求項８】 他ノードからの制御パケットを受け、当
    該制御パケットの内容が自ノードから他ノードへのデー
    タ転送要求を示すときに、上記データ処理回路を起動さ
    せる制御回路を有する請求項２記載のシリアルインタフ
    ェース回路。
  9. 【請求項９】 他ノードからの制御パケットを受け、当
    該制御パケットの内容が自ノードから他ノードへのデー
    タ転送要求を示すときに、上記データ処理回路を起動さ
    せる制御回路を有する請求項３記載のシリアルインタフ
    ェース回路。
  10. 【請求項１０】 他ノードからの制御パケットを受け、
    当該制御パケットの内容が自ノードから他ノードへのデ
    ータ転送要求を示すときに、上記データ処理回路を起動
    させる制御回路を有する請求項６記載のシリアルインタ
    フェース回路。
  11. 【請求項１１】 他ノードからシリアルインタフェース
    バスを転送されたパケットを受信し、受信パケットが上
    記制御パケットの場合には上記制御回路に出力し、上記
    送信パケットに対する応答パケットの場合には上記デー
    タ処理回路に出力する分別回路を有する請求項１０記載
    のシリアルインタフェース回路。
  12. 【請求項１２】 上記分別回路と制御回路との間に受信
    用記憶手段を有し、 上記分別回路は分別した制御パケットを上記受信用記憶
    手段に格納し、上記制御回路は、当該受信用記憶手段に
    格納された制御パケットを読み出す請求項１１記載のシ
    リアルインタフェース回路。
  13. 【請求項１３】 上記制御回路に送信用記憶手段が接続
    され、当該制御回路は、制御パケットを上記送信用記憶
    手段に格納し、 上記送信用記憶手段に格納された送信用制御パケットを
    所定のタイミングで上記シリアルインタフェースバスに
    送出する回路を有する請求項１２記載のシリアルインタ
    フェース回路。
  14. 【請求項１４】 自ノードとシリアルインタフェースバ
    スを介して接続された他ノード間でアシンクロナスパケ
    ットの送受信を行うシリアルインタフェース回路であっ
    て、 他ノードのデータを自ノードへ転送する場合に、自己指
    定のラベルを付加した要求パケットを生成して上記シリ
    アルインタフェースバスに送出し、他ノードからのこの
    要求パケットに対する応答パケットを受信し、応答パケ
    ットからデータ部を取り出して転送するデータ処理回路
    をを有するシリアルインタフェース回路。
  15. 【請求項１５】 上記データ処理回路は、データをパケ
    ット化して転送できるように、ラベルを指定した複数の
    要求パケットを生成して上記シリアルインタフェースバ
    スに送出する請求項１４記載のシリアルインタフェース
    回路。
  16. 【請求項１６】 上記データ処理回路は、上記他ノード
    からの送信パケットに対する応答パケットを受信し、正
    常な場合に次の要求パケットを上記シリアルインタフェ
    ースバスに送出する請求項１５記載のシリアルインタフ
    ェース回路。
  17. 【請求項１７】 上記データ処理回路は、第１の記憶手
    段および第２の記憶手段を有し、生成した要求パケット
    を当該第１の記憶手段に格納し、格納した要求パケット
    を所定のタイミングで上記シリアルインタフェースバス
    に送出し、受信したデータを上記第２の記憶手段に格納
    し、格納した受信データを所定のタイミングで転送する
    請求項１４記載のシリアルインタフェース回路。
  18. 【請求項１８】 上記データ処理回路は、第１の記憶手
    段および第２の記憶手段を有し、生成した送信パケット
    を当該第１の記憶手段に格納し、格納した送信パケット
    を所定のタイミングで上記シリアルインタフェースバス
    に送出し、受信したデータを上記第２の記憶手段に格納
    し、格納した受信データを所定のタイミングで転送する
    請求項１５記載のシリアルインタフェース回路。
  19. 【請求項１９】 上記データ処理回路は、第１の記憶手
    段および第２の記憶手段を有し、生成した送信パケット
    を当該第１の記憶手段に格納し、格納した送信パケット
    を所定のタイミングで上記シリアルインタフェースバス
    に送出し、受信したデータを上記第２の記憶手段に格納
    し、格納した受信データを所定のタイミングで転送する
    請求項１６記載のシリアルインタフェース回路。
  20. 【請求項２０】 他ノードからの制御パケットを受け、
    当該制御パケットの内容が他ノードのデータの自ノード
    への転送要求を示すときに、上記データ処理回路を起動
    させる制御回路を有する請求項１４記載のシリアルイン
    タフェース回路。
  21. 【請求項２１】 他ノードからの制御パケットを受け、
    当該制御パケットの内容が他ノードのデータの自ノード
    への転送要求を示すときに、上記データ処理回路を起動
    させる制御回路を有する請求項１５記載のシリアルイン
    タフェース回路。
  22. 【請求項２２】 他ノードからの制御パケットを受け、
    当該制御パケットの内容が他ノードのデータの自ノード
    への転送要求を示すときに、上記データ処理回路を起動
    させる制御回路を有する請求項１６記載のシリアルイン
    タフェース回路。
  23. 【請求項２３】 他ノードからの制御パケットを受け、
    当該制御パケットの内容が他ノードのデータの自ノード
    への転送要求を示すときに、上記データ処理回路を起動
    させる制御回路を有する請求項１９記載のシリアルイン
    タフェース回路。
  24. 【請求項２４】 他ノードからシリアルインタフェース
    バスを転送されたパケットを受信し、受信パケットが上
    記制御パケットの場合には上記制御回路に出力し、上記
    送信パケットに対する応答パケットの場合には上記デー
    タ処理回路に出力する分別回路を有する請求項２３記載
    のシリアルインタフェース回路。
  25. 【請求項２５】 上記分別回路と制御回路との間に受信
    用記憶手段を有し、上記分別回路は分別した制御パケッ
    トを上記受信用記憶手段に格納し、上記制御回路は、当
    該受信用記憶手段に格納された制御パケットを読み出す
    請求項２４記載のシリアルインタフェース回路。
  26. 【請求項２６】 上記制御回路に送信用記憶手段が接続
    され、当該制御回路は、制御パケットを上記送信用記憶
    手段に格納し、 上記送信用記憶手段に格納された送信用制御パケットを
    所定のタイミングで上記シリアルインタフェースバスに
    送出する回路を有する請求項２５記載のシリアルインタ
    フェース回路。
  27. 【請求項２７】 自ノードとシリアルインタフェースバ
    スを介して接続された他ノード間でアシンクロナスパケ
    ットの送受信を行うシリアルインタフェース回路であっ
    て、 読み出したデータに自己指定のラベルを付加して送信パ
    ケットを生成して上記シリアルインタフェースバスに送
    出し、他ノードのデータを自ノードへ転送する場合に、
    自己指定のラベルを付加した要求パケットを生成して上
    記シリアルインタフェースバスに送出し、他ノードから
    のこの要求パケットに対する応答パケットを受信し、応
    答パケットからデータ部を取り出して転送するデータ処
    理回路をを有するシリアルインタフェース回路。
  28. 【請求項２８】 上記データ処理回路は、読み出しデー
    タを複数のデータに分割し、分割したデータ毎に上記ラ
    ベルを付加して送信アシンクロナスパケットとして上記
    シリアルインタフェースバスに送出し、他ノードのデー
    タを自ノードへ転送する場合にはデータをパケット化し
    て転送できるように、ラベルを指定した複数の要求パケ
    ットを生成して上記シリアルインタフェースバスに送出
    する請求項２７記載のシリアルインタフェース回路。
  29. 【請求項２９】 上記データ処理回路は、上記他ノード
    からの送信パケットに対する応答パケットを受信し、正
    常な場合に次の送信パケットを上記シリアルインタフェ
    ースバスに送出する請求項２８記載のシリアルインタフ
    ェース回路。
  30. 【請求項３０】 上記データ処理回路は、第１の記憶手
    段および第２の記憶手段を有し、生成した送信パケット
    を当該第１の記憶手段に格納し、格納した送信パケット
    を所定のタイミングで上記シリアルインタフェースバス
    に送出し、受信したデータを上記第２の記憶手段に格納
    し、格納した受信データを所定のタイミングで転送する
    請求項２７記載のシリアルインタフェース回路。
  31. 【請求項３１】 上記データ処理回路は、第１の記憶手
    段および第２の記憶手段を有し、生成した送信パケット
    を当該第１の記憶手段に格納し、格納した送信パケット
    を所定のタイミングで上記シリアルインタフェースバス
    に送出し、受信したデータを上記第２の記憶手段に格納
    し、格納した受信データを所定のタイミングで転送する
    請求項２８記載のシリアルインタフェース回路。
  32. 【請求項３２】 上記データ処理回路は、第１の記憶手
    段および第２の記憶手段を有し、生成した送信パケット
    を当該第１の記憶手段に格納し、格納した送信パケット
    を所定のタイミングで上記シリアルインタフェースバス
    に送出し、受信したデータを上記第２の記憶手段に格納
    し、格納した受信データを所定のタイミングで転送する
    請求項２９記載のシリアルインタフェース回路。
  33. 【請求項３３】 他ノードからの制御パケットを受け、
    当該制御パケットの内容が自ノードから他ノードへのデ
    ータ転送要求を示すとき、および他ノードのデータの自
    ノードへの転送要求を示すときに、上記データ処理回路
    を起動させる制御回路を有する請求項２７記載のシリア
    ルインタフェース回路。
  34. 【請求項３４】 他ノードからの制御パケットを受け、
    当該制御パケットの内容が自ノードから他ノードへのデ
    ータ転送要求を示すとき、および他ノードのデータの自
    ノードへの転送要求を示すときに、上記データ処理回路
    を起動させる制御回路を有する請求項２８記載のシリア
    ルインタフェース回路。
  35. 【請求項３５】 他ノードからの制御パケットを受け、
    当該制御パケットの内容が自ノードから他ノードへのデ
    ータ転送要求を示すとき、および他ノードのデータの自
    ノードへの転送要求を示すときに、上記データ処理回路
    を起動させる制御回路を有する請求項２９記載のシリア
    ルインタフェース回路。
  36. 【請求項３６】 他ノードからの制御パケットを受け、
    当該制御パケットの内容が自ノードから他ノードへのデ
    ータ転送要求を示すとき、および他ノードのデータの自
    ノードへの転送要求を示すときに、上記データ処理回路
    を起動させる制御回路を有する請求項３２記載のシリア
    ルインタフェース回路。
  37. 【請求項３７】 他ノードからシリアルインタフェース
    バスを転送されたパケットを受信し、受信パケットが上
    記制御パケットの場合には上記制御回路に出力し、上記
    送信パケットに対する応答パケットの場合には上記デー
    タ処理回路に出力する分別回路を有する請求項３６記載
    のシリアルインタフェース回路。
  38. 【請求項３８】 上記分別回路と制御回路との間に受信
    用記憶手段を有し、 上記分別回路は分別した制御パケットを上記受信用記憶
    手段に格納し、上記制御回路は、当該受信用記憶手段に
    格納された制御パケットを読み出す請求項３７記載のシ
    リアルインタフェース回路。
  39. 【請求項３９】 上記制御回路に送信用記憶手段が接続
    され、当該制御回路は、制御パケットを上記送信用記憶
    手段に格納し、 上記送信用記憶手段に格納された送信用制御パケットを
    所定のタイミングで上記シリアルインタフェースバスに
    送出する回路を有する請求項３８記載のシリアルインタ
    フェース回路。
  40. 【請求項４０】 自ノードとシリアルインタフェースバ
    スを介して接続された他ノード間でアシンクロナスパケ
    ットおよびアイソクロナスパケットの送受信を行うシリ
    アルインタフェース回路であって、 読み出したデータに自己指定のラベルを付加して送信パ
    ケットを生成して上記シリアルインタフェースバスに送
    出するデータ処理回路と、 他ノードからの制御パケットを受け、当該制御パケット
    の内容が自ノードから他ノードへのデータ転送要求を示
    すときに、上記データ処理回路を起動させる制御回路
    と、 他ノードからシリアルインタフェースバスを転送された
    パケットを受信し、受信パケットが上記制御パケットの
    場合には上記制御回路に出力し、上記送信パケットに対
    する応答パケットの場合には上記データ処理回路に出力
    し、アイソクロナスのストリームパケットデータの場合
    にはアプリケーション側に出力する分別回路とを有する
    シリアルインタフェース回路。
  41. 【請求項４１】 上記分別回路は、応答パケットの判別
    は上記ラベルに基づいて行い、ストリームパケットデー
    タの出力は、チャネル毎に対応した異なるアプリケーシ
    ョン側に対して行う請求項４０記載のシリアルインタフ
    ェース回路。
  42. 【請求項４２】 自ノードとシリアルインタフェースバ
    スを介して接続された他ノード間でアシンクロナスパケ
    ットおよびアイソクロナスパケットの送受信を行うシリ
    アルインタフェース回路であって、 他ノードのデータを自ノードへ転送する場合に、自己指
    定のラベルを付加した要求パケットを生成して上記シリ
    アルインタフェースバスに送出し、他ノードからのこの
    要求パケットに対する応答パケットを受信し、応答パケ
    ットからデータ部を取り出して転送するデータ処理回路
    と、 他ノードからの制御パケットを受け、当該制御パケット
    の内容が他ノードのデータの自ノードへの転送要求を示
    すときに、上記データ処理回路を起動させる制御回路
    と、 他ノードからシリアルインタフェースバスを転送された
    パケットを受信し、受信パケットが上記制御パケットの
    場合には上記制御回路に出力し、上記送信パケットに対
    する応答パケットの場合には上記データ処理回路に出力
    し、アイソクロナスのストリームパケットデータの場合
    にはアプリケーション側に出力する分別回路とを有する
    シリアルインタフェース回路。
  43. 【請求項４３】 上記分別回路は、応答パケットの判別
    は当該応答パケットに付加された上記ラベルおよび所定
    の応答コードに基づいて行い、ストリームパケットデー
    タの出力は、チャネル毎に対応した異なるアプリケーシ
    ョン側に対して行う請求項４２記載のシリアルインタフ
    ェース回路。
  44. 【請求項４４】 自ノードとシリアルインタフェースバ
    スを介して接続された他ノード間でアシンクロナスパケ
    ットおよびアイソクロナスパケットの送受信を行うシリ
    アルインタフェース回路であって、 読み出したデータに自己指定のラベルを付加して送信パ
    ケットを生成して上記シリアルインタフェースバスに送
    出し、他ノードのデータを自ノードへ転送する場合に、
    自己指定のラベルを付加した要求パケットを生成して上
    記シリアルインタフェースバスに送出し、他ノードから
    のこの要求パケットに対する応答パケットを受信し、応
    答パケットからデータ部を取り出して転送するデータ処
    理回路と、 他ノードからの制御パケットを受け、当該制御パケット
    の内容が自ノードから他ノードへのデータ転送要求を示
    すとき、および他ノードのデータの自ノードへの転送要
    求を示すときに、上記データ処理回路を起動させる制御
    回路と、 他ノードからシリアルインタフェースバスを転送された
    パケットを受信し、受信パケットが上記制御パケットの
    場合には上記制御回路に出力し、上記送信パケットに対
    する応答パケットの場合には上記データ処理回路に出力
    し、アイソクロナスのストリームパケットデータの場合
    にはアプリケーション側に出力する分別回路とを有する
    シリアルインタフェース回路。
  45. 【請求項４５】 自ノードとシリアルインタフェースバ
    スを介して接続された他ノード間で供給先情報を付加し
    たパケットの送受信を行うシリアルインタフェース回路
    であって、 受信したパケットの供給先情報に基づいて当該受信パケ
    ットを分別して該当する供給先に出力する分別回路を有
    するシリアルインタフェース回路。
  46. 【請求項４６】 上記受信パケットはアシンクロナスパ
    ケットであり、上記供給先情報は、トランザクションラ
    ベルおよびトランザクションコード情報である請求項４
    ５記載のシリアルインタフェース回路。
  47. 【請求項４７】 上記受信パケットはアイソクロナスパ
    ケットであり、上記供給先情報は、トランザクションコ
    ードおよびチャネル情報である請求項４５記載のシリア
    ルインタフェース回路。
  48. 【請求項４８】 自ノードとシリアルインタフェースバ
    スを介して接続された他ノード間でアシンクロナスパケ
    ットの送受信を行うシリアルインタフェース回路の信号
    処理方法であって、 他ノードのデータを自ノードに転送する場合に、自己指
    定のラベルを付加した要求パケットを生成して上記シリ
    アルインタフェースバスに送出し、 他ノードからのこの要求パケットに対する応答パケット
    を受信し、 応答パケットからデータ部を取り出すを有するシリアル
    インタフェース回路の信号処理方法。
  49. 【請求項４９】 データをパケット化して転送できるよ
    うに、ラベルを指定した複数の要求パケットを生成して
    上記シリアルインタフェースバスに送出する請求項４８
    記載のシリアルインタフェース回路の信号処理方法。
  50. 【請求項５０】 応答パケットを受けたときに、当該応
    答パケットに付加された上記ラベルおよび所定の応答コ
    ードに基づいて自ノードに対するデータ受信パケットを
    取り出す請求項４８記載のシリアルインタフェース回路
    の信号処理方法。
  51. 【請求項５１】 応答パケットを受けたときに、当該応
    答パケットに付加された上記ラベルおよび所定の応答コ
    ードに基づいて自ノードに対するデータ受信パケットを
    取り出す請求項４９記載のシリアルインタフェース回路
    の信号処理方法。
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