JPH11175502A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳプロセスで形成された半導体装置に
フラッシュメモリ２を形成した場合、そのフラッシュメ
モリ２に対して初期設定データなどを記憶させるブート
モード時の消費電流が通常よりも多く流れてしまうとい
う問題があった。 【解決手段】 ブートモード時に使用しない入力端子
５，入出力兼用端子９と内部回路７，１０との間に、当
該内部回路７，１０の状態を安定させるための論理演算
回路１１を設けたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＣＭＯＳプロセ
スにて形成された半導体装置に係り、詳しくは、フラッ
シュメモリを有する半導体装置の改良に関するものであ
る。

【０００２】

【従来の技術】従来、ＣＭＯＳプロセスにて形成された
半導体装置は、その集積密度などの利点から主にメモリ
として使用されてきた。しかし、近年動作電圧低減や高
集積化などの効果をねらってＣＭＯＳプロセスにて形成
された半導体装置にて中央処理装置などを形成すること
が行なわれるようになった。

【０００３】

【発明が解決しようとする課題】このような技術動向に
おいて、特に高集積化などを目的として、フラッシュメ
モリと中央処理装置とを１つのＣＭＯＳ半導体装置上に
形成することが考えられる。

【０００４】図１０はこのような考えを基とする半導体
装置を示すブロック図である。図において、１は半導体
装置に内蔵された中央処理装置、２は当該半導体装置に
内蔵されたフラッシュメモリ、３は半導体装置に内蔵さ
れたＩ／Ｏポート、４はこれら中央処理装置１、フラッ
シュメモリ２、Ｉ／Ｏポート３などを接続するバス、５
はそれぞれ上記半導体装置の入力端子、６はそれぞれ上
記半導体装置の出力端子、７はそれぞれ各入力端子５に
直接接続され、当該入力端子５に入力された信号を半導
体装置の各部に供給する入力バッファ、８はそれぞれ各
出力端子に直接接続され、当該出力端子をドライブする
出力バッファである。

【０００５】次に動作の一例について説明する。上記半
導体装置では、通常、リセット入力用の入力端子５から
入力されるリセット信号が解除されると、中央処理装置
１が動作を開始する。具体的には、当該中央処理装置１
がフラッシュメモリ２などに保存されたデータに基づい
てシーケンス動作を開始する。以下、これを通常モード
と称す。

【０００６】また、上記半導体装置において上記フラッ
シュメモリ２にデータを書き込むブートモードにて動作
させる場合には、モード設定用の入力端子５にブートモ
ードに対応する設定をした状態でリセット信号を解除す
る。すると、中央処理装置１はまず、当該リセット解除
時のモードを当該入力端子５の状態からブートモード立
上げであると判断し、データ入力用の入力端子５にセッ
トされるデータを順次フラッシュメモリ２に記憶させて
いく。

【０００７】そして、このようにフラッシュメモリ２に
当該半導体装置の用途などに応じた設定をすることによ
り、その後の通常モード立上げ時には、中央処理装置１
はそのフラッシュメモリ２に格納されたデータを順次呼
び出して初期設定などを行なうことができる。なお、こ
のようにリセット解除時の中央処理装置１の動作を切り
替えるためには、例えば、半導体装置にブートモードを
実行するためのブートプログラムを記憶したリード・オ
ンリ・メモリＲＯＭを内蔵させ、リセット解除時のモー
ド設定に応じて当該プログラムの先頭番地へジャンプす
るように構成すれば良い。

【０００８】以上のように、１つの半導体装置内にフラ
ッシュメモリ２と中央処理装置１とを内蔵させることに
より、汎用性が高くかつ利便性の高い半導体装置を得る
ことができる。

【０００９】しかしながら、このようなフラッシュメモ
リを有する半導体装置をＣＭＯＳプロセスで形成した場
合には、ブートモード時において半導体装置における消
費電流が通常モード時の消費電流よりも大きくなってし
まう場合がある。そして、そのような消費電流の増加
は、半導体装置の寿命が縮まってしまったり、信頼性を
低下させてしまったりすることになる。

【００１０】そこで、発明者らは当該消費電流増加の原
因を究明すべく鋭意研究を重ねた結果、ブートモード時
には、当該ブートモード時に使用しない入力端子がフロ
ーティング状態となり、その入力端子に接続された内部
回路（例えばドライブ能力が高い入力バッファ）などの
回路において入力端子がハイレベルでもローレベルでも
ない中間電位になってしまい、その結果、当該内部回路
を構成するＰチャネルトランジスタとＮチャネルトラン
ジスタの両方がＯＮ状態となり、その結果、当該内部回
路において貫通電流が流れてしまう状態になるというこ
とを突き止め、本発明を完成するに至った。

【００１１】この発明は上記のような課題を解決するた
めになされたもので、フラッシュメモリを有するととも
にＣＭＯＳプロセスで形成されても、ブートモード時の
消費電流を抑制することができる半導体装置を得ること
を目的とする。

【００１２】

【課題を解決するための手段】この発明に係る半導体装
置は、ブートモード時に使用しない入力端子と内部回路
との間の信号経路上に配設され、当該入力端子から入力
される信号と当該ブートモード時に固有の状態となる信
号との間で論理演算を行ない、その論理演算結果を上記
内部回路に出力する論理演算回路を設けたものである。

【００１３】この発明に係る半導体装置は、論理演算回
路には、ブートモード時に固有の状態となる信号とし
て、半導体装置の動作モードを切り替えるモード切替信
号が入力されるものである。

【００１４】この発明に係る半導体装置は、論理演算回
路には、ブートモード時に固有の状態となる信号とし
て、ブートモード時に使用する入力端子からの入力信号
が入力されるものである。

【００１５】この発明に係る半導体装置は、リセット信
号および起動信号が入力され、当該リセット信号が入力
されたら次に起動信号が入力するまで当該リセット信号
により設定された出力状態を保持する記憶回路と、フラ
ッシュメモリにデータを書き込むブートモード時に使用
しない入力端子と内部回路との間の信号経路上に配設さ
れ、当該入力端子から入力される信号と上記記憶回路の
出力信号との間で論理演算を行ない、その論理演算結果
を上記内部回路に出力する論理演算回路を設けたもので
ある。

【００１６】この発明に係る半導体装置は、リセット信
号および起動信号が入力され、当該リセット信号が入力
されたら次に起動信号が入力するまで当該リセット信号
により設定された出力状態を保持する記憶回路と、当該
記憶回路の出力および半導体装置の動作モードを切り替
えるモード信号が入力され、上記フラッシュメモリにデ
ータを書き込むブートモード時あるいはリセット直後の
状態にはその他の状態とは異なるレベルの判別信号を出
力する判別回路と、ブートモード時に使用しない入力端
子と内部回路との間の信号経路上に配設され、当該入力
端子から入力される信号と上記判別信号との間で論理演
算を行ない、その論理演算結果を上記内部回路に出力す
る論理演算回路を設けたものである。

【００１７】この発明に係る半導体装置は、論理演算回
路が、一方の入力として入力端子から入力される信号が
入力される二入力反転論理積回路を有し、当該二入力反
転論理積回路の他方の入力には少なくともブートモード
時にはローレベル信号となる信号が入力されるものであ
る。

【００１８】この発明に係る半導体装置は、論理演算回
路が入出力兼用端子と内部回路との間の信号経路上に配
設されているものである。

【００１９】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置の要部構成を示すブロック図である。図におい
て、１は半導体装置に内蔵された中央処理装置（内部回
路）であり、２は当該半導体装置に内蔵されたフラッシ
ュメモリであり、３は半導体装置に内蔵されたＩ／Ｏポ
ートであり、２５はフラッシュメモリ２に初期設定デー
タなどを記憶させるブートモード時に中央処理装置１が
実行するブートプログラムなどが記憶されたリード・オ
ンリ・メモリ（以下、ＲＯＭと称す）であり、４はこれ
ら中央処理装置１、フラッシュメモリ２、Ｉ／Ｏポート
３、ＲＯＭ２５などを接続するバスである。

【００２０】また、５はそれぞれ上記半導体装置の入力
端子であり、６はそれぞれ上記半導体装置の出力端子で
あり、９はそれぞれ上記半導体装置の入出力兼用端子で
あり、７はそれぞれ各入力端子５とＩ／Ｏポート３との
間の信号経路上に配設され、当該入力端子５に入力され
た信号を当該Ｉ／Ｏポート３に出力する入力バッファ
（内部回路）であり、８はそれぞれ各出力端子６とＩ／
Ｏポート３との間の信号経路上に配設され、Ｉ／Ｏポー
ト３に設定されたデータを出力端子６に出力する出力バ
ッファ（内部回路）であり、１０はそれぞれ入出力兼用
端子９とＩ／Ｏポート３との間の信号経路上に配設さ
れ、設定に応じてＩ／Ｏポート３に設定されたデータを
当該端子に出力したり、当該端子に入力された信号をＩ
／Ｏポート３に出力したりする入出力バッファ（内部回
路）であり、１３は中央処理装置１によりデータが設定
され、当該設定データに応じて当該複数の入出力バッフ
ァ１０のそれぞれの入出力動作を設定するＩ／Ｏ設定レ
ジスタであり、１２は入力端子５から入力されるリセッ
ト信号および２つのモード信号とが入力され、これらの
入力に応じた状態をとるモード切替信号を出力する切替
信号生成回路であり、１１はそれぞれ入出力バッファ１
０と入出力兼用端子９との間あるいは入力バッファ７と
入力端子５との間に配設され、当該モード切替信号と各
端子からの入力信号との間で論理演算を行ない、その論
理演算結果を上記内部回路に出力する論理演算回路であ
る。

【００２１】図２はこの発明の実施の形態１による論理
演算回路およびその周辺回路の詳細な構成を示すブロッ
ク図である。図において、１１ａはそれぞれモード切替
信号と各端子からの入力信号との反転論理積を出力する
二入力反転論理積回路であり、各論理演算回路１１は当
該二入力反転論理積回路１１ａで構成されている。

【００２２】また、１２ａは２つのモード入力信号の反
転論理積を出力するモード判別用反転論理積回路であ
り、１２ｂは当該モード判別信号とリセット信号との反
転論理積を出力するネゲート信号生成用反転論理積回路
であり、１２ｃは当該ネゲート信号を反転して上記モー
ド切替信号を生成するモード切替信号生成用反転回路で
あり、切替信号生成回路１２はこれらの回路により構成
されている。

【００２３】図３はこの発明の実施の形態１による二入
力反転論理積回路の詳細な構成を示すトランジスタレベ
ルの回路図である。図において、２６は上記端子からの
入力信号がゲートに入力されるとともにソースが高圧側
電源に接続された第一Ｐチャネルトランジスタであり、
１４は上記モード切替信号がゲートに入力されるととも
にソースが高圧側電源に接続された第二Ｐチャネルトラ
ンジスタであり、１６は当該端子からの入力信号がゲー
トに入力されるとともにドレインが低圧側電源に接続さ
れた第一Ｎチャネルトランジスタであり、１５は上記モ
ード切替信号がゲートに入力されるとともにドレインが
低圧側電源に接続された第二Ｎチャネルトランジスタで
あり、当該２つのＰチャネルトランジスタ１４，２６の
ドレインと２つのＮチャネルトランジスタ１５，１６の
ソースとが１つに結線され、当該結線部の電位を出力す
る。

【００２４】図４はこの発明の実施の形態１による入出
力バッファおよびそのその周辺回路の詳細な構成を示す
ブロック図である。図において、１０ａは上記Ｉ／Ｏ設
定レジスタ１３の出力信号のレベルに応じてＩ／Ｏポー
ト３に設定されているデータを論理演算回路１１を介し
て入出力兼用端子９から出力する出力用ドライバであ
り、１０ｂは上記Ｉ／Ｏ設定レジスタ１３の出力信号の
レベルが上記レベルとは異なるレベルに設定された際に
論理演算回路１１を介して入出力兼用端子９から入力さ
れる信号をＩ／Ｏポート３に出力する入力用ドライバで
ある。

【００２５】次に動作について説明する。図５は上記半
導体装置に入力される２つのモード信号とそれにより設
定される半導体装置の動作モードとの対応関係を示す対
応図である。図において、２つのモード信号がともに
「０」（ローレベル）である場合には当該半導体装置は
通常モードに設定され、２つのモード信号がともに
「１」（ハイレベル）である場合には当該半導体装置は
ブートモードに設定され、それ以外のモード信号の組み
合わせではその他の動作モードに設定される。まず、上
記通常モードでは、リセット入力用の入力端子５から入
力されるリセット信号が解除（ハイレベルに制御）され
ると、中央処理装置１はフラッシュメモリ２などに保存
されたデータに基づいてシーケンス動作を開始し、所定
の演算処理、制御処理を実行する。次に、上記ブートモ
ードでは、リセット信号が解除されると、中央処理装置
１はＲＯＭ２５に格納されたブートプログラムの先頭番
地にジャンプして当該ブートプログラムを実行する。こ
れにより、フラッシュメモリ２にはデータ入力用の入力
端子５にセットされたデータを順次フラッシュメモリ２
に記憶させていく。

【００２６】また、当該ブートモード時には、２つのモ
ード入力信号がともにハイレベルに制御されているの
で、上記モード判別用反転論理積回路１２ａの出力信号
はローレベルに制御され、ネゲート信号はハイレベルと
なり、モード切替信号はローレベルに制御される。従っ
て、各論理演算回路１１にはローレベルのモード切替信
号が入力されることになり、各論理演算回路１１の第一
Ｎチャネルトランジスタ１６はオフ状態に制御される。

【００２７】従って、当該論理演算回路１１が配設され
た信号経路の内部回路、すなわち入出力バッファ１０や
入力バッファ７には、入力端子５や入出力兼用端子９へ
の信号入力の有無、および、当該端子への入力信号のレ
ベルに拘らずハイレベルの信号が入力されることにな
る。また、各論理演算回路１１では、第一Ｎチャネルト
ランジスタ１６がオフ状態に制御されているので、貫通
電流が流れてしまうことはない。

【００２８】また、上記切替信号生成回路１２にはリセ
ット信号が入力され、しかも、当該リセット信号と上記
モード判別用反転論理積回路１２ａの出力信号との反転
論理積を演算して上記ネゲート信号を生成しているの
で、半導体装置にリセット信号が入力されている際にも
（つまりリセット信号がローレベルに制御されている際
にも）、上記論理演算回路および内部回路はブートモー
ド時と同様の状態に制御される。

【００２９】そして、このように１つの半導体装置内に
フラッシュメモリ２と中央処理装置１とを内蔵すること
により、フラッシュメモリ２に当該半導体装置の用途な
どに応じた設定をすることができ、ひいては通常モード
立上げ時には、中央処理装置１はそのフラッシュメモリ
２に格納されたデータを順次呼び出して初期設定などを
行なうことができ、汎用性の高くかつ利便性の高い半導
体装置となる。

【００３０】以上のように、この実施の形態１によれ
ば、ブートモード時に使用しない入力端子と内部回路と
の間の信号経路上に論理演算回路１１を配設し、当該入
力端子５から入力される信号とブートモード時に固有の
状態となるモード切替信号との間で論理演算を行ない、
その論理演算結果に基づいて当該論理演算回路１１およ
びその内部にある回路の状態をローレベルに安定させる
ことができる。従って、当該ブートモード時において当
該入力端子５がフローティング状態となってしまったと
しても、上記論理演算回路１１およびその内部にある回
路を構成するＣＭＯＳでは、そのＮチャンネルトランジ
スタをオフ状態に制御することができ、貫通電流が流れ
てしまうことはない。その結果、ブートモード時の消費
電流を通常モードと同等にまで抑制することができる効
果がある。

【００３１】また、この実施の形態１によれば、上記論
理演算回路１１として二入力反転論理積回路１１ａを使
用するとともに、モード切替信号はブートモード時には
ローレベル信号となるように構成しているので、ブート
モード時に当該入力端子５のレベルが変動したとしても
当該論理演算回路１１の出力はローレベルに固定され
る。従って、当該論理演算回路１１およびその内部にあ
る回路が入力端子５のレベル変動により不要な動作をし
てしまうことをも防止でき、更にブートモード時の消費
電流を抑制することができる効果がある。

【００３２】更に、この実施の形態１では、入力端子５
と入力バッファ７との間にのみ論理演算回路１１を配設
するのではなく、入出力兼用端子９と入出力バッファ１
０との間にも論理演算回路１１を配設している。従っ
て、リセット後に不要な信号を出力して他の回路との間
で出力信号が衝突してしまうことを防止するために当該
入出力兼用端子９を入力に設定しても、当該入出力バッ
ファ１０を構成する入力用ドライバおよび出力用ドライ
バの両方の状態を固定することができ、これによっても
ブートモード時の消費電流は抑制されている。

【００３３】実施の形態２．図６はこの発明の実施の形
態２による論理演算回路およびその周辺回路の詳細な構
成を示すブロック図である。図において、２７は半導体
装置に設けられた入力端子５の１つであり、特にブート
モード時にはローレベル信号が入力されるように使用さ
れる入力端子（以下、使用入力端子と称す）であり、１
１ｂは当該使用入力端子２７からの入力信号、モード切
替信号および各端子からの入力信号の反転論理積を出力
する三入力反転論理積回路である。また、各論理演算回
路１１は当該三入力反転論理積回路１１ｂで構成されて
いる。これ以外の構成は実施の形態１と同様なので同一
の符号を付して説明を省略する。

【００３４】図７はこの発明の実施の形態２による三入
力反転論理積回路の詳細な構成を示すトランジスタレベ
ルの回路図である。図において、１７は上記端子からの
入力信号がゲートに入力されるとともにソースが高圧側
電源に接続された第三Ｐチャネルトランジスタであり、
１８は上記リセット信号がゲートに入力されるとともに
ソースが高圧側電源に接続された第四Ｐチャネルトラン
ジスタであり、１９は上記使用入力端子２７からの信号
がゲートに入力されるとともにソースが高圧側電源に接
続された第五Ｐチャネルトランジスタであり、２２は当
該端子からの入力信号がゲートに入力されるとともにド
レインが低圧側電源に接続された第三Ｎチャネルトラン
ジスタであり、２１は上記リセット信号がゲートに入力
されるとともにソースが低圧側電源に接続された第四Ｎ
チャネルトランジスタであり、２０は上記使用入力端子
２７からの信号がゲートに入力されるとともにソースが
低圧側電源に接続された第五Ｎチャネルトランジスタで
あり、当該３つのＰチャネルトランジスタ１７，１８，
１９のドレインと３つのＮチャネルトランジスタ２０，
２１，２２のソースとが１つに結線され、当該結線部の
電位を出力する。

【００３５】次に動作について説明する。この実施の形
態２ではモード信号をともに「１」（ハイレベル）に設
定するとともに上記使用入力端子２７のレベルをローレ
ベルに設定した状態でリセット信号を解除する。する
と、中央処理装置１はＲＯＭ２５に格納されたブートプ
ログラムの先頭番地にジャンプして当該ブートプログラ
ムを実行する。

【００３６】また、当該ブートモード時には、上記使用
入力端子２７のレベルはローレベルに設定されているの
で、各論理演算回路１１の第五Ｎチャネルトランジスタ
２０はオフ状態に制御される。これ以外の動作は実施の
形態１と同様なので説明を省略する。

【００３７】従って、当該論理演算回路１１が配設され
た信号経路の内部回路、すなわち入出力バッファ１０や
入力バッファ７には、入力端子５や入出力兼用端子９へ
の信号入力の有無、および、当該端子への入力信号のレ
ベルに拘らずハイレベルの信号が入力されることにな
り、これらの回路に貫通電流が流れてしまうことはな
い。なお、リセット信号が入力された時にも同様の状態
に制御される。

【００３８】以上のように、この実施の形態２によれ
ば、ブートモード時に使用しない入力端子と内部回路と
の間の信号経路上に論理演算回路１１を配設し、当該入
力端子５から入力される信号とブートモード時に固有の
状態となる使用入力端子２７の信号との間で論理演算を
行ない、その論理演算結果に基づいて当該論理演算回路
１１およびその内部にある回路の状態をローレベルに安
定させることができるので、実施の形態１と同様にブー
トモード時の消費電流を抑制することができる効果があ
る。

【００３９】また、この実施の形態２では、上記論理演
算回路１１として三入力反転論理積回路１１ｂを使用す
るとともに、ブートモード時にはローレベルとなる信号
を入力しているので、論理演算回路１１やその内部にあ
る回路が入力端子５のレベル変動により不要な動作をし
てしまうことをも防止でき、更にブートモード時の消費
電流を抑制することができる効果がある。

【００４０】更に、この実施の形態２では、入力端子５
と入力バッファ７との間にのみ論理演算回路１１を配設
するのではなく、入出力兼用端子９と入出力バッファ１
０との間にも論理演算回路１１を配設しているので、当
該入出力兼用端子９のリセット後の状態を入力に設定し
ても、入出力バッファ１０を構成する入力用ドライバお
よび出力用ドライバの両方の状態を固定することがで
き、これによってもブートモード時の消費電流は抑制さ
れている。

【００４１】実施の形態３．図８はこの発明の実施の形
態３による論理演算回路およびその周辺回路の詳細な構
成を示すブロック図である。図において、２３はリセッ
ト信号および中央処理装置１がブートモード終了時に出
力する起動信号が入力され、当該リセット信号が入力さ
れたら次に起動信号が入力するまで当該リセット信号に
より設定された出力状態を保持する記憶回路である。ま
た、２３ａは上記リセット信号がゲートに入力されると
ともにソースが高圧側電源に接続された第六Ｐチャネル
トランジスタであり、２３ｃは当該第六Ｐチャネルトラ
ンジスタ２３ａのドレインが接続され、当該ドレインの
電位を反転してモード切換信号として出力する第一反転
回路であり、２３ｂは当該第一反転回路２３ｃの出力を
入力として、それを反転して上記第一反転回路２３ｃの
入力に戻す第二反転回路であり、２３ｄは上記起動信号
が入力されるとバス４上のデータをラッチしてそれに応
じたレベル信号を出力するトランスミッションゲートで
あり、記憶回路２３はこれらの回路で構成されている。
これ以外の構成は実施の形態１と同様なので同一の符号
を付して説明を省略する。

【００４２】次に動作について説明する。半導体装置に
リセット信号が入力されると（つまりリセット信号がロ
ーレベルに制御されると）、中央処理装置１の動作が停
止するとともに、第六Ｐチャネルトランジスタ２３ａが
オン状態に制御される。すると当該第六Ｐチャネルトラ
ンジスタ２３ａのドレインはハイレベルに制御され、第
一反転回路２３ｃからはローレベルのモード切換信号が
出力される。従って、実施の形態１と同様に、各論理演
算回路１１にはローレベルのモード切替信号が入力され
ることになり、各論理演算回路１１の第一Ｎチャネルト
ランジスタ１６はオフ状態に制御される。

【００４３】次に、上記リセット信号が解除されると
（つまりリセット信号がローレベルに制御されると）、
中央処理装置１は設定された動作モードにおいて動作を
開始する。従って、ブートモードに設定した状態でリセ
ット信号を解除すれば中央処理装置１はブートプログラ
ムを実行する。

【００４４】他方、上記記憶回路２３ではリセット信号
がハイレベルに制御されても、第六Ｐチャネルトランジ
スタ２３ａがオフ状態に制御されるだけなので、上記２
つの反転回路２３ｂ，２３ｃの状態はリセット時の状態
を保持したままとなる。従って、上記ブートモード時に
おいても上記モード切換信号はローレベルの状態を維持
する。

【００４５】それ故、当該ブートモードにおいては、実
施の形態１と同様に、使用しない入力端子に接続された
論理演算回路１１および内部回路の状態を当該入力端子
５の状態に拘らず固定することができる。

【００４６】なお、当該論理演算回路１１が接続された
入力端子５をブートモードで使用したい場合や、ブート
モード終了後に通常モードなどで当該入力端子５を使用
したい場合には、バス４上に所定のデータをセットした
状態でトランスミッションゲート２３ｄに対して起動信
号を入力すればよい。これにより、当該トランスミッシ
ョンゲート２３ｄがバス４上のデータをラッチして上記
第一反転回路２３ｃにローレベル信号を入力することが
でき、これにより論理演算回路１１に入力されるモード
切換信号をハイレベルに制御することができる。これ以
外の動作は実施の形態１と同様であるので説明を省略す
る。

【００４７】以上のように、この実施の形態３によれ
ば、リセット信号が入力されたら次に起動信号が入力す
るまで当該リセット信号により設定された出力状態を保
持する記憶回路２３を設け、ブートモード時に使用しな
い入力端子と内部回路との間に設けられた論理演算回路
１１の一方に当該記憶回路２３の出力を入力するように
したので、リセット後に実行されるブートモード時に
は、ブートモード時に使用しない入力端子がフローティ
ング状態となってしまったとしても、上記論理演算回路
１１およびその内部にある回路の状態を上記記憶回路２
３の出力信号にてハイレベルあるいはローレベルに安定
させることができる。その結果、これら論理演算回路１
１およびその内部にある回路を構成するＣＭＯＳでは、
そのＰチャンネルトランジスタあるいはＮチャンネルト
ランジスタの一方がオフ状態となって貫通電流が流れな
くなるので、当該半導体装置におけるブートモード時の
消費電流を抑制することができる効果がある。

【００４８】また、この実施の形態３でも、上記論理演
算回路１１として二入力反転論理積回路１１ａを使用す
るとともに、ブートモード時にはローレベルとなる信号
を入力しているので、論理演算回路１１やその内部にあ
る回路が入力端子５のレベル変動により不要な動作をし
てしまうことをも防止でき、更にブートモード時の消費
電流を抑制することができる効果がある。

【００４９】更に、この実施の形態３では、入力端子５
と入力バッファ７との間にのみ論理演算回路１１を配設
するのではなく、入出力兼用端子９と入出力バッファ１
０との間にも論理演算回路１１を配設しているので、当
該入出力兼用端子９のリセット後の状態を入力に設定し
ても、入出力バッファ１０を構成する入力用ドライバお
よび出力用ドライバの両方の状態を固定することがで
き、これによってもブートモード時の消費電流は抑制さ
れている。

【００５０】最後に、この実施の形態３では、通常モー
ドで使用しない端子に対しては常に所定のレベルに安定
化させることができるので、当該不使用端子に対してプ
ルアップ抵抗やプルダウン抵抗などを接続する必要もな
く、部品点数の削減の効果も得られる。

【００５１】実施の形態４．図９はこの発明の実施の形
態４による論理演算回路およびその周辺回路の詳細な構
成を示すブロック図である。図において、２４は記憶回
路２３の出力および２つのモード入力信号が入力され、
これらに応じた論理演算結果に応じたレベルを有するモ
ード切替信号を各論理演算回路１１に出力する判別回路
である。

【００５２】また、２４ａは２つのモード入力信号の反
転論理積演算を行なう判別用反転論理積演算回路であ
り、２４ｂは当該反転論理積演算結果を反転する判別用
反転回路であり、２４ｃは当該判別用反転回路２４ｂの
出力および上記記憶回路２３の出力が入力され、これら
の反転論理和演算結果をモード切替信号として出力する
判別用反転論理和演算回路であり、判別回路２４はこれ
らにより構成されている。

【００５３】更に、２３ｅはリセット信号を反転させる
記憶用反転回路であり、２３ｆは当該反転されたリセッ
ト信号がゲートに入力されるとともにドレインが低圧側
電源に接続された第六Ｎチャネルトランジスタであり、
この第六Ｎチャネルトランジスタ２３ｆのソースと第一
反転回路２３ｃの入力と第二反転回路２３ｂの出力とが
接続されている。これ以外の構成は実施の形態３と同様
であるので同一の符号を付して説明を省略する。

【００５４】次に動作について説明する。判別用反転論
理積演算回路２４ａはブートモード時にのみローレベル
信号を出力する。従って、判別用反転論理和演算回路２
４ｃは、記憶回路２３の出力がハイレベルとなる期間、
および、ブートモード時にはローレベル信号を出力す
る。そして、記憶回路２３からはリセット時から起動信
号が出力されるまでの間においてハイレベルの信号が出
力される。これ以外の動作は実施の形態３と同様である
ので説明を省略する。

【００５５】以上のように、この実施の形態４によれ
ば、記憶回路２３の出力により各論理演算回路１１の一
方の入力をローレベルに制御するだけでなく、モード信
号に基づいてブートモードの際には当該一方の入力をロ
ーレベルに制御するように構成したので、実施の形態３
の有する効果とともに、ブートモード時には使用しない
入力端子の状態を当該モードの期間中安定に保つことが
できるので、消費電力の低減効果を確実に得ることがで
きる効果がある。

【００５６】

【発明の効果】以上のように、この発明によれば、ブー
トモード時に使用しない入力端子と内部回路との間の信
号経路上に配設され、当該入力端子から入力される信号
と当該ブートモード時に固有の状態となる信号との間で
論理演算を行ない、その論理演算結果を上記内部回路に
出力する論理演算回路を設けたので、フラッシュメモリ
を有するとともにＣＭＯＳプロセスで形成された半導体
装置において、ブートモード時に使用しない入力端子が
フローティング状態となってしまったとしても、上記論
理演算回路およびその内部にある回路の状態を上記ブー
トモード時に固有の状態となる信号にてハイレベルある
いはローレベルに安定させることができる。その結果、
これら論理演算回路およびその内部にある回路を構成す
るＣＭＯＳでは、そのＰチャンネルトランジスタあるい
はＮチャンネルトランジスタの一方がオフ状態となって
貫通電流が流れなくなるので、当該半導体装置における
ブートモード時の消費電流を抑制することができる効果
がある。

【００５７】そして、上記ブートモード時に固有の状態
となる信号としては、半導体装置の動作モードを切り替
えるモード切替信号や、ブートモード時に使用する入力
端子からの入力信号などを用いることができる。

【００５８】この発明によれば、リセット信号および起
動信号が入力され、当該リセット信号が入力されたら次
に起動信号が入力するまで当該リセット信号により設定
された出力状態を保持する記憶回路と、フラッシュメモ
リにデータを書き込むブートモード時に使用しない入力
端子と内部回路との間の信号経路上に配設され、当該入
力端子から入力される信号と上記記憶回路の出力信号と
の間で論理演算を行ない、その論理演算結果を上記内部
回路に出力する論理演算回路を設けたもので、フラッシ
ュメモリを有するとともにＣＭＯＳプロセスで形成され
た半導体装置において、ブートモード時に使用しない入
力端子がフローティング状態となってしまったとして
も、上記論理演算回路およびその内部にある回路の状態
を上記記憶回路の出力信号にてハイレベルあるいはロー
レベルに安定させることができる。その結果、これら論
理演算回路およびその内部にある回路を構成するＣＭＯ
Ｓでは、そのＰチャンネルトランジスタあるいはＮチャ
ンネルトランジスタの一方がオフ状態となって貫通電流
が流れなくなるので、当該半導体装置におけるブートモ
ード時の消費電流を抑制することができる効果がある。

【００５９】この発明によれば、リセット信号および起
動信号が入力され、当該リセット信号が入力されたら次
に起動信号が入力するまで当該リセット信号により設定
された出力状態を保持する記憶回路と、当該記憶回路の
出力および半導体装置の動作モードを切り替えるモード
信号が入力され、上記フラッシュメモリにデータを書き
込むブートモード時あるいはリセット直後の状態にはそ
の他の状態とは異なるレベルの判別信号を出力する判別
回路と、ブートモード時に使用しない入力端子と内部回
路との間の信号経路上に配設され、当該入力端子から入
力される信号と上記判別信号との間で論理演算を行な
い、その論理演算結果を上記内部回路に出力する論理演
算回路を設けたので、フラッシュメモリを有するととも
にＣＭＯＳプロセスで形成された半導体装置において、
ブートモード時に使用しない入力端子がフローティング
状態となってしまったとしても、上記論理演算回路およ
びその内部にある回路の状態を上記判別回路の出力信号
にてハイレベルあるいはローレベルに安定させることが
できる。その結果、これら論理演算回路およびその内部
にある回路を構成するＣＭＯＳでは、そのＰチャンネル
トランジスタあるいはＮチャンネルトランジスタの一方
がオフ状態となって貫通電流が流れなくなるので、当該
半導体装置におけるブートモード時の消費電流を抑制す
ることができる効果がある。

【００６０】以上の発明において、論理演算回路として
は、一方の入力として入力端子から入力される信号が入
力される二入力反転論理積回路を有し、当該二入力反転
論理積回路の他方の入力には少なくともブートモード時
にはローレベル信号となる信号が入力されるように構成
すれば、ブートモード時に当該入力端子のレベルが変動
したとしても当該論理演算回路の出力をローレベルに固
定することができ、当該論理演算回路およびその内部に
ある回路の状態を固定することができ、入力端子レベル
変動による不要な動作をも防止して当該半導体装置にお
けるブートモード時の消費電流を抑制することができる
効果がある。

【００６１】また、入出力兼用端子はリセット後に不要
な信号を出力して他の回路との間で出力信号が衝突して
しまうことを防止するために入力に設定されるのが一般
的であり、しかも、その機能から入力用バッファおよび
当該入力用バッファの出力に応じた信号を出力する出力
用バッファの両方が当該端子に接続されているので、上
記論理演算回路は入出力兼用端子と内部回路との間の信
号経路上に配設すれば最も効果的に消費電流を削減する
効果が得られる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置の
要部構成を示すブロック図である。

【図２】 この発明の実施の形態１による論理演算回路
およびその周辺回路の詳細な構成を示すブロック図であ
る。

【図３】 この発明の実施の形態１による論理演算回路
およびその周辺回路の詳細な構成を示すブロック図であ
る。

【図４】 この発明の実施の形態１による入出力バッフ
ァおよびそのその周辺回路の詳細な構成を示すブロック
図である。

【図５】 この発明の実施の形態１による半導体装置に
入力される２つのモード信号とそれにより設定される半
導体装置の動作モードとの対応関係を示す対応図であ
る。

【図６】 この発明の実施の形態２による論理演算回路
およびその周辺回路の詳細な構成を示すブロック図であ
る。

【図７】 この発明の実施の形態２による三入力反転論
理積回路の詳細な構成を示すトランジスタレベルの回路
図である。

【図８】 この発明の実施の形態３による論理演算回路
およびその周辺回路の詳細な構成を示すブロック図であ
る。

【図９】 この発明の実施の形態４による論理演算回路
およびその周辺回路の詳細な構成を示すブロック図であ
る。

【図１０】 フラッシュメモリと中央処理装置とを１つ
のＣＭＯＳ半導体装置上に形成するように構成した半導
体装置を示すブロック図である。

【符号の説明】

１ 中央処理装置（内部回路）、２ フラッシュメモ
リ、５，２７ 入力端子、７ 入力バッファ（内部回
路）、８ 出力バッファ（内部回路）、９ 入出力兼用
端子、１０ 入出力バッファ（内部回路）、１１ 論理
演算回路、１１ａ二入力反転論理積回路、２３ 記憶回
路、２４ 判別回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 フラッシュメモリを有し、ＣＭＯＳプロ
   セスにて形成された半導体装置において、 上記フラッシュメモリにデータを書き込むブートモード
   時に使用しない入力端子と内部回路との間の信号経路上
   に配設され、当該入力端子から入力される信号と当該ブ
   ートモード時に固有の状態となる信号との間で論理演算
   を行ない、その論理演算結果を上記内部回路に出力する
   論理演算回路を設けたことを特徴とする半導体装置。
2. 【請求項２】 論理演算回路は、ブートモード時に固有
   の状態となる信号として、半導体装置の動作モードを切
   り替えるモード切替信号が入力されることを特徴とする
   請求項１記載の半導体装置。
3. 【請求項３】 論理演算回路は、ブートモード時に固有
   の状態となる信号として、ブートモード時に使用する入
   力端子からの入力信号が入力されることを特徴とする請
   求項１記載の半導体装置。
4. 【請求項４】 フラッシュメモリを有し、ＣＭＯＳプロ
   セスにて形成された半導体装置において、 リセット信号および起動信号が入力され、当該リセット
   信号が入力されたら次に起動信号が入力するまで当該リ
   セット信号により設定された出力状態を保持する記憶回
   路と、上記フラッシュメモリにデータを書き込むブート
   モード時に使用しない入力端子と内部回路との間の信号
   経路上に配設され、当該入力端子から入力される信号と
   上記記憶回路の出力信号との間で論理演算を行ない、そ
   の論理演算結果を上記内部回路に出力する論理演算回路
   を設けたことを特徴とする半導体装置。
5. 【請求項５】 フラッシュメモリを有し、ＣＭＯＳプロ
   セスにて形成された半導体装置において、 リセット信号および起動信号が入力され、当該リセット
   信号が入力されたら次に起動信号が入力するまで当該リ
   セット信号により設定された出力状態を保持する記憶回
   路と、 当該記憶回路の出力および半導体装置の動作モードを切
   り替えるモード信号が入力され、上記フラッシュメモリ
   にデータを書き込むブートモード時あるいはリセット直
   後の状態にはその他の状態とは異なるレベルの判別信号
   を出力する判別回路と、 ブートモード時に使用しない入力端子と内部回路との間
   の信号経路上に配設され、当該入力端子から入力される
   信号と上記判別信号との間で論理演算を行ない、その論
   理演算結果を上記内部回路に出力する論理演算回路とを
   設けたことを特徴とする半導体装置。
6. 【請求項６】 論理演算回路は、一方の入力として入力
   端子から入力される信号が入力される二入力反転論理積
   回路を有し、当該二入力反転論理積回路の他方の入力に
   は少なくともブートモード時にはローレベル信号となる
   信号が入力されることを特徴とする請求項１から請求項
   ５のうちのいずれか１項記載の半導体装置。
7. 【請求項７】 論理演算回路は入出力兼用端子と内部回
   路との間の信号経路上に配設されていることを特徴とす
   る請求項１から請求項５のうちのいずれか１項記載の半
   導体装置。