JP3693369B2 - 不揮発性メモリ - Google Patents
不揮発性メモリ Download PDFInfo
- Publication number
- JP3693369B2 JP3693369B2 JP20654594A JP20654594A JP3693369B2 JP 3693369 B2 JP3693369 B2 JP 3693369B2 JP 20654594 A JP20654594 A JP 20654594A JP 20654594 A JP20654594 A JP 20654594A JP 3693369 B2 JP3693369 B2 JP 3693369B2
- Authority
- JP
- Japan
- Prior art keywords
- logic level
- level
- enable signal
- chip enable
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【産業上の利用分野】
本発明は、大容量化されたマスクROM(リード・オンリ・メモリ)等の不揮発性メモリに関するものである。
【0002】
【従来の技術】
図2は、従来の不揮発性メモリを説明する回路図であり、この図2中の(i)〜(iii)は、不揮発性メモリのアドレスバッファとプリデコーダとXデコーダとをそれぞれ示している。
図2ではアドレスバッファとプリデコーダとXデコーダは、それぞれ1つずつ示されているが、実際の不揮発性メモリにはメモリセルに対応して複数設けられている。アドレスバッファは、TTLレベルの入力アドレスANiとチップイネーブル信号CEとを入力するNANDゲート1を有し、NANDゲート1の出力側には2個のインバータ2,3が直列に接続されている。インバータ3の出力は2つに分岐され、その一方がインバータ4に入力されて他方がインバータ5に入力されている。インバータ5の出力側がインバータ6に接続され、各インバータ4,6からは相補的な論理レベルのアドレスAN ,AN/がそれぞれ出力される構成である。
【0003】
各プリデコーダは、複数のアドレスバッファの出力である例えばアドレスAN-1 ,AN ,AN+1 あるいはAN-1/,AN/,AN+1/等を入力するNANDゲート7を備え、NANDゲート7の出力側にはインバータ8を設けている。各プリデコーダは、Xデコーダを制御する制御信号A,BあるいはCをそれぞれ生成するものである。各Xデコーダは制御信号A,Bを入力とするNANDゲート9を有し、NANDゲート9の出力側には2個のインバータ10,11が直列に接続されている。さらに、Xデコーダはメモリセルに対応したワード線Wを駆動するための2個のトランジスタTr1,Tr2を備えている。トランジスタTr1,Tr2は、それぞれPチャネル型電界効果トランジスタ(以下、PMOSという。)とNチャネル型電界効果トランジスタ(以下、NMOSという。)で構成されている。各トランジスタTr1,Tr2のゲートには共通にプリデコーダ出力の制御信号Cが入力されている。トランジスタTr1のソースは“H”レベルの電源に接続され、トランジスタTr1,Tr2のドレイン同士が接続されている。トランジスタTr2のソースがインバータ11の出力端子に接続されている。
【0004】
次に、図2の構成の不揮発性メモリの動作を説明する。
チップイネーブル信号CEの論理レベルはチップスタンバイのとき、“L”であり、アクティブのとき“H”となる。チップスタンバイのときNANDゲート1にレベルが“L”の信号CEを入力することで、アドレスバッファから出力されるアドレスAN ,AN/のレベルが“L”及び“H”に固定される。これにより、プリデコーダからの制御信号Cのレベルが“H”とされたXデコーダでは、ワード線Wのレベルが“L”に引かれ、1本のワード線Wのみが選択された状態となる。
【0005】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性メモリにおいては、次のような課題があった。マスクROMの大容量化に伴って設計基準が変更され、トランジスタTr2におけるゲート長が縮小されている。そのため、ワード線Wが非選択状態(即ち、制御信号Cのレベルが“L”)であって、インバータ11の出力が“L”であるとき、トランジスタTr2において、ショートチャネル効果により、スタンバイ時にリークが起こってワード線Wに電流が流れる可能性がある。
【0006】
【課題を解決するための手段】
前記課題を解決するために、本発明の不揮発性メモリでは、複数のアドレスバッファと、複数のプリデコーダと、複数のワード線選択用のデコーダとを備えている。
前記複数のアドレスバッファは、ワード線に接続された不揮発性メモリセルを選択するためのアドレス信号が入力されると、チップイネーブル信号の論理レベルに応じて、第1の論理レベルとこれよりもレベルの高い第2の論理レベルとからなる相補的な論理レベルのアドレス出力信号及び反転アドレス出力信号をそれぞれ出力するものである。前記複数のプリデコーダは、前記複数のアドレスバッファから出力されるアドレス出力信号又は反転アドレス出力信号をそれぞれプリデコードして前記第1又は第2の論理レベルの制御信号をそれぞれ出力するものである。
前記複数のワード線選択用のデコーダは、前記制御信号をデコードしてデコード結果をデコードノードへ出力するデコード部と、インバータとをそれぞれ有している。前記各インバータは、電源と前記デコードノードとの間に出力ノードを介して直列に接続されたPMOS及びNMOSにより構成され、このPMOS及びNMOSのゲートが入力ノードに共通に接続されている。前記インバータの入力ノードには、前記第1又は第2の論理レベルの制御信号が与えられ、さらに、前記インバータの出力ノードに、前記ワード線が接続されている。
そして、本発明では、前記チップイネーブル信号に基づき、スタンバイ時に前記複数のデコーダにおける前記デコードノードの論理レベルを前記出力ノードの論理レベルと同一の前記第2の論理レベルに設定するレベル設定手段を設けている。
【0007】
【作用】
本発明によれば、アドレス信号が入力され、チップイネーブル信号によりアドレスバッファが活性化されると、そのアドレス信号がアドレスバッファに取り込まれ、該アドレスバッファからアドレス出力信号及び反転アドレス出力信号が出力される。これらのアドレス出力信号又は反転アドレス出力信号は、プリデコーダによりプリデコードされ、該プリデコーダから第1又は第2の論理レベルの制御信号が出力される。出力された制御信号は、デコーダ内のデコード部によりデコードされると共に、該制御信号によりインバータの動作が制御され、そのデコード結果によりワード線が選択されて活性化され、該ワード線に接続されたメモリセルから記憶データが読み出される。スタンバイ時には、レベル設定手段により、デコードノードの論理レベル、あるいはデコードノードと出力ノードの論理レベルが制御され、デコードノードとワード線とが共に第2の論理レベルになる。これにより、インバータ内のNMOSのドレイン・ソース間の電位レベルの差がなくなり、スタンバイ時においてインバータ内のNMOSのショートチャネル効果によるリークの発生が抑制される。
【0008】
【実施例】
(第1の実施例)
図1は、本発明の第1の実施例の不揮発性メモリを説明する図であり、この図1中の(i)〜(iii)は、不揮発性メモリにおけるのアドレスバッファとプリデコーダとXデコーダとをそれぞれ示している。
図1では、アドレスバッファとプリデコーダとXデコーダがそれぞれ1つずつ示されているが、それらは実際の不揮発性メモリではメモリセルに対応して複数設けられるものである。本実施例では図2と異なり、アドレスバッファのうちの特定のアドレスバッファのみの最終段にチップイネーブル信号CEを入力する構成としている。その特定のアドレスバッファは、アドレス信号であるTTLレベルの入力アドレスANiとチップイネーブル信号CEとを入力するNANDゲート11を有し、このNANDゲート11の出力側には2個のインバータ12,13が接続されている。インバータ13の出力は2つに分岐され、その一方がインバータ14に入力され、他方が2入力のNANDゲート15の一方の入力端子に接続されている。NANDゲート15の他方の入力端子には信号CEが入力され、NANDゲート15の出力端子はインバータ16に接続されている。これらのNANDゲート15及びインバータ16により、レベル設定手段が構成されている。
【0009】
各プリデコーダは、従来の図2とほぼ同様に、Xデコーダを制御する制御信号A,B*あるいはCをそれぞれ生成するものであり、複数のアドレスバッファから出力されるアドレス出力信号であるアドレスAN-1 ,AN ,AN+1 、あるいは反転アドレス出力信号である反転アドレスAN-1/,AN/,AN+1/等を入力するNANDゲート17を有している。NANDゲート17の出力側には、インバータ18が接続されている。
各Xデコーダは、制御信号A,B*を入力するNANDゲート19を有し、このNANDゲート19の出力側に、2個のインバータ20,21が直列に接続されている。これらのNANDゲート19及びインバータ20,21により、デコード部が構成されている。このXデコーダも従来の図2と同様に、不揮発性メモリセルが接続されたワード線Wを駆動するためのPMOS22及びNMOS23からなるインバータを備えている。各PMOS22及びNMOS23のゲートは、インバータの入力ノードに共通に接続され、この入力ノードに制御信号Cが入力される。PMOS22のソースは第2の論理レベルの“H”となる電源電位に接続され、このPMOS22とNMOS23のドレイン同士がインバータの出力ノードに接続されている。インバータの出力ノードには、ワード線Wが接続されている。NMOS23のソース側のデコードノードは、インバータ21の出力端子に接続されている。
【0010】
次に、図1に示されたアドレスバッファとプリデコーダとXデコーダとを備えた不揮発性メモリの動作を説明する。
複数のアドレスバッファは従来と同様に、入力アドレスANiとチップイネーブル信号CEとから相補的な論理レベルのアドレスAN ,AN/を出力する。しかしながら、図1に示された特定のアドレスバッファのみは、チップイネーブル信号CEが無効のとき、つまり信号CEの論理レベルが第1の論理レベルの“L”のとき、共に“L”レベルのアドレスAN ,AN/を出力する。これにより、プリデコーダが“L”レベルの制御信号B*を出力し、チップスタンバイ時に対応するすべてのXデコーダにおけるインバータ21の出力側のデコードノードを“H”とすることができる。即ち、スタンバイ時におけるすべてのNMOS23のソース側のデコードノードのレベルが、“H”レベルのワード線Wと同じレベルに固定される。そのため、各ワード線Wを駆動するためにPMOS22及びNMOS23のゲートに“H”レベル又は“L”レベルの制御信号Cが入力されても、すべてのワード線Wのレベルは“H”レベルに固定される。
以上のように、本実施例では、信号CEの論理レベルが“L”のとき、共に“L”レベルのアドレスAN ,AN/を出力する特定のアドレスバッファを設けているので、チップスタンバイ時にインバータ21の出力を“H”に固定する。プリデコーダからの制御信号Cのレベルが“L”であっても“H”であっても、すべてのワード線Wの論理レベルをチップスタンバイ時に常に“H”にする。そのため、チップスタンバイ時にNMOS23のドレインとソースは常に“H”となり、リークを防止できる。
【0011】
(第2の実施例)
図3は、本発明の第2の実施例の不揮発性メモリを説明する図であり、プリデコーダが示されている。
本実施例は、アドレスバッファの後のプリデコーダを図2と異なる構成にしている。このプリデコーダは、論理回路で構成されたレベル設定手段としての機能を有し、ゲート回路であるNORゲート31を備え、このNORゲート31の出力側に、2個のインバータ32,33が直列に接続されている。NORゲート31には、アドレスバッファから出力されたアドレス出力信号であるアドレスAN-1 ,AN ,AN+1 と、チップイネーブル信号CEに対して相補的な反転チップイネーブル信号CE/とが入力される。
図3のプリデコーダにおいて、反転チップイネーブル信号CE/の論理レベルが第2の論理レベルの“H”のとき、即ち、チップスタンバイ時に、NORゲート31の出力はアドレスAN-1 ,AN ,AN+1 にかかわらず第1の論理レベルの“L”に固定され、プリデコーダから出力される制御信号Eの論理レベルが“L”に固定される。この制御信号Eを後段のXデコーダのNANDゲート19に入力すると、インバータ21の出力の論理レベルが“H”に固定される。
以上のように、本実施例では、論理回路を構成するゲート回路であるNORゲート31をプリデコーダに設け、チップスタンバイ時のインバータ21の出力レベルを“H”に固定している。そのため、第1の実施例と同様に、インバータ内のNMOS23のソースのレベルを“H”に固定することができ、リークの発生を防止できる。
【0012】
(第3の実施例)
図4は、本発明の第3の実施例の不揮発性メモリを説明する図であり、プリデコーダが示されている。
本実施例は第2の実施例と同様に、アドレスバッファの後のプリデコーダを図2と異なる構成にしたものであり、第2の実施例を変形したものである。このプリデコーダは、論理回路で構成されたレベル設定手段としての機能を有し、ゲート回路であるNANDゲート41を備え、このNANDゲート41の出力側に、インバータ42が接続されている。NANDゲート41には、アドレスバッファから出力されたアドレス出力信号であるアドレスAN-1 ,AN ,AN+1 と、チップイネーブル信号CEとが入力される。
図4のプリデコーダでは、チップイネーブル信号CEの論理レベルが第1の論理レベルの“L”のとき、即ち、チップスタンバイ時にNANDゲート41の出力のレベルはアドレスAN-1 ,AN ,AN+1 にかかわらず第2の論理レベルの“H”に固定され、プリデコーダから出力される制御信号Fの論理レベルが“L”に固定される。この制御信号Fを後段のXデコーダのNANDゲート19に入力すると、インバータ21の出力の論理レベルが“H”に固定される。
以上のように、本実施例では、論理回路を構成するゲート回路であるNAND41をプリデコーダに設けているので、第2の実施例と同様に、インバータ内のNMOS23のソースの論理レベルを“H”に固定することができ、リークの発生を防止できる。その上、第2の実施例のNORゲート31に代えてNANDゲート41を設け、反転チップイネーブル信号CE/の代わりにチップイネーブル信号CEを取り込んでいるので、トランジスタの相互インダクタンス効果により、第2の実施例に比べて、よりスピードアップが図れ、トランジスタの数も削減できる。
【0013】
(第4の実施例)
図5は、本発明の第4の実施例の不揮発性メモリを説明する図であり、Xデコーダが示されている。
本実施例では、Xデコーダを図2と異なる構成にしている。このXデコーダは、プリデコーダからの制御信号A,Bを入力するNANDゲート51と、このNANDゲート51の出力側に直列接続された2個のインバータ52,53とを有している。インバータ53の出力端子には、ゲート回路である2入力NORゲート54の一方の入力端子が接続され、このNORゲート54の他方の入力端子に、反転チップイネーブル信号CE/が入力される。NORゲート54の出力端子には、インバータ55が接続されている。これらのNANDゲート51、インバータ52,53、NORゲート54及びインバータ55により、Xデコーダのデコード部が構成されている。
図5のXデコーダも図1と同様に、2個のトランジスタのPMOS22及びNMOS23で構成されるインバータを備えている。PMOS22のゲート及びNMOS23のゲートは、インバータの入力ノードに共通に接続され、この入力ノードに制御信号Cが入力される。PMOS22のソースは電源に接続され、このPMOS22とNMOS23のドレイン同士が出力ノードに接続され、この出力ノードがワード線Wに接続されている。NMOS23のソースが、インバータ55の出力側のデコードノードに接続されている。
図5のXデコーダでは、チップスタンバイ時に、NORゲート54に入力される反転チップイネーブル信号CE/の論理レベルが第2の論理レベルの“H”となり、そのNORゲート54の出力が第1の論理レベルの“L”に固定される。そのため、NMOS23のソースの論理レベルが、チップスタンバイ時に常に“H”に固定される。
以上のように、本実施例では、Xデコーダにゲート回路であるNORゲート54を設け、NMOS23のソースの論理レベルを、チップスタンバイ時に“H”に固定している。そのため、第1の実施例と同様に、チップスタンバイ時にNMOS23のドレインとソースは常に共に“H”となり、リークの発生を防止できる。その上、図2で示した従来例のアドレスバッファ、プリデコーダには何も加えることを必要とせず、トランジスタの数を減じることが可能となっている。
【0014】
(第5の実施例)
図6は、本発明の第5の実施例の不揮発性メモリを説明する図であり、Xデコーダが示されている。
本実施例は第4の実施例と同様に、Xデコーダを図2と異なる構成にしたものであり、第4の実施例を変形させたものである。このXデコーダは、プリデコーダからの制御信号A,Bを入力するNANDゲート61と、このNANDゲート61の出力端子に接続されたインバータ62とを有している。インバータ62の出力端子には、ゲート回路である2入力NANDゲート63の一方の入力端子が接続され、このNANDゲート63の他方の入力端子に、チップイネーブル信号CEが入力される。これらのNANDゲート61、インバータ62及びNANDゲート63により、Xデコーダのデコード部が構成されている。
図6のXデコーダも図1及び図5と同様に、2個のトランジスタのPMOS22及びNMOS23で構成されるインバータを備えている。各PMOS22及びNMOS23のゲートは、インバータの入力ノードに共通に接続され、この入力ノードに制御信号Cが入力される。PMOS22のソースは電源に接続され、このPMOS22とNMOS23のドレイン同士が、インバータの出力ノードに接続され、この出力ノードにワード線Wが接続されている。NMOS23のソースは、NANDゲート63の出力側のデコードノードに接続されている。
この図6のXデコーダでは、チップスタンバイ時にNANDゲート63に入力されるチップイネーブル信号CEの論理レベルが第1の論理レベルの“L”となり、そのNANDゲート63の出力の論理レベルが第2の論理レベルの“H”に固定される。そのため、NMOS23のソースの論理レベルが、チップスタンバイ時に“H”に固定される。
以上のように、本実施例では、第4の実施例に対してNORゲート54の代わりにNANDゲート63を設け、チップイネーブル信号CEをそのNANDゲート63に入力している。そのため、第4の実施例と同様に、リークの発生を防止できると共に、インバータ52を省略できる。そのため、第4の実施例よりもスピードアップを実現でき、かつ、トランジスタの数を減じることができる。
【0015】
(第6の実施例)
図7は、本発明の第6の実施例の不揮発性メモリを説明する図であり、Xデコーダが示されている。
本実施例では、チップイネーブル信号CEのレベルが無効のとき、即ち、チップスタンバイ時には、ワード線Wと、NMOS23のソースに接続されたデコードノード側のソース線Sとを、強制的に第2の論理レベルの“H”にする構成にしている。
このXデコーダは、プリデコーダの出力する制御信号Cとチップイネーブル信号CEを入力するNANDゲート71と、このNANDゲート71の出力端子に接続されたインバータ72とを備えている。インバータ72の出力端子は、PMOS22及びNMOS23からなるインバータのゲート側の入力ノードに接続されている。PMOS22のソースは電源に接続され、このPMOS22とNMOS23のドレイン同士が、インバータの出力ノードに接続されている。出力ノードにはワード線Wが接続され、このワード線Wに図示しないメモリセルが接続されている。NMOS23のソースは、デコードノード側のソース線Sに接続されている。ソース線Sとワード線Wの近端側には、第1のMOSトランジスタであるPMOS73のドレインと、第2のMOSトランジスタであるPMOS74のドレインとが、それぞれ接続されている。各PMOS73,74のゲートにはチップイネーブル信号CEが入力され、各PMOS73,74のソースが電源電位の“H”レベルに接続されている。
これらのNANDゲート71及びインバータ72からなる論路回路と、第1のMOSトランジスタであるPMOS73と、第2のMOSトランジスタであるPMOS74とにより、レベル設定手段が構成されている。
図7のXデコーダでは、チップイネーブル信号CEの論理レベルが“L”のとき、ワード線W及びソース線Sの論理レベルがPMOS73,74によって強制的に第2の論理レベルの“H”にされる。このとき、NANDゲート71の出力は“H”となっており、PMOS22とNMOS23のゲートの電位は第1の論理レベルの“L”となっている。よって、ワード線Wの論理レベルは“H”を保つ。
以上のように、本実施例においても、チップスタンバイ時にワード線WのレベルとNMOS23のソースの論理レベルを第2の論理レベルの“H”に固定するので、第1の実施例と同様、リークの発生を防止できる。その上、PMOS73,74は信号CEのレベルを直接ゲートに入力し、ソース線Sの論理レベルを“H”に固定するので、チップイネーブル動作のメモリセルに対するアクセスが第1の実施例に比べて速くなる。
【0016】
(第7の実施例)
図8は、本発明の第7の実施例の不揮発性メモリを説明する図であり、Xデコーダが示されている。
本実施例は第6の実施例を変形したもので、チップイネーブル信号CEのレベルが無効のとき、即ち、チップスタンバイ時には、ワード線Wと、NMOS23のソースに接続されたデコードノード側のソース線Sとを、強制的に第2の倫理レベルの“L”にする構成になっている。
このXデコーダは、プリデコーダから出力される制御信号Cとチップイネーブル信号CEとを入力するNANDゲート81を備えている。NANDゲート81の出力端子は、PMOS22とNMOS23で構成されるインバータのゲート側の入力ノードに接続されている。PMOS22のソースは電源に接続され、このPMOS22とNMOS23のドレイン同士が、インバータの出力ノードに接続されている。出力ノードにはワード線Wが接続され、このワード線Wに図示しないメモリセルが接続されている。NMOS23のソースは、デコードノード側のソース線Sに接続されている。ソース線Sとワード線Wの近端側には、第1のMOSトランジスタであるNMOS82のドレインと、第2のMOSトランジスタであるNMOS83のドレインとが、それぞれ接続されている。各NMOS82,83のゲートには反転チップイネーブル信号CE/が入力され、各NMOS82,83のソースが“L”レベルの接地電位に接続されている。
これらの論理回路であるNANDゲート81と、第1のMOSトランジスタであるNMOS82と、第2のMOSトランジスタであるNMOS83とにより、レベル設定手段が構成されている。
図8のXデコーダでは、信号CE/の論理レベルが“H”のとき、ワード線W及びソース線Sの論理レベルがNMOS82,83によって強制的に第2の倫理レベルの“L”にされる。このとき、NANDゲート81の出力は第1の倫理レベルの“H”となっており、PMOS22とNMOS23のゲートの電位は“H”となっている。よって、ワード線Wの論理レベルは“L”を保つ。
以上のように、本実施例においては、チップスタンバイ時にワード線Wの論理レベルとNMOS23のソースの論理レベルを第2の倫理レベルの“L”に固定するので、NMOS23のソースとドレインのレベルに差がなくなり、リークの発生を防止できる。その上、NMOS82,83は信号CE/のレベルを直接ゲートに入力し、ワード線Wのレベルを高速に“L”に固定するので、チップイネーブル動作のメモリセルに対するアクセスが速い。さらに、チップスタンバイ時にPMOS22とNMOS23のゲートに第1の倫理レベルの“H”を入力するように、NANDゲート81で“H”を出力するので、インバータ72を省略できる。そのため、第6の実施例に対してスピードアップとトランジスタ数の低減を図れる。
【0017】
(第8の実施例)
図9は、本発明の第8の実施例の不揮発性メモリを説明する図であり、Xデコーダが示されている。
第6及び第7の実施例では、ワード線W又はソース線Sの論理レベルを強制的に設定する第1及び第2のMOSトランジスタを近端に設けていたが、本実施例では遠端に設けている。
図9のXデコーダは、プリデコーダから出力される制御信号Cとチップイネーブル信号CEとを入力するNANDゲート91を備えている。NANDゲート91の出力端子は、PMOS22とNMOS23で構成されるインバータのゲート側の入力ノードに接続されている。PMOS22のソースは電源に接続され、このPMOS22とNMOS23のドレイン同士が出力ノードに接続されている。出力ノードには、図示しないメモリセルが接続されたワード線Wが接続されてい る。NMOS23のソースは、デコードノード側のソース線Sに接続されている。
ワード線Wとソース線Sの遠端側には、第1のMOSトランジスタであるNMOS92のドレインと、第2のMOSトランジスタであるNMOS93のドレインとがそれぞれ接続さている。各NMOS92,93のゲートには反転チップイネーブル信号CE/が入力され、この各NMOS92,93のソースが“L”レベルの接地電位に接続されている。
これらの論理回路であるNANDゲート91と、第1のMOSトランジスタであるNMOS92と、第2のMOSトランジスタであるNMOS93とにより、レベル設定手段が構成されている。
図9のXデコーダを有する不揮発性メモリでは、第7の実施例と同様の動作をするが、NMOS92,93がソース線Sとワード線Wの遠端側に接続されているので、チップイネーブル信号CEがXデコーダに対して遠端側から入力されるような構成の場合に、アクセススピードが速くなる。
【0018】
(第9の実施例)
図10は、本発明の第9の実施例の不揮発性メモリを説明する図であり、Xデコーダが示されている。
本実施例では、ソース線Sとワード線Wにおける近端側と遠端側の両方に、ソース線Sとワード線Wの論理レベルを強制的に固定設定する第1〜第4のMOSトランジスタを設けている。
このXデコーダは、プリデコーダから出力される制御信号Cとチップイネーブル信号CEとを入力するNANDゲート101を備えている。NANDゲート101の出力端子は、PMOS22とNMOS23で構成されるインバータのゲート側の入力ノードに接続されている。PMOS22のソースは電源に接続され、このPMOS22とNMOS23のドレイン同士が出力ノードに接続されている。出力ノードには、図示しないメモリセルが接続されたワード線Wが接続されている。NMOS23のソースは、デコードノード側のソース線Sに接続されている。
ワード線Wとソース線Sの近端側には、第1のMOSトランジスタであるNMOS102のドレインと、第3のMOSトランジスタであるNMOS103のドレインとが、それぞれ接続されている。各NMOS102,103のゲートには反転チップイネーブル信号CE/が入力され、この各NMOS102,103のソースが“L”レベルの接地電位に接続されている。さらに、ワード線Wとソース線Sの遠端側には、第2のMOSトランジスタであるNMOS104のドレインと、第4のMOSトランジスタであるNMOS105のドレインとが、それぞれ接続されている。各NMOS104,105のゲートには反転チップイネーブル信号CE/が入力され、この各NMOS104,105のソースが“L”レベルの接地電位に接続されている。
これらの論理回路であるNANDゲート101と、第1、第2のMOSトランジスタであるNMOS102,104と、第3、第4のMOSトランジスタであるNMOS103,105とにより、レベル設定手段が構成されている。
【0019】
本実施例における動作は、第7及び第8の実施例と同じであるが、ワード線Wとソース線Sにおける近端側と遠端側の両方に、レベルを強制的に固定するNMOS102〜105を設けているので、ワード線Wの長さに関係なく近端側と遠端側の両方を同等のスピードで“L”の論理レベルに設定できる。この事は、結果的にチップイネーブルに対するアクセススピードを速くすることになる。
なお、本発明は、上記実施例に限定されず種々の変形が可能である。本発明では、オン状態となることで不揮発性メモリセルに接続されたワード線Wに対する導通を行うNMOS23のドレイン・ソース間の論理レベルをチップスタンバイ時に同じにする構成であればよく、アドレスバッファ、プリデコーダ、及びXデコーダの構成は、用途に応じて変形が可能である。
【0020】
【発明の効果】
以上詳細に説明したように、本発明によれば、電源とデコードノードとの間に直列に接続されたPMOSとNMOSとで構成されたインバータを有し、このインバータの出力ノードがワード線に接続された構成において、アドレスバッファ、プリデコーダあるいはデコーダにレベル設定手段を設け、スタンバイ時にそのNMOSのソースとドレインとを共に第2の論理レベルにするようにしたので、大容量化に伴って設計基準が変更されてNMOSのゲート長が縮小された不揮発性メモリでも、スタンバイ時においてショートチャネル効果によるNMOSのソース・ドレイン間のリークの発生を的確に防止できる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の不揮発性メモリを説明する図である。
【図2】従来の不揮発性メモリを説明する回路図である。
【図3】本発明の第2の実施例の不揮発性メモリを説明する図である。
【図4】本発明の第3の実施例の不揮発性メモリを説明する図である。
【図5】本発明の第4の実施例の不揮発性メモリを説明する図である。
【図6】本発明の第5の実施例の不揮発性メモリを説明する図である。
【図7】本発明の第6の実施例の不揮発性メモリを説明する図である。
【図8】本発明の第7の実施例の不揮発性メモリを説明する図である。
【図9】本発明の第8の実施例の不揮発性メモリを説明する図である。
【図10】本発明の第9の実施例の不揮発性メモリを説明する図である。
【符号の説明】
11,15,17,19,41,51,61,71, 81 ,91,101
NANDゲート
12〜14,16,18,20,21,32,33,42,52,53,55,62,72 インバータ
22,73,74 PMOS
23,82,83,92,93,102〜105 NMOS
W ワード線
AN-1 ,AN ,AN+1 ,AN-1/,AN/,AN+1/ アドレス
CE チップイネーブル信号
CE/ 反転チップイネーブル信号
Claims (8)
- ワード線に接続された不揮発性メモリセルを選択するためのアドレス信号が入力されると、チップイネーブル信号の論理レベルに応じて、第1の論理レベルとこれよりもレベルの高い第2の論理レベルとからなる相補的な論理レベルのアドレス出力信号及び反転アドレス出力信号をそれぞれ出力する複数のアドレスバッファと、
前記複数のアドレスバッファから出力されるアドレス出力信号又は反転アドレス出力信号をそれぞれプリデコードして前記第1又は第2の論理レベルの制御信号をそれぞれ出力する複数のプリデコーダと、
前記制御信号をデコードしてデコード結果をデコードノードへ出力するデコード部と、電源と前記デコードノードとの間に出力ノードを介して直列に接続され、ゲートが入力ノードに共通に接続されたPチャネル型電界効果トランジスタ及びNチャネル型電界効果トランジスタにより構成されたインバータと、をそれぞれ有し、前記インバータの入力ノードに前記第1又は第2の論理レベルの制御信号がそれぞれ与えられ、前記インバータの出力ノードに前記ワード線がそれぞれ接続された複数のワード線選択用のデコーダとを備え、
前記チップイネーブル信号に基づき、スタンバイ時に前記複数のデコーダにおける前記デコードノードの論理レベルを前記出力ノードの論理レベルと同一の前記第2の論理レベルに設定するレベル設定手段を設けたことを特徴とする不揮発性メモリ。 - 前記レベル設定手段は、前記複数のアドレスバッファ中の特定のアドレスバッファを、前記チップイネーブル信号に基づいて前記アドレス出力信号と前記反転アドレス出力信号とをスタンバイ時に同一の論理レベルにする構成にしたことを特徴とする請求項1記載の不揮発性メモリ。
- 前記レベル設定手段は、前記複数のプリデコーダ中の特定のプリデコーダの出力の論理レベルを、論理回路により、前記チップイネーブル信号又はその反転チップイネーブル信号に基づいてスタンバイ時に固定し、この固定した論理レベルを前記デコード部に入力する構成にしたことを特徴とする請求項1記載の不揮発性メモリ。
- 前記論理回路は、前記アドレス出力信号又は前記反転アドレス出力信号と前記反転チップイネーブル信号又は前記チップイネーブル信号とを入力して、前記アドレス出力信号又は前記反転アドレス出力信号をプリデコードするゲート回路を有することを特徴とする請求項3記載の不揮発性メモリ。
- 前記レベル設定手段は、前記複数のデコーダ中の特定のデコーダにおける前記デコード部の出力の論理レベルを、ゲート回路により、前記反転チップイネーブル信号又は前記チップイネーブル信号に基づいてスタンバイ時に前記第2の論理レベルに固定する構成にしたことを特徴とする請求項1記載の不揮発性メモリ。
- 前記レベル設定手段は、前記複数のデコーダ中の特定のデコーダにおいて、前記制御信号及び前記チップイネーブル信号を入力して前記インバータの入力ノードの論理レベルをスタンバイ時に前記第1の論理レベルに固定する論理回路と、前記チップイネーブル信号又は前記反転チップイネーブル信号によりゲート制御されて前記インバータの出力ノードの論理レベルをスタンバイ時に前記第2の論理レベルに固定する第1の電界効果トランジスタと、前記チップイネーブル信号又は前記反転チップイネーブル信号によりゲート制御されて前記デコードノードの論理レベルをスタンバイ時に前記第2の論理レベルに固定する第2の電界効果トランジスタとを有することを特徴とする請求項1記載の不揮発性メモリ。
- 前記第1の電界効果トランジスタのドレインは、前記インバータの出力ノードから見て前記ワード線の近端側又は遠端側に接続され、前記第2の電界効果トランジスタのドレインは、前記Nチャネル型電界効果トランジスタのソースから見て前記デコードノードの近端側又は遠端側に接続されていることを特徴とする請求項6記載の不揮発性メモリ。
- 前記レベル設定手段は、前記複数のデコーダ中の特定のデコーダにおいて、前記制御信号及び前記チップイネーブル信号を入力して前記インバータの入力ノードの論理レベルをスタンバイ時に第1の論理レベルに固定する論理回路と、前記チップイネーブル信号又は前記反転チップイネーブル信号によりゲート制御されて前記ワード線の論理レベルをスタンバイ時に第2の論理レベルにそれぞれ固定する第1及び第2の電界効果トランジスタと、前記チップイネーブル信号又は前記反転チップイネーブル信号によりゲート制御されて前記デコードノードの論理レベルをスタンバイ時に前記第2の論理レベルにそれぞれ固定する第3及び第4の電界効果トランジスタとを有し、
前記第1の電界効果トランジスタのドレインは、前記インバータの出力ノードから見て前記ワード線の近端側に接続され、前記第2の電界効果トランジスタのドレインは、前記ワード線の遠端側に接続され、前記第3の電界効果トランジスタのドレインは、前記Nチャネル型電界効果トランジスタのソースから見て前記デコードノードの近端側に接続され、前記第4の電界効果トランジスタのドレインは、前記デコードノードの遠端側に接続されていることを特徴とする請求項1記載の不揮発性メモリ。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20654594A JP3693369B2 (ja) | 1994-08-31 | 1994-08-31 | 不揮発性メモリ |
KR1019960701962A KR100378336B1 (ko) | 1994-08-31 | 1995-08-29 | 반도체장치의기억회로 |
TW084109028A TW306067B (ja) | 1994-08-31 | 1995-08-29 | |
EP95929246A EP0730278B1 (en) | 1994-08-31 | 1995-08-29 | Semiconductor memory device |
DE69524562T DE69524562T2 (de) | 1994-08-31 | 1995-08-29 | Halbleiterspeicheranordnung |
PCT/JP1995/001711 WO1996007182A1 (fr) | 1994-08-31 | 1995-08-29 | Dispositif de memoire a semi-conducteurs |
FI961853A FI961853A (fi) | 1994-08-31 | 1996-04-30 | Puolijohdemuistilaite |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20654594A JP3693369B2 (ja) | 1994-08-31 | 1994-08-31 | 不揮発性メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10283792A JPH10283792A (ja) | 1998-10-23 |
JP3693369B2 true JP3693369B2 (ja) | 2005-09-07 |
Family
ID=16525162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20654594A Expired - Fee Related JP3693369B2 (ja) | 1994-08-31 | 1994-08-31 | 不揮発性メモリ |
Country Status (7)
Country | Link |
---|---|
EP (1) | EP0730278B1 (ja) |
JP (1) | JP3693369B2 (ja) |
KR (1) | KR100378336B1 (ja) |
DE (1) | DE69524562T2 (ja) |
FI (1) | FI961853A (ja) |
TW (1) | TW306067B (ja) |
WO (1) | WO1996007182A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4796238B2 (ja) * | 2001-04-27 | 2011-10-19 | Okiセミコンダクタ株式会社 | ワード線駆動回路 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5641579A (en) * | 1979-09-10 | 1981-04-18 | Toshiba Corp | Address selector |
JPS5671881A (en) * | 1979-11-15 | 1981-06-15 | Fujitsu Ltd | Decoder circuit |
JPS5798175A (en) * | 1980-12-11 | 1982-06-18 | Mitsubishi Electric Corp | Semiconductor memory device |
DE3339253A1 (de) * | 1983-10-28 | 1985-05-09 | Siemens AG, 1000 Berlin und 8000 München | Cmos-inverter |
JPS61123097A (ja) * | 1984-11-20 | 1986-06-10 | Toshiba Corp | 2値電圧出力回路 |
JPS62214597A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 不揮発性メモリ回路 |
JP2560020B2 (ja) * | 1987-02-18 | 1996-12-04 | 株式会社日立製作所 | 半導体記憶装置 |
JP3110129B2 (ja) * | 1992-03-03 | 2000-11-20 | 日本電気株式会社 | Cmosインバータ回路 |
-
1994
- 1994-08-31 JP JP20654594A patent/JP3693369B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-29 TW TW084109028A patent/TW306067B/zh not_active IP Right Cessation
- 1995-08-29 KR KR1019960701962A patent/KR100378336B1/ko not_active IP Right Cessation
- 1995-08-29 EP EP95929246A patent/EP0730278B1/en not_active Expired - Lifetime
- 1995-08-29 DE DE69524562T patent/DE69524562T2/de not_active Expired - Fee Related
- 1995-08-29 WO PCT/JP1995/001711 patent/WO1996007182A1/ja active IP Right Grant
-
1996
- 1996-04-30 FI FI961853A patent/FI961853A/fi not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
EP0730278A4 (ja) | 1996-10-16 |
KR960705323A (ko) | 1996-10-09 |
KR100378336B1 (ko) | 2003-11-28 |
TW306067B (ja) | 1997-05-21 |
DE69524562D1 (de) | 2002-01-24 |
FI961853A0 (fi) | 1996-04-30 |
EP0730278B1 (en) | 2001-12-12 |
FI961853A (fi) | 1996-04-30 |
JPH10283792A (ja) | 1998-10-23 |
WO1996007182A1 (fr) | 1996-03-07 |
DE69524562T2 (de) | 2002-07-18 |
EP0730278A1 (en) | 1996-09-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5128499B2 (ja) | 電圧レベルシフト回路 | |
JP6207748B2 (ja) | アドレスデコードおよびアクセス線選択のための装置、メモリおよび方法 | |
JP2501993B2 (ja) | 半導体記憶装置 | |
JP4796238B2 (ja) | ワード線駆動回路 | |
JPH07111084A (ja) | 半導体集積回路装置 | |
US6055194A (en) | Method and apparatus for controlling column select lines in a synchronous memory device | |
EP1422718A2 (en) | Memory circuit apparatus | |
JPH0548465A (ja) | Cmosデコード回路 | |
JP3693369B2 (ja) | 不揮発性メモリ | |
KR100311973B1 (ko) | 로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치 | |
US6741493B1 (en) | Split local and continuous bitline requiring fewer wires | |
JP4519953B2 (ja) | メモリ回路用の電圧トランスレータ | |
KR100228424B1 (ko) | 반도체 메모리 장치의 엑스 디코더 회로 | |
KR0136894B1 (ko) | 반도체 메모리 장치의 버퍼 회로 | |
US6219298B1 (en) | High-speed address decoders and related address decoding methods | |
JP3550168B2 (ja) | 半導体記憶装置 | |
US6388472B1 (en) | Word line decoder | |
US5977799A (en) | Decoding circuit for a storing circuit | |
JP3265291B2 (ja) | 出力バッファ回路および半導体集積回路 | |
KR100390835B1 (ko) | 반도체메모리소자의 로우어드레스 디코딩 장치 | |
JP2622051B2 (ja) | Eeprom | |
KR100274343B1 (ko) | 플래쉬메모리용디코더회로 | |
KR100254473B1 (ko) | 로오 디코더 회로 | |
KR100247648B1 (ko) | 로오 디코더 회로 | |
KR100318322B1 (ko) | 반도체 메모리 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041014 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050621 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050621 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080701 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |