JPH0157378B2 - - Google Patents
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- JPH0157378B2 JPH0157378B2 JP58073279A JP7327983A JPH0157378B2 JP H0157378 B2 JPH0157378 B2 JP H0157378B2 JP 58073279 A JP58073279 A JP 58073279A JP 7327983 A JP7327983 A JP 7327983A JP H0157378 B2 JPH0157378 B2 JP H0157378B2
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- 230000002093 peripheral effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、データ処理システムに関し、とくに
その制御系(データ処理装置)と被制御系との結
合機構に関するものである。
その制御系(データ処理装置)と被制御系との結
合機構に関するものである。
近年、CMOC製造技術の発達により低消費電
力で動作するデータ処理システムが数多く出現し
ている。しかし、低消費電力化の波はそれをはる
かに超えるものに、最近では次のような工夫がな
されている。即ち、制御系(データ処理装置)が
処理を停止してもかまわない期間には、データ処
理装置内部へクロツクが供給されないようにし
て、非処理時での消費電力を低減させている。こ
の状態はスタンバイ・モードと呼ばれている。
力で動作するデータ処理システムが数多く出現し
ている。しかし、低消費電力化の波はそれをはる
かに超えるものに、最近では次のような工夫がな
されている。即ち、制御系(データ処理装置)が
処理を停止してもかまわない期間には、データ処
理装置内部へクロツクが供給されないようにし
て、非処理時での消費電力を低減させている。こ
の状態はスタンバイ・モードと呼ばれている。
従来、このスタンバイ・モードでは、多くの場
合制御系のポート出力はハイレベルに固定されて
いた。従つて、この出力ポートに接続されるべき
被制御系の入力インピーダンスが小さいと、スタ
ンバイ時に制御系の出力ポートから周辺の被制御
系へと電流が流れてしまい、不要な電力が消費さ
れてしまう。
合制御系のポート出力はハイレベルに固定されて
いた。従つて、この出力ポートに接続されるべき
被制御系の入力インピーダンスが小さいと、スタ
ンバイ時に制御系の出力ポートから周辺の被制御
系へと電流が流れてしまい、不要な電力が消費さ
れてしまう。
一方、上述の考察より、スタンバイ・モード時
の制御系のポート出力をハイレベルではなく、ハ
イ・インピーダンスにすることも考えられるが、
その場合には周辺の被制御系がCMOSで構成さ
れているものについてはポート出力の論理が確定
せず誤動作の原因となる。
の制御系のポート出力をハイレベルではなく、ハ
イ・インピーダンスにすることも考えられるが、
その場合には周辺の被制御系がCMOSで構成さ
れているものについてはポート出力の論理が確定
せず誤動作の原因となる。
すなわち、従来は制御系のポート出力の論理レ
ベルに応じて、これに接続される周辺装置を選択
しなければならず、システムアーキテクチヤーが
複雑になり高いパフオーマンスが得られないとい
う欠点があつた。
ベルに応じて、これに接続される周辺装置を選択
しなければならず、システムアーキテクチヤーが
複雑になり高いパフオーマンスが得られないとい
う欠点があつた。
従つて本発明は被制御系の入力ポートインピー
ダンスに関係なく使用可能な制御系(データ処理
装置)を有する処理システムを提供することを目
的とする。
ダンスに関係なく使用可能な制御系(データ処理
装置)を有する処理システムを提供することを目
的とする。
上記目的を達成するために本発明はスタンバイ
機能を有するデータ処理システムに於いて、ハイ
インピーダンスとロウインピーダンスとの両方の
論理レベルの設定ができる出力ポートと、前記2
つのインピーダンスのうちいずれか一方を選択す
る手段とを有するデータ処理装置を設けたことを
特徴とする。
機能を有するデータ処理システムに於いて、ハイ
インピーダンスとロウインピーダンスとの両方の
論理レベルの設定ができる出力ポートと、前記2
つのインピーダンスのうちいずれか一方を選択す
る手段とを有するデータ処理装置を設けたことを
特徴とする。
本発明によれば制御系となるデータ処理装置は
そのポート出力のインピーダンスレベルがハイ、
ロウいずれにも簡単に切換えて設定できるので
(例えば命令によつて任意に設定できるので)、こ
の1個制御系でポートレベルの異なる複数の被制
御系を消費電力を増加することなく十分制御する
ことができる。
そのポート出力のインピーダンスレベルがハイ、
ロウいずれにも簡単に切換えて設定できるので
(例えば命令によつて任意に設定できるので)、こ
の1個制御系でポートレベルの異なる複数の被制
御系を消費電力を増加することなく十分制御する
ことができる。
次に、本発明の一実施例について、図面を用い
て説明する。
て説明する。
第1図は、本発明の構成を示すブロツク図、第
2図は、ポートの構成例を示す回路ブロツク図で
ある。
2図は、ポートの構成例を示す回路ブロツク図で
ある。
第1図に於いて10はリセツト信号、1は第1
のストツプ命令を実行するとアクテイブになる第
1の制御信号、2は第2のストツプ命令2を実行
するとアクテイブになる第2の制御信号、100
は命令デコーダ、200は第1の制御信号1また
は第2の制御信号2によつてセツトされ、リセツ
ト信号10によつてリセツトされるラツチ回路、
3は第1の制御信号1がラツチ回路200を通過
して出力される制御信号、4は第2の制御信号2
がラツチ回路200を通過して出力される制御信
号、5は外部クロツク信号、6は内部クロツク信
号、7および9は2入力NOR回路、8はNOT回
路、300は出力ポート、400は内部バス、3
80は出力ポート300と内部バス400との接
続ライン、390は出力ポート300と外部周辺
システムとの接続ラインである。
のストツプ命令を実行するとアクテイブになる第
1の制御信号、2は第2のストツプ命令2を実行
するとアクテイブになる第2の制御信号、100
は命令デコーダ、200は第1の制御信号1また
は第2の制御信号2によつてセツトされ、リセツ
ト信号10によつてリセツトされるラツチ回路、
3は第1の制御信号1がラツチ回路200を通過
して出力される制御信号、4は第2の制御信号2
がラツチ回路200を通過して出力される制御信
号、5は外部クロツク信号、6は内部クロツク信
号、7および9は2入力NOR回路、8はNOT回
路、300は出力ポート、400は内部バス、3
80は出力ポート300と内部バス400との接
続ライン、390は出力ポート300と外部周辺
システムとの接続ラインである。
第2図は第1図の出力ポート300、接続ライ
ン380、接続ライン390の構成例を示してお
り、3,4はそれぞれ第1図と同じ制御信号、3
81は前記接続ライン380のうちの1つのデー
タ信号、301,303,304および306に
いずれも2入力NOR回路、302,305およ
び307はいずれもNOT回路、、308および3
09はPチヤンネルトランジスタ、310はnチ
ヤンネルトランジスタ、311は電源電圧端子、
391は接続ライン390のうちの1端子であ
る。
ン380、接続ライン390の構成例を示してお
り、3,4はそれぞれ第1図と同じ制御信号、3
81は前記接続ライン380のうちの1つのデー
タ信号、301,303,304および306に
いずれも2入力NOR回路、302,305およ
び307はいずれもNOT回路、、308および3
09はPチヤンネルトランジスタ、310はnチ
ヤンネルトランジスタ、311は電源電圧端子、
391は接続ライン390のうちの1端子であ
る。
本実施例の動作を、まず第1図を中心に述べ
る。本実施例では、ロウインピーダンスをハイレ
ベル出力で実施している。当該データ処理装置
(制御系)は命令群の中に第1のストツプ命令と
第2のストツプ命令とを有する。命令デコーダ1
00は第1のストツプ命令あるいは第2のストツ
プ命令をデコーダすると、第1のストツプ命令に
対しては第1の制御信号1を、第2のストツプ命
令に対しては第2の制御信号2をアクテイブにす
る。ラツチ回路200は第1の制御信号1あるい
は第2の制御信号2に応じて、第1の制御信号1
に対しては制御信号3を、第2の制御信号2に対
しては制御信号4をアクテイブにする。制御信号
3と制御信号4はリセツト信号10によつてリセ
ツトされるまでアクテイブの状態が保たれる。本
実施例では、制御信号はすべてアクテイブ・ハイ
とする。制御信号3または制御信号4がアクテイ
ブになると、NOR回路7の出力はロウ、NOT回
路8の出力はハイとなり、外部クロツク5が供給
されてもNOR回路9の出力は常にロウ、すなわ
ち内部クロツク6は停止し、スタンバイ・モード
となる。一方、出力ポート300では、制御信号
3あるいは制御信号4を受けて後述する動作を行
ない、接続ライン390をハイ・インピーダンス
あるいはハイのうちいずれかの状態にする。尚、
出力ポート300の通常の動作としては、内部バ
ス400から接続ライン380を介してデータを
引き取り、接続ライン390からデータの出力を
行なう。
る。本実施例では、ロウインピーダンスをハイレ
ベル出力で実施している。当該データ処理装置
(制御系)は命令群の中に第1のストツプ命令と
第2のストツプ命令とを有する。命令デコーダ1
00は第1のストツプ命令あるいは第2のストツ
プ命令をデコーダすると、第1のストツプ命令に
対しては第1の制御信号1を、第2のストツプ命
令に対しては第2の制御信号2をアクテイブにす
る。ラツチ回路200は第1の制御信号1あるい
は第2の制御信号2に応じて、第1の制御信号1
に対しては制御信号3を、第2の制御信号2に対
しては制御信号4をアクテイブにする。制御信号
3と制御信号4はリセツト信号10によつてリセ
ツトされるまでアクテイブの状態が保たれる。本
実施例では、制御信号はすべてアクテイブ・ハイ
とする。制御信号3または制御信号4がアクテイ
ブになると、NOR回路7の出力はロウ、NOT回
路8の出力はハイとなり、外部クロツク5が供給
されてもNOR回路9の出力は常にロウ、すなわ
ち内部クロツク6は停止し、スタンバイ・モード
となる。一方、出力ポート300では、制御信号
3あるいは制御信号4を受けて後述する動作を行
ない、接続ライン390をハイ・インピーダンス
あるいはハイのうちいずれかの状態にする。尚、
出力ポート300の通常の動作としては、内部バ
ス400から接続ライン380を介してデータを
引き取り、接続ライン390からデータの出力を
行なう。
次に第2図を参照し、出力ポート300の動作
を述べる。
を述べる。
第1のストツプ命令の場合、制御信号3がハイ
になつている。したがつてNOR回路304と3
01の出力はロウ、NOT回路305と302の
出力はいずれもハイになる。NOR回路306の
出力はロウ、NOT回路307の出力はハイで、
Pチヤンネルトランジスタ308と309はいず
れもオフになる。また、NOR回路303の出力
はロウとなり、nチヤンネルトランジスタ310
はオフになる。よつてPチヤンネルトランジスタ
308と309、nチヤンネルトランジスタ31
0とがいずれもオフになるので、端子391はハ
イインピーダンス状態となる。
になつている。したがつてNOR回路304と3
01の出力はロウ、NOT回路305と302の
出力はいずれもハイになる。NOR回路306の
出力はロウ、NOT回路307の出力はハイで、
Pチヤンネルトランジスタ308と309はいず
れもオフになる。また、NOR回路303の出力
はロウとなり、nチヤンネルトランジスタ310
はオフになる。よつてPチヤンネルトランジスタ
308と309、nチヤンネルトランジスタ31
0とがいずれもオフになるので、端子391はハ
イインピーダンス状態となる。
第2のストツプ命令9の場合、制御信号4がハ
イになつている。したがつて、Pチヤンネルトラ
ンジスタ308がハイ、nチヤンネルトランジス
タ310がロウになる。これは第1のストツプ命
令の場合と同じである。しかし、制御信号3はロ
ウなのでNOR回路304の出力はハイ、NOT回
路305の出力はロウになり、Pチヤンネルトラ
ンジスタ309がオンとなる。この結果、電源電
圧端子311から電流が流れ、端子391はハイ
レベルを出力する。
イになつている。したがつて、Pチヤンネルトラ
ンジスタ308がハイ、nチヤンネルトランジス
タ310がロウになる。これは第1のストツプ命
令の場合と同じである。しかし、制御信号3はロ
ウなのでNOR回路304の出力はハイ、NOT回
路305の出力はロウになり、Pチヤンネルトラ
ンジスタ309がオンとなる。この結果、電源電
圧端子311から電流が流れ、端子391はハイ
レベルを出力する。
尚、通常のポートの動作は制御信号3と制御信
号4とがともにロウの時で、データ信号381の
ハイ、ロウに応じてPチヤンネルトランジスタ3
08とnチヤンネルトランジスタ310とのオ
ン、オフを制御し、端子391の出力レベルをハ
イあるいはロウにするものである。
号4とがともにロウの時で、データ信号381の
ハイ、ロウに応じてPチヤンネルトランジスタ3
08とnチヤンネルトランジスタ310とのオ
ン、オフを制御し、端子391の出力レベルをハ
イあるいはロウにするものである。
以上説明したように制御系としてのデータ処理
装置にスタンバイ・モード時のポート出力レベル
を2種類(ハイ・インピーダンスとハイ)用意
し、それぞれについて動作の停止と同時にポート
出力を制御する命令を実行する回路を設けること
により、スタンバイ・モード時にスタンバイ・モ
ードの設定とポートに接続されている周辺装置
(被制御系)、に応じたポートの出力レベルの設定
とを簡単に行なうことができる。
装置にスタンバイ・モード時のポート出力レベル
を2種類(ハイ・インピーダンスとハイ)用意
し、それぞれについて動作の停止と同時にポート
出力を制御する命令を実行する回路を設けること
により、スタンバイ・モード時にスタンバイ・モ
ードの設定とポートに接続されている周辺装置
(被制御系)、に応じたポートの出力レベルの設定
とを簡単に行なうことができる。
第1図は本発明の一実施例の構成を示すブロツ
ク図、第2図はポートの要部を示す回路ブロツク
図である。 100……命令デコード、200……ラツチ回
路、300……出力ポート、380……出力ポー
ト300の内部バス400との接続ライン、39
0……出力ポート300の外部周辺システムとの
接続ライン、400……内部バス、10……リセ
ツト信号、1,2,3,4……制御信号、5……
外部クロツク、6……内部クロツク、7,9……
2入力NOR回路、8……NOT回路、301,3
03,304,306……2入力NOR回路、3
02,305,307……NOT回路、308,
309……Pチヤンネルトランジスタ、310…
…nチヤンネルトランジスタ、311……電源電
圧端子、381……接続ライン380のうちの1
データ信号、391……接続ライン390のうち
の1端子。
ク図、第2図はポートの要部を示す回路ブロツク
図である。 100……命令デコード、200……ラツチ回
路、300……出力ポート、380……出力ポー
ト300の内部バス400との接続ライン、39
0……出力ポート300の外部周辺システムとの
接続ライン、400……内部バス、10……リセ
ツト信号、1,2,3,4……制御信号、5……
外部クロツク、6……内部クロツク、7,9……
2入力NOR回路、8……NOT回路、301,3
03,304,306……2入力NOR回路、3
02,305,307……NOT回路、308,
309……Pチヤンネルトランジスタ、310…
…nチヤンネルトランジスタ、311……電源電
圧端子、381……接続ライン380のうちの1
データ信号、391……接続ライン390のうち
の1端子。
Claims (1)
- 1 出力ポートの端子と、データ信号に応じて前
記出力ポートの端子をハイ又はローレベルに設定
するデータ出力状態と、前記データ信号にかかわ
らず前記出力ポートの端子をハイインピーダンス
に固定する第1のスタンバイ状態と、前記データ
信号にかかわらず前記出力ポートの端子をローイ
ンピーダンスのハイレベルに固定化する第2のス
タンバイ状態とを有する制御部とを有することを
特徴とするデータ処理装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58073279A JPS59200326A (ja) | 1983-04-26 | 1983-04-26 | データ処理装置 |
EP84104699A EP0162932B1 (en) | 1983-04-26 | 1984-04-26 | Data processing system with output switching circuit |
DE8484104699T DE3485418D1 (de) | 1983-04-26 | 1984-04-26 | Datenverarbeitungssystem mit ausgangsschaltkreis. |
US06/604,249 US4728822A (en) | 1983-04-26 | 1984-04-26 | Data processing system with improved output function |
US07/087,842 US4823309A (en) | 1983-04-26 | 1987-08-21 | Data processing system with improved output function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58073279A JPS59200326A (ja) | 1983-04-26 | 1983-04-26 | データ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59200326A JPS59200326A (ja) | 1984-11-13 |
JPH0157378B2 true JPH0157378B2 (ja) | 1989-12-05 |
Family
ID=13513541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58073279A Granted JPS59200326A (ja) | 1983-04-26 | 1983-04-26 | データ処理装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US4728822A (ja) |
EP (1) | EP0162932B1 (ja) |
JP (1) | JPS59200326A (ja) |
DE (1) | DE3485418D1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4698526A (en) * | 1985-10-17 | 1987-10-06 | Inmos Corporation | Source follower CMOS input buffer |
DE3751609T2 (de) * | 1986-09-01 | 1996-07-04 | Nippon Electric Co | Datenprozessor mit Hochgeschwindigkeitsdatenübertragung. |
US4847867A (en) * | 1986-09-01 | 1989-07-11 | Nec Corporation | Serial bus interface system for data communication using two-wire line as clock bus and data bus |
US4782481A (en) * | 1987-02-24 | 1988-11-01 | Hewlett-Packard Company | Apparatus and method for transferring information |
JPH0786855B2 (ja) * | 1987-04-15 | 1995-09-20 | 日本電気株式会社 | シリアルデ−タ処理装置 |
US4782250A (en) * | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
JPH01117518A (ja) * | 1987-10-30 | 1989-05-10 | Toshiba Corp | 半導体装置の出力回路 |
US5218704A (en) | 1989-10-30 | 1993-06-08 | Texas Instruments | Real-time power conservation for portable computers |
US6158012A (en) * | 1989-10-30 | 2000-12-05 | Texas Instruments Incorporated | Real-time power conservation and thermal management for computers |
US5128555A (en) * | 1991-03-18 | 1992-07-07 | Motorola, Inc. | Pulsed CMOS logic circuit having selectable rise and fall times |
JPH08500687A (ja) | 1992-08-10 | 1996-01-23 | モノリシック・システム・テクノロジー・インコーポレイテッド | ウェハ規模の集積化のためのフォルトトレラントな高速度のバス装置及びバスインタフェース |
DE4227042C2 (de) * | 1992-08-14 | 1997-01-30 | Siemens Nixdorf Inf Syst | Verfahren und Schaltungsanordnung zur Übertragung von Daten zwischen peripheren Anschlußgruppen eines Kommunikationssystems |
FR2719727B1 (fr) * | 1994-05-03 | 1996-07-26 | Matra Mhs | Circuit de sortie pour circuit intégré. |
US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
US5612637A (en) * | 1995-05-26 | 1997-03-18 | National Semiconductor Corporation | Supply and interface configurable input/output buffer |
JP3022415B2 (ja) * | 1997-07-03 | 2000-03-21 | 日本電気株式会社 | プログラマブルバッファ回路 |
WO2003075464A1 (en) * | 2002-03-06 | 2003-09-12 | Igor Anatolievich Abrosimov | Line driver with reduced power consumption |
EP1584020B1 (en) * | 2003-01-13 | 2011-08-10 | ARM Limited | Data processing performance control |
US7206954B2 (en) * | 2003-02-10 | 2007-04-17 | Broadcom Corporation | Reduced power consumption for embedded processor |
US7203243B2 (en) * | 2003-03-10 | 2007-04-10 | Acuid Corporation (Guernsey) Limited | Line driver with reduced power consumption |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5669931A (en) * | 1979-11-10 | 1981-06-11 | Toshiba Corp | Tristate buffer circuit |
JPS5869121A (ja) * | 1981-10-21 | 1983-04-25 | Nec Corp | 半導体集積回路 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4121203A (en) * | 1977-03-11 | 1978-10-17 | Harris Corporation | Method of multiplexing liquid crystal displays |
US4217502A (en) * | 1977-09-10 | 1980-08-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Converter producing three output states |
US4408135A (en) * | 1979-12-26 | 1983-10-04 | Tokyo Shibaura Denki Kabushiki Kaisha | Multi-level signal generating circuit |
JPS56172126U (ja) * | 1980-05-23 | 1981-12-19 | ||
JPS5856286B2 (ja) * | 1980-12-25 | 1983-12-14 | 富士通株式会社 | 出力バッファ回路 |
JPS6053323B2 (ja) * | 1981-04-16 | 1985-11-25 | 株式会社東芝 | 集積回路装置 |
JPS59133627A (ja) * | 1983-01-20 | 1984-08-01 | Seiko Epson Corp | マイクロコンピユ−タの入出力回路 |
US4581550A (en) * | 1984-03-06 | 1986-04-08 | Fairchild Camera & Instrument Corporation | TTL tristate device with reduced output capacitance |
-
1983
- 1983-04-26 JP JP58073279A patent/JPS59200326A/ja active Granted
-
1984
- 1984-04-26 DE DE8484104699T patent/DE3485418D1/de not_active Expired - Fee Related
- 1984-04-26 EP EP84104699A patent/EP0162932B1/en not_active Expired - Lifetime
- 1984-04-26 US US06/604,249 patent/US4728822A/en not_active Expired - Fee Related
-
1987
- 1987-08-21 US US07/087,842 patent/US4823309A/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5669931A (en) * | 1979-11-10 | 1981-06-11 | Toshiba Corp | Tristate buffer circuit |
JPS5869121A (ja) * | 1981-10-21 | 1983-04-25 | Nec Corp | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
DE3485418D1 (de) | 1992-02-13 |
EP0162932A2 (en) | 1985-12-04 |
JPS59200326A (ja) | 1984-11-13 |
US4823309A (en) | 1989-04-18 |
US4728822A (en) | 1988-03-01 |
EP0162932A3 (en) | 1987-09-16 |
EP0162932B1 (en) | 1992-01-02 |
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