JP2625633B2 - 論理マクロの電力消費を減少する方法 - Google Patents
論理マクロの電力消費を減少する方法Info
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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Description
【0001】
【産業上の利用分野】本発明は、概略的に、アイドル・
ステート・プロトコルを有する高パフォーマンスの集積
回路に関する。さらに具体的には,相補(例えばCMO
S)技術に組み込まれるロジック・マクロ(例えば、静
的若しくは動的のプログラム可能なロジック・アレイ
(PLA))のための制御回路及びプロトコルに関し、
そしてここでは、集積回路ステートの損失なしに、そし
てロジック・マクロの出力ステートをアイドル・ステー
ト状態に先立って記憶することを必要とすることなく、
待機電力がアイドルステートの間に最小にされる。
ステート・プロトコルを有する高パフォーマンスの集積
回路に関する。さらに具体的には,相補(例えばCMO
S)技術に組み込まれるロジック・マクロ(例えば、静
的若しくは動的のプログラム可能なロジック・アレイ
(PLA))のための制御回路及びプロトコルに関し、
そしてここでは、集積回路ステートの損失なしに、そし
てロジック・マクロの出力ステートをアイドル・ステー
ト状態に先立って記憶することを必要とすることなく、
待機電力がアイドルステートの間に最小にされる。
【0002】
【従来の技術】プログラム可能なロジック・アレイ(P
LA)は、複数の論理入力信号を受取り、そしてこれら
を解読して複数の出力信号を与える或る所望の論理もし
くは真数テーブルを実現する。代表的には、入力信号
は、このアレイにより行われる特定な組み合わせ及びも
しくは逐次的な機能が完了されるまで、PLAに結合さ
れた例えば静的ラッチのような記憶装置に維持される。
通常、入力信号の解読機能は、代表的にはアンド・プレ
ーン及びオア・プレーンとして知られている2つのロジ
ック・ゲートアレイを使用して行われる。入力信号は、
アンド・プレーンに供給され、そしてこれは、入力信号
を解読して中間結果をオア・プレーンに入力として供給
する。ここで,語句アンド及びオアは各アレイで行われ
るブール代数動作を表す。しかしながら、電気的には,
両アレイは非常に似ており、そして、一連の信号線導体
を有し、そしてこれらの電圧状態は所定の論理出力項
(オア・プレーン)若しくは中間結果(アンド・プレー
ン)の論理値を表す。
LA)は、複数の論理入力信号を受取り、そしてこれら
を解読して複数の出力信号を与える或る所望の論理もし
くは真数テーブルを実現する。代表的には、入力信号
は、このアレイにより行われる特定な組み合わせ及びも
しくは逐次的な機能が完了されるまで、PLAに結合さ
れた例えば静的ラッチのような記憶装置に維持される。
通常、入力信号の解読機能は、代表的にはアンド・プレ
ーン及びオア・プレーンとして知られている2つのロジ
ック・ゲートアレイを使用して行われる。入力信号は、
アンド・プレーンに供給され、そしてこれは、入力信号
を解読して中間結果をオア・プレーンに入力として供給
する。ここで,語句アンド及びオアは各アレイで行われ
るブール代数動作を表す。しかしながら、電気的には,
両アレイは非常に似ており、そして、一連の信号線導体
を有し、そしてこれらの電圧状態は所定の論理出力項
(オア・プレーン)若しくは中間結果(アンド・プレー
ン)の論理値を表す。
【0003】動的PLAの場合、兩アンド及びオア・プ
レーンの信号線導体は、高電圧状態に予め充電される。
静的PLAの場合には、これらは負荷装置に接続され、
そしてこれはこれらを或る高電圧状態まで連続的に引き
上げようとする。どちらの場合にも、信号線と或る基準
電圧(例えば大地電圧)の間に論理トランジスタが所望
の並列パターンで接続される。或る解読動作を行うため
に、入力信号(若しくは中間結果)は、論理トランジス
タの制御端子に接続される。或る信号線に接続された任
意の論理トランジスタが導通状態にされると、信号線は
大地電圧状態に引き下げられる。従って,電気的には兩
アンド及びオア・プレーンは、ノア動作を行う。
レーンの信号線導体は、高電圧状態に予め充電される。
静的PLAの場合には、これらは負荷装置に接続され、
そしてこれはこれらを或る高電圧状態まで連続的に引き
上げようとする。どちらの場合にも、信号線と或る基準
電圧(例えば大地電圧)の間に論理トランジスタが所望
の並列パターンで接続される。或る解読動作を行うため
に、入力信号(若しくは中間結果)は、論理トランジス
タの制御端子に接続される。或る信号線に接続された任
意の論理トランジスタが導通状態にされると、信号線は
大地電圧状態に引き下げられる。従って,電気的には兩
アンド及びオア・プレーンは、ノア動作を行う。
【0004】動的PLAは、低電流消費型であり、その
理由は、解読動作の間に、導通論理トランジスタに直流
電流が流れないからである。しかしながら、動的PLA
では、プリチャージ(前帯電)動作及び解読動作の間の
切り換えを行うためにクロックの印加が要求される。第
1クロックはアンド・プレーンに印加され、そして第2
クロック(第1クロックよりも遅延されている)はオア
・プレーンに印加され、その結果アンド・プレーンは、
オア・プレーンの解読動作の達成の前に,十分な時間を
もってその解読動作を完了する。両クロックの間の遅延
は,導体に対する誤った放電がオア・プレーンにおいて
生じないことを確実にするために、十分に長くなければ
ならない。その理由は、いったん放電されると、さらに
プリチャージ信号を得ることができなくなり、そして誤
った出力信号が生じるからである。2つのクロックを使
用することの不利点は,クロック信号のための回路が、
アンド・プレーン及びオア・プレーンの領域に容易に適
合しないからであり、その結果この回路は外部に設けら
れねばならない。このことは、特に標準的な形状の回路
ブロックを利用する計算機援用設計(CAD)技術が使
用される場合には、集積回路の面積を増大し、そして集
積回路のレイアウトを複雑にする。
理由は、解読動作の間に、導通論理トランジスタに直流
電流が流れないからである。しかしながら、動的PLA
では、プリチャージ(前帯電)動作及び解読動作の間の
切り換えを行うためにクロックの印加が要求される。第
1クロックはアンド・プレーンに印加され、そして第2
クロック(第1クロックよりも遅延されている)はオア
・プレーンに印加され、その結果アンド・プレーンは、
オア・プレーンの解読動作の達成の前に,十分な時間を
もってその解読動作を完了する。両クロックの間の遅延
は,導体に対する誤った放電がオア・プレーンにおいて
生じないことを確実にするために、十分に長くなければ
ならない。その理由は、いったん放電されると、さらに
プリチャージ信号を得ることができなくなり、そして誤
った出力信号が生じるからである。2つのクロックを使
用することの不利点は,クロック信号のための回路が、
アンド・プレーン及びオア・プレーンの領域に容易に適
合しないからであり、その結果この回路は外部に設けら
れねばならない。このことは、特に標準的な形状の回路
ブロックを利用する計算機援用設計(CAD)技術が使
用される場合には、集積回路の面積を増大し、そして集
積回路のレイアウトを複雑にする。
【0005】従って、現在は、アンド及びオア・プレー
ンに静的なアレイを使用する傾向にある。有利なこと
に、静的アレイはクロックを全く必要としない。その理
由は、両プレーンは,解読入力信号が到着するごとに、
これを受け入れるからである。又、この方式では、レイ
アウトの面積が最小になる。欠点としては、論理トラン
ジスタがオン(即ち導通)状態にある毎に電流を引き出
すことに加えて,静的PLAは又、待機モード即ちアイ
ドル状態において相当な量の電力を消費する。標準的な
静的PLAは,CMOS若しくは動的PLA構成よりも
かなり多くのDC電力を消費することが知られている。
ンに静的なアレイを使用する傾向にある。有利なこと
に、静的アレイはクロックを全く必要としない。その理
由は、両プレーンは,解読入力信号が到着するごとに、
これを受け入れるからである。又、この方式では、レイ
アウトの面積が最小になる。欠点としては、論理トラン
ジスタがオン(即ち導通)状態にある毎に電流を引き出
すことに加えて,静的PLAは又、待機モード即ちアイ
ドル状態において相当な量の電力を消費する。標準的な
静的PLAは,CMOS若しくは動的PLA構成よりも
かなり多くのDC電力を消費することが知られている。
【0006】ポータブル型コンピュータの分野では、プ
ロセッサがアイドル状態若しくは停止される毎に、スタ
ンバイ即ち待機モードに入ることが現在一般に行われて
いる。待機状態の間の処理システムの最終目的は、DC
電力の消費を最小にすることであり、それによりバッテ
リの消耗を最小にすることである。しかしながら,ユー
ザが動作を再開した時に、プロセッサの現状が維持され
ねばならないという理由のために、システムの電力を完
全に低下することはできない。静的PLAで用いられて
いる標準的な電力節約技法は、アイドル・ステート状態
の開始と同時に、静的動作の種々な構成要素への内部ク
ロックを終了させることである。しかしながら、内部ク
ロックが停止されても、例えばミリアンペアのオーダの
DC電力が消費され続ける。これは、静的PLA回路の
プル・アップ部分に起因して起こる。長い期間において
は、このような連続的なDC電力消費は、バッテリを用
いたシステムでは著しいものとなる。
ロセッサがアイドル状態若しくは停止される毎に、スタ
ンバイ即ち待機モードに入ることが現在一般に行われて
いる。待機状態の間の処理システムの最終目的は、DC
電力の消費を最小にすることであり、それによりバッテ
リの消耗を最小にすることである。しかしながら,ユー
ザが動作を再開した時に、プロセッサの現状が維持され
ねばならないという理由のために、システムの電力を完
全に低下することはできない。静的PLAで用いられて
いる標準的な電力節約技法は、アイドル・ステート状態
の開始と同時に、静的動作の種々な構成要素への内部ク
ロックを終了させることである。しかしながら、内部ク
ロックが停止されても、例えばミリアンペアのオーダの
DC電力が消費され続ける。これは、静的PLA回路の
プル・アップ部分に起因して起こる。長い期間において
は、このような連続的なDC電力消費は、バッテリを用
いたシステムでは著しいものとなる。
【0007】
【発明が解決しようとする課題】従って、アイドル・ス
テートにおいて、出力ステートを喪失することなく、そ
してアイドル・ステート状態の開始前に論理マクロの出
力を記憶することを必要とせずに、論理アレイの待機時
のDC電力消費を最小にする(実質的に無くさないまで
も)ことの必要性が論理マクロ及びプロトコルの分野で
生じてきた。
テートにおいて、出力ステートを喪失することなく、そ
してアイドル・ステート状態の開始前に論理マクロの出
力を記憶することを必要とせずに、論理アレイの待機時
のDC電力消費を最小にする(実質的に無くさないまで
も)ことの必要性が論理マクロ及びプロトコルの分野で
生じてきた。
【0008】
【課題を解決するための手段】概略的に総括すると,一
つの態様では、アイドル・ステートの間の論理マクロ内
の電力消費を減少する方法が提供される.論理マクロ
は,複数のデータ入力を有する静的論理アレイを含み,
そしてこれらの入力は、アレイへの現データ入力を保持
する静的ラッチへ結合される。論理アレイは、電源電圧
VDDに結合され、そしてこれへの入力データに基づい
た出力を有する。論理マクロは、内部クロックでクロッ
クされる。処理方法は、マクロへの内部クロックを停止
し、これに続いて静的論理アレイを電源(供給)電圧V
DDから少なくとも部分的に非結合(decoupl
e)にすることにより、アイドル・ステートの開始に応
答して論理マクロを滅勢し(これによりアレイを通る待
機電力の引出しが最小にされる);この非結合にされた
論理アレイの部分を電源電圧に再結合し、そして関連す
るステータス・ラッチに保持されている現データ入力に
対応する値にアレイの出力が安定するに十分な時間を与
えることにより、アイドル・ステートの終了の検出に応
答して論理アレイを再び付勢し;そして論理アレイの出
力の安定に続いて論理マクロへの内部クロックを再開始
する工程を含む。これにより,ステート情報を喪失する
ことなく若しくはアイドル・モードの開始に先立ってス
テート情報を別個に記憶することを必要とせずに電力が
最小にされる。静的論理アレイのような集積回路内の電
力消費を最小にするためのパワー(電力)・アップ及び
パワー・ダウン・プロセスもまた開示される。さらに、
これらすべての処理技法の拡張機能が開示される。
つの態様では、アイドル・ステートの間の論理マクロ内
の電力消費を減少する方法が提供される.論理マクロ
は,複数のデータ入力を有する静的論理アレイを含み,
そしてこれらの入力は、アレイへの現データ入力を保持
する静的ラッチへ結合される。論理アレイは、電源電圧
VDDに結合され、そしてこれへの入力データに基づい
た出力を有する。論理マクロは、内部クロックでクロッ
クされる。処理方法は、マクロへの内部クロックを停止
し、これに続いて静的論理アレイを電源(供給)電圧V
DDから少なくとも部分的に非結合(decoupl
e)にすることにより、アイドル・ステートの開始に応
答して論理マクロを滅勢し(これによりアレイを通る待
機電力の引出しが最小にされる);この非結合にされた
論理アレイの部分を電源電圧に再結合し、そして関連す
るステータス・ラッチに保持されている現データ入力に
対応する値にアレイの出力が安定するに十分な時間を与
えることにより、アイドル・ステートの終了の検出に応
答して論理アレイを再び付勢し;そして論理アレイの出
力の安定に続いて論理マクロへの内部クロックを再開始
する工程を含む。これにより,ステート情報を喪失する
ことなく若しくはアイドル・モードの開始に先立ってス
テート情報を別個に記憶することを必要とせずに電力が
最小にされる。静的論理アレイのような集積回路内の電
力消費を最小にするためのパワー(電力)・アップ及び
パワー・ダウン・プロセスもまた開示される。さらに、
これらすべての処理技法の拡張機能が開示される。
【0009】他の態様においては、静的論理部分及び動
的論理部分を含む集積回路のための電力節約方法が開示
される。動的論理部分は、その入力を静的論理部分の出
力から受け取るように結合され、そして各論理部分は内
部クロック信号を受け取る。電力節約方法は,アイドル
・ステート状態の検出に基づいて動的論理部分への内部
クロックを停止し、次いで動的部分のクロックを停止
し、集積回路の静的論理部分への内部クロックを停止
し、アイドル・ステートの期間内部クロックを停止状態
に維持し、動的論理部分の内部クロックを再開始するこ
とによってアイドル・ステート状態の終了の後に動的論
理部分を付勢状態に戻し、動的論理部分の出力が安定す
るに十分な時間だけ待ち、そして集積回路の静的論理部
分への内部クロックを再開始する工程を含む。
的論理部分を含む集積回路のための電力節約方法が開示
される。動的論理部分は、その入力を静的論理部分の出
力から受け取るように結合され、そして各論理部分は内
部クロック信号を受け取る。電力節約方法は,アイドル
・ステート状態の検出に基づいて動的論理部分への内部
クロックを停止し、次いで動的部分のクロックを停止
し、集積回路の静的論理部分への内部クロックを停止
し、アイドル・ステートの期間内部クロックを停止状態
に維持し、動的論理部分の内部クロックを再開始するこ
とによってアイドル・ステート状態の終了の後に動的論
理部分を付勢状態に戻し、動的論理部分の出力が安定す
るに十分な時間だけ待ち、そして集積回路の静的論理部
分への内部クロックを再開始する工程を含む。
【0010】さらに他の態様においては、待機モード時
にほとんど零のDC電力を消費するプログラム可能な論
理アレイが開示される。この論理アレイは、複数の互い
に異なる入力信号を受け取る複数の入力ポート及びこれ
らに基づく複数の出力信号を生じる複数の出力ポートを
含む。更に、アレイは、複数の積項(productt
erm)ノードと、夫々大地電圧及び積項ノードの選択
された一つの間に接続され、その制御ポートが或る選択
された入力信号の真数若しくは補数の或る選択された一
つに結合された複数の第1プル・ダウン装置を含む。複
数の第2プル・ダウン装置は、大地電圧及び複数のプル
・アップ装置の一つの間に接続され,そしてその制御ポ
ートは積項ノードのある選択されたひとつに接続され
る。これらの装置の電流源への接続点は、又出力ポート
の一つに接続される。複数の制御装置が設けられ、その
各々は、電源に接続された第1トランジスタ装置及び大
地電圧に接続され第1トランジスタ装置と相補的な第2
トランジスタ装置を含む。第1及び第2トランジスタ装
置の夫々は、共通点を介して直列に接続され、そしてこ
れは又積項ノードの一つに接続される。制御回路のゲー
トは制御ポートへ接続され、そして制御ポートへ"1"が
与えられると、積項を"0"に駆動するように第2装置が
付勢され、一方制御ポートへ"0"が与えられると、第1
装置が付勢され、この装置は第1の複数のプル・ダウン
装置にプル・アップ機能を与える。静的ラッチと組み合
わされたこのような論理アレイを有する集積回路も又開
示される。
にほとんど零のDC電力を消費するプログラム可能な論
理アレイが開示される。この論理アレイは、複数の互い
に異なる入力信号を受け取る複数の入力ポート及びこれ
らに基づく複数の出力信号を生じる複数の出力ポートを
含む。更に、アレイは、複数の積項(productt
erm)ノードと、夫々大地電圧及び積項ノードの選択
された一つの間に接続され、その制御ポートが或る選択
された入力信号の真数若しくは補数の或る選択された一
つに結合された複数の第1プル・ダウン装置を含む。複
数の第2プル・ダウン装置は、大地電圧及び複数のプル
・アップ装置の一つの間に接続され,そしてその制御ポ
ートは積項ノードのある選択されたひとつに接続され
る。これらの装置の電流源への接続点は、又出力ポート
の一つに接続される。複数の制御装置が設けられ、その
各々は、電源に接続された第1トランジスタ装置及び大
地電圧に接続され第1トランジスタ装置と相補的な第2
トランジスタ装置を含む。第1及び第2トランジスタ装
置の夫々は、共通点を介して直列に接続され、そしてこ
れは又積項ノードの一つに接続される。制御回路のゲー
トは制御ポートへ接続され、そして制御ポートへ"1"が
与えられると、積項を"0"に駆動するように第2装置が
付勢され、一方制御ポートへ"0"が与えられると、第1
装置が付勢され、この装置は第1の複数のプル・ダウン
装置にプル・アップ機能を与える。静的ラッチと組み合
わされたこのような論理アレイを有する集積回路も又開
示される。
【0011】再び総括的に述べると、アイドル・ステー
トの間の待機電力の浪費が最小にされる、論理マクロの
ための新規な制御装置及びプロトコルが提供される。集
積回路ステートを失うことなく、そしてアイドル・ステ
ートの開始に先立って論理マクロの出力を記憶すること
を必要とせずに、電力の節約が達成される。本発明の技
法の有益な点は、高パフォーマンスでしかも高密度の静
的PLAをポータブル・コンピュータに更に実用的に使
用させることである。静的PLAの実施例においては、
この回路及びプロトコルは、プロセッサが待機モードに
ある時、従来の回路シャットダウン方式に比べて、数オ
ーダ少ない電力消費を可能にする。バッテリの寿命の延
長は,待機時の電力消費の減少による著しい結果であ
り、そして著しい利点である。
トの間の待機電力の浪費が最小にされる、論理マクロの
ための新規な制御装置及びプロトコルが提供される。集
積回路ステートを失うことなく、そしてアイドル・ステ
ートの開始に先立って論理マクロの出力を記憶すること
を必要とせずに、電力の節約が達成される。本発明の技
法の有益な点は、高パフォーマンスでしかも高密度の静
的PLAをポータブル・コンピュータに更に実用的に使
用させることである。静的PLAの実施例においては、
この回路及びプロトコルは、プロセッサが待機モードに
ある時、従来の回路シャットダウン方式に比べて、数オ
ーダ少ない電力消費を可能にする。バッテリの寿命の延
長は,待機時の電力消費の減少による著しい結果であ
り、そして著しい利点である。
【0012】
【実施例】本発明の技法は,多数の異なる型の集積回路
と組み合わされて使用されることができる。例えば,こ
の定電力消費の概念は、静的論理アレイ(例えばPL
A)、動的論理アレイ(例えば動的PLA)そして或る
型のCMOS回路(例えばクロック整形回路網)に使用
されることができる。これらの全ては、プロセッサが待
機モードにある時満足できないレベルの電力消費を生じ
ることを特徴として来た。本発明は主に、静的PLAを
参照して説明されるが、本発明の概念が,動的PLA及
びほかの型のCMOS集積回路に用いられうることは、
当業者に明らかである。
と組み合わされて使用されることができる。例えば,こ
の定電力消費の概念は、静的論理アレイ(例えばPL
A)、動的論理アレイ(例えば動的PLA)そして或る
型のCMOS回路(例えばクロック整形回路網)に使用
されることができる。これらの全ては、プロセッサが待
機モードにある時満足できないレベルの電力消費を生じ
ることを特徴として来た。本発明は主に、静的PLAを
参照して説明されるが、本発明の概念が,動的PLA及
びほかの型のCMOS集積回路に用いられうることは、
当業者に明らかである。
【0013】図1を参照するに、論理マクロ10の実施
例が示されている。マクロ10は、プログラム可能な論
理アレイ(PLA)12を含み、そしてこれは、論理ブ
ロック14から論理入力を、ラッチ16を介してアドレ
ス入力を,そしてラッチ18を介してアイドル・ステー
ト制御信号(IDLE)を受け取る。論理ブロック14
への入力データ(データ・イン)はラッチ20に保持さ
れ,そしてこのラッチは、内部クロック信号(CLK)
により調時される。同様に、ラッチ16のアドレス・デ
ータ(アドレス・イン)は、内部クロック信号"CLK"
により調時され、そしてラッチ18のアドレス・ステー
ト状態(能動/非能動)はクロックにより調時される。
PLA12は静的PLAであるとする。PLA12の出
力は、ラッチ22へ送られるアドレス(アドレス・アウ
ト)、及びこの実施例の場合論理回路24へ送られる論
理データ(データ・アウト)である。論理回路24から
の出力は又ラッチ26に保持される。ラッチ22からの
データ(アドレス・アウト)及びラッチ26からのデー
タ・アウトは、内部クロック信号(CLK)により調時
されて出力される。
例が示されている。マクロ10は、プログラム可能な論
理アレイ(PLA)12を含み、そしてこれは、論理ブ
ロック14から論理入力を、ラッチ16を介してアドレ
ス入力を,そしてラッチ18を介してアイドル・ステー
ト制御信号(IDLE)を受け取る。論理ブロック14
への入力データ(データ・イン)はラッチ20に保持さ
れ,そしてこのラッチは、内部クロック信号(CLK)
により調時される。同様に、ラッチ16のアドレス・デ
ータ(アドレス・イン)は、内部クロック信号"CLK"
により調時され、そしてラッチ18のアドレス・ステー
ト状態(能動/非能動)はクロックにより調時される。
PLA12は静的PLAであるとする。PLA12の出
力は、ラッチ22へ送られるアドレス(アドレス・アウ
ト)、及びこの実施例の場合論理回路24へ送られる論
理データ(データ・アウト)である。論理回路24から
の出力は又ラッチ26に保持される。ラッチ22からの
データ(アドレス・アウト)及びラッチ26からのデー
タ・アウトは、内部クロック信号(CLK)により調時
されて出力される。
【0014】一般に、PLA12に対する制御プロトコ
ルは、3つのモード即ち通常モード、アイドル・モード
及びテスト・モードに分けられる。通常モードにおいて
は、標準の内部クロック信号"CLK"がラッチ16,1
8,20,22及び26の夫々に与えられ、そしてアイ
ドル・ステート制御信号(IDLE)はラッチ18に"
非能動"として保持される。従って、PLA12の出力
は、その論理入力(データ・イン)及びアドレス入力
(アドレス・イン)の関数である。アイドル・モードで
は、内部クロック信号"CLK"は停止され、そしてアイ
ドル・ステート制御信号(IDLE)はラッチ18にお
いて能動である。これらの入力のもとでは、PLA12
の出力は低レベルにされる。テスト・モードでは、非能
動なIDLE信号がPLA12に印加され、そして走査
パターンがこれに入力され、その結果出力は走査パター
ンの関数となる。
ルは、3つのモード即ち通常モード、アイドル・モード
及びテスト・モードに分けられる。通常モードにおいて
は、標準の内部クロック信号"CLK"がラッチ16,1
8,20,22及び26の夫々に与えられ、そしてアイ
ドル・ステート制御信号(IDLE)はラッチ18に"
非能動"として保持される。従って、PLA12の出力
は、その論理入力(データ・イン)及びアドレス入力
(アドレス・イン)の関数である。アイドル・モードで
は、内部クロック信号"CLK"は停止され、そしてアイ
ドル・ステート制御信号(IDLE)はラッチ18にお
いて能動である。これらの入力のもとでは、PLA12
の出力は低レベルにされる。テスト・モードでは、非能
動なIDLE信号がPLA12に印加され、そして走査
パターンがこれに入力され、その結果出力は走査パター
ンの関数となる。
【0015】静的論理アレイの一つの概略化された実施
例が図2に示されており、ここで、Pチャンネル電界効
果トランジスタ(PFET)を有する相補型金属酸化物
半導体(CMOS)回路が、内部に斜線が引かれた長方
形及びこれに隣接する制御電極すなわちゲート電極によ
り示されている。図3のNチャンネル電界効果トランジ
スタ(NFET)は、内部に斜線がない長方形及びこれ
に隣接する制御電極すなわちゲート電極により表されて
いる。
例が図2に示されており、ここで、Pチャンネル電界効
果トランジスタ(PFET)を有する相補型金属酸化物
半導体(CMOS)回路が、内部に斜線が引かれた長方
形及びこれに隣接する制御電極すなわちゲート電極によ
り示されている。図3のNチャンネル電界効果トランジ
スタ(NFET)は、内部に斜線がない長方形及びこれ
に隣接する制御電極すなわちゲート電極により表されて
いる。
【0016】静的PLA30は、組み合わせ及び/若し
くは逐次的論理アレイ・レイアウト32を含み、ここ
で、複数個のライン・ノード34は、プル・アップ装置
を構成するように回路供給電圧VDDに接続された電界
効果トランジスタ36により駆動される。PLA30
は、複数個の論理入力線(例えば、x1,x2,x3)
及び複数個の論理出力線(例えば、y1,y2)を含
む。出力線y1,y2をゲートする電力は、電界効果ト
ランジスタ38により供給され、そしてこのトランジス
タのソース電極は、供給電圧VDDに接続されている。
アドレス信号は、レイアウト32からの出力であり、線
PT1,PT2,PT3,PT4に生じる。
くは逐次的論理アレイ・レイアウト32を含み、ここ
で、複数個のライン・ノード34は、プル・アップ装置
を構成するように回路供給電圧VDDに接続された電界
効果トランジスタ36により駆動される。PLA30
は、複数個の論理入力線(例えば、x1,x2,x3)
及び複数個の論理出力線(例えば、y1,y2)を含
む。出力線y1,y2をゲートする電力は、電界効果ト
ランジスタ38により供給され、そしてこのトランジス
タのソース電極は、供給電圧VDDに接続されている。
アドレス信号は、レイアウト32からの出力であり、線
PT1,PT2,PT3,PT4に生じる。
【0017】ドライバ即ちプル・アップ装置として働く
電界効果トランジスタについて更に詳細に説明すると、
各プル・アップ装置36のソース"S"は回路電圧VDD
に接続され、ドレイン"D"は論理アレイ・レイアウト3
2のライン・ノード34の夫々に接続され、そしてゲー
トGは大地電圧に接続されている。既に述べたように、
このPLA回路の精巧なプル・アップ部分は、例えば全
ての内部クロックを停止する従来の方法により論理マク
ロをアイドル状態に置いたとしてもDC電力を消費し続
ける。この理由は、各プル・アップ装置の両端の供給電
圧VDDと大地電位"GND"との間で能動的な通路が存
在し続けるからである。
電界効果トランジスタについて更に詳細に説明すると、
各プル・アップ装置36のソース"S"は回路電圧VDD
に接続され、ドレイン"D"は論理アレイ・レイアウト3
2のライン・ノード34の夫々に接続され、そしてゲー
トGは大地電圧に接続されている。既に述べたように、
このPLA回路の精巧なプル・アップ部分は、例えば全
ての内部クロックを停止する従来の方法により論理マク
ロをアイドル状態に置いたとしてもDC電力を消費し続
ける。この理由は、各プル・アップ装置の両端の供給電
圧VDDと大地電位"GND"との間で能動的な通路が存
在し続けるからである。
【0018】本発明に従う修正された静的論理アレイ・
レイアウト40が図3に示されている。この構造は、ア
レイ・レイアウト42を含み、そしてこのレイアウト
は、図2に示されている静的PLAの実施例のレイアウ
ト32と同じであるとする。レイアウト42は、論理入
力x1,x2及びx3,論理出力y1及びy2並びにア
ドレス出力PT1,PT2,PT3及びPT4を含む。
更に、図2のレイアウト32へのドライバ38と同じソ
ース、ドレイン及びゲート接続を有するドライバ48が
設けられている。しかしながら、図3の論理アレイ40
においては,図2のレイアウト32におけるノード34
に対するプル・アップ装置36の代わりに、点線により
表されている制御回路46が用いられる。そして、これ
の夫々は、例えば図1のマクロ10のラッチ18に維持
されているアイドル制御信号(即ち、能動若しくは非能
動)を入力として受け取る。各制御回路46はPFET
T1を含み、そしてPFET T1は、供給電圧VD
Dに接続されたソース"S"及びアレイ・レイアウト42
のライン・ノードの一つに接続されたドレイン"D"を有
する。NFET T2のドレイン"D"は又PFET T
1のドレイン"D"に接続され、一方、NFET T2の
ソース"S"は大地電圧に接続されている。NFET T
2及びPFET T1のゲート"G"はアイドル制御信号
により駆動される。
レイアウト40が図3に示されている。この構造は、ア
レイ・レイアウト42を含み、そしてこのレイアウト
は、図2に示されている静的PLAの実施例のレイアウ
ト32と同じであるとする。レイアウト42は、論理入
力x1,x2及びx3,論理出力y1及びy2並びにア
ドレス出力PT1,PT2,PT3及びPT4を含む。
更に、図2のレイアウト32へのドライバ38と同じソ
ース、ドレイン及びゲート接続を有するドライバ48が
設けられている。しかしながら、図3の論理アレイ40
においては,図2のレイアウト32におけるノード34
に対するプル・アップ装置36の代わりに、点線により
表されている制御回路46が用いられる。そして、これ
の夫々は、例えば図1のマクロ10のラッチ18に維持
されているアイドル制御信号(即ち、能動若しくは非能
動)を入力として受け取る。各制御回路46はPFET
T1を含み、そしてPFET T1は、供給電圧VD
Dに接続されたソース"S"及びアレイ・レイアウト42
のライン・ノードの一つに接続されたドレイン"D"を有
する。NFET T2のドレイン"D"は又PFET T
1のドレイン"D"に接続され、一方、NFET T2の
ソース"S"は大地電圧に接続されている。NFET T
2及びPFET T1のゲート"G"はアイドル制御信号
により駆動される。
【0019】かくして、アイドル信号が低レベルであ
り、アレイ40が能動であるべきことを意味する時に
は、PFET T1は、オンであり、一方NFET T
2はオフである。このような構成において、制御回路4
6は、レイアウト42の関連するライン・ノードに対す
るプル・アップ装置として機能する。しかしながら,ア
イドル信号が高レベル即ち能動の時、制御回路は、全て
の積項を"0"即ち大地電圧に設定するようにプル・アッ
プ回路網を制御し、即ち、トランジスタT2が付勢され
て、全ての出力は"0"にセットされる。かくして、電源
電圧と大地電圧の間には、能動的な電流通路が存在しな
くなり、そしてプル・アップ装置の両端で電力が消費さ
れない。このことは、製造過程の間の零電流テストに対
して負荷装置PFET T1をターン・オフすることを
可能にし、そして更に重要なことは,CPUが非能動で
ある時に、改善された定電力消費を実現することである
・図3の論理アレイ40に示されている回路40のごと
き新規な制御回路を提供することに加えて、正確なマシ
ン動作を保証する新規な制御シーケンスが提供される。
停止命令が実行されるごとに、プロセッサが低電力モー
ドに入るものとする。更に、停止命令の実行時に全ての
内部クロックが停止され,そして外部エベント信号が停
止状態の終了をトリガする時にのみ内部クロックが再開
始されるものとする。正しい動作を保証するためには、
停止状態に続いて(即ちグローバル・リセットを要求す
ることなく)マシンの内部状態が損なわれないようにす
ることが必要である。しかしながら、図3を参照して説
明したような論理アレイは、停止された時にはその出力
に零を生じ、従って,定電力モードではプロセッサのス
テートを変える。2つの解決策が可能である。一つは、
停止状態にもかかわらず論理アレイを能動状態に維持す
ることであり、これによるとかなりの電力を消費する。
第2は、内部クロックが再開始される前に、PLAが能
動状態に復帰されることを保証する制御シーケンスを与
えることである。この後者の考え方が、本発明の処理方
法に採用されている。
り、アレイ40が能動であるべきことを意味する時に
は、PFET T1は、オンであり、一方NFET T
2はオフである。このような構成において、制御回路4
6は、レイアウト42の関連するライン・ノードに対す
るプル・アップ装置として機能する。しかしながら,ア
イドル信号が高レベル即ち能動の時、制御回路は、全て
の積項を"0"即ち大地電圧に設定するようにプル・アッ
プ回路網を制御し、即ち、トランジスタT2が付勢され
て、全ての出力は"0"にセットされる。かくして、電源
電圧と大地電圧の間には、能動的な電流通路が存在しな
くなり、そしてプル・アップ装置の両端で電力が消費さ
れない。このことは、製造過程の間の零電流テストに対
して負荷装置PFET T1をターン・オフすることを
可能にし、そして更に重要なことは,CPUが非能動で
ある時に、改善された定電力消費を実現することである
・図3の論理アレイ40に示されている回路40のごと
き新規な制御回路を提供することに加えて、正確なマシ
ン動作を保証する新規な制御シーケンスが提供される。
停止命令が実行されるごとに、プロセッサが低電力モー
ドに入るものとする。更に、停止命令の実行時に全ての
内部クロックが停止され,そして外部エベント信号が停
止状態の終了をトリガする時にのみ内部クロックが再開
始されるものとする。正しい動作を保証するためには、
停止状態に続いて(即ちグローバル・リセットを要求す
ることなく)マシンの内部状態が損なわれないようにす
ることが必要である。しかしながら、図3を参照して説
明したような論理アレイは、停止された時にはその出力
に零を生じ、従って,定電力モードではプロセッサのス
テートを変える。2つの解決策が可能である。一つは、
停止状態にもかかわらず論理アレイを能動状態に維持す
ることであり、これによるとかなりの電力を消費する。
第2は、内部クロックが再開始される前に、PLAが能
動状態に復帰されることを保証する制御シーケンスを与
えることである。この後者の考え方が、本発明の処理方
法に採用されている。
【0020】このような制御シーケンスの一つが図4に
示されており.そして図5及び6のタイミング図及び回
路を参照して説明される。この実施例は本発明を説明す
るための一例であり、本発明はこの特定な処理ステップ
及び若しくは構造に限定されるものでないことは明らか
である。
示されており.そして図5及び6のタイミング図及び回
路を参照して説明される。この実施例は本発明を説明す
るための一例であり、本発明はこの特定な処理ステップ
及び若しくは構造に限定されるものでないことは明らか
である。
【0021】最初に図5及び6を参照するに、2つの内
部クロック"C1"及び"C2"は論理マクロを駆動し、こ
こでクロック信号"C1"は第1位相"PH1"の信号であ
り、そしてクロック信号"C2"は第2位相の信号である
(図5を参照)。マクロ70において、第1論理アレイ
PLA−C1 72はラッチ76に出力データ(DAT
A−C2)を出力する。アレイ72は、再開始制御論理
80から受け取られる信号PLA−CNTL−C1によ
り制御され、そしてその現入力は、静的入力ラッチ77
に保持される。ラッチ77は信号C1により調時され、
一方ラッチ76はクロック信号C2を受け取る。ラッチ
77は第2論理アレイPLA−C2 74の出力を受取
り、そしてこれは再開始制御論理回路80へ接続されて
制御信号(即ち信号PLA−CNTL−C2)を受け取
る。静的ラッチ78に一時的に保持されるアレイへ74
の入力は、信号"デ−タ−C1"である。ラッチ78はク
ロック信号C2により調時される。
部クロック"C1"及び"C2"は論理マクロを駆動し、こ
こでクロック信号"C1"は第1位相"PH1"の信号であ
り、そしてクロック信号"C2"は第2位相の信号である
(図5を参照)。マクロ70において、第1論理アレイ
PLA−C1 72はラッチ76に出力データ(DAT
A−C2)を出力する。アレイ72は、再開始制御論理
80から受け取られる信号PLA−CNTL−C1によ
り制御され、そしてその現入力は、静的入力ラッチ77
に保持される。ラッチ77は信号C1により調時され、
一方ラッチ76はクロック信号C2を受け取る。ラッチ
77は第2論理アレイPLA−C2 74の出力を受取
り、そしてこれは再開始制御論理回路80へ接続されて
制御信号(即ち信号PLA−CNTL−C2)を受け取
る。静的ラッチ78に一時的に保持されるアレイへ74
の入力は、信号"デ−タ−C1"である。ラッチ78はク
ロック信号C2により調時される。
【0022】論理アレイ及び関連するラッチを駆動する
内部クロックの交番方式は、利用されるクロック信号の
数に応じて任意である。例えば、互いに位相をオフセッ
トされた1.2.3・・・・Nのクロック信号を使用す
ることができる。論理回路80は、外部トリガ信号即ち
再開始信号を受取り、アレイ72及び74へ夫々送られ
るアイドル制御信号PLA−CNTL−C1及びPLA
−CNTL−C2の切り換えを開始する。この使用され
ている内部クロックC1,C2を制御するための、"開
始クロックC1,C2"信号も又論理回路80から例え
ばPLA(図示されず)への出力である。正しいラッチ
・ツ−・ラッチ・シ−ケンス動作を保証するために、2
つの論理アレイ制御信号が与えられる。PLA−CNT
L−C1はPH1ラッチから取り出され、そしてPH2
ラッチを取りしきる(feeding)PLAを制御す
る。同様に、PLA−CNTL−C2はPH2ラッチか
ら取り出され、そしてPH1ラッチを取りしきるPLA
を制御する。
内部クロックの交番方式は、利用されるクロック信号の
数に応じて任意である。例えば、互いに位相をオフセッ
トされた1.2.3・・・・Nのクロック信号を使用す
ることができる。論理回路80は、外部トリガ信号即ち
再開始信号を受取り、アレイ72及び74へ夫々送られ
るアイドル制御信号PLA−CNTL−C1及びPLA
−CNTL−C2の切り換えを開始する。この使用され
ている内部クロックC1,C2を制御するための、"開
始クロックC1,C2"信号も又論理回路80から例え
ばPLA(図示されず)への出力である。正しいラッチ
・ツ−・ラッチ・シ−ケンス動作を保証するために、2
つの論理アレイ制御信号が与えられる。PLA−CNT
L−C1はPH1ラッチから取り出され、そしてPH2
ラッチを取りしきる(feeding)PLAを制御す
る。同様に、PLA−CNTL−C2はPH2ラッチか
ら取り出され、そしてPH1ラッチを取りしきるPLA
を制御する。
【0023】図4を再び参照するに、静的PLA制御シ
−ケンスはブロック50(内部クロックの抑止)で始ま
り、即ち、外部停止(即ちアイドル・ステート状態の検
出)を受け取ると内部クロックの停止を行う。次いで、
ブロック52(PLAマクロをパワーダウン)におい
て、例えば静的及び動的PLA等のような組み合わせ論
理マクロがパワーダウンされる。そして,ブロック54
(再開始を待つ)において,プロセッサは再開始信号を
受け取るまで、低電力モードにとどまる。外部的な開始
信号(例えば、これは操作者が或るキーを押すことによ
り発生される)を受け取ると,ブロック56("C1"論
理回路を取りしきるPLAを付勢)及びブロック5
8("C"論理回路を取りしきるPLAを付勢)におい
て、例えば図6のアレイ72及び76のような論理アレ
イが付勢される(例えば信号PLA−CNTL−C1及
びPLA−CNTL−C2が能動若しくは非能動状態に
切り換えられる)。工程56及び58において固有なこ
とは、論理アレイ(図6の例えば72及び74)及びこ
れに接続されている後続の回路の出力が、関連するラッ
チに保持されている入力に基づいて安定化するに十分な
時間を与えるということである。この後に、ブロック6
0(クロック"C1"を再開始)及びブロック62(クロ
ック"C2"を再開始)において、クロックC1およびC
2は再開始される。
−ケンスはブロック50(内部クロックの抑止)で始ま
り、即ち、外部停止(即ちアイドル・ステート状態の検
出)を受け取ると内部クロックの停止を行う。次いで、
ブロック52(PLAマクロをパワーダウン)におい
て、例えば静的及び動的PLA等のような組み合わせ論
理マクロがパワーダウンされる。そして,ブロック54
(再開始を待つ)において,プロセッサは再開始信号を
受け取るまで、低電力モードにとどまる。外部的な開始
信号(例えば、これは操作者が或るキーを押すことによ
り発生される)を受け取ると,ブロック56("C1"論
理回路を取りしきるPLAを付勢)及びブロック5
8("C"論理回路を取りしきるPLAを付勢)におい
て、例えば図6のアレイ72及び76のような論理アレ
イが付勢される(例えば信号PLA−CNTL−C1及
びPLA−CNTL−C2が能動若しくは非能動状態に
切り換えられる)。工程56及び58において固有なこ
とは、論理アレイ(図6の例えば72及び74)及びこ
れに接続されている後続の回路の出力が、関連するラッ
チに保持されている入力に基づいて安定化するに十分な
時間を与えるということである。この後に、ブロック6
0(クロック"C1"を再開始)及びブロック62(クロ
ック"C2"を再開始)において、クロックC1およびC
2は再開始される。
【0024】図4の静的PLA制御シーケンスは、マク
ロの内部クロックの停止の後に論理アレイがパワー・ダ
ウンされる(静的論理アレイに対しては、少なくとも部
分的に供給電圧から切りはなされる)ことと、論理アレ
イが内部クロックの再開始の前に再付勢されることを確
実にする。従って、論理回路への入力及び論理回路から
の出力に有効な即ち正確なデータが生じる事を保証す
る。又、図5のタイミング図において、対応するアレイ
への入力が互いに異なる信号即ち、信号"C1"及び信
号"C2"により夫々調時されるので,制御信号PLA−
CNTL−C1及び制御信号PLA−CNTL−C2
は、位相をずらして付勢される。ここで再び述べると、
図示されているタイミング・ダイアグラムはクロックの
位相の数が増大されるに応じて、拡張的に修正されるこ
とが明らかである。図5において、論理アレイ72及び
74の出力は、関連するクロック信号の1位相内に安定
化されるものとする。内部クロックの再付勢の前の安定
化を確実にするのに必要とされる遅延の量は,回路の設
計者のより知られていて予め決定されるものとする。
ロの内部クロックの停止の後に論理アレイがパワー・ダ
ウンされる(静的論理アレイに対しては、少なくとも部
分的に供給電圧から切りはなされる)ことと、論理アレ
イが内部クロックの再開始の前に再付勢されることを確
実にする。従って、論理回路への入力及び論理回路から
の出力に有効な即ち正確なデータが生じる事を保証す
る。又、図5のタイミング図において、対応するアレイ
への入力が互いに異なる信号即ち、信号"C1"及び信
号"C2"により夫々調時されるので,制御信号PLA−
CNTL−C1及び制御信号PLA−CNTL−C2
は、位相をずらして付勢される。ここで再び述べると、
図示されているタイミング・ダイアグラムはクロックの
位相の数が増大されるに応じて、拡張的に修正されるこ
とが明らかである。図5において、論理アレイ72及び
74の出力は、関連するクロック信号の1位相内に安定
化されるものとする。内部クロックの再付勢の前の安定
化を確実にするのに必要とされる遅延の量は,回路の設
計者のより知られていて予め決定されるものとする。
【0025】クロックの再開始の前に要求される安定化
の時間は、特定な論理アレイを介して出力の記憶素子へ
至るもっとも長いパスとして規定される。このパスは、
多数の論理アレイ及び1つ以上の静的な組み合わせ論理
回路を含むことができる。例えば、図7では,入力デー
タデータ−インを受け取るPLA90及びこれと直列な
第2PLA92が示されており、そしてこのPLA92
の出力は、組み合わせ論理回路94を介して最終的にラ
ッチ96に記憶され、そしてここからデータ・アウトが
調時される。組み合わせ論理回路94及びラッチ96
は,前述の例えば信号C1及びC2のような内部クロッ
ク信号を受け取る。
の時間は、特定な論理アレイを介して出力の記憶素子へ
至るもっとも長いパスとして規定される。このパスは、
多数の論理アレイ及び1つ以上の静的な組み合わせ論理
回路を含むことができる。例えば、図7では,入力デー
タデータ−インを受け取るPLA90及びこれと直列な
第2PLA92が示されており、そしてこのPLA92
の出力は、組み合わせ論理回路94を介して最終的にラ
ッチ96に記憶され、そしてここからデータ・アウトが
調時される。組み合わせ論理回路94及びラッチ96
は,前述の例えば信号C1及びC2のような内部クロッ
ク信号を受け取る。
【0026】次に、図8及び9のタイミング・ダイアグ
ラムを参照すると、プロセッサは、或る外部的な停止状
態が印加された時に、低電力ステートに入る。例えば,
図8のタイミング・ダイアグラムでは、信号HALT−
CLKCNTLは、外部的な停止状態の印加と同時に変
化する。最初に内部クロックC1及びC2は、停止状態
の間一定にされ、そして制御信号PLA−CNTL−C
1及びPLA−CNTL−C2の両方が順次に高い状態
から低い状態へ降下され、その結果各論理アレイの出力
から零出力が発生される。
ラムを参照すると、プロセッサは、或る外部的な停止状
態が印加された時に、低電力ステートに入る。例えば,
図8のタイミング・ダイアグラムでは、信号HALT−
CLKCNTLは、外部的な停止状態の印加と同時に変
化する。最初に内部クロックC1及びC2は、停止状態
の間一定にされ、そして制御信号PLA−CNTL−C
1及びPLA−CNTL−C2の両方が順次に高い状態
から低い状態へ降下され、その結果各論理アレイの出力
から零出力が発生される。
【0027】低電力の停止ステートは、幾つかの状態に
依存して、プロセッサにより一時的にエクジットされう
る。例えば、"リセット"、"インターラプト"若しくは"
ホールド"が,表明されうる。"リセット"状態は、グロ
ーバルとして考えられ、そして論理アレイの再際付勢に
対してタイミングの必要性は要求されない。しかしなが
ら、"インターラプト"及び"ホールド"の両方は、停止状
態の終了に関して述べたように,クロックが再開始され
る前にアレイが付勢されることを要求する。"インター
ラプト"状態は、クロック制御論理回路ないに信号が存
在する事の利点により、付加的な潜在時間は必要とされ
ない。例えば、インターラプトが表明された後に,同期
及び制御論理回路の遅延が3以上のクロック位相の後に
クロックの再開始をイネーブルにし、これにより通常は
再付勢及び安定化された出力を得るに十分な時間が論理
アレイに与えられる。"ホールド"が表明され、そして時
には内部キャッシュに対するバス・スヌーピングが生じ
ると,内部クロックが又再開始されることが必要であ
る。図9に示されるように、ホールド状態の付勢は,低
レベルから高レベルへの遷移を伴って発生し,そしてこ
れに続いてクロックC1およびC2が開始され,そして
制御信号PLA−CNTL−C1及びPLA−CNTL
−C2が能動にセットされる。外部的ホールドEXT−
HOLDの印加とホールド・クロック信号HOLD−C
LKの開始の間に或る時間遅延が存在する。この付加的
な潜在時間は、論理アレイを再付勢するに十分な時間を
与える。再び述べると、この必要な潜在時間は,インプ
リメントされる特定な論理マクロに依存し、そして当業
者により容易に決定されうる。
依存して、プロセッサにより一時的にエクジットされう
る。例えば、"リセット"、"インターラプト"若しくは"
ホールド"が,表明されうる。"リセット"状態は、グロ
ーバルとして考えられ、そして論理アレイの再際付勢に
対してタイミングの必要性は要求されない。しかしなが
ら、"インターラプト"及び"ホールド"の両方は、停止状
態の終了に関して述べたように,クロックが再開始され
る前にアレイが付勢されることを要求する。"インター
ラプト"状態は、クロック制御論理回路ないに信号が存
在する事の利点により、付加的な潜在時間は必要とされ
ない。例えば、インターラプトが表明された後に,同期
及び制御論理回路の遅延が3以上のクロック位相の後に
クロックの再開始をイネーブルにし、これにより通常は
再付勢及び安定化された出力を得るに十分な時間が論理
アレイに与えられる。"ホールド"が表明され、そして時
には内部キャッシュに対するバス・スヌーピングが生じ
ると,内部クロックが又再開始されることが必要であ
る。図9に示されるように、ホールド状態の付勢は,低
レベルから高レベルへの遷移を伴って発生し,そしてこ
れに続いてクロックC1およびC2が開始され,そして
制御信号PLA−CNTL−C1及びPLA−CNTL
−C2が能動にセットされる。外部的ホールドEXT−
HOLDの印加とホールド・クロック信号HOLD−C
LKの開始の間に或る時間遅延が存在する。この付加的
な潜在時間は、論理アレイを再付勢するに十分な時間を
与える。再び述べると、この必要な潜在時間は,インプ
リメントされる特定な論理マクロに依存し、そして当業
者により容易に決定されうる。
【0028】すでに述べたように、本発明の概念は、内
部クロックの停止にもかかわらず待機電力が連続的に引
き出されうる動的論理アレイ及びほかの型のCMOS回
路にまで使用されうる。例えば、動的なプログラム可能
な論理アレイ(PLA)においては、動的PLAをへの
ラッチへのクロックが、PLA自身へのクロックの前に
停止される再付勢シーケンスが可能である。このように
して、PLAクロックを最初に再付勢し、そして関連す
る入力ラッチへのクロックの再付勢の前に出力を安定化
するに十分な時間を与えることによりPLAへの入力デ
ータが保存され、そしてPLAの出力が容易に再生され
る。同様に,動的PLAのストリング、動的PLA及び
静的PLAの組み合わせ若しくは動的PLA及びほかの
型の組み合わせ論理回路が構築されることができ,そし
てこれらの全ては、このような回路への入力を含む静的
ラッチへのクロック信号の再付勢の前に、再付勢されう
る。出力を安定化するのに必要な時間は、特定な回路構
成に依存する.再び述べると、この情報は、当業者によ
り知られておりそして容易に決定されうる。
部クロックの停止にもかかわらず待機電力が連続的に引
き出されうる動的論理アレイ及びほかの型のCMOS回
路にまで使用されうる。例えば、動的なプログラム可能
な論理アレイ(PLA)においては、動的PLAをへの
ラッチへのクロックが、PLA自身へのクロックの前に
停止される再付勢シーケンスが可能である。このように
して、PLAクロックを最初に再付勢し、そして関連す
る入力ラッチへのクロックの再付勢の前に出力を安定化
するに十分な時間を与えることによりPLAへの入力デ
ータが保存され、そしてPLAの出力が容易に再生され
る。同様に,動的PLAのストリング、動的PLA及び
静的PLAの組み合わせ若しくは動的PLA及びほかの
型の組み合わせ論理回路が構築されることができ,そし
てこれらの全ては、このような回路への入力を含む静的
ラッチへのクロック信号の再付勢の前に、再付勢されう
る。出力を安定化するのに必要な時間は、特定な回路構
成に依存する.再び述べると、この情報は、当業者によ
り知られておりそして容易に決定されうる。
【0029】上述の説明から、待機時の電力の引出しが
アイドル・ステート状態の間に最小にされる、相補技術
にインプリメントされる論理マクロ(例えば静的若しく
は動的PLA)のための新規な制御回路及びプロトコル
が実現される。このことは、アイドル・ステート状態の
開始の前に、集積回路のステートを喪失することなく、
そして論理マクロの出力を記憶することを必要とせずに
達成される。本発明の技術によると、高パフォーマンス
で且つ高密度の静的PLAをポータブル・コンピュータ
に使用することを更に容易にする。本発明の回路及びプ
ロトコルによると、待機モード時の電力の消費の量は、
従来の回路シャットダウン方式に比べて数桁少なくな
る。待機時の電力消費を減少することにより可能となる
バッテリの寿命の延長は著しい効果である。競争の激し
い市場においては、この利点は非常に有利な競争力を与
える。
アイドル・ステート状態の間に最小にされる、相補技術
にインプリメントされる論理マクロ(例えば静的若しく
は動的PLA)のための新規な制御回路及びプロトコル
が実現される。このことは、アイドル・ステート状態の
開始の前に、集積回路のステートを喪失することなく、
そして論理マクロの出力を記憶することを必要とせずに
達成される。本発明の技術によると、高パフォーマンス
で且つ高密度の静的PLAをポータブル・コンピュータ
に使用することを更に容易にする。本発明の回路及びプ
ロトコルによると、待機モード時の電力の消費の量は、
従来の回路シャットダウン方式に比べて数桁少なくな
る。待機時の電力消費を減少することにより可能となる
バッテリの寿命の延長は著しい効果である。競争の激し
い市場においては、この利点は非常に有利な競争力を与
える。
【0030】図面及び上述の説明において、本発明の特
定な実施例を説明したが,本発明はこの特定な実施例に
限定されるものでなく、本発明の範囲から逸脱すること
なく種々な修正をすることができることは、当業者にと
って明らかである。
定な実施例を説明したが,本発明はこの特定な実施例に
限定されるものでなく、本発明の範囲から逸脱すること
なく種々な修正をすることができることは、当業者にと
って明らかである。
【0031】
【発明の効果】上述のように、本発明は待機時の電力の
引出しをアイドル・ステート状態の間に最小にする。
引出しをアイドル・ステート状態の間に最小にする。
【図1】本発明に従う論理マクロの1つの実施例のブロ
ック図である。
ック図である。
【図2】一般的な静的なプログラム可能な論理アレイ
(PLA)の概略的なブロック図である。
(PLA)の概略的なブロック図である。
【図3】本発明に従う静的なプログラム可能な論理アレ
イ(PLA)の1つの実施例の概略図である。
イ(PLA)の1つの実施例の概略図である。
【図4】図6に示されているような論理マクロに用いら
れる本発明に従う制御シーケンス・プロトコルの1つの
実施例を示す図である。
れる本発明に従う制御シーケンス・プロトコルの1つの
実施例を示す図である。
【図5】図6に示されているような論理マクロのための
本発明に従うパワー・アップ処理を説明するタイミング
図である。
本発明に従うパワー・アップ処理を説明するタイミング
図である。
【図6】本発明に従う2ステージの静的な論理アレイマ
クロ及び関連する制御論理回路の1つの実施例のブロッ
ク・ダイアグラムである。
クロ及び関連する制御論理回路の1つの実施例のブロッ
ク・ダイアグラムである。
【図7】本発明に従うクロック再開始のタイミングを説
明する、複数の直列に接続されたPLA及び組み合わせ
論理回路の1つの実施例のブロック図である。
明する、複数の直列に接続されたPLA及び組み合わせ
論理回路の1つの実施例のブロック図である。
【図8】図6に示されているような論理マクロのための
本発明に従うパワー・ダウン処理を説明するタイミング
図である。
本発明に従うパワー・ダウン処理を説明するタイミング
図である。
【図9】ホールド信号の終了時に、図6に示されている
ような論理マクロのための本発明に従うパワー・アップ
処理を説明するタイミング図である。
ような論理マクロのための本発明に従うパワー・アップ
処理を説明するタイミング図である。
10 ・・・論理マクロ 12 ・・・PLA 14,24 ・・・論理回路 16,18,20,22,26 ・・・ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョナサン・ヘンリィ・レイモンド アメリカ合衆国 バーモント州 アンダ ーヒル ボックス623 アール・アー ル・ナンバー2 (72)発明者 ダック・コング・ファム アメリカ合衆国 テキサス州 オースチ ン カッパー クリーク ドライブ ナ ンバー922 9815 (56)参考文献 特開 平1−93928(JP,A) 特公 平1−58694(JP,B2)
Claims (10)
- 【請求項1】現データ入力を保持する静的ラッチに夫々
結合された複数個のデータ入力を有し、供給電圧に接続
され、そして入力データに基づく出力を有する論理アレ
イを含み、且つ少なくとも1つの内部クロックにより調
時される論理マクロのアイドル・ステートの間の電力消
費を減少する方法において、 (a)上記論理アレイを介する待機時の電力の引出しを
最小にするように、アイドル・ステートの開始に応答し
て上記の少なくとも1つの内部クロックを停止し、次い
で上記論理アレイを上記供給電圧から少なくとも部分的
に非結合にすることにより、上記論理マクロを滅勢し, (b)上記工程(a)において上記供給電圧から非結合
にされた上記論理アレイの部分を上記供給電圧に再結合
し、上記静的ラッチに保持されている上記論理アレイへ
の上記現データ入力に基づき上記論理アレイの出力を安
定化させる時間を与えることにより、上記アイドル・ス
テートの終了に応答して上記論理アレイを再付勢し、 (c)上記時間の経過の後に上記論理マクロへの上記内
部クロックを再開始することを含む上記電力消費を減少
する方法。 - 【請求項2】上記論理マクロは夫々複数個のデータ入力
を有する複数個の論理アレイを含み、各論理アレイは、
該論理アレイに対する現データ入力を保持する別個の静
的ラッチへ結合され、各論理アレイは供給電圧に結合さ
れ,そして現入力データに基づく出力を有し、上記静的
ラッチの夫々は内部クロックにより駆動され、そして上
記工程(a)は、上記論理アレイを介する待機時の電力
の引出しを最小にするように、上記静的ラッチの夫々へ
の上記内部クロックを停止し、次いで各論理アレイを上
記供給電圧から部分的に非結合にすることを含み、上記
工程(b)は,上記工程(a)において上記供給電圧か
ら非結合にされた上記アレイの部分を上記供給電圧に再
結合し、上記静的ラッチの保持されている上記論理アレ
イへの現データ入力に基づき上記論理アレイの夫々の出
力を安定化させる時間を与えることを含む、請求項1の
電力消費を減少する方法。 - 【請求項3】上記複数個の論理アレイは上記工程(a)
において予定の順序で滅勢され、そして上記工程(b)
は上記滅勢の時の予定の順序と同じ順序で上記論理アレ
イを再付勢する、請求項2の電力消費を減少する方法。 - 【請求項4】上記論理マクロは複数種類の内部クロック
に従って制御され、上記複数種類の内部クロックは上記
工程(a)において予定の順序で停止され、そして上記
工程(c)は、上記停止時の予定の順序と同じ順序で上
記内部クロックを再開始させる、請求項2の電力消費を
減少する方法。 - 【請求項5】上記アイドル・ステートの開始を検出する
工程を含み、上記工程(a)は上記検出に応答する、請
求項1の電力消費を減少する方法。 - 【請求項6】上記アイドル・ステートの終了を検出する
工程を含み、そして上記工程(b)は上記アイドル・ス
テートの終了を検出する工程に応答する、請求項1の電
力消費を減少する方法。 - 【請求項7】上記論理マクロ滅勢工程(a)は、能動的
なアイドル制御信号を上記論理アレイに与えることを含
み、上記能動的なアイドル制御信号に基づいて上記論理
アレイを少なくとも部分的に非結合にする、請求項1の
電力消費を減少する方法。 - 【請求項8】上記論理アレイ再付勢工程(b)は非能動
なアイドル制御信号を上記論理アレイに与えることを含
み、上記工程(a)において上記供給電圧から非結合に
された上記論理アレイの部分を上記非能動なアイドル制
御信号に応答して上記供給電圧に再結合する、請求項1
の電力消費を減少する方法。 - 【請求項9】現データ入力を保持する静的ラッチに結合
されたデータ入力、及びデータ出力を有し且つ供給電圧
に結合された論理アレイを含み且つ内部クロックを有す
る論理マクロを、アイドル・ステート・トリガ信号に応
答して停止するパワー・ダウン方法において、 (a)上記トリガ信号を検出してアイドル・ステート状
態を開始し、 (b)上記工程(a)の上記トリガ信号の検出に応答し
て上記マクロの内部クロックを停止して上記マクロの静
的ラッチに保持されている現入力データを保存し、 (c)上記論理アレイを介する待機時の電力の引出しを
最小にするように,上記論理アレイを上記供給電圧から
部分的に非結合にし、上記アイドル状態の間有効な入力
データを上記静的ラッチに維持する事を含む上記パワー
・ダウン方法。 - 【請求項10】現データ入力を保持する静的ラッチに結
合されたデータ入力、及びデータ出力を有し、且つアイ
ドル状態の間供給電圧から少なくとも部分的に非結合に
される論理アレイを含み且つ上記アイドル状態の間停止
される内部クロックを有する論理マクロを上記アイドル
状態から復帰させるために付勢するパワー・アップ方法
において、 (a)トリガ信号を検出して上記アイドル状態を終了さ
せ, (b)上記トリガ信号の検出に応答して、上記アイドル
状態の間上記供給電圧から非結合にされた上記論理アレ
イの部分を上記供給電圧に再結合して上記論理アレイを
再付勢し、 (c)アレイのデータ出力を安定させる時間待機し、 (d)上記時間の経過の後に上記論理アレイに対する上
記停止された内部クロックを再開始することを含む上記
パワー・アップ方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US940249 | 1992-09-04 | ||
US07/940,249 US5300831A (en) | 1992-09-04 | 1992-09-04 | Logic macro and protocol for reduced power consumption during idle state |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06296134A JPH06296134A (ja) | 1994-10-21 |
JP2625633B2 true JP2625633B2 (ja) | 1997-07-02 |
Family
ID=25474493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5220509A Expired - Lifetime JP2625633B2 (ja) | 1992-09-04 | 1993-08-13 | 論理マクロの電力消費を減少する方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5300831A (ja) |
JP (1) | JP2625633B2 (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2712231B2 (ja) * | 1988-02-23 | 1998-02-10 | アイシン精機株式会社 | ディスクブレーキ |
JP2737571B2 (ja) * | 1992-10-07 | 1998-04-08 | 日本電気株式会社 | フロッピィ・ディスク・コントローラ |
JP2820006B2 (ja) * | 1993-11-02 | 1998-11-05 | 日本電気株式会社 | スタンバイ電流が小さな半導体集積回路 |
JP2838967B2 (ja) * | 1993-12-17 | 1998-12-16 | 日本電気株式会社 | 同期型半導体装置用パワーカット回路 |
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-
1992
- 1992-09-04 US US07/940,249 patent/US5300831A/en not_active Expired - Fee Related
-
1993
- 1993-08-13 JP JP5220509A patent/JP2625633B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06296134A (ja) | 1994-10-21 |
US5300831A (en) | 1994-04-05 |
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