JP2625633B2

JP2625633B2 - 論理マクロの電力消費を減少する方法

Info

Publication number: JP2625633B2
Application number: JP5220509A
Authority: JP
Inventors: セバスチャン・セオドール・ベントロン; ジョナサン・ヘンリィ・レイモンド; ダック・コング・ファム
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-09-04
Filing date: 1993-08-13
Publication date: 1997-07-02
Anticipated expiration: 2012-07-02
Also published as: JPH06296134A; US5300831A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、概略的に、アイドル・
ステート・プロトコルを有する高パフォーマンスの集積
回路に関する。さらに具体的には，相補（例えばＣＭＯ
Ｓ）技術に組み込まれるロジック・マクロ（例えば、静
的若しくは動的のプログラム可能なロジック・アレイ
（ＰＬＡ））のための制御回路及びプロトコルに関し、
そしてここでは、集積回路ステートの損失なしに、そし
てロジック・マクロの出力ステートをアイドル・ステー
ト状態に先立って記憶することを必要とすることなく、
待機電力がアイドルステートの間に最小にされる。

【０００２】

【従来の技術】プログラム可能なロジック・アレイ（Ｐ
ＬＡ）は、複数の論理入力信号を受取り、そしてこれら
を解読して複数の出力信号を与える或る所望の論理もし
くは真数テーブルを実現する。代表的には、入力信号
は、このアレイにより行われる特定な組み合わせ及びも
しくは逐次的な機能が完了されるまで、ＰＬＡに結合さ
れた例えば静的ラッチのような記憶装置に維持される。
通常、入力信号の解読機能は、代表的にはアンド・プレ
ーン及びオア・プレーンとして知られている２つのロジ
ック・ゲートアレイを使用して行われる。入力信号は、
アンド・プレーンに供給され、そしてこれは、入力信号
を解読して中間結果をオア・プレーンに入力として供給
する。ここで，語句アンド及びオアは各アレイで行われ
るブール代数動作を表す。しかしながら、電気的には，
両アレイは非常に似ており、そして、一連の信号線導体
を有し、そしてこれらの電圧状態は所定の論理出力項
（オア・プレーン）若しくは中間結果（アンド・プレー
ン）の論理値を表す。

【０００３】動的ＰＬＡの場合、兩アンド及びオア・プ
レーンの信号線導体は、高電圧状態に予め充電される。
静的ＰＬＡの場合には、これらは負荷装置に接続され、
そしてこれはこれらを或る高電圧状態まで連続的に引き
上げようとする。どちらの場合にも、信号線と或る基準
電圧（例えば大地電圧）の間に論理トランジスタが所望
の並列パターンで接続される。或る解読動作を行うため
に、入力信号（若しくは中間結果）は、論理トランジス
タの制御端子に接続される。或る信号線に接続された任
意の論理トランジスタが導通状態にされると、信号線は
大地電圧状態に引き下げられる。従って，電気的には兩
アンド及びオア・プレーンは、ノア動作を行う。

【０００４】動的ＰＬＡは、低電流消費型であり、その
理由は、解読動作の間に、導通論理トランジスタに直流
電流が流れないからである。しかしながら、動的ＰＬＡ
では、プリチャージ（前帯電）動作及び解読動作の間の
切り換えを行うためにクロックの印加が要求される。第
１クロックはアンド・プレーンに印加され、そして第２
クロック（第１クロックよりも遅延されている）はオア
・プレーンに印加され、その結果アンド・プレーンは、
オア・プレーンの解読動作の達成の前に，十分な時間を
もってその解読動作を完了する。両クロックの間の遅延
は，導体に対する誤った放電がオア・プレーンにおいて
生じないことを確実にするために、十分に長くなければ
ならない。その理由は、いったん放電されると、さらに
プリチャージ信号を得ることができなくなり、そして誤
った出力信号が生じるからである。２つのクロックを使
用することの不利点は，クロック信号のための回路が、
アンド・プレーン及びオア・プレーンの領域に容易に適
合しないからであり、その結果この回路は外部に設けら
れねばならない。このことは、特に標準的な形状の回路
ブロックを利用する計算機援用設計（ＣＡＤ）技術が使
用される場合には、集積回路の面積を増大し、そして集
積回路のレイアウトを複雑にする。

【０００５】従って、現在は、アンド及びオア・プレー
ンに静的なアレイを使用する傾向にある。有利なこと
に、静的アレイはクロックを全く必要としない。その理
由は、両プレーンは，解読入力信号が到着するごとに、
これを受け入れるからである。又、この方式では、レイ
アウトの面積が最小になる。欠点としては、論理トラン
ジスタがオン（即ち導通）状態にある毎に電流を引き出
すことに加えて，静的ＰＬＡは又、待機モード即ちアイ
ドル状態において相当な量の電力を消費する。標準的な
静的ＰＬＡは，ＣＭＯＳ若しくは動的ＰＬＡ構成よりも
かなり多くのＤＣ電力を消費することが知られている。

【０００６】ポータブル型コンピュータの分野では、プ
ロセッサがアイドル状態若しくは停止される毎に、スタ
ンバイ即ち待機モードに入ることが現在一般に行われて
いる。待機状態の間の処理システムの最終目的は、ＤＣ
電力の消費を最小にすることであり、それによりバッテ
リの消耗を最小にすることである。しかしながら，ユー
ザが動作を再開した時に、プロセッサの現状が維持され
ねばならないという理由のために、システムの電力を完
全に低下することはできない。静的ＰＬＡで用いられて
いる標準的な電力節約技法は、アイドル・ステート状態
の開始と同時に、静的動作の種々な構成要素への内部ク
ロックを終了させることである。しかしながら、内部ク
ロックが停止されても、例えばミリアンペアのオーダの
ＤＣ電力が消費され続ける。これは、静的ＰＬＡ回路の
プル・アップ部分に起因して起こる。長い期間において
は、このような連続的なＤＣ電力消費は、バッテリを用
いたシステムでは著しいものとなる。

【０００７】

【発明が解決しようとする課題】従って、アイドル・ス
テートにおいて、出力ステートを喪失することなく、そ
してアイドル・ステート状態の開始前に論理マクロの出
力を記憶することを必要とせずに、論理アレイの待機時
のＤＣ電力消費を最小にする（実質的に無くさないまで
も）ことの必要性が論理マクロ及びプロトコルの分野で
生じてきた。

【０００８】

【課題を解決するための手段】概略的に総括すると，一
つの態様では、アイドル・ステートの間の論理マクロ内
の電力消費を減少する方法が提供される．論理マクロ
は，複数のデータ入力を有する静的論理アレイを含み，
そしてこれらの入力は、アレイへの現データ入力を保持
する静的ラッチへ結合される。論理アレイは、電源電圧
ＶＤＤに結合され、そしてこれへの入力データに基づい
た出力を有する。論理マクロは、内部クロックでクロッ
クされる。処理方法は、マクロへの内部クロックを停止
し、これに続いて静的論理アレイを電源（供給）電圧Ｖ
ＤＤから少なくとも部分的に非結合（ｄｅｃｏｕｐｌ
ｅ）にすることにより、アイドル・ステートの開始に応
答して論理マクロを滅勢し（これによりアレイを通る待
機電力の引出しが最小にされる）；この非結合にされた
論理アレイの部分を電源電圧に再結合し、そして関連す
るステータス・ラッチに保持されている現データ入力に
対応する値にアレイの出力が安定するに十分な時間を与
えることにより、アイドル・ステートの終了の検出に応
答して論理アレイを再び付勢し；そして論理アレイの出
力の安定に続いて論理マクロへの内部クロックを再開始
する工程を含む。これにより，ステート情報を喪失する
ことなく若しくはアイドル・モードの開始に先立ってス
テート情報を別個に記憶することを必要とせずに電力が
最小にされる。静的論理アレイのような集積回路内の電
力消費を最小にするためのパワー（電力）・アップ及び
パワー・ダウン・プロセスもまた開示される。さらに、
これらすべての処理技法の拡張機能が開示される。

【０００９】他の態様においては、静的論理部分及び動
的論理部分を含む集積回路のための電力節約方法が開示
される。動的論理部分は、その入力を静的論理部分の出
力から受け取るように結合され、そして各論理部分は内
部クロック信号を受け取る。電力節約方法は，アイドル
・ステート状態の検出に基づいて動的論理部分への内部
クロックを停止し、次いで動的部分のクロックを停止
し、集積回路の静的論理部分への内部クロックを停止
し、アイドル・ステートの期間内部クロックを停止状態
に維持し、動的論理部分の内部クロックを再開始するこ
とによってアイドル・ステート状態の終了の後に動的論
理部分を付勢状態に戻し、動的論理部分の出力が安定す
るに十分な時間だけ待ち、そして集積回路の静的論理部
分への内部クロックを再開始する工程を含む。

【００１０】さらに他の態様においては、待機モード時
にほとんど零のＤＣ電力を消費するプログラム可能な論
理アレイが開示される。この論理アレイは、複数の互い
に異なる入力信号を受け取る複数の入力ポート及びこれ
らに基づく複数の出力信号を生じる複数の出力ポートを
含む。更に、アレイは、複数の積項（ｐｒｏｄｕｃｔｔ
ｅｒｍ）ノードと、夫々大地電圧及び積項ノードの選択
された一つの間に接続され、その制御ポートが或る選択
された入力信号の真数若しくは補数の或る選択された一
つに結合された複数の第１プル・ダウン装置を含む。複
数の第２プル・ダウン装置は、大地電圧及び複数のプル
・アップ装置の一つの間に接続され，そしてその制御ポ
ートは積項ノードのある選択されたひとつに接続され
る。これらの装置の電流源への接続点は、又出力ポート
の一つに接続される。複数の制御装置が設けられ、その
各々は、電源に接続された第１トランジスタ装置及び大
地電圧に接続され第１トランジスタ装置と相補的な第２
トランジスタ装置を含む。第１及び第２トランジスタ装
置の夫々は、共通点を介して直列に接続され、そしてこ
れは又積項ノードの一つに接続される。制御回路のゲー
トは制御ポートへ接続され、そして制御ポートへ"１"が
与えられると、積項を"０"に駆動するように第２装置が
付勢され、一方制御ポートへ"０"が与えられると、第１
装置が付勢され、この装置は第１の複数のプル・ダウン
装置にプル・アップ機能を与える。静的ラッチと組み合
わされたこのような論理アレイを有する集積回路も又開
示される。

【００１１】再び総括的に述べると、アイドル・ステー
トの間の待機電力の浪費が最小にされる、論理マクロの
ための新規な制御装置及びプロトコルが提供される。集
積回路ステートを失うことなく、そしてアイドル・ステ
ートの開始に先立って論理マクロの出力を記憶すること
を必要とせずに、電力の節約が達成される。本発明の技
法の有益な点は、高パフォーマンスでしかも高密度の静
的ＰＬＡをポータブル・コンピュータに更に実用的に使
用させることである。静的ＰＬＡの実施例においては、
この回路及びプロトコルは、プロセッサが待機モードに
ある時、従来の回路シャットダウン方式に比べて、数オ
ーダ少ない電力消費を可能にする。バッテリの寿命の延
長は，待機時の電力消費の減少による著しい結果であ
り、そして著しい利点である。

【００１２】

【実施例】本発明の技法は，多数の異なる型の集積回路
と組み合わされて使用されることができる。例えば，こ
の定電力消費の概念は、静的論理アレイ（例えばＰＬ
Ａ）、動的論理アレイ（例えば動的ＰＬＡ）そして或る
型のＣＭＯＳ回路（例えばクロック整形回路網）に使用
されることができる。これらの全ては、プロセッサが待
機モードにある時満足できないレベルの電力消費を生じ
ることを特徴として来た。本発明は主に、静的ＰＬＡを
参照して説明されるが、本発明の概念が，動的ＰＬＡ及
びほかの型のＣＭＯＳ集積回路に用いられうることは、
当業者に明らかである。

【００１３】図１を参照するに、論理マクロ１０の実施
例が示されている。マクロ１０は、プログラム可能な論
理アレイ（ＰＬＡ）１２を含み、そしてこれは、論理ブ
ロック１４から論理入力を、ラッチ１６を介してアドレ
ス入力を，そしてラッチ１８を介してアイドル・ステー
ト制御信号（ＩＤＬＥ）を受け取る。論理ブロック１４
への入力データ（データ・イン）はラッチ２０に保持さ
れ，そしてこのラッチは、内部クロック信号（ＣＬＫ）
により調時される。同様に、ラッチ１６のアドレス・デ
ータ（アドレス・イン）は、内部クロック信号"ＣＬＫ"
により調時され、そしてラッチ１８のアドレス・ステー
ト状態（能動／非能動）はクロックにより調時される。
ＰＬＡ１２は静的ＰＬＡであるとする。ＰＬＡ１２の出
力は、ラッチ２２へ送られるアドレス（アドレス・アウ
ト）、及びこの実施例の場合論理回路２４へ送られる論
理データ（データ・アウト）である。論理回路２４から
の出力は又ラッチ２６に保持される。ラッチ２２からの
データ（アドレス・アウト）及びラッチ２６からのデー
タ・アウトは、内部クロック信号（ＣＬＫ）により調時
されて出力される。

【００１４】一般に、ＰＬＡ１２に対する制御プロトコ
ルは、３つのモード即ち通常モード、アイドル・モード
及びテスト・モードに分けられる。通常モードにおいて
は、標準の内部クロック信号"ＣＬＫ"がラッチ１６，１
８，２０，２２及び２６の夫々に与えられ、そしてアイ
ドル・ステート制御信号（ＩＤＬＥ）はラッチ１８に"
非能動"として保持される。従って、ＰＬＡ１２の出力
は、その論理入力（データ・イン）及びアドレス入力
（アドレス・イン）の関数である。アイドル・モードで
は、内部クロック信号"ＣＬＫ"は停止され、そしてアイ
ドル・ステート制御信号（ＩＤＬＥ）はラッチ１８にお
いて能動である。これらの入力のもとでは、ＰＬＡ１２
の出力は低レベルにされる。テスト・モードでは、非能
動なＩＤＬＥ信号がＰＬＡ１２に印加され、そして走査
パターンがこれに入力され、その結果出力は走査パター
ンの関数となる。

【００１５】静的論理アレイの一つの概略化された実施
例が図２に示されており、ここで、Ｐチャンネル電界効
果トランジスタ（ＰＦＥＴ）を有する相補型金属酸化物
半導体（ＣＭＯＳ）回路が、内部に斜線が引かれた長方
形及びこれに隣接する制御電極すなわちゲート電極によ
り示されている。図３のＮチャンネル電界効果トランジ
スタ（ＮＦＥＴ）は、内部に斜線がない長方形及びこれ
に隣接する制御電極すなわちゲート電極により表されて
いる。

【００１６】静的ＰＬＡ３０は、組み合わせ及び／若し
くは逐次的論理アレイ・レイアウト３２を含み、ここ
で、複数個のライン・ノード３４は、プル・アップ装置
を構成するように回路供給電圧ＶＤＤに接続された電界
効果トランジスタ３６により駆動される。ＰＬＡ３０
は、複数個の論理入力線（例えば、ｘ１，ｘ２，ｘ３）
及び複数個の論理出力線（例えば、ｙ１，ｙ２）を含
む。出力線ｙ１，ｙ２をゲートする電力は、電界効果ト
ランジスタ３８により供給され、そしてこのトランジス
タのソース電極は、供給電圧ＶＤＤに接続されている。
アドレス信号は、レイアウト３２からの出力であり、線
ＰＴ１，ＰＴ２，ＰＴ３，ＰＴ４に生じる。

【００１７】ドライバ即ちプル・アップ装置として働く
電界効果トランジスタについて更に詳細に説明すると、
各プル・アップ装置３６のソース"Ｓ"は回路電圧ＶＤＤ
に接続され、ドレイン"Ｄ"は論理アレイ・レイアウト３
２のライン・ノード３４の夫々に接続され、そしてゲー
トＧは大地電圧に接続されている。既に述べたように、
このＰＬＡ回路の精巧なプル・アップ部分は、例えば全
ての内部クロックを停止する従来の方法により論理マク
ロをアイドル状態に置いたとしてもＤＣ電力を消費し続
ける。この理由は、各プル・アップ装置の両端の供給電
圧ＶＤＤと大地電位"ＧＮＤ"との間で能動的な通路が存
在し続けるからである。

【００１８】本発明に従う修正された静的論理アレイ・
レイアウト４０が図３に示されている。この構造は、ア
レイ・レイアウト４２を含み、そしてこのレイアウト
は、図２に示されている静的ＰＬＡの実施例のレイアウ
ト３２と同じであるとする。レイアウト４２は、論理入
力ｘ１，ｘ２及びｘ３，論理出力ｙ１及びｙ２並びにア
ドレス出力ＰＴ１，ＰＴ２，ＰＴ３及びＰＴ４を含む。
更に、図２のレイアウト３２へのドライバ３８と同じソ
ース、ドレイン及びゲート接続を有するドライバ４８が
設けられている。しかしながら、図３の論理アレイ４０
においては，図２のレイアウト３２におけるノード３４
に対するプル・アップ装置３６の代わりに、点線により
表されている制御回路４６が用いられる。そして、これ
の夫々は、例えば図１のマクロ１０のラッチ１８に維持
されているアイドル制御信号（即ち、能動若しくは非能
動）を入力として受け取る。各制御回路４６はＰＦＥＴ
Ｔ１を含み、そしてＰＦＥＴＴ１は、供給電圧ＶＤ
Ｄに接続されたソース"Ｓ"及びアレイ・レイアウト４２
のライン・ノードの一つに接続されたドレイン"Ｄ"を有
する。ＮＦＥＴＴ２のドレイン"Ｄ"は又ＰＦＥＴＴ
１のドレイン"Ｄ"に接続され、一方、ＮＦＥＴＴ２の
ソース"Ｓ"は大地電圧に接続されている。ＮＦＥＴＴ
２及びＰＦＥＴＴ１のゲート"Ｇ"はアイドル制御信号
により駆動される。

【００１９】かくして、アイドル信号が低レベルであ
り、アレイ４０が能動であるべきことを意味する時に
は、ＰＦＥＴＴ１は、オンであり、一方ＮＦＥＴＴ
２はオフである。このような構成において、制御回路４
６は、レイアウト４２の関連するライン・ノードに対す
るプル・アップ装置として機能する。しかしながら，ア
イドル信号が高レベル即ち能動の時、制御回路は、全て
の積項を"０"即ち大地電圧に設定するようにプル・アッ
プ回路網を制御し、即ち、トランジスタＴ２が付勢され
て、全ての出力は"０"にセットされる。かくして、電源
電圧と大地電圧の間には、能動的な電流通路が存在しな
くなり、そしてプル・アップ装置の両端で電力が消費さ
れない。このことは、製造過程の間の零電流テストに対
して負荷装置ＰＦＥＴＴ１をターン・オフすることを
可能にし、そして更に重要なことは，ＣＰＵが非能動で
ある時に、改善された定電力消費を実現することである
・図３の論理アレイ４０に示されている回路４０のごと
き新規な制御回路を提供することに加えて、正確なマシ
ン動作を保証する新規な制御シーケンスが提供される。
停止命令が実行されるごとに、プロセッサが低電力モー
ドに入るものとする。更に、停止命令の実行時に全ての
内部クロックが停止され，そして外部エベント信号が停
止状態の終了をトリガする時にのみ内部クロックが再開
始されるものとする。正しい動作を保証するためには、
停止状態に続いて（即ちグローバル・リセットを要求す
ることなく）マシンの内部状態が損なわれないようにす
ることが必要である。しかしながら、図３を参照して説
明したような論理アレイは、停止された時にはその出力
に零を生じ、従って，定電力モードではプロセッサのス
テートを変える。２つの解決策が可能である。一つは、
停止状態にもかかわらず論理アレイを能動状態に維持す
ることであり、これによるとかなりの電力を消費する。
第２は、内部クロックが再開始される前に、ＰＬＡが能
動状態に復帰されることを保証する制御シーケンスを与
えることである。この後者の考え方が、本発明の処理方
法に採用されている。

【００２０】このような制御シーケンスの一つが図４に
示されており．そして図５及び６のタイミング図及び回
路を参照して説明される。この実施例は本発明を説明す
るための一例であり、本発明はこの特定な処理ステップ
及び若しくは構造に限定されるものでないことは明らか
である。

【００２１】最初に図５及び６を参照するに、２つの内
部クロック"Ｃ１"及び"Ｃ２"は論理マクロを駆動し、こ
こでクロック信号"Ｃ１"は第１位相"ＰＨ１"の信号であ
り、そしてクロック信号"Ｃ２"は第２位相の信号である
（図５を参照）。マクロ７０において、第１論理アレイ
ＰＬＡ−Ｃ１７２はラッチ７６に出力データ（ＤＡＴ
Ａ−Ｃ２）を出力する。アレイ７２は、再開始制御論理
８０から受け取られる信号ＰＬＡ−ＣＮＴＬ−Ｃ１によ
り制御され、そしてその現入力は、静的入力ラッチ７７
に保持される。ラッチ７７は信号Ｃ１により調時され、
一方ラッチ７６はクロック信号Ｃ２を受け取る。ラッチ
７７は第２論理アレイＰＬＡ−Ｃ２７４の出力を受取
り、そしてこれは再開始制御論理回路８０へ接続されて
制御信号（即ち信号ＰＬＡ−ＣＮＴＬ−Ｃ２）を受け取
る。静的ラッチ７８に一時的に保持されるアレイへ７４
の入力は、信号"デ−タ−Ｃ１"である。ラッチ７８はク
ロック信号Ｃ２により調時される。

【００２２】論理アレイ及び関連するラッチを駆動する
内部クロックの交番方式は、利用されるクロック信号の
数に応じて任意である。例えば、互いに位相をオフセッ
トされた１．２．３・・・・Ｎのクロック信号を使用す
ることができる。論理回路８０は、外部トリガ信号即ち
再開始信号を受取り、アレイ７２及び７４へ夫々送られ
るアイドル制御信号ＰＬＡ−ＣＮＴＬ−Ｃ１及びＰＬＡ
−ＣＮＴＬ−Ｃ２の切り換えを開始する。この使用され
ている内部クロックＣ１，Ｃ２を制御するための、"開
始クロックＣ１，Ｃ２"信号も又論理回路８０から例え
ばＰＬＡ（図示されず）への出力である。正しいラッチ
・ツ−・ラッチ・シ−ケンス動作を保証するために、２
つの論理アレイ制御信号が与えられる。ＰＬＡ−ＣＮＴ
Ｌ−Ｃ１はＰＨ１ラッチから取り出され、そしてＰＨ２
ラッチを取りしきる（ｆｅｅｄｉｎｇ）ＰＬＡを制御す
る。同様に、ＰＬＡ−ＣＮＴＬ−Ｃ２はＰＨ２ラッチか
ら取り出され、そしてＰＨ１ラッチを取りしきるＰＬＡ
を制御する。

【００２３】図４を再び参照するに、静的ＰＬＡ制御シ
−ケンスはブロック５０（内部クロックの抑止）で始ま
り、即ち、外部停止（即ちアイドル・ステート状態の検
出）を受け取ると内部クロックの停止を行う。次いで、
ブロック５２（ＰＬＡマクロをパワーダウン）におい
て、例えば静的及び動的ＰＬＡ等のような組み合わせ論
理マクロがパワーダウンされる。そして，ブロック５４
（再開始を待つ）において，プロセッサは再開始信号を
受け取るまで、低電力モードにとどまる。外部的な開始
信号（例えば、これは操作者が或るキーを押すことによ
り発生される）を受け取ると，ブロック５６（"Ｃ１"論
理回路を取りしきるＰＬＡを付勢）及びブロック５
８（"Ｃ"論理回路を取りしきるＰＬＡを付勢）におい
て、例えば図６のアレイ７２及び７６のような論理アレ
イが付勢される（例えば信号ＰＬＡ−ＣＮＴＬ−Ｃ１及
びＰＬＡ−ＣＮＴＬ−Ｃ２が能動若しくは非能動状態に
切り換えられる）。工程５６及び５８において固有なこ
とは、論理アレイ（図６の例えば７２及び７４）及びこ
れに接続されている後続の回路の出力が、関連するラッ
チに保持されている入力に基づいて安定化するに十分な
時間を与えるということである。この後に、ブロック６
０（クロック"Ｃ１"を再開始）及びブロック６２（クロ
ック"Ｃ２"を再開始）において、クロックＣ１およびＣ
２は再開始される。

【００２４】図４の静的ＰＬＡ制御シーケンスは、マク
ロの内部クロックの停止の後に論理アレイがパワー・ダ
ウンされる（静的論理アレイに対しては、少なくとも部
分的に供給電圧から切りはなされる）ことと、論理アレ
イが内部クロックの再開始の前に再付勢されることを確
実にする。従って、論理回路への入力及び論理回路から
の出力に有効な即ち正確なデータが生じる事を保証す
る。又、図５のタイミング図において、対応するアレイ
への入力が互いに異なる信号即ち、信号"Ｃ１"及び信
号"Ｃ２"により夫々調時されるので，制御信号ＰＬＡ−
ＣＮＴＬ−Ｃ１及び制御信号ＰＬＡ−ＣＮＴＬ−Ｃ２
は、位相をずらして付勢される。ここで再び述べると、
図示されているタイミング・ダイアグラムはクロックの
位相の数が増大されるに応じて、拡張的に修正されるこ
とが明らかである。図５において、論理アレイ７２及び
７４の出力は、関連するクロック信号の１位相内に安定
化されるものとする。内部クロックの再付勢の前の安定
化を確実にするのに必要とされる遅延の量は，回路の設
計者のより知られていて予め決定されるものとする。

【００２５】クロックの再開始の前に要求される安定化
の時間は、特定な論理アレイを介して出力の記憶素子へ
至るもっとも長いパスとして規定される。このパスは、
多数の論理アレイ及び１つ以上の静的な組み合わせ論理
回路を含むことができる。例えば、図７では，入力デー
タデータ−インを受け取るＰＬＡ９０及びこれと直列な
第２ＰＬＡ９２が示されており、そしてこのＰＬＡ９２
の出力は、組み合わせ論理回路９４を介して最終的にラ
ッチ９６に記憶され、そしてここからデータ・アウトが
調時される。組み合わせ論理回路９４及びラッチ９６
は，前述の例えば信号Ｃ１及びＣ２のような内部クロッ
ク信号を受け取る。

【００２６】次に、図８及び９のタイミング・ダイアグ
ラムを参照すると、プロセッサは、或る外部的な停止状
態が印加された時に、低電力ステートに入る。例えば，
図８のタイミング・ダイアグラムでは、信号ＨＡＬＴ−
ＣＬＫＣＮＴＬは、外部的な停止状態の印加と同時に変
化する。最初に内部クロックＣ１及びＣ２は、停止状態
の間一定にされ、そして制御信号ＰＬＡ−ＣＮＴＬ−Ｃ
１及びＰＬＡ−ＣＮＴＬ−Ｃ２の両方が順次に高い状態
から低い状態へ降下され、その結果各論理アレイの出力
から零出力が発生される。

【００２７】低電力の停止ステートは、幾つかの状態に
依存して、プロセッサにより一時的にエクジットされう
る。例えば、"リセット"、"インターラプト"若しくは"
ホールド"が，表明されうる。"リセット"状態は、グロ
ーバルとして考えられ、そして論理アレイの再際付勢に
対してタイミングの必要性は要求されない。しかしなが
ら、"インターラプト"及び"ホールド"の両方は、停止状
態の終了に関して述べたように，クロックが再開始され
る前にアレイが付勢されることを要求する。"インター
ラプト"状態は、クロック制御論理回路ないに信号が存
在する事の利点により、付加的な潜在時間は必要とされ
ない。例えば、インターラプトが表明された後に，同期
及び制御論理回路の遅延が３以上のクロック位相の後に
クロックの再開始をイネーブルにし、これにより通常は
再付勢及び安定化された出力を得るに十分な時間が論理
アレイに与えられる。"ホールド"が表明され、そして時
には内部キャッシュに対するバス・スヌーピングが生じ
ると，内部クロックが又再開始されることが必要であ
る。図９に示されるように、ホールド状態の付勢は，低
レベルから高レベルへの遷移を伴って発生し，そしてこ
れに続いてクロックＣ１およびＣ２が開始され，そして
制御信号ＰＬＡ−ＣＮＴＬ−Ｃ１及びＰＬＡ−ＣＮＴＬ
−Ｃ２が能動にセットされる。外部的ホールドＥＸＴ−
ＨＯＬＤの印加とホールド・クロック信号ＨＯＬＤ−Ｃ
ＬＫの開始の間に或る時間遅延が存在する。この付加的
な潜在時間は、論理アレイを再付勢するに十分な時間を
与える。再び述べると、この必要な潜在時間は，インプ
リメントされる特定な論理マクロに依存し、そして当業
者により容易に決定されうる。

【００２８】すでに述べたように、本発明の概念は、内
部クロックの停止にもかかわらず待機電力が連続的に引
き出されうる動的論理アレイ及びほかの型のＣＭＯＳ回
路にまで使用されうる。例えば、動的なプログラム可能
な論理アレイ（ＰＬＡ）においては、動的ＰＬＡをへの
ラッチへのクロックが、ＰＬＡ自身へのクロックの前に
停止される再付勢シーケンスが可能である。このように
して、ＰＬＡクロックを最初に再付勢し、そして関連す
る入力ラッチへのクロックの再付勢の前に出力を安定化
するに十分な時間を与えることによりＰＬＡへの入力デ
ータが保存され、そしてＰＬＡの出力が容易に再生され
る。同様に，動的ＰＬＡのストリング、動的ＰＬＡ及び
静的ＰＬＡの組み合わせ若しくは動的ＰＬＡ及びほかの
型の組み合わせ論理回路が構築されることができ，そし
てこれらの全ては、このような回路への入力を含む静的
ラッチへのクロック信号の再付勢の前に、再付勢されう
る。出力を安定化するのに必要な時間は、特定な回路構
成に依存する．再び述べると、この情報は、当業者によ
り知られておりそして容易に決定されうる。

【００２９】上述の説明から、待機時の電力の引出しが
アイドル・ステート状態の間に最小にされる、相補技術
にインプリメントされる論理マクロ（例えば静的若しく
は動的ＰＬＡ）のための新規な制御回路及びプロトコル
が実現される。このことは、アイドル・ステート状態の
開始の前に、集積回路のステートを喪失することなく、
そして論理マクロの出力を記憶することを必要とせずに
達成される。本発明の技術によると、高パフォーマンス
で且つ高密度の静的ＰＬＡをポータブル・コンピュータ
に使用することを更に容易にする。本発明の回路及びプ
ロトコルによると、待機モード時の電力の消費の量は、
従来の回路シャットダウン方式に比べて数桁少なくな
る。待機時の電力消費を減少することにより可能となる
バッテリの寿命の延長は著しい効果である。競争の激し
い市場においては、この利点は非常に有利な競争力を与
える。

【００３０】図面及び上述の説明において、本発明の特
定な実施例を説明したが，本発明はこの特定な実施例に
限定されるものでなく、本発明の範囲から逸脱すること
なく種々な修正をすることができることは、当業者にと
って明らかである。

【００３１】

【発明の効果】上述のように、本発明は待機時の電力の
引出しをアイドル・ステート状態の間に最小にする。

【図面の簡単な説明】

【図１】本発明に従う論理マクロの１つの実施例のブロ
ック図である。

【図２】一般的な静的なプログラム可能な論理アレイ
（ＰＬＡ）の概略的なブロック図である。

【図３】本発明に従う静的なプログラム可能な論理アレ
イ（ＰＬＡ）の１つの実施例の概略図である。

【図４】図６に示されているような論理マクロに用いら
れる本発明に従う制御シーケンス・プロトコルの１つの
実施例を示す図である。

【図５】図６に示されているような論理マクロのための
本発明に従うパワー・アップ処理を説明するタイミング
図である。

【図６】本発明に従う２ステージの静的な論理アレイマ
クロ及び関連する制御論理回路の１つの実施例のブロッ
ク・ダイアグラムである。

【図７】本発明に従うクロック再開始のタイミングを説
明する、複数の直列に接続されたＰＬＡ及び組み合わせ
論理回路の１つの実施例のブロック図である。

【図８】図６に示されているような論理マクロのための
本発明に従うパワー・ダウン処理を説明するタイミング
図である。

【図９】ホールド信号の終了時に、図６に示されている
ような論理マクロのための本発明に従うパワー・アップ
処理を説明するタイミング図である。

【符合の説明】

１０・・・論理マクロ１２・・・ＰＬＡ１４，２４・・・論理回路１６，１８，２０，２２，２６・・・ラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョナサン・ヘンリィ・レイモンドアメリカ合衆国バーモント州アンダーヒルボックス623 アール・アール・ナンバー２ (72)発明者ダック・コング・ファムアメリカ合衆国テキサス州オースチンカッパークリークドライブナンバー922 9815 (56)参考文献特開平１−93928（ＪＰ，Ａ) 特公平１−58694（ＪＰ，Ｂ２)

Claims

(57)【特許請求の範囲】

【請求項１】現データ入力を保持する静的ラッチに夫々
結合された複数個のデータ入力を有し、供給電圧に接続
され、そして入力データに基づく出力を有する論理アレ
イを含み、且つ少なくとも１つの内部クロックにより調
時される論理マクロのアイドル・ステートの間の電力消
費を減少する方法において、（ａ）上記論理アレイを介する待機時の電力の引出しを
最小にするように、アイドル・ステートの開始に応答し
て上記の少なくとも１つの内部クロックを停止し、次い
で上記論理アレイを上記供給電圧から少なくとも部分的
に非結合にすることにより、上記論理マクロを滅勢し，（ｂ）上記工程（ａ）において上記供給電圧から非結合
にされた上記論理アレイの部分を上記供給電圧に再結合
し、上記静的ラッチに保持されている上記論理アレイへ
の上記現データ入力に基づき上記論理アレイの出力を安
定化させる時間を与えることにより、上記アイドル・ス
テートの終了に応答して上記論理アレイを再付勢し、（ｃ）上記時間の経過の後に上記論理マクロへの上記内
部クロックを再開始することを含む上記電力消費を減少
する方法。
【請求項２】上記論理マクロは夫々複数個のデータ入力
を有する複数個の論理アレイを含み、各論理アレイは、
該論理アレイに対する現データ入力を保持する別個の静
的ラッチへ結合され、各論理アレイは供給電圧に結合さ
れ，そして現入力データに基づく出力を有し、上記静的
ラッチの夫々は内部クロックにより駆動され、そして上
記工程（ａ）は、上記論理アレイを介する待機時の電力
の引出しを最小にするように、上記静的ラッチの夫々へ
の上記内部クロックを停止し、次いで各論理アレイを上
記供給電圧から部分的に非結合にすることを含み、上記
工程（ｂ）は，上記工程（ａ）において上記供給電圧か
ら非結合にされた上記アレイの部分を上記供給電圧に再
結合し、上記静的ラッチの保持されている上記論理アレ
イへの現データ入力に基づき上記論理アレイの夫々の出
力を安定化させる時間を与えることを含む、請求項１の
電力消費を減少する方法。
【請求項３】上記複数個の論理アレイは上記工程（ａ）
において予定の順序で滅勢され、そして上記工程（ｂ）
は上記滅勢の時の予定の順序と同じ順序で上記論理アレ
イを再付勢する、請求項２の電力消費を減少する方法。
【請求項４】上記論理マクロは複数種類の内部クロック
に従って制御され、上記複数種類の内部クロックは上記
工程（ａ）において予定の順序で停止され、そして上記
工程（ｃ）は、上記停止時の予定の順序と同じ順序で上
記内部クロックを再開始させる、請求項２の電力消費を
減少する方法。
【請求項５】上記アイドル・ステートの開始を検出する
工程を含み、上記工程（ａ）は上記検出に応答する、請
求項１の電力消費を減少する方法。
【請求項６】上記アイドル・ステートの終了を検出する
工程を含み、そして上記工程（ｂ）は上記アイドル・ス
テートの終了を検出する工程に応答する、請求項１の電
力消費を減少する方法。
【請求項７】上記論理マクロ滅勢工程（ａ）は、能動的
なアイドル制御信号を上記論理アレイに与えることを含
み、上記能動的なアイドル制御信号に基づいて上記論理
アレイを少なくとも部分的に非結合にする、請求項１の
電力消費を減少する方法。
【請求項８】上記論理アレイ再付勢工程（ｂ）は非能動
なアイドル制御信号を上記論理アレイに与えることを含
み、上記工程（ａ）において上記供給電圧から非結合に
された上記論理アレイの部分を上記非能動なアイドル制
御信号に応答して上記供給電圧に再結合する、請求項１
の電力消費を減少する方法。
【請求項９】現データ入力を保持する静的ラッチに結合
されたデータ入力、及びデータ出力を有し且つ供給電圧
に結合された論理アレイを含み且つ内部クロックを有す
る論理マクロを、アイドル・ステート・トリガ信号に応
答して停止するパワー・ダウン方法において、（ａ）上記トリガ信号を検出してアイドル・ステート状
態を開始し、（ｂ）上記工程（ａ）の上記トリガ信号の検出に応答し
て上記マクロの内部クロックを停止して上記マクロの静
的ラッチに保持されている現入力データを保存し、（ｃ）上記論理アレイを介する待機時の電力の引出しを
最小にするように，上記論理アレイを上記供給電圧から
部分的に非結合にし、上記アイドル状態の間有効な入力
データを上記静的ラッチに維持する事を含む上記パワー
・ダウン方法。
【請求項１０】現データ入力を保持する静的ラッチに結
合されたデータ入力、及びデータ出力を有し、且つアイ
ドル状態の間供給電圧から少なくとも部分的に非結合に
される論理アレイを含み且つ上記アイドル状態の間停止
される内部クロックを有する論理マクロを上記アイドル
状態から復帰させるために付勢するパワー・アップ方法
において、（ａ）トリガ信号を検出して上記アイドル状態を終了さ
せ，（ｂ）上記トリガ信号の検出に応答して、上記アイドル
状態の間上記供給電圧から非結合にされた上記論理アレ
イの部分を上記供給電圧に再結合して上記論理アレイを
再付勢し、（ｃ）アレイのデータ出力を安定させる時間待機し、（ｄ）上記時間の経過の後に上記論理アレイに対する上
記停止された内部クロックを再開始することを含む上記
パワー・アップ方法。