JP2003218680A - 高速に電源スイッチのオンオフが可能な論理回路 - Google Patents

Abstract

(57)【要約】 【課題】多入力の論理回路の各ノードのレベルを一義的
に決定することが可能なゲートを設けることにより、貫
通電流の低減を確実にし、かつ、漏洩電流を低減して高
速の電源オンオフを可能にする。 【解決手段】選択信号の値に応じて入力信号又は特定値
のいずれかを選択して出力する選択器と、選択信号の値
に拘わらず選択器が特定値を出力するように選択器を制
御する制御ゲートと、選択器の出力信号を入力して演算
を行なう演算器とを備える。演算器は全ての選択器の出
力信号が同時に特定値になるときに特定状態になり、そ
のときに低電位になるノードを駆動する論理スイッチ群
及び反対に高電位になるノードを駆動する論理スイッチ
群のそれぞれに独立に、電源線から演算器への接続を遮
断及び導通するための電源スイッチ備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
適用して好適な論理回路、特にCMOS (Complementary Me
tal Oxide Semiconductor)回路により構成され、電源投
入時及び回路不使用時の消費電力が低く、高速に電源ス
イッチのオンオフが可能な論理回路に関する。

【０００２】

【従来の技術】半導体集積回路の電源電圧は、プロセス
の微細化と低消費電力化要求とにより年々低下してい
る。特に低消費電力化要求は携帯電話等の携帯型電池駆
動機器の普及に伴い強まってきている。半導体集積回
路、中でもCMOS回路においては、消費電力はスイッチン
グ電力が支配的であり、スイッチング電力は電源電圧の
２乗に比例するので、電源電圧の低減が最も有効な消費
電力削減手段である。

【０００３】しかしながら、電源電圧の低減によって電
源電圧がトランジスタの閾値電圧に近づくとトランジス
タの駆動能力が著しく低下してしまい動作速度が低下す
る。これを回避するには、閾値電圧を下げる必要があ
る。ところが、閾値電圧を下げるとスイッチング電力に
比べて桁違いに小さかった漏れ電流が指数関数的に増大
し、無視できない電力を消費するようになる。そして、
今後の更なる微細化と低電圧化により、スイッチング電
力以上の電力を消費するようになると予測される。特
に、スイッチング電力が回路動作時にのみ消費されるの
に対し、漏れ電流による電力は、電源印加中に常に消費
される。長時間回路を使用しない場合は、この漏れ電流
による電力が支配的となるため、回路全体または不要な
回路の電源を遮断して消費電力を低減するのが一般的で
ある。

【０００４】これとは別に、長時間回路を使用しない状
態からスイッチオンしたときに、トランジスタの出力ノ
ードのレベルが一斉に反対のレベルに移行する場合があ
り、このとき貫通電流が流れる。この貫通電流も消費電
力増大の一因となる。

【０００５】例えば、特開平６−２９８３４号公報（文
献１）は、低閾値の論理回路と電源線対の間に高閾値の
MOSトランジスタによる電源スイッチ（以下ではこれを
「電源スイッチMOS」という）を挿入し、これを回路非
動作時にオフにして電源線対への漏れ電流を抑止する論
理回路の構成を開示している。電源スイッチMOSは、電
源線対の双方と論理回路の間に挿入されるか、又は多段
論理の各段毎に交互に電源線対の一方との間に挿入され
る。

【０００６】また、特開平５−２９１９２９号公報（文
献２）は、文献１による回路構成を採用する他、出力ノ
ードにレベルホールド回路を付加し、スイッチオフ時に
出力を保持する論理回路の構成を開示している。レベル
ホールド回路は、高閾値のMOSトランジスタで構成さ
れ、直接電源線対に接続される。また、複数のインバー
タを従属接続するインバータチェーンにおいて、奇数番
目と偶数番目とで電源系を分離し、それぞれを異なる高
閾値電源スイッチMOSで電源線対に接続し、出力ノード
およびその前段のノードに、高閾値のMOSトランジスタ
で構成したレベルホールド回路を付加する回路構成が開
示されている。レベルホールド回路は直接電源線対に接
続されており、インバータチェーンにおいて回路非動作
時に電源スイッチMOSをオフにすると、レベルホールド
回路が出力を保持する。文献１の論理回路が長時間のス
イッチオフによって全てのノードが出力ノードと同一レ
ベルになるのに対し、文献２のインバータチェーンで
は、交互に出力ノードまたはその前段のノードと同一レ
ベルとなり、各インバータはスイッチオフ前の出力レベ
ルを維持する場合がある。この場合に限って、長時間の
スイッチオフ後であってもスイッチオン時に貫通電流が
流れない。

【０００７】更に、特開平７−８６９１６号公報（文献
３）は、電源スイッチMOSを備える他、スイッチオフの
直前に各インバータの出力ノードのレベルを長時間のス
イッチオフ後のスイッチオン時に貫通電流が流れないレ
ベルに固定するNANDゲートを論理回路の入力ゲートの前
段に設ける回路構成を開示している。この回路構成で
は、特定の場合に限ることなく、スイッチオン時の貫通
電流が回避される。

【０００８】

【発明が解決しようとする課題】文献３によって、電源
電圧を低電圧化した場合の漏洩電流及び貫通電流の両者
を低減する技術が開示されている。しかし、対象とする
回路は、単純な単一入力の論理回路であり、多入力のた
めに論理回路の各ノードのレベルが入力に応じて高レベ
ルか低レベルかのいずれかの様々な状態となる場合は、
電源線対のどちらの電源線に電源スイッチMOSを挿入す
べきかを一義的に決定することができない。そのような
場合には、貫通電流が大きくなるのを避けるため、電源
電圧をゆっくり変化させざるを得なくなる。そのため、
必要に応じて頻繁に電源をオンオフする、即ち高速の電
源オンオフを行なうことができない。

【０００９】本発明の目的は、多入力の論理回路の各ノ
ードのレベルを一義的に決定することが可能なゲートを
設けることにより、貫通電流の低減を確実にし、かつ漏
洩電流を低減することができる高速電源オンオフの可能
な論理回路を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
の本発明の論理回路は、複数の入力信号を入力して信号
処理を行なう論理部と、複数の入力信号を同時に特定値
にする特定値設定部とを有し、論理部は、複数の入力信
号が同時に特定値になったときに特定状態になり、か
つ、論理部は、特定状態になったときに低電位になるノ
ードを駆動する第１の論理スイッチ群及び反対に高電位
になるノードを駆動する第２の論理スイッチ群によって
構成され、電源線から論理部への接続を遮断及び導通す
るための電源スイッチが第１の論理スイッチ群及び第２
の論理スイッチ群のそれぞれに独立に備えられているこ
とを特徴とする。

【００１１】本明細書では、上記の「特定状態」は、
「論理回路の各出力ノードのレベルが長時間のスイッチ
オフ後のスイッチオン時に貫通電流が流れないレベルに
固定されている状態」として定義される。なお、論理回
路において演算を行なう基本素子として、論理積ゲー
ト、反転論理積ゲート、論理和ゲート、反転論理和ゲー
ト、インバータ等があるが、これらを総称して論理スイ
ッチということとする。

【００１２】上記の本発明の論理回路では、複数の入力
信号が同時に特定値になることによって論理部の各ノー
ドのレベルが確定するため、貫通電流を抑えることが可
能になり、従って高速の電源オンオフが可能になる。ま
た、電源オフで漏洩電流が遮断され、消費電力が低減さ
れる。

【００１３】上記目的を達成するための本発明の別の論
理回路は、選択信号の値に応じて入力信号又は特定値の
いずれかを選択して出力する選択器と、選択信号の値に
拘わらず選択器が特定値を出力するように選択器を制御
する制御ゲートと、選択器の出力信号を入力して演算を
行なう演算器とを有しており、演算器は、選択器の全て
の出力信号が同時に特定値になることによって特定状態
になるものであり、かつ、演算器は、特定状態になった
ときに低電位になるノードを駆動する論理スイッチ群及
び反対に高電位になるノードを駆動する論理スイッチ群
によって構成されており、電源線から演算器への接続を
遮断及び導通するための電源スイッチが第１の論理スイ
ッチ群及び第２の論理スイッチ群のそれぞれに独立に備
えられていることを特徴とする。

【００１４】上記の「特定状態」の定義から、上記の制
御ゲートは、特定状態化制御ゲートとなるものであり、
そこに入力される信号が特定状態化制御信号となる。

【００１５】上記の本発明の別の論理回路では、制御ゲ
ートに特定状態化制御信号を入力することによって演算
器の各ノードのレベルが確定するため、貫通電流を抑え
ることが可能になり、従って高速の電源オンオフが可能
になる。また、電源オフで漏洩電流が遮断され、消費電
力が低減される。なお、上記論理回路の例として、代表
的には入力選択器を備える加算器がある。

【００１６】上記目的を達成するための本発明の更に別
の論理回路は、組合せ論理部と、複数の入力信号を一時
記憶して出力する第１のフリップフロップ群と、組合せ
論理部からの複数の出力信号を一時記憶して出力する第
２のフリップフロップ群と、第１及び第２のフリップフ
ロップ群の出力信号を同時に特定値にする、各フリップ
フロップに設けた特定値設定部とを有しており、組合せ
論理部への入力信号が該第１及び第２のフリップフロッ
プ群の出力信号であり、組合せ論理部は、特定値設定部
によって第１及び第２のフリップフロップ群の出力信号
が同時に特定値に設定されたときに特定状態になり、か
つ、組合せ論理部は、組合せ論理部が特定状態になった
ときに低電位になるノードを駆動する第１の論理スイッ
チ群及び反対に高電位になるノードを駆動する第２の論
理スイッチ群によって構成されており、電源線から組合
せ論理部への接続を遮断及び導通するための電源スイッ
チが第１の論理スイッチ群及び第２の論理スイッチ群の
それぞれに独立に備えられていることを特徴とする。

【００１７】特定値設定部を設けたフリップフロップと
して、後で詳述するが、リセット付きフリップフロッ
プ、出力低電位化機能付フリップフロップ及び出力高電
位化機能付フリップフロップがあり、これらのフリップ
フロップは、特定状態化制御信号を入力したときに特定
値を出力するように構成される。

【００１８】

【発明の実施の形態】以下、本発明に係る論理回路を図
面に示した発明の実施の形態を参照して更に詳細に説明
する。なお、図１〜図３１の内の複数の図における同一
の符号は、同一物又は類似物を表示するものとする。 ＜発明の実施の形態１＞本発明による加算器の基本構成
を図１に示す。図１において、1a，1bは、特定状態化制
御信号DCを入力するそれぞれA側及びB側の制御ゲート、
2aは、A側入力信号0，A，Xを入力選択信号ACによって選
択する選択器であるマルチプレクサ(MUX)、2bは、B側入
力信号0，B，Xを入力選択信号BCによって選択する選択
器であるマルチプレクサ、3は、マルチプレクサ2a，2b
の結果を入力して和S及びキャリーCを出力する加算部(A
dder)である。この基本構成は、図２に示す従来の加算
器の入力選択信号AC，BCを入力するゲートに対しての
み、その前段に特定状態化制御ゲート1a，1bを加えても
のである。なお、後で詳述するように、制御ゲート1a，
1bは、特定状態化制御信号DCが入力されると、選択器で
あるマルチプレクサ2a，2bを制御して特定値を出力さ
せ、それによって加算部3が特定状態になる。そこで、
以下では、制御ゲートを特定状態化制御ゲートというこ
ととする。

【００１９】本発明の加算器を説明するための準備とし
て、まず、構成の簡単なインバータチェーンを用いて特
定状態化制御ゲートを備えることによって得られる効果
の一般的な説明を行ない、続いて、図２に示した従来の
加算器について述べる。

【００２０】上記効果の一般的な説明に先立ち、まず、
特定状態化制御ゲートを持たない一般的なインバータチ
ェーン回路について述べる。図３にそのような一般的な
インバータチェーン回路を示す。入力ノードIN及び出力
ノードOUTの間に４つのインバータINV0，INV1，INV2，I
NV3が内部ノードN0，N1，N2を介して接続され、それぞ
れのインバータは、高電位側が高電位電源線VCCと直接
接続され、低電位側が低電位ローカル電源線GNDHに接続
されている。低電位ローカル電源線GNDHは低電位スイッ
チ制御信号SWGによって制御される高閾値NMOSトランジ
スタ6を介して低電位電源線GNDと接続されている。

【００２１】図４に上記インバータチェーン回路の状態
一覧を示す。Lは低電位、Mは中間電位、Hは高電位を表
す。図４の右端に各状態のNo.を付与している。制御状
態MODEには通常状態NORMAL、スイッチオフ状態OFF及び
スイッチオン状態ONがある。

【００２２】通常状態NORMALには入力ノードINの低電位
Lと高電位Hの２つの状態に対応してNo.1，2の２つの状
態がある。この状態では低電位スイッチ制御信号SWGが
高電位Hとなり低電位ローカル電源線GNDHは低電位電源
線GNDと導通し常に低電位Lとなる。そして、入力ノード
INの電位に応じてノードN0、N1、N2及びOUTが表のよう
に低電位L又は高電位Hに確定する。

【００２３】スイッチオフ状態OFFでは、低電位スイッ
チ制御信号SWGが低電位Lとなり低電位ローカル電源線GN
DHが低電位電源線GNDから遮断され、遮断前の通常状態N
ORMALの状態に応じて、状態No.1であれば状態No.3、5、
7と、状態No.2であれば状態No.4、6、7と変化してい
く。状態No.3及び4は遮断直後であり、遮断前の状態を
保っている。その後、遮断によって低電位側の漏れ電流
がなくなるのに対し、遮断されていない高電位側の漏れ
電流は続くため、低電位Lのノード及び低電位ローカル
電源線GNDHは、高電位側の漏れ電流によって次第に高電
位となり、状態No.5又は6の中間電位Mを経て、状態No.7
の高電位Hとなる。一方、高電位のノードは遮断によっ
て漏れ電流が止まり高電位を維持する。この結果、遮断
後十分時間が経過すると状態No.7のように全てのノード
が高電位Hとなる。

【００２４】スイッチオン状態ONでは再び低電位スイッ
チ制御信号SWGが高電位Hとなり低電位ローカル電源線GN
DHは低電位電源線GNDと導通し低電位Lとなる。この結
果、長時間スイッチオフ状態OFFであった場合は状態No.
7から状態No.8に遷移する。このとき、全ノードが高電
位Hなので全NMOSトランジスタが導通し全ノードの電位
が低下する。そして、電位低下によってPMOSトランジス
タも導通し、貫通電流を流しながら全ノードの電位が更
に低下し、状態No.9のように全ノードが中間状態になり
貫通電流を流し続ける。その後、入力ノードINから逐次
各ノードが確定していき、通常状態NORMALの状態N0.1又
は2に遷移する。スイッチオフ状態が短く状態N0.5又は6
の状態でスイッチオン時状態ON状態に遷移した場合も、
全ノードが高電位H又は中間電位Mにあるので、高電位H
のノードの電位が降下し貫通電流を流しながら状態No.9
を経て状態N0.1又は2に遷移する。一般的な回路ではゆ
っくりと低電位ローカル電源線GNDHの電位を変化させる
ことによってこの貫通電流を許容範囲内に削減してい
る。即ち、低電位ローカル電源線GNDHの電位を急速に変
化させると、貫通電流が許容範囲内を超えてしまうの
で、一般的な回路では高速にスイッチオンさせるとこと
はできない。

【００２５】図５に特定状態化制御ゲートを備えるイン
バータチェーン回路の第１の例を示す。図３で入力ノー
ドINの信号を受けていたインバータINV0は、反転論理積
ゲートNAに置き換えられ、特定状態化制御信号DCと入力
ノードINの信号との反転論理積を出力する。このように
して、インバータINV0が特定状態化制御ゲート1の機能
を合わせて有するように変更される。

【００２６】また、高電位側にも高電位ローカル電源線
VCCLが加えられる。高電位ローカル電源線VCCLは、高電
位スイッチ制御信号SWVによって制御される高閾値PMOS
トランジスタ7を介して高電位電源線VCCに接続される。
このとき、特定状態化制御信号DCを低電位Lにすると入
力ノードINの電位とは無関係に反転論理積ゲートNA出力
ノードN0は高電位となる。そして、ノードN1、N2、OUT
は順に低電位、高電位、低電位となる。そこで、ノード
N1及びOUTとそれを駆動するMOSトランジスタを低電位グ
ループ、ノードN0及びN2とそれを駆動するMOSトランジ
スタを高電位グループとする。そして、低電位グループ
の高電位電源端子は高電位ローカル電源線VCCLに、低電
位電源端子は低電位電源線GNDに、高電位グループの高
電位電源端子は高電位電源線VCCに、低電位電源端子は
低電位ローカル電源線GNDHにそれぞれ接続される。

【００２７】図６に第１のインバータチェーン回路の状
態一覧を示す。制御状態MODEには図４の３状態の他に特
定状態DEFAULTがある。

【００２８】通常状態NORMALには入力ノードINの低電位
Lと高電位Hの２つの状態に対応してNo.1、2の２つの状
態がある。これらの状態では低電位スイッチ制御信号SW
G及び高電位スイッチ制御信号SWVがそれぞれ高電位H及
び低電位Lとなり、低電位ローカル電源線GNDH及び高電
位ローカル電源線VCCLは、それぞれ低電位電源線GND及
び高電位電源線VCCと導通してそれぞれ低電位L及び高電
位Hとなる。また、特定状態化制御信号DCは高電位Hとな
り、ノードN0が入力ノードINの電位に応じて変化するよ
うになる。そして、ノードN0、N1、N2及びOUTが図６の
ように低電位L又は高電位Hに確定する。

【００２９】特定状態DEFAULTでは、特定状態化制御信
号DCが低電位Lとなる。この結果、前述のように入力ノ
ードINの電位とは無関係に状態No.3のようにノードN0、
N1、N2、OUTは低電位L又は高電位Hに一意に確定する。

【００３０】スイッチオフ状態OFFは、必ず特定状態DEF
AULTを経てから入る。低電位スイッチ制御信号SWG及び
高電位スイッチ制御信号SWVがそれぞれ低電位L及び高電
位Hとなり、低電位ローカル電源線GNDH及び高電位ロー
カル電源線VCCLがそれぞれ低電位電源線GND及び高電位
電源線VCCから遮断される。遮断直後には、特定状態DEF
AULTのノード電位が維持されて状態No.4のようになり、
その後低電位ローカル電源線GNDH及び高電位ローカル電
源線VCCLが中間電位Mとなる状態N0.5を経て十分時間が
経過すると状態N0.6へ遷移する。

【００３１】この間、ノードN0及びN2は、低電位ローカ
ル電源線GNDHが低電位電源線GNDからの遮断されている
ので、低電位側の漏れ電流は低電位ローカル電源線GNDH
の電位を上昇させ、ノードN0及びN2との電位差が縮小し
て漏れ電流が低減されながら、低電位ローカル電源線GN
DHの電位が中間電位Mを経て十分時間がたって高電位Hに
なると漏れ電流が停止する。このとき、ノードN0及びN2
の高電位Hは漏れ電流分が高電位電源線VCCから補われて
維持される。同様に、ノードN1及びOUTは高電位ローカ
ル電源線VCCLが高電位電源線VCCからの遮断されている
ので、高電位側の漏れ電流は高電位ローカル電源線VCCL
の電位を降下させ、ノードN1及びOUTとの電位差が縮小
して漏れ電流が低減されながら、高電位ローカル電源線
VCCLの電位が中間電位Mを経て十分時間がたって低電位L
になると漏れ電流が停止する。このとき、ノードN0及び
OUTの低電位Lは、漏れ電流分が低電位電源線GNDから補
われて維持される。

【００３２】スイッチオン状態ONに入ると再び低電位ス
イッチ制御信号SWG及び高電位スイッチ制御信号SWVがそ
れぞれ高電位H及び低電位Lとなり低電位ローカル電源線
GNDH及び高電位ローカル電源線VCCLがそれぞれ低電位電
源線GND及び高電位電源線VCCと導通し、それぞれ低電位
L及び高電位Hとなる。そのとき、特定状態化制御信号DC
は引き続き低電位Lのままである。この結果、長時間ス
イッチオフ状態OFFで状態No.6あった場合は、スイッチ
オン時状態ONの状態No.7、8を経て特定状態DEFAULTの状
態No.3に遷移する。この間、ノードN0及びN2はノードDC
及びN1が低電位LであるためNMOSトランジスタによって
低電位ローカル電源線GNDHから遮断され高電位Hを維持
する。同様に、ノードN1及びOUTはノードN0及びN2が高
電位HであるためPMOSトランジスタによって高電位ロー
カル電源線VCCLから遮断され低電位Lを維持する。

【００３３】スイッチオフ状態OFFが短く状態N0.5の状
態でスイッチオン状態ON状態に遷移した場合は、スイッ
チオン状態ONの状態No.8を経て特定状態DEFAULTの状態N
o.3に遷移する。

【００３４】スイッチオフ状態OFFが非常に短く状態N0.
4の状態でスイッチオン状態ONに遷移した場合は、直ち
に特定状態DEFAULTの状態No.3に遷移する。

【００３５】以上の各遷移を経て特定状態DEFAULTにな
ったときに、特定状態化制御信号DCを高電位Hに戻すと
通常状態NORMALの状態N0.1又は2に復帰する。

【００３６】図７に第１のインバータチェーン回路の不
正な動作を示す。不正な動作は、通常状態NORMALにおけ
る各ノードの電位が特定状態DEFAULTと異なる場合に、
特定状態化制御信号DCが高電位Hのままスイッチオフ状
態OFFに遷移した場合に起こる。図７の通常状態NORMAL
は、各ノードの値が特定状態DEFAULTと逆電位である。

【００３７】この状態でスイッチオフ状態OFFの状態No.
2に遷移すると、状態No.3を経て十分時間がたつと状態N
o.4に遷移する。この間、ノードN0、N2及び低電位ロー
カル電源線GNDHは低閾値MOSトランジスタを介して高電
位電源線VCCに接続され低電位電源線GNDとは遮断されて
いるため、高電位側の漏れ電流によって低電位Lから中
間電位Mを経て十分時間がたつと高電位Hに遷移する。同
様にノードN1、OUT及び高電位ローカル電源線VCCLは、
低閾値MOSトランジスタを介して低電位電源線GNDに接続
され高電位電源線VCCとは遮断されているため、低電位
側の漏れ電流によって高電位Hから中間電位Mを経て十分
時間がたつと低電位Lに遷移する。この結果、ローカル
電源線GNDH、VCCL及び各ノードN0、N1、N2、OUTはスイ
ッチオフ前の値と逆の値になっている。

【００３８】さて、スイッチオフ状態OFFで十分時間が
たった状態No.4の状態でスイッチオン状態ONに遷移する
と、状態No.5を経て状態No.6に遷移する。この間、ロー
カル電源線GNDH、VCCL及び各ノードN0、N1、N2、OUTは
逆の値から元の値に戻る。但し、電位はローカル電源線
GNDH及びVCCL、ノードN0、N1、N2、OUTの順に逐次変化
していくので、通常のスイッチング動作と同じで許容不
可能な貫通電流は流れない。また、スイッチオフ状態OF
F遷移後すぐにスイッチオン状態ONに遷移する場合も、
状態No.2から状態No.6に遷移するので低電位及び高電位
スイッチ制御信号SWG及びSWVのみが変化し問題ない。

【００３９】問題が発生するのはスイッチオフ状態OFF
遷移後、状態No.3でスイッチオン状態ONに遷移する場合
である。このとき、状態No.3から状態No.7に遷移し、各
ノードN0、N1、N2、OUTは中間電位Mにあるので、低電位
及び高電位スイッチ制御信号SWG及びSWVをそれぞれ高電
位H及び低電位Lにして、低電位及び高電位ローカル電源
線GNDH及びVCCLをそれぞれ低電位及び高電位電源線GND
及びVCCと導通すると、一斉に貫通電流が流れ出す。こ
の結果、許容不可能な貫通電流が流れる。

【００４０】以上のように、特定状態化制御ゲートを備
えたインバータチェーン回路の第１の例においては、特
定状態化制御信号DCによる回路の特定状態DEFAULT化
が、各素子の電源端子を接続する電源線の特定状態DEFA
ULTに対応した適切な選択と相まって貫通電流抑止を保
証する。

【００４１】図８に特定状態化制御ゲートを備えたイン
バータチェーン回路の第２の例を示す。第２の回路は、
前記第１の回路とほぼ同一であるが、低電位ローカル電
源線GNDH及び高電位ローカル電源線VCCLが電位均衡化制
御信号EQCによって制御される高閾値MOSトランジスタ8
及び逆流防止ダイオード9によって接続されている点が
異なる。

【００４２】図９に第２のインバータチェーン回路の状
態一覧を示す。通常状態NORMAL、特定状態DEFAULT、ス
イッチオフ状態OFFの動作は同一である。これらの状態
では追加した電位均衡化制御信号EQCは低電位Lに保たれ
る。

【００４３】スイッチオン状態ONでは、まず電位均衡化
制御信号EQCを高電位Hにする。このとき、スイッチオフ
状態OFFが十分な時間が続き、状態No.6にあると、低電
位ローカル電源線GNDH及び高電位ローカル電源線VCCLの
電位が本来の電位と逆転しているため、低電位ローカル
電源線GNDHから高電位ローカル電源線VCCLに電流が流
れ、双方の電位が均衡化して中間電位Mとなる。更に、R
C時定数を適切に調整すれば中間電位Mとなった後も電流
が流れ本来の電位に近づけることができる。この状態遷
移が状態No.7、8、9である。そして、状態No.9で低電位
スイッチ制御信号SWG及び高電位スイッチ制御信号SWVを
それぞれ高電位H及び低電位Lにすると特定状態DEFAULT
に復帰する。この結果、前記第１の回路では消費されて
いた低電位及び高電位ローカル電源線GNDH及びVCCLの電
荷が再利用され、消費電力を削減することができる。

【００４４】また、スイッチオフ状態OFFが比較的短時
間で状態No.4又は5にあると、低電位ローカル電源線GND
H及び高電位ローカル電源線VCCLの電位が本来の電位と
逆転していないため、電位均衡化制御信号EQCを高電位H
にしても逆流防止ダイオード9によって電流は流れな
い。この結果、逆転していない電位を逆転させてしまう
といった不必要な誤動作を回避することができる。

【００４５】図１０に特定状態化制御ゲートを備えたイ
ンバータチェーン回路の第３の例を示す。第３の回路
は、前記第１の回路同様、図３で入力ノードINを受けて
いたインバータINV0を反転論理積ゲートNAに置き換え、
特定状態化制御信号DCと入力ノードINとの反転論理積を
出力する。また、低電位ローカル電源線を低電位ローカ
ル電源線GNDH及びGNDLの２本とし、それぞれ低電位スイ
ッチ制御信号SGH及びSGLによって制御される高閾値NMOS
トランジスタ6a，6bを介して低電位電源線GNDに接続す
る。このとき、特定状態化制御信号DCを低電位Lにする
と、入力ノードINの電位とは無関係に反転論理積ゲート
NA出力ノードN0は高電位となる。そして、ノードN1、N
2、OUTは順に低電位、高電位、低電位となる。

【００４６】ここで、ノードN1及びOUTとそれを駆動す
るMOSトランジスタを低電位グループ、ノードN0及びN2
とそれを駆動するMOSトランジスタを高電位グループと
する。そして、低電位及び高電位グループの低電位電源
端子は、それぞれ低電位ローカル電源線GNDL及びGNDHに
接続される。どちらのグループの素子も高電位電源端子
は高電位電源線VCCに接続される。本回路では電源線GND
とローカル電源線GNDH，GNDLを接続する電源スイッチが
高閾値NMOSトランジスタ6a，6bのみであり、前記第１、
第２の回路で必要だった高閾値PMOSトランジスタ7は不
要である。また、前記第１、第２の回路で４本必要であ
った電源線は３本となる。

【００４７】なお、上記とは逆に、高電位電源線VCC側
に２本のローカル電源線を用意し、該２本のローカル電
源線と高電位電源線VCCの間に２個の高閾値PMOSトラン
ジスタを設けるようにすることが可能である。その場合
は、どちらのグループの素子も低電位電源端子が電源線
GNDに接続される。

【００４８】図１１に第３のインバータチェーン回路の
状態一覧を示す。図６同様、Lは低電位、Mは中間電位、
Hは高電位を表し、右端に各状態のNo.を付与している。
制御状態MODEは図６の４状態の内のスイッチオン状態ON
が2つの状態ON1及びON2に分かれている。

【００４９】通常状態NORMALには前記第１の回路と同
様、入力ノードINの低電位Lと高電位Hの２つの状態に対
応してNo.1、2の２つの状態がある。これらの状態では
低電位スイッチ制御信号SGH及びSSLが高電位Hとなり、
低電位ローカル電源線GNDH及びGNDLは低電位電源線GND
と導通し低電位Lとなる。また、特定状態化制御信号DC
は高電位HとなりノードN0が入力ノードINの電位に応じ
て変化するようになる。そして、ノードN0、N1、N2及び
OUTが表のように低電位L又は高電位Hに確定する。

【００５０】特定状態DEFAULTでは前記第１の回路と同
様、特定状態化制御信号DCが低電位Lとなる。この結
果、前述のように入力ノードINの電位とは無関係に、状
態No.3のようにノードN0、N1、N2、OUTは低電位L又は高
電位Hに一意に確定する。

【００５１】スイッチオフ状態OFFは、必ず特定状態DEF
AULTを経てから入る。低電位スイッチ制御信号SGH及びS
GLが低電位Lとなり低電位ローカル電源線GNDH及びGNDL
が低電位電源線GNDから遮断される。遮断直後には、特
定状態DEFAULTのノード電位をが維持され状態No.4のよ
うになり、その後、低電位ノードN1、OUT、及び低電位
ローカル電源線GNDH、GNDLが中間電位Mとなる状態N0.5
を経て、十分時間が経過すると全ノードが高電位Hとな
る状態N0.6へ遷移する。

【００５２】この間、ノードN0及びN2は低電位ローカル
電源線GNDHが低電位電源線GNDからの遮断されているの
で、低電位側の漏れ電流は低電位ローカル電源線GNDHの
電位を上昇させ、ノードN0及びN2との電位差が縮小して
漏れ電流が低減されながら、低電位ローカル電源線GNDH
の電位が中間電位Mを経て十分時間がたって高電位Hにな
ると漏れ電流が停止する。このとき、ノードN0及びN2の
高電位Hは、漏れ電流分が高電位電源線VCCから補われて
維持される。一方、ノードN1，OUT及び低電位ローカル
電源線GNDLは、高電位電源線VCCからの漏れ電流によっ
て電位が上昇し、中間電位Mを経て高電位Hに遷移する。
このとき、電位上昇に伴って電位差が縮小するので漏れ
電流が低減されていき十分時間がたって高電位Hになる
と漏れ電流が停止する。

【００５３】スイッチオン状態ON1では、スイッチ制御
信号SGLが高電位Hとなり、電位ローカル電源線GNDLが低
電位電源線GNDと導通し低電位Lとなる。この結果、長時
間スイッチオフ状態OFFで状態No.6であった場合は、ス
イッチオン状態ONの状態No.7、8を経て状態No.9に遷移
する。この間、ノードN0、N2及び低電位ローカル電源線
GNDHは、引き続き低電位電源線GNDから遮断されている
ので高電位Hを維持する。一方、ノードN1及びOUTはノー
ドN0及びN2が高電位HであるためPMOSトランジスタによ
って高電位電源線VCCから遮断され、低電位ローカル電
源線GNDLと共に中間電位Mを経て低電位Lに遷移する。

【００５４】スイッチオフ状態OFFが短く状態N0.5の状
態でスイッチオン状態ON状態に遷移した場合は、スイッ
チオン状態ON1の状態No.8を経て状態No.9に遷移する。
このとき、ノードN0、N2及び低電位ローカル電源線GNDH
は同様に高電位Hを維持し、ノードN1及びOUTも同様に低
電位ローカル電源線GNDLと共に中間電位Mから低電位Lに
遷移する。スイッチオフ状態OFFが非常に短く、状態N0.
4の状態でスイッチオン状態ONに遷移した場合は、直ち
に状態No.9に遷移する。

【００５５】スイッチオン状態ON2では再び低電位スイ
ッチ制御信号SGHが高電位Hとなり、低電位ローカル電源
線GNDHが低電位電源線GNDと導通し、中間電位Mを経て低
電位Lとなる。このとき、低電位ローカル電源線GNDHと
高電位HのノードN0及びN2とは、スイッチオン状態ON1で
低電位LとなったノードN1及びOUTによって制御されるNM
OSトランジスタにより遮断されているので、ノードN0及
びN2は高電位Hを維持する。この結果、状態No.10、11を
経て特定状態DEFAULTの状態No.3に復帰する。そして、
特定状態DEFAULTで特定状態化制御信号DCを高電位Hに戻
すと、通常状態NORMALの状態N0.1又は2に復帰する。

【００５６】図１２に第３のインバータチェーン回路の
不正な動作を示す。不正な動作は、第1の回路と同様、
通常状態NORMALにおける各ノードの電位が特定状態DEFA
ULTと異なる場合に、特定状態化制御信号DCが高電位Hの
ままスイッチオフ状態OFFに遷移した場合に起こる。

【００５７】図１２の通常状態NORMALは、各ノードの値
が特定状態DEFAULTと逆電位である。この状態でスイッ
チオフ状態OFFの状態No.2に遷移すると、状態No.3を経
て十分時間がたつと状態No.4に遷移する。この間、ノー
ドN0，N2及び低電位ローカル電源線GNDH及びGNDLは、低
閾値MOSトランジスタを介して高電位電源線VCCに接続さ
れて低電位電源線GNDとは遮断されているため、高電位
側の漏れ電流によって低電位Lから中間電位Mを経て、十
分時間がたつと高電位Hに遷移する。一方、ノードN1及
びOUTは低電位電源線GNDと遮断されているため高電位H
を維持する。この結果全ノードが高電位Hとなる。

【００５８】さて、スイッチオフ状態OFFで十分時間が
たった状態No.4の状態でスイッチオン状態ON1に遷移す
ると、状態No.5、6を経て状態No.7に遷移する。この場
合、図１１のスイッチオン状態ON1と同様の動作をし問
題は発生しない。図１１との違いは、特定状態化制御信
号DC及び入力ノードINが高電位Hであることである。し
かし、これらによって制御されるNMOSトランジスタはノ
ードN0とローカル電源線GNDHを接続するものであり、ス
イッチオン状態ON1ではローカル電源線GNDHは高電位Hを
維持するので、前記NMOSトランジスタが導通してもノー
ドN0の高電位Hは維持され問題ない。

【００５９】その後、スイッチオン状態ON2に遷移する
と、状態No.11を経て状態No.12に遷移する。この間、ロ
ーカル電源線GNDH及び各ノードN0、N1、N2、OUTはこの
順に逐次電位が逆転していくので、通常のスイッチング
動作と同じで許容不可能な貫通電流は流れない。また、
スイッチオフ状態OFF遷移後すぐにスイッチオン状態ON1
に遷移する場合も、状態No.2から状態No.8に遷移するの
で低電位スイッチ制御信号SGLのみが変化し問題ない。
更に、スイッチオン状態ON2に遷移しても、低電位スイ
ッチ制御信号SGHのみが変化して状態No.12に遷移し問題
ない。

【００６０】問題が発生するのは、スイッチオフ状態OF
Fで十分時間がたたず低電位LであったノードN0及びN2が
中間電位Mの状態No.3でスイッチオン状態ON1に遷移した
場合である。このとき、状態No.3から状態No.9を経て状
態No.10に遷移する。ノードN0及びN2は中間電位Mにある
ので、低電位スイッチ制御信号SGLを高電位Hにして低電
位ローカル電源線GNDLを低電位電源線GNDと導通する
と、ノードN0及びN2によって制御されるMOSトランジス
タが同時に導通し、これらのMOSトランジスタによって
駆動されるノードN1及びOUT経由で貫通電流が流れ出
す。また、高電位HであったノードN1及びOUTは中間電位
Mになる。

【００６１】その後、スイッチオン状態ON2に遷移する
と状態No.13に遷移する。低電位スイッチ制御信号SGHを
高電位Hにして低電位ローカル電源線GNDHが低電位電源
線GNDと導通するので、更に中間電位MになったノードN1
によって制御されるMOSトランジスタが同時に導通し、
これらのMOSトランジスタによって駆動されるノードN2
経由で貫通電流が流れ出す。この結果、許容不可能な貫
通電流が流れる。

【００６２】以上のように、特定状態化制御ゲートを備
えたインバータチェーン回路の第３の例においては、特
定状態化制御信号DCによる回路の特定状態DEFAULT化
が、各素子の電源端子を接続する電源線の特定状態DEFA
ULTに対応した適切な選択と相まって、貫通電流抑止を
保証する。

【００６３】以上の説明を基にして、図２に示した従来
の加算器について述べる。図２のマルチプレクサ2aにお
いて、入力選択信号ACがA側入力信号0、A、及びXのいず
れかを選択して加算部3の一方の入力に供給する。同様
に、マルチプレクサ2bにおいて、入力選択信号BCがB側
入力信号0，B，及びYのいずれかを選択して加算部3の他
方の入力に供給する。そして、加算部3は、これら２入
力を加算し、和S及びキャリーCを出力する。この結果、
図２の加算器では、入力選択信号AC及びBCの値によっ
て、A+B，A+Y，B+X，X+Y，A，B，X，Y及び0を出力する
ことが可能である。

【００６４】図２の加算器は、一般のN（Nは自然数）ビ
ット加算器と考えてよいが、回路動作を詳細に記述する
ために、Nを２とし、入力X及びYを省略した加算器とし
たものを図１３に示す。これは、言い換えると入力ゼロ
化機構付２ビット加算器である。入力X及びYを省略する
と、入力選択は、マルチプレクサより簡単な論理積AN
0，AN1，AN2及びAN3によって実現される。

【００６５】論理積AN0の出力AZ0及び論理積AN1の出力A
Z1は、入力選択信号ACが1であればそれぞれA側入力A0及
びA1の値になり、0であれば双方とも0となる。同様に、
論理積AN2の出力BZ0及び論理積AN3の出力BZ1は、入力選
択信号BCが１であればそれぞれB側入力B0及びB1の値に
なり、0であれば双方とも0となる。この結果、入力選択
信号AC及びBCの値の組11，10，01及び00に応じて、２ビ
ット加算器回路はそれぞれ２ビットのA+B，A，B及び0を
和S0及びS1とキャリーCに出力する。

【００６６】２ビット加算部3は、排他的論理和EO0及び
EO1、反転論理積NA、反転排他的論理和EN、インバータI
NV、及び反転マルチプレクサMXから成る。排他的論理和
EO0及びEO1がそれぞれ下位側の和S0及び下位側からのキ
ャリー反映前の和P1を生成し、反転論理積NAが下位側か
らのキャリーの反転信号C0Nを生成し、反転排他的論理
和ENがキャリー反映前の和P1及びキャリーの反転信号C0
Nから上位側の和S1を生成し、インバータINV及び反転マ
ルチプレクサMXがキャリー反映前の和P1により、キャリ
ーの反転信号C0NまたはインバータINV によって生成さ
れたB側上位ビットBZ1の反転BZ1Nのいずれかを選択して
反転し、キャリーCを生成する。

【００６７】図１３の加算器の具体的な回路図を図１４
に示す。論理図を回路図に展開することにより論理セル
の内部ノードや論理セルと電源線の接続関係が明らかに
なる。図１４において、各セルは高電位電源線VCC及び
低電位ローカル電源線GNDHに接続されている。更に低電
位ローカル電源線GNDHは低電位スイッチ制御信号SWGに
よって制御される高閾値NMOSトランジスタ6により、低
電位電源線GNDに接続されている。図１４では排他的論
理和EO0及びEO1、反転排他的論理和EN及び反転マルチプ
レクサMXは、PMOSトランジスタとNMOSトランジスタのペ
アのパストランジスタ論理を使用して構成されている。

【００６８】図１５に上記入力ゼロ化機構付２ビット加
算回路の通常状態一覧を示す。入力ノード群INは、入力
選択信号AC及びBC、A側入力A0及びA1、そしてB側入力B0
及びB1の6ビットである。回路の状態は、出力ノード群O
UT及び内部ノード群NODEの電位の組合せである。図１５
に示すように、出力ノード群OUTは３ノード、内部ノー
ド群NODEは８ノードある。この他にセルの内部ノードが
存在するが、これらのノードの反転電位ノードのみなの
で省略する。入力ノードの組合せは２の６乗で６４通り
であるが、回路の状態としては図１５のように２５通り
である。通常のプロセッサに用いられる３２や６４ビッ
トの加算器であれば、更に膨大な回路状態が存在する。
前記インバータチェーンでは回路の状態が２通りのみで
あったため全状態に対応するような回路的工夫の余地が
あったが、このように状態数が増加するとそのような余
地はない。

【００６９】さて、図１４の加算器の電源状態の一覧を
示したものが図１６である。＊は様々な電位を取り得る
ことを示し、状態No.1，2または7では、図１５の２５通
りの状態の何れかに、状態No.3では図１５の２５通りの
状態の何れかの状態の低電位Lのノードを中間電位Mにし
た状態を取り得る。

【００７０】状態遷移の詳細は、図４のインバータチェ
ーンの場合と同様であるが、通常状態NORMALの状態数が
２通りから２５通りとなった点が異なる。図４の場合と
同様に、通常状態NORMALからスイッチオフ状態OFFに遷
移すると、状態No.2、3、4と遷移する。低電位スイッチ
制御信号SWGが低電位Lとなるので、低電位ローカル電源
線GNDH、出力ノード群OUT及び内部ノード群NODEの内、
低電位Lであったノードは中間電位Mを経て十分時間がた
つと高電位Hとなる。また、高電位Hであったノードは高
電位Hを維持する。

【００７１】この結果、状態No.3では中間電位Mと高電
位Hが混在した状態、状態No.4では全ノードが高電位Hの
状態になる。状態No.4でスイッチオン状態ONに遷移する
と、状態No.5、6、7と遷移する。低電位スイッチ制御信
号SWGが高電位Hとなるので、低電位ローカル電源GNDHが
低電位電源GNDと導通して低電位Lに向かって遷移する。
そして、全ノードが高電位Hなので全NMOSトランジスタ
が導通しており、低電位ローカル電源GNDHと共に全ノー
ドが低電位Lに向かって遷移する。

【００７２】ノードが高電位Hでなくなると、それによ
って制御されるPMOSトランジスタが導通するので、全ノ
ードが低電位Lに向かって遷移すると全ノードのPMOSト
ランジスタも導通し、全ノードで貫通電流が流れる。そ
して、全ノードが中間電位Mに向かいながら入力ノード
から逐次電位が確定してゆき、全ノードの電位が確定す
ると貫通電流が停止する。このため、スイッチオン状態
ONにおいて貫通電流を許容範囲内に収めるには低電位ロ
ーカル電源GNDHがゆっくり上昇するようにする必要があ
る。

【００７３】ここで、図１に示した本発明による入力選
択器付加算器について説明する。先に述べたように、本
加算器は、図２の従来の入力選択器付加算器に、加算器
入力として特定の定数を選択する機能を付加したもので
ある。特定の定数を選択する機能は、特定状態化制御信
号DCによって入力選択信号AC及びBCを特定値にすること
により、実現される。

【００７４】一般的には本発明を適用するには全ての入
力ノードを特定値にする必要があるが、プロセッサの加
算器やALU(Alithmetic and Logic Unit)には入力選択器
が付いているのが一般的であり、その入力の選択肢に定
数が含まれていることも一般的である。このため、本実
施形態のように入力選択信号AC及びBCのみを特定値にす
れば、全入力ノードを特定値にした場合と同様の効果が
得られ、回路規模の増大及び遅延時間の悪化を最小限に
抑えることができる。特に、演算器においてはデータ系
が遅延時間を律速することが一般的であるため、制御系
のみに回路を付加することで遅延時間の全体として悪化
を回避することができる。

【００７５】具体的には、入力選択信号ACを２ビット信
号とし、その値0，1又は2に応じて入力0，A又はXを選択
するものとすると、入力選択信号ACとマルチプレクサ2a
との間に２ビット論理積ゲートである特定状態化制御ゲ
ート1aを追加し、特定状態化制御信号DCとの論理積をと
ることにより、特定状態化制御信号DCを低電位にすれば
マルチプレクサ2aが0を選択するようにする。入力選択
信号BCに関しても同様に、入力選択信号BCとマルチプレ
クサ2bとの間に２ビット論理積ゲートである特定状態化
制御ゲート1bが追加される。

【００７６】この結果、特定状態化制御信号DCを低電位
にすると、本入力選択器付加算器の内部状態及び出力状
態は一つの特定状態になる。その特定状態は、マルチプ
レクサ2a，2bが0を出力し、加算部3が0＋0を実行して和
S及びキャリーCとして0を出力する状態である。

【００７７】この特定状態に対して、図５，８及び１０
に示したインバータチェーンの電源線接続方式を適用す
ることができる。但し、図８の方式は、図５の方式に電
荷回収のためのイコライザを追加しただけで電源系以外
は図５と同一なので、図５及び図１０の方式を適用した
場合について説明する。説明を簡単にするため、従来例
と同様に、入力ゼロ化機構付２ビット加算器を用いて詳
細を説明する。

【００７８】図１７は、本発明を適用した入力ゼロ化機
構付２ビット加算器の論理図である。なお、図１では３
通りあった入力選択肢を２通りにしたため、入力選択信
号AC及びBCは1ビットである。図１３の回路に、特定状
態化制御ゲート1aである論理積AN4及び特定状態化制御
ゲート1bである論理積AN5が付加される。それにより、
入力選択信号AC及びBCと特定状態化制御信号DCとの論理
積結果の論理積AD及びBDが論理積AN0，AN1，AN2及びAN3
に入力される。この結果、特定状態化制御信号DCを低電
位Lにすれば入力選択信号AC及びBCの値に依らず、論理
積AD及びBDが低電位Lとなり、加算器入力AZ0，AZ1，BZ0
及びBZ1が低電位Lとなる。

【００７９】図１８は、図１７の論理を具体化した第１
の回路である。該回路には図５に示した電源線接続方式
が用いられる。まず、高電位側にも高電位ローカル電源
線VCCLが加えられ、該高電位ローカル電源線は、高電位
スイッチ制御信号SWVによって制御される高閾値PMOSト
ランジスタ7を介して高電位電源線VCCに接続される。こ
のとき、特定状態化制御信号DCを低電位Lにすると入力
ノード群INの電位とは無関係に内部ノード群NODE及び出
力ノード群OUTは低電位Lまたは高電位Hとなる。

【００８０】そこで、低電位Lとなるノード及びそれを
駆動するMOSトランジスタを低電位グループ、高電位Hと
なるノード及びそれを駆動するMOSトランジスタを高電
位グループとする。そして、低電位グループの高電位電
源端子は高電位ローカル電源線VCCLに、低電位電源端子
は低電位電源線GNDにそれぞれ接続され、高電位グルー
プの高電位電源端子は高電位電源線VCCに、低電位電源
端子は低電位ローカル電源線GNDHにそれぞれ接続され
る。各素子の電源線接続状況は図１８に示す通りであ
る。また、図１４と同様に、排他的論理和EO0及びEO1、
反転排他的論理和EN、及び反転マルチプレクサMXは、PM
OSトランジスタとNMOSトランジスタのペアのパストラン
ジスタ論理を使用して構成される。

【００８１】次に、図１９に図１７の論理を具体化した
第２の回路を示す。第１の回路と同様に、図５の電源線
接続方式が用いられる。第１の回路との違いは、PMOSト
ランジスタとNMOSトランジスタのペアのパストランジス
タ論理を使用していない点のみである。

【００８２】図２０に第１及び第２の回路の電源状態一
覧を示す。基本的には図６に示したのと同様であるが、
回路の複雑化によりノード数が増加し通常状態NORMALの
状態数も増加している。

【００８３】通常状態NORMALでは、低電位スイッチ制御
信号SWG及び高電位スイッチ制御信号SWVがそれぞれ高電
位H及び低電位Lとなり、低電位ローカル電源線GNDH及び
高電位ローカル電源線VCCLは、それぞれ低電位電源線GN
D及び高電位電源線VCCと導通して、それぞれ低電位L及
び高電位Hとなる。また、特定状態化制御信号DCは高電
位Hとなっている。このとき、ノードAD及びBDがノードA
C及びBCと同電位となるので、本回路の動作は図１５の
通常状態一覧において、ノードAC及びBCをノードAD及び
BDに読み替えれば良く、通常状態NORMALは、図１４と同
様、２５通りである。図２０では、各ノードが様々な電
位をとり得ることを＊で示し、状態No.1としてまとめて
いる。

【００８４】特定状態DEFAULTでは、特定状態化制御信
号DCが低電位Lとなる。この結果、入力ノード群INの電
位とは無関係に各ノードは、状態No.2のように低電位L
又は高電位Hに一意に確定する。

【００８５】本実施形態では論理が追い易いように出来
るだけ正極性の論理を用いており、特定状態化制御信号
DCによって加算器入力を全てゼロ化すると低電位Lにな
る出力及び内部ノードが多い。しかしながら、セル内部
ノードはこれらのノードの反転電位ノードが多く高電位
Lになるノードが多い。図１８の回路では図２０の状態N
o.2のように出力及び内部ノードは１１ノードの内１ノ
ードのみ高電位Hであるが、セル内部ノードは１７ノー
ドの内１ノードのみ低電位Lである。したがって全ノー
ドを見渡すと電位の偏りはあまり見られない。

【００８６】スイッチオフ状態OFFには必ず特定状態DEF
AULTを経てから入る。低電位スイッチ制御信号SWG及び
高電位スイッチ制御信号SWVがそれぞれ低電位L及び高電
位Hとなり、低電位ローカル電源線GNDH及び高電位ロー
カル電源線VCCLがそれぞれ低電位電源線GND及び高電位
電源線VCCから遮断される。遮断直後には、特定状態DEF
AULTのノード電位が維持されて状態No.3のようになり、
その後低電位ローカル電源線GNDH及び高電位ローカル電
源線VCCLが中間電位Mとなる状態N0.4を経、更に十分時
間が経過すると状態N0.5へ遷移する。

【００８７】この間、高電位Hのノードでは、低電位ロ
ーカル電源線GNDHが低電位電源線GNDから遮断されるの
で、低電位側の漏れ電流が低電位ローカル電源線GNDHの
電位を上昇させ、高電位Hのノードとの電位差が縮小す
る。それによって漏れ電流が低減していき、低電位ロー
カル電源線GNDHの電位が中間電位Mを経て上昇し、十分
時間がたってから高電位Hになる。その状態で漏れ電流
が停止する。このとき、高電位Hのノードでは、漏れ電
流分が高電位電源線VCCから補われて高電位Hが維持され
る。

【００８８】同様に、低電位Lのノードでは、高電位ロ
ーカル電源線VCCLが高電位電源線VCCから遮断されるの
で、高電位側の漏れ電流が高電位ローカル電源線VCCLの
電位を降下させ、低電位Lのノードとの電位差が縮小す
る。それによいって漏れ電流が低減していき、高電位ロ
ーカル電源線VCCLの電位が中間電位Mを経て下降し、十
分時間がたってから低電位Lになる。その状態で漏れ電
流が停止する。このとき、低電位Lのノードでは、漏れ
電流分が低電位電源線GNDから補われて低電位Lが維持さ
れる。

【００８９】スイッチオン状態ONでは、再び低電位スイ
ッチ制御信号SWG及び高電位スイッチ制御信号SWVがそれ
ぞれ高電位H及び低電位Lとなり、低電位ローカル電源線
GNDH及び高電位ローカル電源線VCCLがそれぞれ低電位電
源線GND及び高電位電源線VCCと導通してそれぞれ低電位
L及び高電位Hとなる。

【００９０】この結果、長時間スイッチオフ状態OFFで
状態No.5であった場合は、スイッチオン状態ONの状態N
o.6，7を経て特定状態DEFAULTの状態No.2に遷移する。
この間、高電位Hのノードは、それを駆動するMOSトラン
ジスタを制御するノードが低電位LであるためNMOSトラ
ンジスタによって低電位ローカル電源線GNDHから遮断さ
れ、高電位Hを維持する。同様に、低電位Lのノードは、
駆動するMOSトランジスタを制御するノードが高電位Hで
あるためPMOSトランジスタによって高電位ローカル電源
線VCCLから遮断され、低電位Lを維持する。

【００９１】スイッチオフ状態OFFが短く状態N0.5の状
態でスイッチオン状態ON状態に遷移した場合は、スイッ
チオン状態ONの状態No.8を経て特定状態DEFAULTの状態N
o.3に遷移する。

【００９２】スイッチオフ状態OFFが非常に短く状態N0.
4の状態でスイッチオン状態ONに遷移した場合は直ちに
特定状態DEFAULTの状態No.3に遷移する。

【００９３】以上の結果の後、特定状態DEFAULTで特定
状態化制御信号DCを高電位Hに戻すと通常状態NORMALの
状態N0.1に復帰する。

【００９４】図１８の回路はパストランジスタ論理を使
用しているため、通常のCOMSのように漏れ電流が停止し
ない場合がある。例えば、排他的論理和EO0では２つの
パストランジスタの入力電位は互いに反転電位となって
いる。即ち、ノードBZ0及びその反転信号を入力してい
る。そして、２つのパストランジスタの制御電位も互い
に反転電位となっている。即ち、ノードAZ0及びその反
転信号を入力している。この結果、入力ノードAZ0及びB
Z0がどのような電位の組合せであっても、２つのパスト
ランジスタの入力電位の一方は、パストランジスタ出力
電位とは反転電位となる。例えば、特定状態DEFAULTで
は、排他的論理和EO0のパストランジスタ出力ノードが
高電位Hで、下側のパストランジスタ入力ノードはノー
ドBZ0であり低電位Lである。したがって、このパストラ
ンジスタを介して漏れ電流が流れ続ける。

【００９５】但し、高電位電源線VCCからこのパストラ
ンジスタを介して低電位電源線に至るパスには、PMOSト
ランジスタが１つ、PMOSトランジスタとNMOSトランジス
タのペアが２つ、NMOSトランジスタが１つある。それに
より、インバータのように高電位電源線VCCから低電位
電源線に至るパスにPMOSトランジスタとNMOSトランジス
タが１つずつしかない場合よりは漏れ電流が格段に小さ
い。パストランジスタ論理においてはその両端が直接電
源線につながることはないので、この例のように漏れ電
流が小さい場合のみとなる。

【００９６】一方、図１９の回路はパストランジスタ論
理を使用していない。したがって、図１９の回路ならば
スイッチオフ状態OFFで十分時間がたてば漏れ電流は停
止する。

【００９７】続いて、図２１に図１７の論理を具体化し
た第３の回路を示す。第３の回路には、図１０の電源線
接続方式が用いられる。まず、低電位ローカル電源線
は、低電位ローカル電源線GNDH及びGNDLの２本とし、低
電位スイッチ制御信号SGH及びSGLによって制御されるそ
れぞれ高閾値NMOSトランジスタ6a及び6bを介して低電位
電源線GNDに接続される。

【００９８】このとき、特定状態化制御信号DCを低電位
Lにすると入力ノード群INの電位とは無関係に内部ノー
ド群NODE及び出力ノード群OUTは低電位Lまたは高電位H
となる。そこで、低電位Lとなるノード及びそれを駆動
するMOSトランジスタを低電位グループ、高電位Hとなる
ノード及びそれを駆動するMOSトランジスタを高電位グ
ループとする。そして、低電位及び高電位グループの低
電位電源端子は、それぞれ低電位ローカル電源線GNDL及
びGNDHに接続される。どちらのグループの素子も高電位
電源端子は高電位電源線VCCに接続される。

【００９９】各素子の電源線接続状況は、図２１に示す
通りである。また、図１４と同様に、排他的論理和EO0
及びEO1、反転排他的論理和EN、及び反転マルチプレク
サMXは、PMOSトランジスタとNMOSトランジスタのペアの
パストランジスタ論理を使用して構成される。

【０１００】図２２に図２１に示した回路の電源状態一
覧を示す。電源状態は、図１１に示したのと基本的に同
様であるが、回路の複雑化によってノード数が増加し、
通常状態NORMALの状態数も増加している。

【０１０１】通常状態NORMALでは、低電位スイッチ制御
信号SGH及びSSLが高電位Hとなり、低電位ローカル電源
線GNDH及びGNDLは低電位電源線GNDと導通して低電位Lと
なる。また、特定状態化制御信号DCは高電位Hであり、
通常状態NORMALの状態数は、図１８及び図１９の回路と
同様２５通りである。

【０１０２】特定状態DEFAULTでは特定状態化制御信号D
Cが低電位Lとなる。この結果、入力ノード群INの電位と
は無関係に各ノードは状態No.2のように低電位L又は高
電位Hに一意に確定する。

【０１０３】スイッチオフ状態OFFには必ず特定状態DEF
AULTを経てから入る。低電位スイッチ制御信号SGH及びS
GLが低電位Lとなり、低電位ローカル電源線GNDH及びGND
Lが低電位電源線GNDから遮断される。遮断直後には、特
定状態DEFAULTのノード電位をが維持され状態No.3のよ
うになり、その後、低電位グループのノード及び低電位
ローカル電源線GNDH、GNDLが中間電位Mとなる状態N0.4
を経て、十分時間が経過すると全ノードが高電位Hとな
る状態N0.5へ遷移する。この間、高電位グループのノー
ドを介する漏れ電流は、低電位ローカル電源線GNDHが低
電位電源線GNDからの遮断されているので、低電位ロー
カル電源線GNDHの電位を上昇させ、高電位グループのノ
ードとの電位差を縮小させて漏れ電流を低減させてい
く。低電位ローカル電源線GNDHの電位が中間電位Mを経
て十分時間がたって高電位Hになると漏れ電流は停止す
る。このとき、高電位グループのノードでは漏れ電流分
が高電位電源線VCCから補われて高電位Hが維持される。

【０１０４】一方、低電位グループノード及び低電位ロ
ーカル電源線GNDLは、高電位電源線VCCからの漏れ電流
によって電位が上昇し、中間電位Mを経て高電位Hに遷移
する。このとき、電位上昇に伴って電位差が縮小するの
で漏れ電流が低減されていき、十分時間がたって高電位
Hになると漏れ電流が停止する。図２１の回路はパスト
ランジスタを使用しているが、全ての電位が高電位Hに
なるので図１８のような漏れ電流は発生しない。

【０１０５】スイッチオン状態ON1では再び低電位スイ
ッチ制御信号SGLが高電位Hとなり、低電位ローカル電源
線GNDLが低電位電源線GNDと導通し低電位Lとなる。この
結果、長時間スイッチオフ状態OFFで状態No.5あった場
合は、スイッチオン状態ONの状態No.6、7を経て状態No.
8に遷移する。この間、高電位グループのノード及び低
電位ローカル電源線GNDHは、引き続き低電位電源線GND
から遮断されているので高電位Hを維持する。一方、低
電位グループのノードは、高電位Hを維持している高電
位グループのノードによって制御されるPMOSトランジス
タによって高電位電源線VCCから遮断され、低電位ロー
カル電源線GNDLと共に中間電位Mを経て低電位Lに遷移す
る。

【０１０６】スイッチオフ状態OFFが短く状態N0.4の状
態でスイッチオン状態ON状態に遷移した場合は、スイッ
チオン状態ON1の状態No.7を経て状態No.8に遷移する。
このとき、高電位グループのノード及び低電位ローカル
電源線GNDHは、同様に高電位Hを維持し、低電位グルー
プのノードも同様に低電位ローカル電源線GNDLと共に中
間電位Mから低電位Lに遷移する。

【０１０７】スイッチオフ状態OFFが非常に短く状態N0.
3の状態でスイッチオン状態ONに遷移した場合は直ちに
状態No.8に遷移する。

【０１０８】スイッチオン状態ON2では再び低電位スイ
ッチ制御信号SGHが高電位Hとなり低電位ローカル電源線
GNDHが低電位電源線GNDと導通し、中間電位Mを経て低電
位Lとなる。このとき、低電位ローカル電源線GNDHと高
電位グループのノードとはスイッチオン状態ON1で低電
位Lとなった低電位グループのノードによって制御され
るNMOSトランジスタにより遮断されているので、高電位
グループのノードは高電位Hを維持する。この結果、状
態No.9、10を経て特定状態DEFAULTの状態No.2に復帰す
る。そして、特定状態DEFAULTで特定状態化制御信号DC
を高電位Hに戻すと、通常状態NORMALの２５状態のいず
れかに復帰する。

【０１０９】以上のように加算器の論理は複雑で多様な
状態があるが、本発明によって一つの特定状態に遷移さ
せてからスイッチオフすることによって全素子の状態を
制御することが可能となり、スイッチオン時の貫通電流
を抑止して高速の電源スイッチオンが可能になる。更
に、演算器には定数入力機能があることが一般的である
ため、本実施形態のように少数のゲートを遅延時間に影
響しないように挿入すれば高速の電源スイッチオンが可
能になる。 ＜発明の実施の形態２＞一般の論理回路に本発明を適用
する方法について説明する。一般的に、論理回路は、フ
リップフロップ及び組合せ論理部から成る。図２３に、
リセット付フリップフロップにより論理回路の特定状態
化を可能にした例を示す。

【０１１０】論理回路をフリップフロップFFの入力ノー
ドで分割すると、論理回路は図２３に示すように、入力
ノード群INを受けるフリップフロップFF群4a、状態ST記
憶用フリップフロップFF群4b、及び組合せ論理部(CL)5
から成る論理回路となる。なお、組合せ論理部5として
は入力をそのまま出力する無論理、無配線も含まれる。

【０１１１】フリップフロップFFには様々なタイプがあ
る。図２４はリセット付フリップフロップの例である。
該フリップフロップは、通常動作時は、正極性及び負極
性クロック端子CP及びCNから供給されるクロックによっ
て、１サイクルに一度入力端子FIから信号をラッチし、
その値を1サイクルの間に出力端子FOから出力する。負
極性リセット端子RNは、通常動作時には高電位となって
いる。また、反転論理積ゲートNAは、インバータとして
機能している。そして、負極性リセット端子RNを低電位
にすると反転論理積ゲートNA出力は高電位となる。この
結果、パストランジスタ及びインバータを介して低電位
Lが出力端子FOに出力される。

【０１１２】図２３では図２４のリセット付フリップフ
ロップを使用している。各フリップフロップFFの正極性
及び負極性クロック端子CP及びCNにクロック信号CKから
生成した正極性及び負極性クロック信号が入力され、負
極性リセット端子RNにリセット信号RSの反転信号が入力
される。

【０１１３】通常動作状態では、リセット信号RSは低電
位である。従来は、リセット信号RSを論理回路の状態の
初期化に使用していたが、本発明では電源スイッチオフ
時にも使用する。電源スイッチオフの前にリセット信号
RSを高電位とすることにより、論理回路の状態を一意に
確定させることができる。この結果、論理回路を高電位
グループと低電位グループに分類してそれぞれを対応す
る各電源線に接続することができるようになり、スイッ
チオン時の貫通電流を抑止することができる。

【０１１４】図２５に出力低電位化機能付フリップフロ
ップにより論理回路を特定状態化可能にした例を示す。
図２３の論理回路のリセット付フリップフロップを出力
低電位化機能付フリップフロップに置き換える。出力低
電位化機能付フリップフロップには図２６の回路を使用
している。電源スイッチオフ時に、まずフリップフロッ
プ出力を低電位化して論理回路の状態を特定状態とする
ことにより、論理回路を高電位グループと低電位グルー
プに分類することができるようになる。そして、高電位
グループと低電位グループをそれぞれ対応する各電源線
に接続することにより、スイッチオン時の貫通電流を抑
止することが可能となる。

【０１１５】図２６は出力低電位化機能付フリップフロ
ップの第１の例である。マスタスレーブ型のフリップフ
ロップの後段の帰還インバータを反転論理積NAに変更
し、負極性特定電位化端子DNを入力に接続する。負極性
特定電位化端子DNは通常動作状態では高電位とし、出力
を低電位化する場合は低電位とする。本フリップフロッ
プは、クロック系を前段と後段で独立している。後段の
帰還部で特定電位化しているので出力端子FOに特定電位
を伝えるには後段で帰還側を選択する必要がある。一
方、前段に状態を保持するには前段でも帰還側を選択す
る必要がある。通常動作では前段と後段で交互に入力側
と帰還側を選択するので、クロック系が独立していない
と双方を帰還側にすることはできない。そこで、クロッ
ク系を独立させて特定電位出力時には双方を帰還側に倒
す。この結果、本フリップフロップは、フリップフロッ
プ本来の状態保持機能と出力低電位化機能の双方を併せ
持つことができるようになる。

【０１１６】図２７は図２６の論理を具体化した回路図
である。図１０に示したインバータチェーンと同様の電
源線接続方式を採用している。但し、前段の２つのイン
バータは、電源スイッチオフの間も状態を保持できるよ
うに低電位電源線GNDに直接接続されている。これらの
インバータは内部のノードを駆動しているので出力イン
バータに比べると駆動能力は必要なく、状態保持中の漏
れ電流を抑止するために高閾値MOSトランジスタで構成
することも可能である。

【０１１７】なお、駆動能力が問題になる場合は、入力
を受ける方のインバータを２重化し、一方は後段駆動専
用として低閾値MOSトランジスタにして低電位側端子を
低電位ローカル電源線GNDHに接続し、もう一方を帰還イ
ンバータ駆動専用として高閾値MOSトランジスタで構成
して低電位電源線GNDに直接接続すればよい。

【０１１８】さて、図２５に戻ってフリップフロップFF
の制御回路を説明する。クロック系を２系統に分離した
のでクロックCKA及びCKBが入力され、これらから生成し
た正極性及び負極性クロックが各フリップフロップFFの
４つのクロック端子CAP，CBP，CAN及びCBNに供給され
る。また、特定状態化制御信号DCから負極性特定状態化
制御信号が生成され、該信号が各フリップフロップFFの
負極性特定状態化端子DNに供給される。通常動作時に
は、特定状態化制御信号DCが低電位となり、クロックCK
A及びCKBに同一クロックが供給される。

【０１１９】電源スイッチオフの前に、クロックCKAを
低電位で停止させ、クロックCKBを高電位で停止させ、
更に特定状態化制御信号DCを高電位とすることにより、
前段は状態を維持し後段は低電位を出力する。その結
果、論理回路の状態が特定状態となり、スイッチオフ状
態で特定状態が維持される。それにより、スイッチオン
時に貫通電流を抑止することができる。なお、スイッチ
オン後にはクロックCKBから発振させることにより、前
段に保持した状態を出力することができる。

【０１２０】図２８は出力低電位化機能付フリップフロ
ップの第２の例である。マスタスレーブ型のフリップフ
ロップの出力インバータが反転論理和ゲートNOに変更さ
れ、正極性特定状態化端子DPが入力に接続される。正極
性低電位化端子DPは通常動作状態では低電位となり、出
力を低電位化する場合は高電位となる。出力を低電位化
しても前段のラッチに値が保持されるので、本フリップ
フロップは、状態保持機能と出力特定電位化機能の双方
を併せ持つことになる。

【０１２１】クロック系を２系統に分離する必要がない
ので、回路構成は、第１の例より単純である。但し、出
力インバータを反転論理和に変更したので、負荷駆動能
力が低下している。しかし、遅延時間に敏感なパス上に
あるフリップフロップの割合は低いので、大部分のフリ
ップフロップをこのタイプにしても問題はない。

【０１２２】図２９は出力高電位化機能付フリップフロ
ップの例である。マスタスレーブ型のフリップフロップ
の出力インバータが反転論理積ゲートNAに変更され、負
極性特定電位化端子DNに入力が接続される。負極性特定
電位化端子DNは通常動作状態では高電位となり、出力を
高電位化する場合は低電位となる。図２８のフリップフ
ロップ同様、本フリップフロップは、状態保持機能と出
力特定電位化機能の双方を併せ持つ。なお、負荷駆動能
力は低下している。

【０１２３】図２８及び図２９のフリップフロップを活
用することにより、フリップフロップ出力を任意の一つ
の電位の組合せにすることが可能になる。なお、図２６
の回路も反転論理積の代わりに反転論理和を使用するこ
とにより、同様に出力高電位化版にすることが可能であ
る。

【０１２４】以上のようにフリップフロップを工夫する
ことにより、組合せ論理を変更することも論理段数を増
やすこともなく、一般の論理回路に本発明を適用するこ
とができる。 ＜発明の実施の形態３＞図３０に本発明を適用したプロ
セッサコアの例を示す。プロセッサコア10は、データ処
理用の演算器タイプの回路と制御系用の論理回路から構
成される。データ処理用の演算器タイプの回路及び制御
系用の論理回路とも、上記の実施形態２で述べた論理回
路と同様に、電源スイッチオン時の貫通電流を抑止する
ような構成とすることが可能である。従って、本発明に
より演算器タイプの回路と論理回路の双方の電源スイッ
チオン時の貫通電流を抑止することができる。そして、
電源スイッチオンに要するサイクル数は１サイクル（ク
ロックの１周期）から数サイクル程度である。

【０１２５】プロセッサコア10はパイプライン動作をし
ており、一般にデータ系はパイプラインを逐次流す必要
があるが、制御系はある程度先回りさせることが可能で
ある。特に電源スイッチオンに関する制御は、あるパイ
プラインステージをいつ使用するかということをスイッ
チオンに必要なサイクル数だけ早く決定できれば良い。

【０１２６】まず、図３０のプロセッサコア10の構成要
素及び制御の流れを説明する。構成要素は、命令キャッ
シュIC、命令フェッチユニットIFU、電力制御ユニットP
WU、命令発行ユニットIS、命令デコーダID、汎用レジス
タファイルGRと浮動小数点レジスタファイルFR、７つの
実行ユニット浮動小数点除算器FDIV、浮動小数点積和演
算器FMAC、整数積和演算器MAC、ロードストアユニットL
SU、算術論理ユニットALU、シフタSFT、及び分岐ユニッ
トBRU、オペランドキャッシュOC、そしてバスインタフ
ェイスユニットBIUから成る。電力制御ユニットPWUには
命令キューIQがあり、実行前の命令がキューイングされ
る。

【０１２７】電力制御ユニットPWUは、命令キューIQを
部分的にプリデコードすることにより、命令の種類を予
測又は判定する。通常の制御の流れでは、命令が電力制
御ユニットPWUの命令キューIQから命令発行ユニットIS
に送られ、発行先ユニットや発行の可否を判断して、命
令デコーダIDに送り、命令デコーダIDで命令をデコード
して制御信号を作り、汎用レジスタファイルGR、浮動小
数点レジスタファイルFR、及び７つの実行ユニットを動
作させる。各ユニットは１又は複数サイクルで処理を終
了する。

【０１２８】更に、ロードストアユニットLSUは、オペ
ランドキャッシュOCにアクセスしてロードストア処理を
行なう。

【０１２９】また、電力制御ユニットPWUは、命令キュ
ーIQの状態を管理し、命令キューIQに空きができたり、
分岐によって新たな命令フェッチが必要になったりした
ときに、命令フェッチユニットIFUに命令フェッチを要
求する。

【０１３０】命令フェッチユニットIFUは、命令キャッ
シュICにアクセスして命令をフェッチする。命令キャッ
シュIC又はオペランドキャッシュOCがミスした場合は、
プロセッサコア外部から命令又はオペランドをフェッチ
するために、バスインタフェイスユニットBIUに要求を
出す。

【０１３１】以上のような制御の流れに対して、電源ス
イッチオンに必要なサイクル数早く電源スイッチオン制
御信号を出せれば、必要なときのみ電源スイッチオンす
ることが可能となる。ここでは電源スイッチオンに必要
なサイクル数を２サイクルとして説明する。

【０１３２】電力制御ユニットPWUは、命令発行ユニッ
トISに命令を送るのと同時にその命令に使用するレジス
タファイルを特定し、必要ならば汎用レジスタファイル
GR及び浮動小数点レジスタファイルFRに電源スイッチオ
ンの指示を出す。次のサイクルには、使用する実行ユニ
ットを特定して７つの実行ユニットの内の使用するユニ
ットに電源スイッチオンの指示を出す。

【０１３３】複数サイクルのパイプライン構成の実行ユ
ニットでは、前記電源スイッチオンの指示がパイプライ
ンに沿って流され、逐次電源スイッチがオンとなる。オ
ペランドキャッシュOCの動作はロードストアユニットLS
Uのパイプライン動作に組み込まれているので同様に電
源スイッチオンの指示が出される。

【０１３４】また、電力制御ユニットPWUは、命令キュ
ーIQの状態から命令フェッチが必要となる２サイクル前
に命令フェッチユニットIFUを起動し、次のサイクルに
命令キャッシュICを起動する。命令キャッシュIC又はオ
ペランドキャッシュOCがミスした場合は、バスインタフ
ェイスユニットBIUの電源スイッチオンの指示を出す。
更に、命令キューIQが空になった場合は、命令発行ユニ
ットIS及び命令デコーダIDの電源スイッチをオフにし、
命令到着の２及び１サイクル前に起動させれば、これら
のユニットの電源スイッチをオフすることも可能であ
る。

【０１３５】長いレイテンシの命令実行待ちやキャッシ
ュミス時に不要なユニットの電源スイッチをオフにし
て、実行終了又は外部フェッチ完了の２サイクル前に電
源スイッチオンの指示を出すこともできる。

【０１３６】以上のように、プロセッサコア10のきめ細
かな実行状態に応じて必要なユニットのみ電源スイッチ
をオンすることにより、漏れ電流による電力消費を押さ
え低消費電力化することが可能である。

【０１３７】図３１に本発明を適用したプロセッサの例
を示す。プロセッサ11において、プロセッサコア(CPU)1
0、外部メモリインタフェイスEMI、ダイナミックメモリ
転送コントローラDMAC、及び周辺モジュールバスブリッ
ジIPBRが内部バスIBによって接続され、周辺モジュール
バスブリッジIPBR、周辺モジュールIP1、IP2、及びIP3
が周辺モジュールバスIPBによって接続されている。外
部メモリインタフェイスEMIは外部アドレスAを出力し、
データDを外部とやり取りする。

【０１３８】これらの各モジュールも、上記の実施形態
２で述べた論理回路と同様に、電源スイッチオン時の貫
通電流を抑止するような構成とすることが可能である。
従って、本発明により、プロセッサ11の内部において
も、貫通電流を抑止しつつきめ細かく電源スイッチのオ
ンオフを実施することができる。

【０１３９】プロセッサコア10は、例えばバスアービタ
が内部バスIBや周辺モジュールバスIPBの調停をしてい
る間に、必要なモジュールに電源スイッチオンの指示を
出すことにより、必要なモジュールのみ電源スイッチを
オンすることが可能である。或いはプロセッサコア10内
部と同様に、電源制御を先回りさせて必要なときに丁度
電源スイッチオンとすることができる。

【０１４０】

【発明の効果】本発明により、電源スイッチオン時の貫
通電流が抑止され高速な電源スイッチオンが可能とな
る。その結果、きめ細かく電源スイッチのオンオフを実
施することが可能になり、従って、電源のオン状態を最
小限の時間に抑えることができ、回路の消費電力を低減
することができる。そして、従来、モジュールの使用を
かなりの時間先行して予測するか、消費電力を犠牲にし
て常に電源オンしておくか、性能を犠牲にして必要にな
ってから電源スイッチオンに要するかなりの時間待って
から使用する等の幾つかの不都合を避けられなかったの
に対し、１から数サイクル前に確定情報や確度の高い予
測によって起動することが可能となり、予測を容易にし
たり、ハードでの予測を可能にしたり、性能を犠牲にす
ることなくきめ細かく電源スイッチのオンオフをする等
により従来の不都合を解消することが可能となる。

【図面の簡単な説明】

【図１】本発明に係る論理回路の第１の発明の実施の形
態を説明するための構成図。

【図２】従来の論理回路の例を説明するための構成図。

【図３】一般的なインバータチェーン回路を説明するた
めの回路図。

【図４】図３の一般的なインバータチェーン回路の状態
一覧を示す図。

【図５】特定状態化制御ゲートを備えるインバータチェ
ーン回路の第１の例を説明するための回路図。

【図６】図５の第１のインバータチェーン回路の状態一
覧を示す図。

【図７】図５の第１のインバータチェーン回路の不正な
動作を説明するための図。

【図８】特定状態化制御ゲートを備えるインバータチェ
ーン回路の第２の例を説明するための回路図。

【図９】図８の第２のインバータチェーン回路の状態一
覧を示す図。

【図１０】特定状態化制御ゲートを備えるインバータチ
ェーン回路の第３の例を説明するための回路図。

【図１１】図１０の第３のインバータチェーン回路の状
態一覧を示す図。

【図１２】図１０の第３のインバータチェーン回路の不
正な動作を説明するための図。

【図１３】図２の従来の論理回路に対応する論理構成の
例を説明するための論理図。

【図１４】図１３の論理構成を具体化した論理回路を説
明するための回路図。

【図１５】図１４の論理回路の通常状態一覧を示す図。

【図１６】図１４の論理回路の電源状態一覧を示す図。

【図１７】図１の本発明の論理回路に対応する論理構成
の例を説明するための論理図。

【図１８】図１７の論理構成を具体化した論理回路の第
１の例を説明するための回路図。

【図１９】図１７の論理構成を具体化した論理回路の第
２の例を説明するための回路図。

【図２０】図１８及び図１９の論理回路の電源状態一覧
を説明するための図。

【図２１】図１７の論理構成を具体化した論理回路の第
３の例を説明するための回路図。

【図２２】図２１の論理回路の電源状態一覧を説明する
ための図。

【図２３】本発明に係る論理回路の第２の発明の実施の
形態を説明するための構成図。

【図２４】図２３の論理回路に用いるフリップフロップ
を説明するための回路図。

【図２５】本発明に係る論理回路の第２の発明の実施の
形態の変形例を説明するための構成図。

【図２６】図２５の論理回路に用いるフリップフロップ
の第１の例を説明するための回路図。

【図２７】図２５の論理回路に用いるフリップフロップ
の第２の例を説明するための回路図。

【図２８】図２５の論理回路に用いるフリップフロップ
の第３の例を説明するための回路図。

【図２９】図２５の論理回路に用いるフリップフロップ
の第４の例を説明するための回路図。

【図３０】本発明を適用したプロセッサコアの例を第３
の発明の実施の形態として説明するための構成図。

【図３１】本発明を適用したプロセッサの例を第３の発
明の実施の形態として説明するための構成図。

【符号の説明】

1…特定状態化制御ゲート、2…マルチプレクサ（選択
器）、3…加算部、4…フリップフロップ群、5…組合せ
論理部、6…高閾値NMOSトランジスタ、7…高閾値PMOSト
ランジスタ、10…プロッセサコア(CPU)、11…プロセッ
サ、AN…論理積ゲート、NA…反転論理積ゲート、DC…特
定状態化制御信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/687 Ｈ０１Ｌ 27/04 Ｍ 19/0948 Ｆ Ｆターム(参考） 5F038 DF01 DF04 DF08 DF17 EZ20 5J055 AX02 AX27 AX64 BX02 BX17 CX27 DX22 DX56 DX72 EX07 EY23 EZ00 EZ07 EZ13 EZ25 EZ31 FX18 FX37 GX00 GX01 GX02 GX08 5J056 AA03 BB02 BB19 CC00 CC14 DD13 DD29 EE08 FF07 FF10 GG14 KK00

Claims (17)

【特許請求の範囲】
1. 【請求項１】複数の入力信号を入力して信号処理を行な
   う論理部と、該複数の入力信号を同時に特定値にする特
   定値設定部とを有し、 該論理部は、該複数の入力信号が同時に特定値になった
   ときに特定状態になり、かつ、該論理部は、特定状態に
   なったときに低電位になるノードを駆動する第１の論理
   スイッチ群及び反対に高電位になるノードを駆動する第
   ２の論理スイッチ群によって構成され、 電源線から該論理部への接続を遮断及び導通するための
   電源スイッチが該第１の論理スイッチ群及び第２の論理
   スイッチ群のそれぞれに独立に備えられていることを特
   徴とする論理回路。
2. 【請求項２】選択信号の値に応じて入力信号又は特定値
   のいずれかを出力する選択器と、該選択信号の値に拘わ
   らず該選択器が該特定値を出力するように該選択器を制
   御する制御ゲートと、該選択器の出力信号を入力して演
   算を行ない、かつ、該選択器の出力信号が同時に特定値
   になることによって特定状態になる演算器とを有し、 該演算器は、特定状態になったときに低電位になるノー
   ドを駆動する第１の論理スイッチ群及び反対に高電位に
   なるノードを駆動する第２の論理スイッチ群によって構
   成され、 電源線から該演算器への接続を遮断及び導通するための
   電源スイッチが該第１の論理スイッチ群及び第２の論理
   スイッチ群のそれぞれに独立に備えられていることを特
   徴とする論理回路。
3. 【請求項３】前記演算器は、加算器であることを特徴と
   する請求項２に記載の論理回路。
4. 【請求項４】前記電源スイッチは、前記第１の論理スイ
   ッチ群の電源線から該演算器への接続の遮断及び導通を
   高電位側電源で行なう第１の電源スイッチと、該第２の
   論理スイッチ群の電源線から該演算器への接続の遮断及
   び導通を低電位側電源で行なう第２の電源スイッチとか
   らなることを特徴とする請求項２に記載の論理回路。
5. 【請求項５】前記電源スイッチは、前記第１の論理スイ
   ッチ群の電源線から該演算器への接続の遮断及び導通を
   低電位側電源で行なう第１の電源スイッチと、該第２の
   論理スイッチ群の電源線から該演算器への接続の遮断及
   び導通を低電位側電源で行なう第２の電源スイッチとか
   らなることを特徴とする請求項２に記載の論理回路。
6. 【請求項６】前記電源スイッチは、前記第１の論理スイ
   ッチ群の電源線から該演算器への接続の遮断及び導通を
   高電位側電源で行なう第１の電源スイッチと、該第２の
   論理スイッチ群の電源線から該演算器への接続の遮断及
   び導通を高電位側電源で行なう第２の電源スイッチとか
   らなることを特徴とする請求項２に記載の論理回路。
7. 【請求項７】前記電源スイッチは、該演算器が特定状態
   になった後で電源線から該演算器への接続の遮断を行な
   うことを特徴とする請求項４〜請求項６のいずれか一に
   記載の論理回路。
8. 【請求項８】前記第２の電源スイッチは、前記第１の電
   源スイッチが電源線から該演算器への接続の導通を行な
   った後で電源線から該演算器への接続の導通を行なうこ
   とを特徴とする請求項５に記載の論理回路。
9. 【請求項９】前記第１の電源スイッチは、前記第２の電
   源スイッチが電源線から該演算器への接続の導通を行な
   った後で電源線から該演算器への接続の導通を行なうこ
   とを特徴とする請求項６に記載の論理回路。
10. 【請求項１０】前記第１及び第２の論理スイッチ群の各
    論理スイッチがMOS (Metal Oxide Semiconductor)トラ
    ンジスタからなることを特徴とする請求項２〜請求項９
    のいずれか一に記載の論理回路。
11. 【請求項１１】前記電源スイッチの各々がMOS (Metal O
    xide Semiconductor)トランジスタからなることを特徴
    とする請求項２〜請求項１０のいずれか一に記載の論理
    回路。
12. 【請求項１２】組合せ論理部と、複数の入力信号を一時
    記憶して出力する第１のフリップフロップ群と、該組合
    せ論理部からの複数の出力信号を一時記憶して出力する
    第２のフリップフロップ群と、該第１及び第２のフリッ
    プフロップ群の出力信号を同時に特定値にする、各フリ
    ップフロップに設けた特定値設定部とを有し、 該組合せ論理部への入力信号が該第１及び第２のフリッ
    プフロップ群の出力信号であり、 該組合せ論理部は、該特定値設定部によって該第１及び
    第２のフリップフロップ群の出力信号が同時に特定値に
    なったときに特定状態になり、かつ、該組合せ論理部
    は、特定状態になったときに低電位になるノードを駆動
    する第１の論理スイッチ群及び反対に高電位になるノー
    ドを駆動する第２の論理スイッチ群によって構成され、 電源線から該組合せ論理部への接続を遮断及び導通する
    ための電源スイッチが該第１の論理スイッチ群及び該第
    ２の論理スイッチ群のそれぞれに独立に備えられている
    ことを特徴とする論理回路。
13. 【請求項１３】請求項１に記載の論理回路を含んでなる
    ことを特徴とするプロセッサコア。
14. 【請求項１４】請求項２又は請求項１２に記載の論理回
    路の少なくともいずれか一方を含んでなることを特徴と
    するプロセッサコア。
15. 【請求項１５】請求項１３又は請求項１４のプロセッサ
    コアを備えていることを特徴とするプロセッサ。
16. 【請求項１６】入力信号を入力して信号処理を行なう論
    理部と、該入力信号を特定値にする特定値設定部とを有
    し、 該論理部は、該入力信号が特定値になったときに特定状
    態になり、かつ、該論理部は、特定状態になったときに
    低電位になるノードを駆動する第１の論理スイッチ群及
    び反対に高電位になるノードを駆動する第２の論理スイ
    ッチ群によって構成され、 使用される電源の高電位側及び低電位側の内の低電位側
    電源線と該第１の論理スイッチ群との間に電源の接続及
    び遮断を行なう第１の電源スイッチが設けられ、該低電
    位側電源線と該第２の論理スイッチ群との間に電源の接
    続及び遮断を行なう第２の電源スイッチが設けられてい
    ることを特徴とする論理回路。
17. 【請求項１７】入力信号を入力して信号処理を行なう論
    理部と、該入力信号を特定値にする特定値設定部とを有
    し、 該論理部は、該入力信号が特定値になったときに特定状
    態になり、かつ、該論理部は、特定状態になったときに
    低電位になるノードを駆動する第１の論理スイッチ群及
    び反対に高電位になるノードを駆動する第２の論理スイ
    ッチ群によって構成され、 使用される電源の高電位側及び低電位側の内の高電位側
    電源線と該第１の論理スイッチ群との間に電源の接続及
    び遮断を行なう第１の電源スイッチが設けられ、該高電
    位側電源線と該第２の論理スイッチ群との間に電源の接
    続及び遮断を行なう第２の電源スイッチが設けられてい
    ることを特徴とする論理回路。