JP4334036B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＮＯＲ型フラッシュメモリ等の不揮発性半導体記憶装置及びその製造方法に関し、特にメモリセルアレイのパターン構成に関するものである。
【０００２】
【従来の技術】
図１２ないし図１５はそれぞれ、従来の不揮発性半導体記憶装置の一例として、ＮＯＲ型フラッシュメモリにおけるメモリセルアレイのパターン構成を示している。図１２はパターン平面図、図１３は図１２に示したパターンのＸ−Ｘ’線に沿った断面構成図、図１４は図１２に示したパターンのＹ−Ｙ’線に沿った断面構成図、図１５は図１２に示したパターンのＺ−Ｚ’線に沿った断面構成図である。
【０００３】
図１２ないし図１５に示す如く、シリコン基板１の主表面にはＬＯＣＯＳ法によって形成されたフィールド酸化膜（素子分離領域）２が形成されており、このフィールド酸化膜２で分離されたシリコン基板１の表面領域に、ソース，ドレイン領域３，４が離隔して形成されている。上記ソース領域３は、行方向に沿って連続的なパターンで形成されており、隣接するメモリセル（セルトランジスタ）間で共通接続されている。上記各セルトランジスタのソース，ドレイン領域３，４間のチャネル領域上には、トンネル酸化膜５を介してフローティングゲート６が形成されている。このフローティングゲート６上には、絶縁膜７を介してコントロールゲート８が形成されている。このコントロールゲート８は行方向に沿って延設され、ワード線を形成している。上記積層ゲート構造上には層間絶縁膜９が形成され、各ワード線（コントロールゲート）８と交差する列方向に沿って、この層間絶縁膜９上にビット線１０と共通ソース線１１とが形成されている。上記共通ソース線１１は、ソースコンタクト部１２においてスルーホール１３を介して上記ソース領域３に接続され、ビット線１０はスルーホール１４を介して上記ドレイン領域４に接続されている。
【０００４】
ところで、上記のような構成のＮＯＲ型フラッシュメモリでは、メモリセルアレイのパターン中で共通ソース線１１とセルトランジスタのソース領域３とのコンタクトを取る必要があるが、層間絶縁膜９へのスルーホール１３の形成やマスクずれ等を考慮すると、上記ソースコンタクト部１２におけるソース領域３や共通ソース線１１のパターンを大きく、あるいは太くせざるを得ず、フィールド酸化膜（素子分離領域）２の形状もメモリセルアレイ中の他の領域とは周期が異なってくる。これに伴って、フローティングゲート６を形成するためのスリット加工をする際のパターニングもソースコンタクト部１２ではメモリセル部と周期が異なり、場合によってはワード線８のパターン形状も異なることになる。この結果、メモリセルアレイ全体のパターンの周期性が乱れ、この部分でスリット加工をするためのエッチングやワード線を形成するためのエッチング等が均一に行われず、形成されたメモリセル毎の種々の電気的特性、例えばＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流による消去特性、及びチャネルホットエレクトロンによる書き込み特性のばらつき等を引き起こしていた。消去特性がばらつくと、消去後のメモリセルのしきい値電圧がマイナスになってしまい、ワード線電位によらず常にセル電流が流れることになる。このため、その不良セルと同一ビット線上にあるメモリセルが選択されると誤読み出しが生じるという問題があった。
【０００５】
【発明が解決しようとする課題】
上記のように従来の不揮発性半導体記憶装置は、メモリセルアレイのパターンの周期性が乱れている部分の存在によりエッチングが不均一となり、メモリセル毎の種々の電気的特性がばらつくという問題があった。
【０００６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、メモリセルアレイのパターンの周期性の乱れによるエッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる不揮発性半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の請求項１に記載した不揮発性半導体記憶装置は、半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向と交差する第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備える。
【０００８】
この発明の請求項２に記載した不揮発性半導体記憶装置は、半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、上記各メモリセルは、ソース，ドレイン領域間の半導体基板上に形成されたトンネル絶縁膜と、このトンネル絶縁膜上に形成され、上記メモリセルアレイの一端から対向する他端まで上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に形成されたフローティングゲートと、上記フローティングゲート上に形成された絶縁膜と、この絶縁膜上に形成されたコントロールゲートとを備え、上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備える。
【０００９】
また、この発明の請求項３に記載した不揮発性半導体記憶装置は、半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、上記メモリセルアレイの一端から対向する他端まで上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に配設された複数の帯状のワード線を備え、上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備える。
【００１１】
更に、この発明の請求項４に記載した不揮発性半導体記憶装置は、半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで、第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、上記各メモリセルは、ソース，ドレイン領域間の半導体基板上に形成されたトンネル絶縁膜と、このトンネル絶縁膜上に形成されたフローティングゲートと、上記フローティングゲート上に形成された絶縁膜と、この絶縁膜上に形成されたコントロールゲートとを備え、上記コントロールゲートは、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に配設される複数の帯状のワード線を形成し、
上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備える。
【００１２】
この発明の請求項５に記載した不揮発性半導体記憶装置は、半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、
上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、上記各メモリセルは、ソース，ドレイン領域間の半導体基板上に形成されたトンネル絶縁膜と、このトンネル絶縁膜上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に形成されたフローティングゲートと、上記フローティングゲート上に形成された絶縁膜と、この絶縁膜上に形成されたコントロールゲートとを備え、上記コントロールゲートは、メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って実質的に同一幅で同一間隔に規則的に配設される複数の帯状のワード線を形成し、上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備える。
【００１６】
請求項１のような構成によれば、ＳＴＩ構造の素子分離領域を形成する複数のトレンチが細長い帯状で実質的に同じ幅且つ等間隔になっており、パターンが高い周期性を有しているので、エッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる。
【００１７】
また、請求項２のような構成によれば、シリコン層を分離してフローティングゲートを形成するための複数のスリットが細長い帯状で実質的に同じ幅且つ等間隔になっており、メモリセルアレイのパターンが高い周期性を有しているので、エッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる。
【００１８】
請求項３のような構成によれば、複数のワード線（コントロールゲート）が細長い帯状で実質的に同じ幅且つ等間隔になっており、メモリセルアレイのパターンが高い周期性を有しているので、エッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる。
【００１９】
請求項４のような構成によれば、ＳＴＩ構造の素子分離領域を形成する複数のトレンチが細長い帯状で実質的に同じ幅且つ等間隔になっており、しかも、シリコン層を分離してフローティングゲートを形成するための複数のスリットも細長い帯状で実質的に同じ幅且つ等間隔になっており、メモリセルアレイのパターンがより高い周期性を有しているので、エッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる。
【００２０】
更に、請求項５のような構成によれば、ＳＴＩ構造の素子分離領域を形成する複数のトレンチが細長い帯状で実質的に同じ幅且つ等間隔になっており、しかも、複数のワード線（コントロールゲート）も細長い帯状で実質的に同じ幅且つ等間隔になっているので、メモリセルアレイのパターンがより高い周期性を有しており、エッチングのばらつきを防止して、メモリセル毎の種々の電気的特性を均一化できる。
【００２１】
請求項６のような構成によれば、シリコン層を分離してフローティングゲートを形成するための複数のスリットが細長い帯状で実質的に同じ幅且つ等間隔になっており、また、複数のワード線（コントロールゲート）も細長い帯状で実質的に同じ幅且つ等間隔になっているので、メモリセルアレイのパターンがより高い周期性を有しており、エッチングのばらつきを防止して、メモリセル毎の種々の電気的特性を均一化できる。
【００２２】
また、請求項７のような構成によれば、ＳＴＩ構造の素子分離領域を形成する複数のトレンチが細長い帯状で実質的に同じ幅且つ等間隔になっており、しかも、シリコン層を分離してフローティングゲートを形成するためのスリットが連続的な細長い帯状で実質的に同じ幅且つ等間隔になっており、更に複数のワード線（コントロールゲート）も細長い帯状で実質的に同じ幅且つ等間隔になっているので、メモリセルアレイのパターンが更に高い周期性を有しており、エッチングのばらつきを防止して、メモリセル毎の種々の電気的特性を均一化できる。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１ないし図３はそれぞれ、この発明の実施の形態に係る不揮発性半導体記憶装置について説明するためのもので、ＮＯＲ型フラッシュメモリにおけるメモリセルアレイのパターン構成を示している。図１はメモリセルアレイのパターン平面図、図２は図１に示したパターンのＡ−Ａ’線に沿った断面構成図、図３は図１に示したパターンのＢ−Ｂ’線に沿った断面構成図である。
【００２６】
図１ないし図３に示すように、シリコン基板（半導体基板）２１の主表面には、メモリセルアレイの列方向に細長い帯状の同じ幅の複数のトレンチ２２がメモリセルアレイの左端から右端まで等間隔に形成されている。これらトレンチ２２内には絶縁膜２３が埋め込まれ、ＳＴＩ構造の素子分離領域２４が形成されている。上記素子分離領域２４で分離されたシリコン基板２１の素子領域中には、ソース，ドレイン領域２５，２６が所定の間隔に離隔して形成されている。上記ソース，ドレイン領域２５，２６間のシリコン基板２１上には薄い絶縁膜（トンネル絶縁膜）２７が形成され、このトンネル絶縁膜２７上に例えばポリシリコン層（シリコン層）からなるフローティングゲート２８が設けられる。上記フローティングゲート２８は、ポリシリコン層をパターニングするときの異方性エッチングに際して、メモリセルアレイの列方向に細長い帯状でメモリセルアレイの左端から右端まで同じ幅、且つ等間隔の複数の線パターンからなるマスクを用いてスリットが開口されることにより分離される。上記フローティングゲート２８上には、絶縁膜２９を介してコントロールゲート３０がポリシリコン層などで形成されている。上記コントロールゲート３０は、メモリセルアレイの行方向に細長い帯状で、メモリセルアレイの上端から下端まで同じ幅、且つ等間隔となる複数の線パターンに加工されており、ワード線を形成する。フローティングゲート２８、絶縁膜２９及びコントロールゲート３０からなる積層（ゲート）構造の側壁部には、ＳｉＮ膜３６が形成されている。上記ソース領域２５上には、行方向に沿ってタングステン（Ｗ）層などからなるソース線３４が形成されている。上記積層ゲート構造上には層間絶縁膜３１が形成され、この層間絶縁膜３１上に複数のビット線３２が、メモリセルアレイの列方向に細長い帯状で形成される。また、上記層間絶縁膜３１上のビット線３２間の一部には、上記メモリセルアレイの列方向に細長い帯状でメタル配線３８が形成され、これらビット線３２及びメタル配線３８がメモリセルアレイの左端から右端まで同じ幅且つ等間隔に配置されている。このメタル配線３８は、各ソース線３４を共通接続する共通ソース線となるもので、ソースコンタクト部３５でスルーホール３７を介して各ソース線３４に接続されている。上記ビット線３２は、上記層間絶縁膜３１に形成されたスルーホール３３を介してセルトランジスタのドレイン領域２６に接続される。
【００２７】
上記のような構成によれば、複数のトレンチ２２（素子分離領域２４）、フローティングゲート２８及びワード線（コントロールゲート）３０がいずれも同じ幅、且つ等間隔に規則的に設けられており、メモリセルアレイのパターンが高い周期性を有しているので、エッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる。これによって、例えば消去後のしきい値電圧の分布幅を狭くできるので、メモリセルのしきい値電圧がマイナスになって生ずる誤読み出しの問題を解消できる。
【００２８】
なお、パターンの周期性が乱れる場所として、メモリセルアレイの端部が残るが、この端部にメモリセルとして使用しない同一周期のダミーパターンを数列あるいは数行配置することにより、実際に使用されるメモリセル部の高いエッチングの均一性を実現できる。また、仮にメモリセルアレイ内に周期性を乱す場所が存在する場合は、そのまわりの数ビットのメモリセルは使用しなければ良い。
【００２９】
図４ないし図１１はそれぞれ、この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、上記図１ないし図３に示したＮＯＲ型フラッシュメモリにおけるメモリセルアレイのパターン構成を製造工程順に示している。図４、図６、図８及び図１０はそれぞれパターン平面図、図５、図７、図９及び図１１はそれぞれ上記図４、図６、図８及び図１０に示したパターンのＡ−Ａ’線に沿った断面構成図である。
【００３０】
まず、図４及び図５に示すように、シリコン基板２１上にメモリセルアレイの列方向に細長い帯状で、左端から右端まで同じ幅、且つ等間隔のレジストパターン４１を形成し、シリコン基板２１の主表面の異方性エッチングを行ってトレンチ２２を形成する。このようなレジストパターン４１を用いることにより、トレンチ２２のどの場所も均一にエッチングされる。
【００３１】
次に、シリコン基板２１の全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積形成した後、エッチバックを行って基板２１の主表面のシリコン酸化膜を除去することにより、シリコン酸化膜をトレンチ２２内に残存させて埋め込み絶縁膜２３を形成する。これによって、ＳＴＩ構造の素子分離領域２４が形成される（図６、図７参照）。
【００３２】
その後、図８及び図９に示すように、上記ＳＴＩ構造の素子分離領域２４で分離された基板２１の素子領域の表面を熱酸化して薄い絶縁膜２７を形成した後、全面にポリシリコン層２８’を堆積形成する。そして、このポリシリコン層２８’をメモリセルアレイの列方向に細長い帯状で、左端から右端まで同じ幅、且つ等間隔のレジストパターンを用いて異方性エッチングしてスリット４２を形成する。このスリット４２の形成のためのエッチングの際にも、均一なエッチングが行われる。
【００３３】
上記ポリシリコン層２８’のエッチング後、図１０及び図１１に示すように、ポリシリコン層２８’上に絶縁膜２９を形成し、この絶縁膜２９上にポリシリコン層を形成する。その後、上記ポリシリコン層上に、ワード線を形成するためのレジストパターンを形成する。このレジストパターンは、メモリセルアレイの行方向に細長い帯状で上端から下端まで同じ幅、且つ等間隔になっている。このようなレジストパターンをマスクとして上記ポリシリコン層、絶縁膜２９及びポリシリコン層２８’の積層構造を、異方性エッチングによってパターニングする。これによって、ポリシリコン層が均一にエッチングされてコントロールゲート（ワード線）３０が形成されるとともに、ポリシリコン層２８’が個々のフローティングゲートに分離される。
【００３４】
この後、上記コントロールゲート３０、絶縁膜２９及びフローティングゲート２８の積層ゲート構造をマスクにして、基板２１の素子領域中に不純物をイオン注入し、熱処理により活性化してソース，ドレイン領域２５，２６を形成する。そして、全面にＳｉＮ膜３６を形成した後、エッチバックして積層ゲート構造の側壁部に残存させる。また、ＬＰＣＶＤ法などにより上記ソース領域２５上にタングステン層を形成してソース線３４を形成する。
【００３５】
引き続き、例えばＣＶＤ法により全面に層間絶縁膜３１を形成する。そして、この層間絶縁膜３１の各ドレイン領域２６上にスルーホール３３を形成し、各ソースコンタクト部３５にスルーホール３７を形成する。この際、多少のマスクずれが生じても、上記積層ゲート構造の側壁部に残存させたＳｉＮ膜３６がエッチングのストッパとして働くので、スルーホール３３，３７がコントロールゲート３０やフローティングゲート２８に達し、ビット線３２やメタル配線３８とショートするのを防止できる。ただしここでは、図１０に示される通り、ワード線の線幅より、ワード線間の間隔を広くしたメモリセルアレイのパターン構成を有しているので、スルーホール３３，３７を開口する際のコントロールゲート３０やフローティングゲート２８に対するマスク合わせの余裕が大きく、ＳｉＮ膜３６は特に形成しなくても構わない。
【００３６】
次に、上記層間絶縁膜３１上にアルミニウム等の金属を蒸着した後、メモリセルアレイの列方向に細長い帯状で、左端から右端まで同じ幅、且つ等間隔のレジストパターンを用いて異方性エッチングしてビット線３２とメタル配線３８を形成する。これによって、ビット線３２とドレイン領域２６とのコンタクトを取るとともに、メタル配線３８とソース線３４とのコンタクトを取り、図１ないし図３に示したようなメモリセルアレイが完成する。
【００３７】
上記のような製造方法によれば、ＳＴＩ構造、スリット及びワード線の全ての形成工程において細長い帯状で同じ幅、且つ等間隔のパターンをマスクとしてエッチングが行われるので、均一なエッチングが可能となり、同じ幅で等間隔のパターンになる。
【００３８】
なお、上記実施の形態では、ＳＴＩ、スリット及びワード線の全てのエッチングにおいて同じ幅、等間隔になるようにしたが、ワード線間隔については、ドレイン領域上が全て第１の間隔、ソース領域上が全て第１の間隔と異なる第２の間隔となるような規則的なパターンであってもよい。更には、ＳＴＩ、スリット及びワード線の個々のエッチング工程で効果が得られるので、必要に応じて一部の工程のみに適用しても良いのは勿論である。
【００３９】
【発明の効果】
以上説明したように、この発明によれば、メモリセルアレイのパターンの周期性の乱れによるエッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る不揮発性半導体記憶装置について説明するためのもので、ＮＯＲ型フラッシュメモリにおけるメモリセルアレイのパターン平面図。
【図２】この発明の実施の形態に係る不揮発性半導体記憶装置について説明するためのもので、図１に示したパターンのＡ−Ａ’線に沿った断面構成図。
【図３】この発明の実施の形態に係る不揮発性半導体記憶装置について説明するためのもので、図１に示したパターンのＢ−Ｂ’線に沿った断面構成図。
【図４】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、図１ないし図３に示したＮＯＲ型フラッシュメモリのメモリセルアレイにおける第１の製造工程を示すパターン平面図。
【図５】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、図４に示したパターンのＡ−Ａ’線に沿った断面構成図。
【図６】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、ＮＯＲ型フラッシュメモリのメモリセルアレイにおける第２の製造工程を示すパターン平面図。
【図７】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、図６に示したパターンのＡ−Ａ’線に沿った断面構成図。
【図８】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、ＮＯＲ型フラッシュメモリのメモリセルアレイにおける第３の製造工程を示すパターン平面図。
【図９】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、図８に示したパターンのＡ−Ａ’線に沿った断面構成図。
【図１０】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、ＮＯＲ型フラッシュメモリのメモリセルアレイにおける第４の製造工程を示すパターン平面図。
【図１１】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、図１０に示したパターンのＡ−Ａ’線に沿った断面構成図。
【図１２】従来の不揮発性半導体記憶装置について説明するためのもので、ＮＯＲ型フラッシュメモリにおけるメモリセルアレイのパターン平面図。
【図１３】従来の不揮発性半導体記憶装置について説明するためのもので、図１２に示したパターンのＸ−Ｘ’線に沿った断面構成図。
【図１４】従来の不揮発性半導体記憶装置について説明するためのもので、図１２に示したパターンのＹ−Ｙ’線に沿った断面構成図。
【図１５】従来の不揮発性半導体記憶装置について説明するためのもので、図１２に示したパターンのＺ−Ｚ’線に沿った断面構成図。
【符号の説明】
２１…シリコン基板（半導体基板）、２２…トレンチ、２３…絶縁膜、２４…ＳＴＩ構造の素子分離領域、２５…ソース領域、２６…ドレイン領域、２７…薄い絶縁膜（トンネル絶縁膜）、２８…フローティングゲート、２９…絶縁膜、３０…コントロールゲート（ワード線）、３１…層間絶縁膜、３２…ビット線、３３，３７…スルーホール、３４…ソース線、３５…ソースコンタクト部、３６…ＳｉＮ膜、４１…レジストパターン、４２…スリット。
【発明の属する技術分野】
この発明は、ＮＯＲ型フラッシュメモリ等の不揮発性半導体記憶装置及びその製造方法に関し、特にメモリセルアレイのパターン構成に関するものである。
【０００２】
【従来の技術】
図１２ないし図１５はそれぞれ、従来の不揮発性半導体記憶装置の一例として、ＮＯＲ型フラッシュメモリにおけるメモリセルアレイのパターン構成を示している。図１２はパターン平面図、図１３は図１２に示したパターンのＸ−Ｘ’線に沿った断面構成図、図１４は図１２に示したパターンのＹ−Ｙ’線に沿った断面構成図、図１５は図１２に示したパターンのＺ−Ｚ’線に沿った断面構成図である。
【０００３】
図１２ないし図１５に示す如く、シリコン基板１の主表面にはＬＯＣＯＳ法によって形成されたフィールド酸化膜（素子分離領域）２が形成されており、このフィールド酸化膜２で分離されたシリコン基板１の表面領域に、ソース，ドレイン領域３，４が離隔して形成されている。上記ソース領域３は、行方向に沿って連続的なパターンで形成されており、隣接するメモリセル（セルトランジスタ）間で共通接続されている。上記各セルトランジスタのソース，ドレイン領域３，４間のチャネル領域上には、トンネル酸化膜５を介してフローティングゲート６が形成されている。このフローティングゲート６上には、絶縁膜７を介してコントロールゲート８が形成されている。このコントロールゲート８は行方向に沿って延設され、ワード線を形成している。上記積層ゲート構造上には層間絶縁膜９が形成され、各ワード線（コントロールゲート）８と交差する列方向に沿って、この層間絶縁膜９上にビット線１０と共通ソース線１１とが形成されている。上記共通ソース線１１は、ソースコンタクト部１２においてスルーホール１３を介して上記ソース領域３に接続され、ビット線１０はスルーホール１４を介して上記ドレイン領域４に接続されている。
【０００４】
ところで、上記のような構成のＮＯＲ型フラッシュメモリでは、メモリセルアレイのパターン中で共通ソース線１１とセルトランジスタのソース領域３とのコンタクトを取る必要があるが、層間絶縁膜９へのスルーホール１３の形成やマスクずれ等を考慮すると、上記ソースコンタクト部１２におけるソース領域３や共通ソース線１１のパターンを大きく、あるいは太くせざるを得ず、フィールド酸化膜（素子分離領域）２の形状もメモリセルアレイ中の他の領域とは周期が異なってくる。これに伴って、フローティングゲート６を形成するためのスリット加工をする際のパターニングもソースコンタクト部１２ではメモリセル部と周期が異なり、場合によってはワード線８のパターン形状も異なることになる。この結果、メモリセルアレイ全体のパターンの周期性が乱れ、この部分でスリット加工をするためのエッチングやワード線を形成するためのエッチング等が均一に行われず、形成されたメモリセル毎の種々の電気的特性、例えばＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流による消去特性、及びチャネルホットエレクトロンによる書き込み特性のばらつき等を引き起こしていた。消去特性がばらつくと、消去後のメモリセルのしきい値電圧がマイナスになってしまい、ワード線電位によらず常にセル電流が流れることになる。このため、その不良セルと同一ビット線上にあるメモリセルが選択されると誤読み出しが生じるという問題があった。
【０００５】
【発明が解決しようとする課題】
上記のように従来の不揮発性半導体記憶装置は、メモリセルアレイのパターンの周期性が乱れている部分の存在によりエッチングが不均一となり、メモリセル毎の種々の電気的特性がばらつくという問題があった。
【０００６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、メモリセルアレイのパターンの周期性の乱れによるエッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる不揮発性半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の請求項１に記載した不揮発性半導体記憶装置は、半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向と交差する第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備える。
【０００８】
この発明の請求項２に記載した不揮発性半導体記憶装置は、半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、上記各メモリセルは、ソース，ドレイン領域間の半導体基板上に形成されたトンネル絶縁膜と、このトンネル絶縁膜上に形成され、上記メモリセルアレイの一端から対向する他端まで上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に形成されたフローティングゲートと、上記フローティングゲート上に形成された絶縁膜と、この絶縁膜上に形成されたコントロールゲートとを備え、上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備える。
【０００９】
また、この発明の請求項３に記載した不揮発性半導体記憶装置は、半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、上記メモリセルアレイの一端から対向する他端まで上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に配設された複数の帯状のワード線を備え、上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備える。
【００１１】
更に、この発明の請求項４に記載した不揮発性半導体記憶装置は、半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで、第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、上記各メモリセルは、ソース，ドレイン領域間の半導体基板上に形成されたトンネル絶縁膜と、このトンネル絶縁膜上に形成されたフローティングゲートと、上記フローティングゲート上に形成された絶縁膜と、この絶縁膜上に形成されたコントロールゲートとを備え、上記コントロールゲートは、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に配設される複数の帯状のワード線を形成し、
上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備える。
【００１２】
この発明の請求項５に記載した不揮発性半導体記憶装置は、半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、
上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、上記各メモリセルは、ソース，ドレイン領域間の半導体基板上に形成されたトンネル絶縁膜と、このトンネル絶縁膜上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に形成されたフローティングゲートと、上記フローティングゲート上に形成された絶縁膜と、この絶縁膜上に形成されたコントロールゲートとを備え、上記コントロールゲートは、メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って実質的に同一幅で同一間隔に規則的に配設される複数の帯状のワード線を形成し、上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備える。
【００１６】
請求項１のような構成によれば、ＳＴＩ構造の素子分離領域を形成する複数のトレンチが細長い帯状で実質的に同じ幅且つ等間隔になっており、パターンが高い周期性を有しているので、エッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる。
【００１７】
また、請求項２のような構成によれば、シリコン層を分離してフローティングゲートを形成するための複数のスリットが細長い帯状で実質的に同じ幅且つ等間隔になっており、メモリセルアレイのパターンが高い周期性を有しているので、エッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる。
【００１８】
請求項３のような構成によれば、複数のワード線（コントロールゲート）が細長い帯状で実質的に同じ幅且つ等間隔になっており、メモリセルアレイのパターンが高い周期性を有しているので、エッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる。
【００１９】
請求項４のような構成によれば、ＳＴＩ構造の素子分離領域を形成する複数のトレンチが細長い帯状で実質的に同じ幅且つ等間隔になっており、しかも、シリコン層を分離してフローティングゲートを形成するための複数のスリットも細長い帯状で実質的に同じ幅且つ等間隔になっており、メモリセルアレイのパターンがより高い周期性を有しているので、エッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる。
【００２０】
更に、請求項５のような構成によれば、ＳＴＩ構造の素子分離領域を形成する複数のトレンチが細長い帯状で実質的に同じ幅且つ等間隔になっており、しかも、複数のワード線（コントロールゲート）も細長い帯状で実質的に同じ幅且つ等間隔になっているので、メモリセルアレイのパターンがより高い周期性を有しており、エッチングのばらつきを防止して、メモリセル毎の種々の電気的特性を均一化できる。
【００２１】
請求項６のような構成によれば、シリコン層を分離してフローティングゲートを形成するための複数のスリットが細長い帯状で実質的に同じ幅且つ等間隔になっており、また、複数のワード線（コントロールゲート）も細長い帯状で実質的に同じ幅且つ等間隔になっているので、メモリセルアレイのパターンがより高い周期性を有しており、エッチングのばらつきを防止して、メモリセル毎の種々の電気的特性を均一化できる。
【００２２】
また、請求項７のような構成によれば、ＳＴＩ構造の素子分離領域を形成する複数のトレンチが細長い帯状で実質的に同じ幅且つ等間隔になっており、しかも、シリコン層を分離してフローティングゲートを形成するためのスリットが連続的な細長い帯状で実質的に同じ幅且つ等間隔になっており、更に複数のワード線（コントロールゲート）も細長い帯状で実質的に同じ幅且つ等間隔になっているので、メモリセルアレイのパターンが更に高い周期性を有しており、エッチングのばらつきを防止して、メモリセル毎の種々の電気的特性を均一化できる。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１ないし図３はそれぞれ、この発明の実施の形態に係る不揮発性半導体記憶装置について説明するためのもので、ＮＯＲ型フラッシュメモリにおけるメモリセルアレイのパターン構成を示している。図１はメモリセルアレイのパターン平面図、図２は図１に示したパターンのＡ−Ａ’線に沿った断面構成図、図３は図１に示したパターンのＢ−Ｂ’線に沿った断面構成図である。
【００２６】
図１ないし図３に示すように、シリコン基板（半導体基板）２１の主表面には、メモリセルアレイの列方向に細長い帯状の同じ幅の複数のトレンチ２２がメモリセルアレイの左端から右端まで等間隔に形成されている。これらトレンチ２２内には絶縁膜２３が埋め込まれ、ＳＴＩ構造の素子分離領域２４が形成されている。上記素子分離領域２４で分離されたシリコン基板２１の素子領域中には、ソース，ドレイン領域２５，２６が所定の間隔に離隔して形成されている。上記ソース，ドレイン領域２５，２６間のシリコン基板２１上には薄い絶縁膜（トンネル絶縁膜）２７が形成され、このトンネル絶縁膜２７上に例えばポリシリコン層（シリコン層）からなるフローティングゲート２８が設けられる。上記フローティングゲート２８は、ポリシリコン層をパターニングするときの異方性エッチングに際して、メモリセルアレイの列方向に細長い帯状でメモリセルアレイの左端から右端まで同じ幅、且つ等間隔の複数の線パターンからなるマスクを用いてスリットが開口されることにより分離される。上記フローティングゲート２８上には、絶縁膜２９を介してコントロールゲート３０がポリシリコン層などで形成されている。上記コントロールゲート３０は、メモリセルアレイの行方向に細長い帯状で、メモリセルアレイの上端から下端まで同じ幅、且つ等間隔となる複数の線パターンに加工されており、ワード線を形成する。フローティングゲート２８、絶縁膜２９及びコントロールゲート３０からなる積層（ゲート）構造の側壁部には、ＳｉＮ膜３６が形成されている。上記ソース領域２５上には、行方向に沿ってタングステン（Ｗ）層などからなるソース線３４が形成されている。上記積層ゲート構造上には層間絶縁膜３１が形成され、この層間絶縁膜３１上に複数のビット線３２が、メモリセルアレイの列方向に細長い帯状で形成される。また、上記層間絶縁膜３１上のビット線３２間の一部には、上記メモリセルアレイの列方向に細長い帯状でメタル配線３８が形成され、これらビット線３２及びメタル配線３８がメモリセルアレイの左端から右端まで同じ幅且つ等間隔に配置されている。このメタル配線３８は、各ソース線３４を共通接続する共通ソース線となるもので、ソースコンタクト部３５でスルーホール３７を介して各ソース線３４に接続されている。上記ビット線３２は、上記層間絶縁膜３１に形成されたスルーホール３３を介してセルトランジスタのドレイン領域２６に接続される。
【００２７】
上記のような構成によれば、複数のトレンチ２２（素子分離領域２４）、フローティングゲート２８及びワード線（コントロールゲート）３０がいずれも同じ幅、且つ等間隔に規則的に設けられており、メモリセルアレイのパターンが高い周期性を有しているので、エッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる。これによって、例えば消去後のしきい値電圧の分布幅を狭くできるので、メモリセルのしきい値電圧がマイナスになって生ずる誤読み出しの問題を解消できる。
【００２８】
なお、パターンの周期性が乱れる場所として、メモリセルアレイの端部が残るが、この端部にメモリセルとして使用しない同一周期のダミーパターンを数列あるいは数行配置することにより、実際に使用されるメモリセル部の高いエッチングの均一性を実現できる。また、仮にメモリセルアレイ内に周期性を乱す場所が存在する場合は、そのまわりの数ビットのメモリセルは使用しなければ良い。
【００２９】
図４ないし図１１はそれぞれ、この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、上記図１ないし図３に示したＮＯＲ型フラッシュメモリにおけるメモリセルアレイのパターン構成を製造工程順に示している。図４、図６、図８及び図１０はそれぞれパターン平面図、図５、図７、図９及び図１１はそれぞれ上記図４、図６、図８及び図１０に示したパターンのＡ−Ａ’線に沿った断面構成図である。
【００３０】
まず、図４及び図５に示すように、シリコン基板２１上にメモリセルアレイの列方向に細長い帯状で、左端から右端まで同じ幅、且つ等間隔のレジストパターン４１を形成し、シリコン基板２１の主表面の異方性エッチングを行ってトレンチ２２を形成する。このようなレジストパターン４１を用いることにより、トレンチ２２のどの場所も均一にエッチングされる。
【００３１】
次に、シリコン基板２１の全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積形成した後、エッチバックを行って基板２１の主表面のシリコン酸化膜を除去することにより、シリコン酸化膜をトレンチ２２内に残存させて埋め込み絶縁膜２３を形成する。これによって、ＳＴＩ構造の素子分離領域２４が形成される（図６、図７参照）。
【００３２】
その後、図８及び図９に示すように、上記ＳＴＩ構造の素子分離領域２４で分離された基板２１の素子領域の表面を熱酸化して薄い絶縁膜２７を形成した後、全面にポリシリコン層２８’を堆積形成する。そして、このポリシリコン層２８’をメモリセルアレイの列方向に細長い帯状で、左端から右端まで同じ幅、且つ等間隔のレジストパターンを用いて異方性エッチングしてスリット４２を形成する。このスリット４２の形成のためのエッチングの際にも、均一なエッチングが行われる。
【００３３】
上記ポリシリコン層２８’のエッチング後、図１０及び図１１に示すように、ポリシリコン層２８’上に絶縁膜２９を形成し、この絶縁膜２９上にポリシリコン層を形成する。その後、上記ポリシリコン層上に、ワード線を形成するためのレジストパターンを形成する。このレジストパターンは、メモリセルアレイの行方向に細長い帯状で上端から下端まで同じ幅、且つ等間隔になっている。このようなレジストパターンをマスクとして上記ポリシリコン層、絶縁膜２９及びポリシリコン層２８’の積層構造を、異方性エッチングによってパターニングする。これによって、ポリシリコン層が均一にエッチングされてコントロールゲート（ワード線）３０が形成されるとともに、ポリシリコン層２８’が個々のフローティングゲートに分離される。
【００３４】
この後、上記コントロールゲート３０、絶縁膜２９及びフローティングゲート２８の積層ゲート構造をマスクにして、基板２１の素子領域中に不純物をイオン注入し、熱処理により活性化してソース，ドレイン領域２５，２６を形成する。そして、全面にＳｉＮ膜３６を形成した後、エッチバックして積層ゲート構造の側壁部に残存させる。また、ＬＰＣＶＤ法などにより上記ソース領域２５上にタングステン層を形成してソース線３４を形成する。
【００３５】
引き続き、例えばＣＶＤ法により全面に層間絶縁膜３１を形成する。そして、この層間絶縁膜３１の各ドレイン領域２６上にスルーホール３３を形成し、各ソースコンタクト部３５にスルーホール３７を形成する。この際、多少のマスクずれが生じても、上記積層ゲート構造の側壁部に残存させたＳｉＮ膜３６がエッチングのストッパとして働くので、スルーホール３３，３７がコントロールゲート３０やフローティングゲート２８に達し、ビット線３２やメタル配線３８とショートするのを防止できる。ただしここでは、図１０に示される通り、ワード線の線幅より、ワード線間の間隔を広くしたメモリセルアレイのパターン構成を有しているので、スルーホール３３，３７を開口する際のコントロールゲート３０やフローティングゲート２８に対するマスク合わせの余裕が大きく、ＳｉＮ膜３６は特に形成しなくても構わない。
【００３６】
次に、上記層間絶縁膜３１上にアルミニウム等の金属を蒸着した後、メモリセルアレイの列方向に細長い帯状で、左端から右端まで同じ幅、且つ等間隔のレジストパターンを用いて異方性エッチングしてビット線３２とメタル配線３８を形成する。これによって、ビット線３２とドレイン領域２６とのコンタクトを取るとともに、メタル配線３８とソース線３４とのコンタクトを取り、図１ないし図３に示したようなメモリセルアレイが完成する。
【００３７】
上記のような製造方法によれば、ＳＴＩ構造、スリット及びワード線の全ての形成工程において細長い帯状で同じ幅、且つ等間隔のパターンをマスクとしてエッチングが行われるので、均一なエッチングが可能となり、同じ幅で等間隔のパターンになる。
【００３８】
なお、上記実施の形態では、ＳＴＩ、スリット及びワード線の全てのエッチングにおいて同じ幅、等間隔になるようにしたが、ワード線間隔については、ドレイン領域上が全て第１の間隔、ソース領域上が全て第１の間隔と異なる第２の間隔となるような規則的なパターンであってもよい。更には、ＳＴＩ、スリット及びワード線の個々のエッチング工程で効果が得られるので、必要に応じて一部の工程のみに適用しても良いのは勿論である。
【００３９】
【発明の効果】
以上説明したように、この発明によれば、メモリセルアレイのパターンの周期性の乱れによるエッチングのばらつきを防止でき、メモリセル毎の種々の電気的特性を均一化できる不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る不揮発性半導体記憶装置について説明するためのもので、ＮＯＲ型フラッシュメモリにおけるメモリセルアレイのパターン平面図。
【図２】この発明の実施の形態に係る不揮発性半導体記憶装置について説明するためのもので、図１に示したパターンのＡ−Ａ’線に沿った断面構成図。
【図３】この発明の実施の形態に係る不揮発性半導体記憶装置について説明するためのもので、図１に示したパターンのＢ−Ｂ’線に沿った断面構成図。
【図４】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、図１ないし図３に示したＮＯＲ型フラッシュメモリのメモリセルアレイにおける第１の製造工程を示すパターン平面図。
【図５】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、図４に示したパターンのＡ−Ａ’線に沿った断面構成図。
【図６】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、ＮＯＲ型フラッシュメモリのメモリセルアレイにおける第２の製造工程を示すパターン平面図。
【図７】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、図６に示したパターンのＡ−Ａ’線に沿った断面構成図。
【図８】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、ＮＯＲ型フラッシュメモリのメモリセルアレイにおける第３の製造工程を示すパターン平面図。
【図９】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、図８に示したパターンのＡ−Ａ’線に沿った断面構成図。
【図１０】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、ＮＯＲ型フラッシュメモリのメモリセルアレイにおける第４の製造工程を示すパターン平面図。
【図１１】この発明の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明するためのもので、図１０に示したパターンのＡ−Ａ’線に沿った断面構成図。
【図１２】従来の不揮発性半導体記憶装置について説明するためのもので、ＮＯＲ型フラッシュメモリにおけるメモリセルアレイのパターン平面図。
【図１３】従来の不揮発性半導体記憶装置について説明するためのもので、図１２に示したパターンのＸ−Ｘ’線に沿った断面構成図。
【図１４】従来の不揮発性半導体記憶装置について説明するためのもので、図１２に示したパターンのＹ−Ｙ’線に沿った断面構成図。
【図１５】従来の不揮発性半導体記憶装置について説明するためのもので、図１２に示したパターンのＺ−Ｚ’線に沿った断面構成図。
【符号の説明】
２１…シリコン基板（半導体基板）、２２…トレンチ、２３…絶縁膜、２４…ＳＴＩ構造の素子分離領域、２５…ソース領域、２６…ドレイン領域、２７…薄い絶縁膜（トンネル絶縁膜）、２８…フローティングゲート、２９…絶縁膜、３０…コントロールゲート（ワード線）、３１…層間絶縁膜、３２…ビット線、３３，３７…スルーホール、３４…ソース線、３５…ソースコンタクト部、３６…ＳｉＮ膜、４１…レジストパターン、４２…スリット。
Claims (5)
- 半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、
上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、
上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向と交差する第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備えることを特徴とする不揮発性半導体記憶装置。 - 半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、
上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、
上記各メモリセルは、ソース，ドレイン領域間の半導体基板上に形成されたトンネル絶縁膜と、このトンネル絶縁膜上に形成され、上記メモリセルアレイの一端から対向する他端まで上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に形成されたフローティングゲートと、上記フローティングゲート上に形成された絶縁膜と、この絶縁膜上に形成されたコントロールゲートとを備え、
上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備えることを特徴とする不揮発性半導体記憶装置。 - 半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、
上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、
上記メモリセルアレイの一端から対向する他端まで上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に配設された複数の帯状のワード線を備え、
上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備えることを特徴とする不揮発性半導体記憶装置。 - 半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、
上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで、第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、
上記各メモリセルは、ソース，ドレイン領域間の半導体基板上に形成されたトンネル絶縁膜と、このトンネル絶縁膜上に形成されたフローティングゲートと、上記フローティングゲート上に形成された絶縁膜と、この絶縁膜上に形成されたコントロールゲートとを備え、
上記コントロールゲートは、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に配設される複数の帯状のワード線を形成し、
上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備えることを特徴とする不揮発性半導体記憶装置。 - 半導体基板上に不揮発性のメモリセルがアレイ状に配列されたメモリセルアレイを有し、このメモリセルアレイ中の素子領域がＳＴＩ構造の素子分離領域で分離された不揮発性半導体記憶装置において、
上記素子分離領域は、上記メモリセルアレイの一端から対向する他端まで第１の方向に沿って実質的に同一幅で同一間隔に規則的に配列された複数の帯状のトレンチと、このトレンチ内に埋め込み形成された絶縁膜とを備え、
上記各メモリセルは、ソース，ドレイン領域間の半導体基板上に形成されたトンネル絶縁膜と、このトンネル絶縁膜上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向と交差する第２の方向に沿って実質的に同一幅で同一間隔に規則的に形成されたフローティングゲートと、上記フローティングゲート上に形成された絶縁膜と、この絶縁膜上に形成されたコントロールゲートとを備え、
上記コントロールゲートは、メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って実質的に同一幅で同一間隔に規則的に配設される複数の帯状のワード線を形成し、
上記メモリセルアレイは、上記メモリセルのソース領域上に形成され、上記メモリセルアレイの一端から対向する他端まで、上記第２の方向に沿って同一幅で同一間隔に規則的に配列され、上記各メモリセルのソース領域にコンタクトされるソース線と、上記メモリセルアレイの一端から対向する他端まで、上記第１の方向に沿って同一幅で同一間隔に規則的に配列され、上記メモリセルのドレイン領域に上記第１の方向において上記ソース線と交互にコンタクトされるビット線と、上記メモリセルアレイの一端から対向する他端まで上記第１の方向に沿って、上記ビット線と同一幅で同一間隔に配置され、ソースコンタクト部で上記各ソース線に接続され、メタル配線からなる共通ソース線とを備えることを特徴とする不揮発性半導体記憶装置。
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