JP3314763B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000011229 interlayer Substances 0.000 claims description 86
- 239000003990 capacitor Substances 0.000 claims description 42
- 239000010410 layer Substances 0.000 claims description 41
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 35
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 35
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 15
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims 6
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000001312 dry etching Methods 0.000 description 12
- 238000000059 patterning Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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- H01L28/40—Capacitors
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Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に係り、特に、内部に形成されたキャパ
シタに電荷を蓄積することで情報保持を行う半導体記憶
装置、及びその製造方法に関する。
びその製造方法に係り、特に、内部に形成されたキャパ
シタに電荷を蓄積することで情報保持を行う半導体記憶
装置、及びその製造方法に関する。
【0002】
【従来の技術】半導体記憶装置内に形成されるトランジ
スタ及びキャパシタを利用したメモリとしてDRAMが
ある。図10〜図12は、従来のDRAMのセル、及び
これを製造する過程を示す図である。
スタ及びキャパシタを利用したメモリとしてDRAMが
ある。図10〜図12は、従来のDRAMのセル、及び
これを製造する過程を示す図である。
【0003】まず図11[1]に示す様に、半導体基板
1に、STI(Shallow Trench Iso
lation)により素子分離領域2を形成する。そし
て、素子分離領域2間に、図示しないトランジスタを形
成すると共に、イオン注入により拡散層3を形成する。
その後、半導体基板1の表面に層間絶縁膜4を形成し、
CMP(Chemical Mechanical P
olishing)等を用いて平坦化を行ってから、層
間絶縁膜4の表面にフォトレジストを用いてパターニン
グを行い、拡散層3に達するコンタクト孔5を層間絶縁
膜4に形成する。次に、表面に多結晶シリコンを成長さ
せてからドライエッチングを用いてエッチバックし、コ
ンタクト孔5内にのみ多結晶シリコンを残し、これをパ
ッド用の導電層6とする。
1に、STI(Shallow Trench Iso
lation)により素子分離領域2を形成する。そし
て、素子分離領域2間に、図示しないトランジスタを形
成すると共に、イオン注入により拡散層3を形成する。
その後、半導体基板1の表面に層間絶縁膜4を形成し、
CMP(Chemical Mechanical P
olishing)等を用いて平坦化を行ってから、層
間絶縁膜4の表面にフォトレジストを用いてパターニン
グを行い、拡散層3に達するコンタクト孔5を層間絶縁
膜4に形成する。次に、表面に多結晶シリコンを成長さ
せてからドライエッチングを用いてエッチバックし、コ
ンタクト孔5内にのみ多結晶シリコンを残し、これをパ
ッド用の導電層6とする。
【0004】次に、図11[2]に示す様に、表面全面
に層間絶縁膜7を形成した後、半導体基板1に形成され
ている図示しない回路素子に接続される図示しないビッ
ト線接続用コンタクト孔を形成する。そして、層間絶縁
膜7上にタングステンポリサイド膜を形成してからパタ
ーニング及びドライエッチングを行ってタングステンポ
リサイドによるビット線8を形成する。
に層間絶縁膜7を形成した後、半導体基板1に形成され
ている図示しない回路素子に接続される図示しないビッ
ト線接続用コンタクト孔を形成する。そして、層間絶縁
膜7上にタングステンポリサイド膜を形成してからパタ
ーニング及びドライエッチングを行ってタングステンポ
リサイドによるビット線8を形成する。
【0005】次に、図12[1]に示す様に、表面全面
に、ビット線8を覆うように層間絶縁膜9を形成した
後、表面を平坦化する。そして、この層間絶縁膜9に、
前記の導電層6に達するコンタクト孔10をパターニン
グ及びドライエッチングにより形成すると共に、前述と
同様にしてこのコンタクト孔10に多結晶シリコンを埋
め込み、これをキャパシタ接続用のプラグ11とする。
に、ビット線8を覆うように層間絶縁膜9を形成した
後、表面を平坦化する。そして、この層間絶縁膜9に、
前記の導電層6に達するコンタクト孔10をパターニン
グ及びドライエッチングにより形成すると共に、前述と
同様にしてこのコンタクト孔10に多結晶シリコンを埋
め込み、これをキャパシタ接続用のプラグ11とする。
【0006】次に、図12[2]に示す様に、表面全面
に層間絶縁膜12を形成し、この層間絶縁膜12の表面
にフォトレジストによるパターニングを施してからドラ
イエッチングを行い、プラグ11にまで達する容量用凹
部13を層間絶縁膜12に形成する。
に層間絶縁膜12を形成し、この層間絶縁膜12の表面
にフォトレジストによるパターニングを施してからドラ
イエッチングを行い、プラグ11にまで達する容量用凹
部13を層間絶縁膜12に形成する。
【0007】そして、図10に示す様に、容量用凹部1
3の内周面に多結晶シリコンを形成し、これを容量用
(キャパシタ用)下部電極14とする。
3の内周面に多結晶シリコンを形成し、これを容量用
(キャパシタ用)下部電極14とする。
【0008】
【発明が解決しようとする課題】情報の書き込み,読み
出しに関わるキャパシタの容量は大きい方が好ましい
が、その容量を増大させるには、図10の容量用凹部1
3の表面積を増大させる(容量用下部電極14の高さを
高くする)必要がある。このためには、層間絶縁膜12
の膜厚を大きくすればよいが、そうすると、半導体基板
1上に形成されている周辺回路までのコンタクト孔(層
間絶縁膜12に穿設される)をそれだけ深くしなければ
ならず、製造が困難になるという問題がある。
出しに関わるキャパシタの容量は大きい方が好ましい
が、その容量を増大させるには、図10の容量用凹部1
3の表面積を増大させる(容量用下部電極14の高さを
高くする)必要がある。このためには、層間絶縁膜12
の膜厚を大きくすればよいが、そうすると、半導体基板
1上に形成されている周辺回路までのコンタクト孔(層
間絶縁膜12に穿設される)をそれだけ深くしなければ
ならず、製造が困難になるという問題がある。
【0009】また、コンピュータ等で使用されるメモリ
容量は増大の一途を辿り、半導体記憶装置に形成される
セルサイズの縮小化が進んでいる。このため、例えば図
10に示されるコンタクト孔10を最小デザインルール
で作るには、そのフォトレジストパターンの安定形成が
困難になってきているという問題もある。
容量は増大の一途を辿り、半導体記憶装置に形成される
セルサイズの縮小化が進んでいる。このため、例えば図
10に示されるコンタクト孔10を最小デザインルール
で作るには、そのフォトレジストパターンの安定形成が
困難になってきているという問題もある。
【0010】
【発明の目的】そこで、本発明の目的は、周辺回路まで
のコンタクト孔を深くすることなくキャパシタ容量を増
大させ、しかも、最小デザインルールによらずセルフア
ラインで容量用凹部を形成できる半導体記憶装置及びそ
の製造方法を提供することにある。
のコンタクト孔を深くすることなくキャパシタ容量を増
大させ、しかも、最小デザインルールによらずセルフア
ラインで容量用凹部を形成できる半導体記憶装置及びそ
の製造方法を提供することにある。
【0011】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、回路素子が形成された半導体基板と、半導体基
板上に設けられた第1層間絶縁膜と、第1層間絶縁膜上
に設けられた第3層間絶縁膜と、第3層間絶縁膜上に設
けられた複数のビット線と、複数のビット線を覆うよう
に第3層間絶縁膜上に設けられた第2層間絶縁膜と、ビ
ット線間から半導体基板まで第1層間絶縁膜に穿設され
たコンタクト孔と、コンタクト孔に埋め込まれた第1導
電層と、第2層間絶縁膜及び第3層間絶縁膜に穿設され
るとともにビット線間を貫通して第1導電層に達する容
量用凹部と、容量用凹部の底面及び内周面にビット線と
は絶縁状態で設けられた容量電極用の第2導電層とを備
えたものである。
装置は、回路素子が形成された半導体基板と、半導体基
板上に設けられた第1層間絶縁膜と、第1層間絶縁膜上
に設けられた第3層間絶縁膜と、第3層間絶縁膜上に設
けられた複数のビット線と、複数のビット線を覆うよう
に第3層間絶縁膜上に設けられた第2層間絶縁膜と、ビ
ット線間から半導体基板まで第1層間絶縁膜に穿設され
たコンタクト孔と、コンタクト孔に埋め込まれた第1導
電層と、第2層間絶縁膜及び第3層間絶縁膜に穿設され
るとともにビット線間を貫通して第1導電層に達する容
量用凹部と、容量用凹部の底面及び内周面にビット線と
は絶縁状態で設けられた容量電極用の第2導電層とを備
えたものである。
【0012】従来技術では、ビット線の上方にのみ容量
用凹部が形成されていた。これに対し、本発明では、ビ
ット線の上方だけでなく側方にも容量用凹部が形成され
ているので、容量用凹部を形成する層間絶縁膜の厚さを
大きくしなくてもキャパシタ容量が増大する。
用凹部が形成されていた。これに対し、本発明では、ビ
ット線の上方だけでなく側方にも容量用凹部が形成され
ているので、容量用凹部を形成する層間絶縁膜の厚さを
大きくしなくてもキャパシタ容量が増大する。
【0013】また、ビット線の上面及び側面がシリコン
窒化膜で覆われ、第2層間絶縁膜及び第3層間絶縁膜が
シリコン酸化膜からなり、隣接するビット線における両
方のシリコン窒化膜の一部が容量用凹部の内周面の一部
となり、両方のシリコン窒化膜間が容量用凹部の底面と
なるものとしてもよい。この場合は、シリコン窒化膜を
エッチングストッパ膜として第2層間絶縁膜及び第3層
間絶縁膜をエッチングすることにより、最小デザインル
ールによらずにセルフアラインで容量用凹部を形成でき
るので、製造工程数も減少する。
窒化膜で覆われ、第2層間絶縁膜及び第3層間絶縁膜が
シリコン酸化膜からなり、隣接するビット線における両
方のシリコン窒化膜の一部が容量用凹部の内周面の一部
となり、両方のシリコン窒化膜間が容量用凹部の底面と
なるものとしてもよい。この場合は、シリコン窒化膜を
エッチングストッパ膜として第2層間絶縁膜及び第3層
間絶縁膜をエッチングすることにより、最小デザインル
ールによらずにセルフアラインで容量用凹部を形成でき
るので、製造工程数も減少する。
【0014】更に、シリコン酸化膜の誘電率はシリコン
窒化膜の半分程度である。例えば、シリコン窒化膜の比
誘電率が7.5であるのに対して、シリコン酸化膜の比
誘電率は3.9である。そこで、シリコン窒化膜と共に
シリコン酸化膜を用いることにより、ビット線容量が低
減する。ビット線容量は、容量電極用の第2導電層との
間に生ずるものが最も大きい。
窒化膜の半分程度である。例えば、シリコン窒化膜の比
誘電率が7.5であるのに対して、シリコン酸化膜の比
誘電率は3.9である。そこで、シリコン窒化膜と共に
シリコン酸化膜を用いることにより、ビット線容量が低
減する。ビット線容量は、容量電極用の第2導電層との
間に生ずるものが最も大きい。
【0015】換言すると、本発明では、配線パターンと
なるビット線を設ける層まで貫通する容量用凹部(シリ
ンダ型容量パターン)を形成するので、該容量用凹部の
本体を形成する層間絶縁膜の厚さを大きくしなくてもキ
ャパシタ容量を増大できる。また、配線パターンをエッ
チングストッパ膜で覆って容量用凹部を形成するため、
最小デザインルールによらずにセルフアラインで該容量
用凹部を形成でき、工程数も減少する。
なるビット線を設ける層まで貫通する容量用凹部(シリ
ンダ型容量パターン)を形成するので、該容量用凹部の
本体を形成する層間絶縁膜の厚さを大きくしなくてもキ
ャパシタ容量を増大できる。また、配線パターンをエッ
チングストッパ膜で覆って容量用凹部を形成するため、
最小デザインルールによらずにセルフアラインで該容量
用凹部を形成でき、工程数も減少する。
【0016】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図1乃至図3は、本発明の第1の実
施形態に係るDRAMのセル、及びこれを製造する過程
を説明する図である。
参照して説明する。図1乃至図3は、本発明の第1の実
施形態に係るDRAMのセル、及びこれを製造する過程
を説明する図である。
【0017】本実施形態に係るDRAM製造では、ま
ず、図2[1]に示す様に、半導体基板1の表面に、S
TIにより素子分離領域2を形成する。そして、素子分
離領域2間に、図示しないトランジスタを形成すると共
に、イオン注入により拡散層3を形成する。その後、半
導体基板1の表面に厚さ8000ÅのBPSG膜を用い
た層間絶縁膜4を形成し、次に、CMP等を用い約40
00Åの研磨を行って層間絶縁膜4を平坦化する。そし
て、層間絶縁膜4の表面にフォトレジストを用いてパタ
ーニングを行い、層間絶縁膜4にドライエッチングによ
り、拡散層3に達するコンタクト孔5形成する。次に、
多結晶シリコンを厚さ約5000Å成長させてからドラ
イエッチングを用いてエッチバックし、コンタクト孔5
内にのみ多結晶シリコンを残し、これをパッド用の導電
層6とする。
ず、図2[1]に示す様に、半導体基板1の表面に、S
TIにより素子分離領域2を形成する。そして、素子分
離領域2間に、図示しないトランジスタを形成すると共
に、イオン注入により拡散層3を形成する。その後、半
導体基板1の表面に厚さ8000ÅのBPSG膜を用い
た層間絶縁膜4を形成し、次に、CMP等を用い約40
00Åの研磨を行って層間絶縁膜4を平坦化する。そし
て、層間絶縁膜4の表面にフォトレジストを用いてパタ
ーニングを行い、層間絶縁膜4にドライエッチングによ
り、拡散層3に達するコンタクト孔5形成する。次に、
多結晶シリコンを厚さ約5000Å成長させてからドラ
イエッチングを用いてエッチバックし、コンタクト孔5
内にのみ多結晶シリコンを残し、これをパッド用の導電
層6とする。
【0018】次に、図2[2]に示す様に、表面全面に
厚さ1000Åのシリコン酸化膜を用いた層間絶縁膜7
を形成した後、図示しないビット線接続用コンタクト孔
を形成する。そして、厚さ2000Åのタングステンポ
リサイド膜を形成し、その上に、厚さ1000Åのシリ
コン窒化膜を形成し、更に、パターニング及びドライエ
ッチングを行い、上部にシリコン窒化膜15を有するタ
ングステンポリサイドによるビット線(配線パターン)
8を形成する。ビット線8を厚手の層間絶縁膜4を介し
て設けたのは、高電位になるビット線8を半導体基板1
上のセルから分離するためである。
厚さ1000Åのシリコン酸化膜を用いた層間絶縁膜7
を形成した後、図示しないビット線接続用コンタクト孔
を形成する。そして、厚さ2000Åのタングステンポ
リサイド膜を形成し、その上に、厚さ1000Åのシリ
コン窒化膜を形成し、更に、パターニング及びドライエ
ッチングを行い、上部にシリコン窒化膜15を有するタ
ングステンポリサイドによるビット線(配線パターン)
8を形成する。ビット線8を厚手の層間絶縁膜4を介し
て設けたのは、高電位になるビット線8を半導体基板1
上のセルから分離するためである。
【0019】次に、図3[1]に示す様に、厚さ100
0Åのシリコン窒化膜を成長させてからドライエッチン
グによりエッチバックを行い、ビット線8及びシリコン
窒化膜15の側壁部に、更にシリコン窒化膜16を形成
する。このシリコン窒化膜15,16は、エッチングス
トッパ膜として機能する。
0Åのシリコン窒化膜を成長させてからドライエッチン
グによりエッチバックを行い、ビット線8及びシリコン
窒化膜15の側壁部に、更にシリコン窒化膜16を形成
する。このシリコン窒化膜15,16は、エッチングス
トッパ膜として機能する。
【0020】続いて、図3[2]に示す様に、表面全面
に厚さ1μmのシリコン酸化膜を用いた層間絶縁膜17
を形成し、CMPによって平坦化する。そして、層間絶
縁膜17の表面にフォトレジストによるパターニングを
施し、シリコン窒化膜に対して選択比の十分高い酸化膜
エッチング条件のもとで(例えば、CHF3とCOの混
合ガスを用い)ドライエッチングを行う。これにより、
ビット線8の周りのシリコン窒化膜15,16を残し、
層間絶縁膜17とこれに連続する層間絶縁膜7に、拡散
層3に接続される導電層6に達する容量用凹部18が形
成される。即ち、本実施形態の容量用凹部18は、層間
絶縁膜4の表面(パッド用の導電層6の表面)にまで達
するように形成される。
に厚さ1μmのシリコン酸化膜を用いた層間絶縁膜17
を形成し、CMPによって平坦化する。そして、層間絶
縁膜17の表面にフォトレジストによるパターニングを
施し、シリコン窒化膜に対して選択比の十分高い酸化膜
エッチング条件のもとで(例えば、CHF3とCOの混
合ガスを用い)ドライエッチングを行う。これにより、
ビット線8の周りのシリコン窒化膜15,16を残し、
層間絶縁膜17とこれに連続する層間絶縁膜7に、拡散
層3に接続される導電層6に達する容量用凹部18が形
成される。即ち、本実施形態の容量用凹部18は、層間
絶縁膜4の表面(パッド用の導電層6の表面)にまで達
するように形成される。
【0021】その後、図1に示す様に、容量用凹部18
内に800Åの多結晶シリコンを形成し、フォトレジス
トによるパターニングとドライエッチングにより容量用
下部電極19を形成する。
内に800Åの多結晶シリコンを形成し、フォトレジス
トによるパターニングとドライエッチングにより容量用
下部電極19を形成する。
【0022】本実施形態によれば、従来の図11に示さ
れる容量用凹部13に比べて、図1に示される容量用凹
部18は、ビット線8が存在する層間絶縁層17を貫通
するように形成されているため、それだけ容量用凹部の
面積が広くなり、キャパシタ容量が大きくなる。従っ
て、それだけ層間絶縁層17の厚さを小さくできるの
で、半導体基板1上の周辺回路までのコンタクト孔(層
間絶縁層17に穿設される)の長さを短くできるという
利点がある。
れる容量用凹部13に比べて、図1に示される容量用凹
部18は、ビット線8が存在する層間絶縁層17を貫通
するように形成されているため、それだけ容量用凹部の
面積が広くなり、キャパシタ容量が大きくなる。従っ
て、それだけ層間絶縁層17の厚さを小さくできるの
で、半導体基板1上の周辺回路までのコンタクト孔(層
間絶縁層17に穿設される)の長さを短くできるという
利点がある。
【0023】また、本実施形態によれば、ビット線8を
シリコン窒化膜15,16で保護したことにより、層間
絶縁膜7に設けるコンタクト孔(従来の図13[1]の
コンタクト孔10)に対して特別の最小デザインルール
による微細なパターニングを行う必要がなく、セルフア
ラインによる層間絶縁膜17に設ける容量用凹部18の
形成と一緒にできるため、工程数が削減できると共に微
細な位置合わせも不要となる。
シリコン窒化膜15,16で保護したことにより、層間
絶縁膜7に設けるコンタクト孔(従来の図13[1]の
コンタクト孔10)に対して特別の最小デザインルール
による微細なパターニングを行う必要がなく、セルフア
ラインによる層間絶縁膜17に設ける容量用凹部18の
形成と一緒にできるため、工程数が削減できると共に微
細な位置合わせも不要となる。
【0024】図4〜図6は、本発明の第2の実施形態に
係るDRAMのセル、及びこれを製造する過程を説明す
る図である。本実施形態に係るDRAM製造では、図1
〜図3で説明した第1の実施形態と殆ど同じであり、図
4が図1に対応し、図5が図2に対応し、図6が図3に
夫々対応する。
係るDRAMのセル、及びこれを製造する過程を説明す
る図である。本実施形態に係るDRAM製造では、図1
〜図3で説明した第1の実施形態と殆ど同じであり、図
4が図1に対応し、図5が図2に対応し、図6が図3に
夫々対応する。
【0025】本実施形態が第1の実施形態と異なる点
は、ビット線8とシリコン窒化膜15との間に、シリコ
ン酸化膜20を設けた点である。図5[2]において、
2000Åのタングステンポリサイド膜の上に500Å
のシリコン酸化膜20を作り、その上に1000Åのシ
リコン窒化膜15を形成することで、後は第1の実施形
態と同じ工程により製造することができる。
は、ビット線8とシリコン窒化膜15との間に、シリコ
ン酸化膜20を設けた点である。図5[2]において、
2000Åのタングステンポリサイド膜の上に500Å
のシリコン酸化膜20を作り、その上に1000Åのシ
リコン窒化膜15を形成することで、後は第1の実施形
態と同じ工程により製造することができる。
【0026】この第2の実施形態では、第1の実施形態
の効果に加え、ビット線8上にシリコン酸化膜20が存
在することにより、第1の実施形態に比べてビット線容
量が小さくなり、それだけデータ遅延が小さくなるとい
う効果を有する。
の効果に加え、ビット線8上にシリコン酸化膜20が存
在することにより、第1の実施形態に比べてビット線容
量が小さくなり、それだけデータ遅延が小さくなるとい
う効果を有する。
【0027】図7〜図9は、本発明の第3の実施形態に
係るDRAMのセル、及びこれを製造する過程を説明す
る図である。本実施形態に係るDRAM製造では、図5
[1][2]の状態までは、第2の実施形態の製造過程
と同じである。
係るDRAMのセル、及びこれを製造する過程を説明す
る図である。本実施形態に係るDRAM製造では、図5
[1][2]の状態までは、第2の実施形態の製造過程
と同じである。
【0028】そして、本実施形態では図6[1](また
は図3[1])に示される側壁面のシリコン窒化膜16
の形成は行わずに、図8に示す様に、1μmの層間絶縁
膜17を形成した後、CMPにより平坦化を行う。そし
て、フォトレジストによるパターニングの後、前述と同
様に、シリコン窒化膜15に対して選択比の十分高い酸
化膜エッチング条件のもとでドライエッチングを行う。
これにより、図8の状態、即ち、パッド用の導電層6に
まで達する容量用凹部18が得られる。
は図3[1])に示される側壁面のシリコン窒化膜16
の形成は行わずに、図8に示す様に、1μmの層間絶縁
膜17を形成した後、CMPにより平坦化を行う。そし
て、フォトレジストによるパターニングの後、前述と同
様に、シリコン窒化膜15に対して選択比の十分高い酸
化膜エッチング条件のもとでドライエッチングを行う。
これにより、図8の状態、即ち、パッド用の導電層6に
まで達する容量用凹部18が得られる。
【0029】次に、図9に示すように、表面全面を酸化
して500Å厚のシリコン酸化膜を形成した後、異方性
のドライエッチングによりエッチバックし、容量用凹部
18の内周面に形成されているシリコン酸化膜22を残
し、容量用凹部18の底面にあたる導電層6の表面に形
成されているシリコン酸化膜を除去する。
して500Å厚のシリコン酸化膜を形成した後、異方性
のドライエッチングによりエッチバックし、容量用凹部
18の内周面に形成されているシリコン酸化膜22を残
し、容量用凹部18の底面にあたる導電層6の表面に形
成されているシリコン酸化膜を除去する。
【0030】その後、図7に示す様に、容量用凹部18
内に800Åの多結晶シリコンを成長させ、フォトレジ
ストによるパターニングとドライエッチングにより容量
用下部電極19を形成する。
内に800Åの多結晶シリコンを成長させ、フォトレジ
ストによるパターニングとドライエッチングにより容量
用下部電極19を形成する。
【0031】この第3の実施形態によれば、シリコン窒
化膜16の代わりにシリコン酸化膜22を用いたので、
ビット線容量を第2の実施形態よりも更に小さくでき、
それだけデータ遅延を少なくできるという効果を有す
る。尚、データ遅延の縮小を考えずに、第1の実施形態
と同様に、シリコン酸化膜20を省略することも可能で
ある。
化膜16の代わりにシリコン酸化膜22を用いたので、
ビット線容量を第2の実施形態よりも更に小さくでき、
それだけデータ遅延を少なくできるという効果を有す
る。尚、データ遅延の縮小を考えずに、第1の実施形態
と同様に、シリコン酸化膜20を省略することも可能で
ある。
【0032】
【発明の効果】本発明によれば、第2層間絶縁膜及び第
3層間絶縁膜に穿設されるとともにビット線間を貫通し
て第1導電層に達する容量用凹部を備えたことにより、
ビット線の上方だけでなく側方にも容量用凹部が形成さ
れているので、容量用凹部を形成する層間絶縁膜の厚さ
を大きくすることなく、キャパシタ容量を増大できる。
3層間絶縁膜に穿設されるとともにビット線間を貫通し
て第1導電層に達する容量用凹部を備えたことにより、
ビット線の上方だけでなく側方にも容量用凹部が形成さ
れているので、容量用凹部を形成する層間絶縁膜の厚さ
を大きくすることなく、キャパシタ容量を増大できる。
【0033】また、ビット線をエッチングストッパ膜で
覆って第2層間絶縁膜を形成し、第2層間絶縁膜及び第
3層間絶縁膜をエッチングして、隣接するエッチングス
トッパ膜の両方に達する容量用凹部を形成することによ
り、最小デザインルールによらずにセルフアラインで容
量用凹部を形成できるので、製造工程数を減少できる。
覆って第2層間絶縁膜を形成し、第2層間絶縁膜及び第
3層間絶縁膜をエッチングして、隣接するエッチングス
トッパ膜の両方に達する容量用凹部を形成することによ
り、最小デザインルールによらずにセルフアラインで容
量用凹部を形成できるので、製造工程数を減少できる。
【0034】更に、エッチングストッパ膜としてのシリ
コン窒化膜と共に又はシリコン窒化膜の一部を置き換え
て、シリコン窒化膜よりも誘電率の小さいシリコン酸化
膜を用いることにより、ビット線容量を低減できる。
コン窒化膜と共に又はシリコン窒化膜の一部を置き換え
て、シリコン窒化膜よりも誘電率の小さいシリコン酸化
膜を用いることにより、ビット線容量を低減できる。
【0035】すなわち、本発明によれば、周辺回路まで
のコンタクト孔を深くすることなくキャパシタ容量を増
大させることができ、しかも、セルフアラインで容量用
凹部を形成できるため製造工程数を削減できる。
のコンタクト孔を深くすることなくキャパシタ容量を増
大させることができ、しかも、セルフアラインで容量用
凹部を形成できるため製造工程数を削減できる。
【図1】本発明の第1の実施形態に係るDRAMを示す
断面図である。
断面図である。
【図2】本発明の第1の実施形態に係るDRAMの製造
工程を示す断面図であり、図2[1]、図2[2]の順
に工程が進行する。
工程を示す断面図であり、図2[1]、図2[2]の順
に工程が進行する。
【図3】本発明の第1の実施形態に係るDRAMの製造
工程を示す断面図であり、図3[1]、図3[2]の順
に工程が進行する。
工程を示す断面図であり、図3[1]、図3[2]の順
に工程が進行する。
【図4】本発明の第2の実施形態に係るDRAMを示す
断面図である。
断面図である。
【図5】本発明の第2の実施形態に係るDRAMの製造
工程を示す断面図であり、図5[1]、図5[2]の順
に工程が進行する。
工程を示す断面図であり、図5[1]、図5[2]の順
に工程が進行する。
【図6】本発明の第2の実施形態に係るDRAMの製造
工程を示す断面図であり、図6[1]、図6[2]の順
に工程が進行する。
工程を示す断面図であり、図6[1]、図6[2]の順
に工程が進行する。
【図7】本発明の第3の実施形態に係るDRAMを示す
断面図である。
断面図である。
【図8】本発明の第3の実施形態に係るDRAMの製造
工程を示す断面図である。
工程を示す断面図である。
【図9】本発明の第3の実施形態に係るDRAMの製造
工程を示す断面図である。
工程を示す断面図である。
【図10】従来のDRAMを示す断面図である。
【図11】従来のDRAMの製造工程を示す断面図であ
り、図11[1]、図11[2]の順に工程が進行す
る。
り、図11[1]、図11[2]の順に工程が進行す
る。
【図12】従来のDRAMの製造工程を示す断面図であ
り、図12[1]、図12[2]の順に工程が進行す
る。
り、図12[1]、図12[2]の順に工程が進行す
る。
【符号の説明】1 半導体基板 2 素子分離領域 3 拡散層 4 層間絶縁膜(第1層間絶縁膜) 7 層間絶縁膜(第3層間絶縁膜) 17 層間絶縁膜(第2層間絶縁膜) 5 コンタクト孔 6 導電層(第1導電層) 8 ビット線(配線パターン) 15,16 シリコン窒化膜(エッチングストッパ膜) 16 シリコン窒化膜 18 容量用凹部 19 容量用下部電極(第2導電層)20 シリコン酸化膜 22 シリコン酸化膜(第1シリコン酸化膜)
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8242 H01L 27/108
Claims (9)
- 【請求項1】 回路素子が形成された半導体基板と、こ
の半導体基板上に設けられた第1層間絶縁膜と、この第
1層間絶縁膜上に設けられた第3層間絶縁膜と、この第
3層間絶縁膜上に設けられた複数のビット線と、これら
の複数のビット線を覆うように前記第3層間絶縁膜上に
設けられた第2層間絶縁膜と、前記ビット線間から前記
半導体基板まで前記第1層間絶縁膜に穿設されたコンタ
クト孔と、これらのコンタクト孔に埋め込まれた第1導
電層と、前記第2層間絶縁膜及び前記第3層間絶縁膜に
穿設されるとともに前記ビット線間を貫通して前記第1
導電層に達する容量用凹部と、これらの容量用凹部の底
面及び内周面に前記ビット線とは絶縁状態で設けられた
容量電極用の第2導電層とを備えた半導体記憶装置。 - 【請求項2】 前記ビット線の上面及び側面がシリコン
窒化膜で覆われ、前記第2層間絶縁膜及び前記第3層間
絶縁膜がシリコン酸化膜からなり、隣接する前記ビット
線における両方の前記シリコン窒化膜の一部が前記容量
用凹部の内周面の一部となり、当該両方のシリコン窒化
膜間が前記容量用凹部の底面となる、 請求項1記載の半導体記憶装置。 - 【請求項3】 前記ビット線と前記シリコン窒化膜との
間にシリコン酸化膜が介装された、請求項2記載の半導
体記憶装置。 - 【請求項4】 前記ビット線の上面がシリコン窒化膜で
覆われ、当該ビット線の側面が第1シリコン酸化膜で覆
われ、前記第2層間絶縁膜及び前記第3層間絶縁膜がシ
リコン酸化膜からなり、隣接する前記ビット線における
両方の前記シリコン窒化膜及び前記第1シリコン酸化膜
の一部が前記容量用凹部の内周面の一部となり、当該両
方の第1シリコン酸化膜間が前記容量用凹部の底面とな
る、 請求項1記載の半導体記憶装置。 - 【請求項5】 半導体基板上に第1層間絶縁膜を積層す
る工程と、この第1層間絶縁膜に複数のコンタクト孔を
穿設し当該コンタクト孔内に第1導電層を埋め込む工程
と、前記第1層間絶縁膜上及び第1導電層上に第3層間
絶縁膜を積層する工程と、この第3層間絶縁膜上におい
て前記第1導電層の上部を挟む位置にそれぞれ配線パタ
ーンを形成する工程と、これらの配線パターンの上面及
び側面をエッチングストッパ膜で覆う工程と、これらの
エッチングストッパ膜を覆うように前記第3層間絶縁膜
上に第2層間絶縁膜を積層する工程と、隣接する前記エ
ッチングストッパ膜の両方と前記第1導電層とに達する
容量用凹部をエッチングによって前記第2層間絶縁膜及
び前記第3層間絶縁膜に穿設する工程と、前記容量用凹
部の内周面及び底面に容量電極用の第2導電層を形成す
る工程とを備えた半導体記憶装置の製造方法。 - 【請求項6】 前記エッチングストッパ膜がシリコン窒
化膜であり、前記第2層間絶縁膜及び前記第3層間絶縁
膜がシリコン酸化膜である、 請求項5記載の半導体記憶装置の製造方法。 - 【請求項7】 前記配線パターンを形成する工程と、こ
の配線パターンの上面及び側面をエッチングストッパ膜
で覆う工程との間に、前記配線パターンの上面をシリコ
ン酸化膜で覆う工程を備えた、 請求項6記載の半導体記憶装置の製造方法。 - 【請求項8】 半導体基板上に第1層間絶縁膜を積層す
る工程と、この第1層間絶縁膜に複数のコンタクト孔を
穿設し当該コンタクト孔内に第1導電層を埋め込む工程
と、前記第1層間絶縁膜上及び第1導電層上にシリコン
酸化膜からなる第3層間絶縁膜を積層する工程と、この
第3層間絶縁膜上において前記第1導電層の上部を挟む
位置にそれぞれ配線パターンを形成する工程と、これら
の配線パターンの上面をシリコン窒化膜で覆う工程と、
これらのシリコン窒化膜を覆うように前記第3層間絶縁
膜上にシリコン酸化膜からなる第2層間絶縁膜を積層す
る工程と、隣接する前記シリコン窒化膜の両方と前記第
1導電層とに達する容量用凹部をエッチングによって前
記第2層間絶縁膜及び前記第3層間絶縁膜に穿設する工
程と、前記容量用凹部の内周面をシリコン酸化膜で覆う
工程と、この内周面のシリコン酸化膜の表面及び前記容
量用凹部の底面に容量電極用の第2導電層を形成する工
程とを備えた半導体記憶装置の製造方法。 - 【請求項9】 前記配線パターンを形成する工程と、こ
の配線パターンの上面をエッチングストッパ膜で覆う工
程との間に、前記配線パターンの上面をシリコン酸化膜
で覆う工程を備えた、 請求項8記載の半導体記憶装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24085299A JP3314763B2 (ja) | 1999-08-27 | 1999-08-27 | 半導体記憶装置及びその製造方法 |
US09/645,061 US6429478B1 (en) | 1999-08-27 | 2000-08-24 | Semiconductor device which increases the capacity of a capacitor without deepening the contact hole |
KR1020000049618A KR20010021422A (ko) | 1999-08-27 | 2000-08-25 | 반도체메모리장치 및 그 제조방법 |
US10/146,859 US20020130343A1 (en) | 1999-08-27 | 2002-05-16 | Semiconductor device which increases the capacity without deepening the contact hole |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24085299A JP3314763B2 (ja) | 1999-08-27 | 1999-08-27 | 半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001068642A JP2001068642A (ja) | 2001-03-16 |
JP3314763B2 true JP3314763B2 (ja) | 2002-08-12 |
Family
ID=17065682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24085299A Expired - Fee Related JP3314763B2 (ja) | 1999-08-27 | 1999-08-27 | 半導体記憶装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6429478B1 (ja) |
JP (1) | JP3314763B2 (ja) |
KR (1) | KR20010021422A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100602086B1 (ko) | 2004-07-13 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 배선 형성방법 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05136369A (ja) | 1991-11-13 | 1993-06-01 | Sharp Corp | 半導体メモリの製造方法 |
JP3571088B2 (ja) | 1994-10-25 | 2004-09-29 | 沖電気工業株式会社 | Dramセルコンタクトの構造及びその形成方法 |
JPH0964297A (ja) | 1995-08-21 | 1997-03-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH0997902A (ja) | 1995-10-02 | 1997-04-08 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
JP2850833B2 (ja) | 1996-02-23 | 1999-01-27 | 日本電気株式会社 | 半導体装置の製造方法 |
JPH09321024A (ja) | 1996-05-29 | 1997-12-12 | Toshiba Corp | 半導体装置の製造方法 |
US6429473B1 (en) | 1996-07-30 | 2002-08-06 | International Business Machines Corporation | DRAM cell with stacked capacitor self-aligned to bitline |
KR100244288B1 (ko) * | 1997-06-05 | 2000-02-01 | 김영환 | 반도체소자의 커패시터 제조방법 |
JPH1116886A (ja) | 1997-06-23 | 1999-01-22 | Hitachi Ltd | エッチング方法 |
JPH1117035A (ja) * | 1997-06-24 | 1999-01-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
JPH1187653A (ja) | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
KR100268427B1 (ko) * | 1998-08-10 | 2000-10-16 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
-
1999
- 1999-08-27 JP JP24085299A patent/JP3314763B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-24 US US09/645,061 patent/US6429478B1/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP2001068642A (ja) | 2001-03-16 |
KR20010021422A (ko) | 2001-03-15 |
US6429478B1 (en) | 2002-08-06 |
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