JPH1117020A - 集積回路設計装置 - Google Patents
集積回路設計装置Info
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- JPH1117020A JPH1117020A JP9185938A JP18593897A JPH1117020A JP H1117020 A JPH1117020 A JP H1117020A JP 9185938 A JP9185938 A JP 9185938A JP 18593897 A JP18593897 A JP 18593897A JP H1117020 A JPH1117020 A JP H1117020A
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Abstract
(57)【要約】
【課題】 信号遅延に関する制約が離しい論理回路につ
いても、これを高い精度で検証して最終的に正しく動作
するレイアウト設計を実現する。 【解決手段】 論理回路分割手段2は論理回路接続情報
1をクリティカルパス情報8を参照してクリティカルパ
スが複数のFPGAにまたがらないように複数の論理回
路の接続情報に分割し、分割回路レイアウト手段3は分
割された複数の論理回路の接続情報に基づいてクリティ
カルパス情報8を参照して信号遅延条件を満足するよう
に論理回路を複数のFPGA上で配置配線し、論理検証
手段4は配置配線された論理回路の論理の正しさを検証
する。回路修正手段6は論理に誤りがある場合に論理回
路接続情報1の誤りを修正する。集積回路レイアウト手
段7は論理が正しい場合に生成されるクリーンファイル
情報10に基づいてクリティカルパス情報8を参照して
信号遅延条件を満足するように集積回路の配置配線を行
いレイアウト情報9を出力する。
いても、これを高い精度で検証して最終的に正しく動作
するレイアウト設計を実現する。 【解決手段】 論理回路分割手段2は論理回路接続情報
1をクリティカルパス情報8を参照してクリティカルパ
スが複数のFPGAにまたがらないように複数の論理回
路の接続情報に分割し、分割回路レイアウト手段3は分
割された複数の論理回路の接続情報に基づいてクリティ
カルパス情報8を参照して信号遅延条件を満足するよう
に論理回路を複数のFPGA上で配置配線し、論理検証
手段4は配置配線された論理回路の論理の正しさを検証
する。回路修正手段6は論理に誤りがある場合に論理回
路接続情報1の誤りを修正する。集積回路レイアウト手
段7は論理が正しい場合に生成されるクリーンファイル
情報10に基づいてクリティカルパス情報8を参照して
信号遅延条件を満足するように集積回路の配置配線を行
いレイアウト情報9を出力する。
Description
【0001】
【発明の属する技術分野】本発明は集積回路設計装置に
関し、特に論理回路接続情報を入力とし、この論理回路
接続情報の論理検証を行った後に集積回路のレイアウト
設計を行う集積回路設計装置に関する。
関し、特に論理回路接続情報を入力とし、この論理回路
接続情報の論理検証を行った後に集積回路のレイアウト
設計を行う集積回路設計装置に関する。
【0002】
【従来の技術】論理回路接続情報が与えられたとき、こ
れをフイールドプログラマブルゲートアレイ(Fiel
d Programmable Gate Array
s:以下、FPGAと略記する)上に展開して論理検証
を行い、論理の正しさが検証された場合に論理回路接続
情報をレイアウトシステムに渡してレイアウト設計を行
い、所望の集積回路を得ることができる。
れをフイールドプログラマブルゲートアレイ(Fiel
d Programmable Gate Array
s:以下、FPGAと略記する)上に展開して論理検証
を行い、論理の正しさが検証された場合に論理回路接続
情報をレイアウトシステムに渡してレイアウト設計を行
い、所望の集積回路を得ることができる。
【0003】このような集積回路設計装置の一例が、図
8に示されている。この従来の集積回路設計装置は、論
理回路接続情報101と、論理回路分割手段102と、
分割回路レイアウト手段103と、論理検証手段104
と、判定手段105と、回路修正手段106と、集積回
路レイアウト手段107と、レイアウト情報109と、
クリーンファイル情報110とから構成されている。
8に示されている。この従来の集積回路設計装置は、論
理回路接続情報101と、論理回路分割手段102と、
分割回路レイアウト手段103と、論理検証手段104
と、判定手段105と、回路修正手段106と、集積回
路レイアウト手段107と、レイアウト情報109と、
クリーンファイル情報110とから構成されている。
【0004】このような従来の集積回路設計装置では、
論理回路分割手段102が複数のFPGA上で論理検証
を実行するために与えられた論理回路接続情報101を
複数の論理回路の接続情報に分割し、分割回路レイアウ
ト手段103が論理回路分割手段102により分割され
た複数の論理回路の接続情報に基づいて複数の論理回路
をFPGA上で配置配線する。次に、論理検証手段10
4がFPGAを用いて与えられた接続情報の論理の正し
さを検証し、判定手段105が論理検証手段104での
検証結果を判定する。判定手段105で論理の誤りが見
つかった場合、回路修正手段106が論理回路接続情報
101の誤りを修正する。判定手段105で論理が正し
いことが検証された場合、クリーンファイル情報110
が生成され、集積回路レイアウト手段107がクリーン
ファイル情報110に基づいて集積回路の配置配線を行
いレイアウト情報109を出力する。
論理回路分割手段102が複数のFPGA上で論理検証
を実行するために与えられた論理回路接続情報101を
複数の論理回路の接続情報に分割し、分割回路レイアウ
ト手段103が論理回路分割手段102により分割され
た複数の論理回路の接続情報に基づいて複数の論理回路
をFPGA上で配置配線する。次に、論理検証手段10
4がFPGAを用いて与えられた接続情報の論理の正し
さを検証し、判定手段105が論理検証手段104での
検証結果を判定する。判定手段105で論理の誤りが見
つかった場合、回路修正手段106が論理回路接続情報
101の誤りを修正する。判定手段105で論理が正し
いことが検証された場合、クリーンファイル情報110
が生成され、集積回路レイアウト手段107がクリーン
ファイル情報110に基づいて集積回路の配置配線を行
いレイアウト情報109を出力する。
【0005】
【発明が解決しようとする課題】第1の問題点は、従来
の集積回路設計装置では、信号遅延が正しく検証されな
い場合があり、論理回路の信号遅延条件を満足しないレ
イアウト結果が生成されることがあるということであ
る。その理由は、論理回路の検証の過程とクリーンファ
イル情報が得られた後の最終的なレイアウトの過程にお
いて、論理回路のクリティカルパス情報が有効に活用さ
れていなかったためである。ここで、クリティカルパス
情報とは、論理回路素子間の線長をある値以下に抑える
という電気的制約(以下、信号遅延条件という)を記述
する情報であり、論理回路接続情報と回路規則とに基づ
いて対象回路の論理遅延値を計算し、論理遅延値を対象
回路の制約条件と比較することによりクリティカルパス
を判定してクリティカルパス情報を得ることができる
(例えば、特開平4−251961号公報等参照)。
の集積回路設計装置では、信号遅延が正しく検証されな
い場合があり、論理回路の信号遅延条件を満足しないレ
イアウト結果が生成されることがあるということであ
る。その理由は、論理回路の検証の過程とクリーンファ
イル情報が得られた後の最終的なレイアウトの過程にお
いて、論理回路のクリティカルパス情報が有効に活用さ
れていなかったためである。ここで、クリティカルパス
情報とは、論理回路素子間の線長をある値以下に抑える
という電気的制約(以下、信号遅延条件という)を記述
する情報であり、論理回路接続情報と回路規則とに基づ
いて対象回路の論理遅延値を計算し、論理遅延値を対象
回路の制約条件と比較することによりクリティカルパス
を判定してクリティカルパス情報を得ることができる
(例えば、特開平4−251961号公報等参照)。
【0006】本発明の目的は、論理回路のクリティカル
パス情報を論理回路の検証の過程および最終的なレイア
ウトの過程で有効に活用することにより、信号遅延に関
する制約が離しい論理回路についても、これを高い精度
で検証して最終的に正しく動作するレイアウト設計を実
現する集積回路設計装置を提供することにある。
パス情報を論理回路の検証の過程および最終的なレイア
ウトの過程で有効に活用することにより、信号遅延に関
する制約が離しい論理回路についても、これを高い精度
で検証して最終的に正しく動作するレイアウト設計を実
現する集積回路設計装置を提供することにある。
【0007】
【課題を解決するための手段】本発明の集積回路設計装
置は、論理回路接続情報を入力とし、この論理回路接続
情報の論理検証を行った後に集積回路のレイアウト設計
を行う集積回路設計装置において、素子間の線長をある
値以下に抑えるという信号遅延条件を記述するクリティ
カルパス情報と、前記論理回路接続情報を前記クリティ
カルパス情報を参照してクリティカルパスが複数のFP
GAにまたがらないように複数の論理回路の接続情報に
分割する論理回路分割手段と、この論理回路分割手段に
より分割された複数の論理回路の接続情報に基づいて前
記クリティカルパス情報を参照して信号遅延条件を満足
するように論理回路を複数のFPGA上で配置配線する
分割回路レイアウト手段と、この分割回路レイアウト手
段により配置配線された論理回路の論理の正しさを検証
する論理検証手段と、この論理検証手段で論理の誤りが
見つかった場合に前記論理回路接続情報の誤りを修正す
る回路修正手段と、前記論理検証手段で論理が正しいこ
とが検証された場合に生成されるクリーンファイル情報
と、このクリーンファイル情報に基づいて前記クリティ
カルパス情報を参照して信号遅延条件を満足するように
集積回路の配置配線を行いレイアウト情報を出力する集
積回路レイアウト手段とを有する。
置は、論理回路接続情報を入力とし、この論理回路接続
情報の論理検証を行った後に集積回路のレイアウト設計
を行う集積回路設計装置において、素子間の線長をある
値以下に抑えるという信号遅延条件を記述するクリティ
カルパス情報と、前記論理回路接続情報を前記クリティ
カルパス情報を参照してクリティカルパスが複数のFP
GAにまたがらないように複数の論理回路の接続情報に
分割する論理回路分割手段と、この論理回路分割手段に
より分割された複数の論理回路の接続情報に基づいて前
記クリティカルパス情報を参照して信号遅延条件を満足
するように論理回路を複数のFPGA上で配置配線する
分割回路レイアウト手段と、この分割回路レイアウト手
段により配置配線された論理回路の論理の正しさを検証
する論理検証手段と、この論理検証手段で論理の誤りが
見つかった場合に前記論理回路接続情報の誤りを修正す
る回路修正手段と、前記論理検証手段で論理が正しいこ
とが検証された場合に生成されるクリーンファイル情報
と、このクリーンファイル情報に基づいて前記クリティ
カルパス情報を参照して信号遅延条件を満足するように
集積回路の配置配線を行いレイアウト情報を出力する集
積回路レイアウト手段とを有する。
【0008】一方、本発明の記録媒体は、コンピュータ
を、論理回路接続情報をクリティカルパス情報を参照し
てクリティカルパスが複数のFPGAにまたがらないよ
うに複数の論理回路の接続情報に分割する論理回路分割
手段,この論理回路分割手段により分割された複数の論
理回路の接続情報に基づいて前記クリティカルパス情報
を参照して信号遅延条件を満足するように論理回路を複
数のFPGA上で配置配線する分割回路レイアウト手
段,この分割回路レイアウト手段により配置配線された
論理回路の論理の正しさを検証する論理検証手段,この
論理検証手段で論理の誤りが見つかった場合に前記論理
回路接続情報の誤りを修正する回路修正手段,前記論理
検証手段で論理が正しいことが検証された場合に生成さ
れるクリーンファイル情報,およびこのクリーンファイ
ル情報に基づいて前記クリティカルパス情報を参照して
信号遅延条件を満足するように集積回路の配置配線を行
いレイアウト情報を出力する集積回路レイアウト手段と
して機能させるためのプログラムを記録する。
を、論理回路接続情報をクリティカルパス情報を参照し
てクリティカルパスが複数のFPGAにまたがらないよ
うに複数の論理回路の接続情報に分割する論理回路分割
手段,この論理回路分割手段により分割された複数の論
理回路の接続情報に基づいて前記クリティカルパス情報
を参照して信号遅延条件を満足するように論理回路を複
数のFPGA上で配置配線する分割回路レイアウト手
段,この分割回路レイアウト手段により配置配線された
論理回路の論理の正しさを検証する論理検証手段,この
論理検証手段で論理の誤りが見つかった場合に前記論理
回路接続情報の誤りを修正する回路修正手段,前記論理
検証手段で論理が正しいことが検証された場合に生成さ
れるクリーンファイル情報,およびこのクリーンファイ
ル情報に基づいて前記クリティカルパス情報を参照して
信号遅延条件を満足するように集積回路の配置配線を行
いレイアウト情報を出力する集積回路レイアウト手段と
して機能させるためのプログラムを記録する。
【0009】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0010】図1は、本発明の第1の実施の形態に係る
集積回路設計装置の構成を示すブロック図である。本実
施の形態に係る集積回路設計装置は、論理回路接続情報
1と、論理回路分割手段2と、分割回路レイアウト手段
3と、論理検証手段4と、判定手段5と、回路修正手段
6と、集積回路レイアウト手段7と、クリティカルパス
情報8と、レイアウト情報9と、クリーンファイル情報
10とから構成されている。
集積回路設計装置の構成を示すブロック図である。本実
施の形態に係る集積回路設計装置は、論理回路接続情報
1と、論理回路分割手段2と、分割回路レイアウト手段
3と、論理検証手段4と、判定手段5と、回路修正手段
6と、集積回路レイアウト手段7と、クリティカルパス
情報8と、レイアウト情報9と、クリーンファイル情報
10とから構成されている。
【0011】図2を参照すると、クリティカルパス情報
8は、始点,終点,パス名および遅延制約値から構成さ
れている。
8は、始点,終点,パス名および遅延制約値から構成さ
れている。
【0012】図3を参照すると、論理回路分割手段2の
処理は、カウンタ初期設定ステップS21と、回路分割
ステップS22と、回路規模計算ステップS23と、収
容性判定ステップS24と、カウンタインクリメントス
テップS25と、カウンタ終了判定ステップS26と、
回路分割不可設定ステップS27と、分割回路数設定ス
テップS28とからなる。
処理は、カウンタ初期設定ステップS21と、回路分割
ステップS22と、回路規模計算ステップS23と、収
容性判定ステップS24と、カウンタインクリメントス
テップS25と、カウンタ終了判定ステップS26と、
回路分割不可設定ステップS27と、分割回路数設定ス
テップS28とからなる。
【0013】図4を参照すると、分割回路レイアウト手
段3の処理は、カウンタ初期設定ステップS31と、配
置ステップS32と、概略配線ステップS33と、詳細
配線ステップS34と、カウンタ終了判定ステップS3
5と、カウンタインクリメントステップS36とからな
る。
段3の処理は、カウンタ初期設定ステップS31と、配
置ステップS32と、概略配線ステップS33と、詳細
配線ステップS34と、カウンタ終了判定ステップS3
5と、カウンタインクリメントステップS36とからな
る。
【0014】図5を参照すると、集積回路レイアウト手
段7の処理は、配置ステップS71と、概略配線ステッ
プS72と、詳細配線ステップS73とからなる。
段7の処理は、配置ステップS71と、概略配線ステッ
プS72と、詳細配線ステップS73とからなる。
【0015】次に、このように構成された第1の実施の
形態に係る集積回路設計装置の動作について、図6
(a)〜(d)に示す具体例を参照しながら説明する。
形態に係る集積回路設計装置の動作について、図6
(a)〜(d)に示す具体例を参照しながら説明する。
【0016】論理回路分割手段2は、図6(a)に示す
ように、論理検証手段4に内蔵されるFPGAの個数n
(正整数)またはそれ以下の数に、与えられた論理回路
接続情報1を分割する。このとき、論理回路分割手段2
は、図6(b)および(c)に示すように、クリティカ
ルパス情報8に基づき、各クリティカルパスが2個以上
のFPGAにまたがらないように回路分割を行う。
ように、論理検証手段4に内蔵されるFPGAの個数n
(正整数)またはそれ以下の数に、与えられた論理回路
接続情報1を分割する。このとき、論理回路分割手段2
は、図6(b)および(c)に示すように、クリティカ
ルパス情報8に基づき、各クリティカルパスが2個以上
のFPGAにまたがらないように回路分割を行う。
【0017】詳しくは、論理回路分割手段2は、カウン
タiを1に初期設定し(ステップS21)、回路をi個
に分割し、分割した各回路をDiとする(ステップS2
2)。このとき、論理回路分割手段2は、各クリティカ
ルパスCriは2つ以上に分割されないようにする。次
に、論理回路分割手段2は、各回路Diの回路規模を計
算し(ステップS23)、回路DiがFPGA(Fi)
に収容可能かどうかを判定する(ステップS24)。収
容可能でなければ、論理回路分割手段2は、カウンタi
を1つインクリメントし(ステップS25)、カウンタ
iがFPGAの個数nより大きいかどうかを判定する
(ステップS26)。カウンタiがFPGAの個数nよ
り大きくなければ、論理回路分割手段2は、ステップS
22に制御を戻し、カウンタiがFPGAの個数nより
大きければ、回路分割が不可であるとする(ステップS
27)。ステップS24で回路DiがFPGA(Fi)
に収容可能であると判定されれば、論理回路分割手段2
は、カウンタiを分割回路数Iに設定して(ステップS
28)、処理を終了する。
タiを1に初期設定し(ステップS21)、回路をi個
に分割し、分割した各回路をDiとする(ステップS2
2)。このとき、論理回路分割手段2は、各クリティカ
ルパスCriは2つ以上に分割されないようにする。次
に、論理回路分割手段2は、各回路Diの回路規模を計
算し(ステップS23)、回路DiがFPGA(Fi)
に収容可能かどうかを判定する(ステップS24)。収
容可能でなければ、論理回路分割手段2は、カウンタi
を1つインクリメントし(ステップS25)、カウンタ
iがFPGAの個数nより大きいかどうかを判定する
(ステップS26)。カウンタiがFPGAの個数nよ
り大きくなければ、論理回路分割手段2は、ステップS
22に制御を戻し、カウンタiがFPGAの個数nより
大きければ、回路分割が不可であるとする(ステップS
27)。ステップS24で回路DiがFPGA(Fi)
に収容可能であると判定されれば、論理回路分割手段2
は、カウンタiを分割回路数Iに設定して(ステップS
28)、処理を終了する。
【0018】次に、分割回路レイアウト手段3は、I個
に分割された論理回路の接続情報を入力し、各FPGA
上で配置配線処理を実行する。本配置配線処理もクリテ
ィカルパス情報8を活用し、各クリティカルパスは、F
PGA内で信号遅延条件を満足するようにレイアウト設
計される。
に分割された論理回路の接続情報を入力し、各FPGA
上で配置配線処理を実行する。本配置配線処理もクリテ
ィカルパス情報8を活用し、各クリティカルパスは、F
PGA内で信号遅延条件を満足するようにレイアウト設
計される。
【0019】詳しくは、分割回路レイアウト手段3は、
カウンタiを1に初期設定し(ステップS31)、FP
GA(Fi)内で回路Diに含まれるクリティカルパス
を考慮して各機能ブロックに配置する(ステップS3
2)。次に、分割回路レイアウト手段3は、FPGA
(Fi)内で回路Diに含まれるクリティカルパスを考
慮して概略配線を実行する(ステップS33)。続い
て、分割回路レイアウト手段3は、FPGA(Fi)内
で詳細配線を実行する(ステップS34)。次に、分割
回路レイアウト手段3は、カウンタiが分割回路数I以
下かどうかを判定し(ステップS35)、そうであれば
カウンタiを1つインクリメントして(ステップS3
6)、制御をステップS32に戻し、そうでなければ処
理を終了する。
カウンタiを1に初期設定し(ステップS31)、FP
GA(Fi)内で回路Diに含まれるクリティカルパス
を考慮して各機能ブロックに配置する(ステップS3
2)。次に、分割回路レイアウト手段3は、FPGA
(Fi)内で回路Diに含まれるクリティカルパスを考
慮して概略配線を実行する(ステップS33)。続い
て、分割回路レイアウト手段3は、FPGA(Fi)内
で詳細配線を実行する(ステップS34)。次に、分割
回路レイアウト手段3は、カウンタiが分割回路数I以
下かどうかを判定し(ステップS35)、そうであれば
カウンタiを1つインクリメントして(ステップS3
6)、制御をステップS32に戻し、そうでなければ処
理を終了する。
【0020】続いて、論理検証手段4は、分割回路レイ
アウト手段3による分割結果に基づき、分割回路の論理
検証を行い、判定手段5が検証結果を判定する。論理に
誤りが発見された場合、回路修正手段6が論理回路接続
情報1の誤りの部分を修正し、新しい論理回路接続情報
1を作成して再び論理検証が実行される。
アウト手段3による分割結果に基づき、分割回路の論理
検証を行い、判定手段5が検証結果を判定する。論理に
誤りが発見された場合、回路修正手段6が論理回路接続
情報1の誤りの部分を修正し、新しい論理回路接続情報
1を作成して再び論理検証が実行される。
【0021】論理が正しければ、クリーンファイル情報
10が出力され、集積回路レイアウト手段7が、クリー
ンファイル情報10に基づいてクリティカルパス情報8
を参照して信号遅延条件を満足するように集積回路の配
置配線を行い、レイアウト情報9を出力する。例えば、
図6(d)に示すような集積回路上のレイアウトが得ら
れる。
10が出力され、集積回路レイアウト手段7が、クリー
ンファイル情報10に基づいてクリティカルパス情報8
を参照して信号遅延条件を満足するように集積回路の配
置配線を行い、レイアウト情報9を出力する。例えば、
図6(d)に示すような集積回路上のレイアウトが得ら
れる。
【0022】詳しくは、集積回路レイアウト手段7は、
クリティカルパス情報8を考慮して各機能ブロック間の
信号遅延条件を満足するように各機能ブロックを配置し
(ステップS71)、クリティカルパス情報8を考慮し
て概略配線を実行し(ステップS72)、詳細配線を行
い(ステップS73)、処理を終了する。
クリティカルパス情報8を考慮して各機能ブロック間の
信号遅延条件を満足するように各機能ブロックを配置し
(ステップS71)、クリティカルパス情報8を考慮し
て概略配線を実行し(ステップS72)、詳細配線を行
い(ステップS73)、処理を終了する。
【0023】図7は、本発明の第2の実施の形態に係る
集積回路設計装置の構成を示すブロック図である。本実
施の形態に係る集積回路設計装置は、キーボード等から
なる入力装置71と、データ処理装置72と、記憶装置
73と、ディスプレイ等からなる出力装置74と、集積
回路設計プログラム76を記録する記録媒体75とから
構成されている。記録媒体75は、磁気ディスク,半導
体メモリ,その他の記録媒体であってよい。
集積回路設計装置の構成を示すブロック図である。本実
施の形態に係る集積回路設計装置は、キーボード等から
なる入力装置71と、データ処理装置72と、記憶装置
73と、ディスプレイ等からなる出力装置74と、集積
回路設計プログラム76を記録する記録媒体75とから
構成されている。記録媒体75は、磁気ディスク,半導
体メモリ,その他の記録媒体であってよい。
【0024】集積回路設計プログラム76は、記録媒体
75からデータ処理装置72を介して記憶装置73に読
み込まれ、データ処理装置72の動作を制御する。デー
タ処理装置72の集積回路設計プログラム76の制御に
よる動作は、図1ないし図6に示した第1の実施の形態
に係る集積回路設計装置の動作と全く同様になるので、
その詳しい説明を割愛する。
75からデータ処理装置72を介して記憶装置73に読
み込まれ、データ処理装置72の動作を制御する。デー
タ処理装置72の集積回路設計プログラム76の制御に
よる動作は、図1ないし図6に示した第1の実施の形態
に係る集積回路設計装置の動作と全く同様になるので、
その詳しい説明を割愛する。
【0025】
【発明の効果】以上述べたように、本発明によれば、与
えられた論理回路のクリティカルパス情報を論理回路の
検証の過程および最終的なレイアウトの過程で有効に活
用することにより、信号遅延に関する制約が厳しい論理
回路についても、これを高い精度で検証して最終的に正
しく動作するレイアウト設計を実現することが可能であ
るという効果がある。
えられた論理回路のクリティカルパス情報を論理回路の
検証の過程および最終的なレイアウトの過程で有効に活
用することにより、信号遅延に関する制約が厳しい論理
回路についても、これを高い精度で検証して最終的に正
しく動作するレイアウト設計を実現することが可能であ
るという効果がある。
【図1】本発明の第1の実施の形態に係る集積回路設計
装置を示すブロック図である。
装置を示すブロック図である。
【図2】図1中のクリティカルパス情報の内容を例示す
る図である。
る図である。
【図3】図1中の論理回路分割手段の処理を示す流れ図
である。
である。
【図4】図1中の分割回路レイアウト手段の処理を示す
流れ図である。
流れ図である。
【図5】図1中の集積回路レイアウト手段の処理を示す
流れ図である。
流れ図である。
【図6】第1の実施の形態に係る集積回路設計装置によ
る回路設計の具体例を示し、(a)は回路分割例、
(b)はクリティカルパス情報、(c)はクリティカル
パス情報を利用した論理分割例、(d)は集積回路上の
レイアウトをそれぞれ示す図である。
る回路設計の具体例を示し、(a)は回路分割例、
(b)はクリティカルパス情報、(c)はクリティカル
パス情報を利用した論理分割例、(d)は集積回路上の
レイアウトをそれぞれ示す図である。
【図7】本発明の第2の実施の形態に係る集積回路設計
装置を示すブロック図である。
装置を示すブロック図である。
【図8】従来の集積回路設計装置の構成を示すブロック
図である。
図である。
1 論理回路接続情報 2 論理回路分割手段 3 分割回路レイアウト手段 4 論理検証手段 5 判定手段 6 回路修正手段 7 集積回路レイアウト手段 8 クリティカルパス情報 9 レイアウト情報 10 クリーンファイル情報 71 入力装置 72 データ処理装置 73 記憶装置 74 出力装置 75 記録媒体 76 集積回路設計プログラム
Claims (2)
- 【請求項1】 論理回路接続情報を入力とし、この論理
回路接続情報の論理検証を行った後に集積回路のレイア
ウト設計を行う集積回路設計装置において、 論理回路素子間の線長をある値以下に抑えるという信号
遅延条件を記述するクリティカルパス情報と、 前記論理回路接続情報を前記クリティカルパス情報を参
照してクリティカルパスが複数のFPGAにまたがらな
いように複数の論理回路の接続情報に分割する論理回路
分割手段と、 この論理回路分割手段により分割された複数の論理回路
の接続情報に基づいて前記クリティカルパス情報を参照
して信号遅延条件を満足するように論理回路を複数のF
PGA上で配置配線する分割回路レイアウト手段と、 この分割回路レイアウト手段により配置配線された論理
回路の論理の正しさを検証する論理検証手段と、 この論理検証手段で論理の誤りが見つかった場合に前記
論理回路接続情報の誤りを修正する回路修正手段と、 前記論理検証手段で論理が正しいことが検証された場合
に生成されるクリーンファイル情報と、 このクリーンファイル情報に基づいて前記クリティカル
パス情報を参照して信号遅延条件を満足するように集積
回路の配置配線を行いレイアウト情報を出力する集積回
路レイアウト手段とを有することを特徴とする集積回路
設計装置。 - 【請求項2】 コンピュータを、論理回路接続情報をク
リティカルパス情報を参照してクリティカルパスが複数
のFPGAにまたがらないように複数の論理回路の接続
情報に分割する論理回路分割手段,この論理回路分割手
段により分割された複数の論理回路の接続情報に基づい
て前記クリティカルパス情報を参照して信号遅延条件を
満足するように論理回路を複数のFPGA上で配置配線
する分割回路レイアウト手段,この分割回路レイアウト
手段により配置配線された論理回路の論理の正しさを検
証する論理検証手段,この論理検証手段で論理の誤りが
見つかった場合に前記論理回路接続情報の誤りを修正す
る回路修正手段,前記論理検証手段で論理が正しいこと
が検証された場合に生成されるクリーンファイル情報,
およびこのクリーンファイル情報に基づいて前記クリテ
ィカルパス情報を参照して信号遅延条件を満足するよう
に集積回路の配置配線を行いレイアウト情報を出力する
集積回路レイアウト手段として機能させるためのプログ
ラムを記録した記録媒体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9185938A JP2874719B2 (ja) | 1997-06-26 | 1997-06-26 | 集積回路設計装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9185938A JP2874719B2 (ja) | 1997-06-26 | 1997-06-26 | 集積回路設計装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1117020A true JPH1117020A (ja) | 1999-01-22 |
JP2874719B2 JP2874719B2 (ja) | 1999-03-24 |
Family
ID=16179517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9185938A Expired - Fee Related JP2874719B2 (ja) | 1997-06-26 | 1997-06-26 | 集積回路設計装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2874719B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI400774B (zh) * | 2008-06-11 | 2013-07-01 | Fujitsu Semiconductor Ltd | 半導體裝置及其製造方法 |
-
1997
- 1997-06-26 JP JP9185938A patent/JP2874719B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI400774B (zh) * | 2008-06-11 | 2013-07-01 | Fujitsu Semiconductor Ltd | 半導體裝置及其製造方法 |
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Publication number | Publication date |
---|---|
JP2874719B2 (ja) | 1999-03-24 |
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