JP4526596B2 - 信号遅延評価プログラム、信号遅延評価方法、および信号遅延評価装置 - Google Patents
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Description
図15に示す半導体装置(SoC)500は、例として、それぞれ同一のプラットフォーム上で設計された2つの回路モジュールM1およびM2を備えている。回路モジュールM1は、バッファ111〜114とラッチ回路FF1とから構成される。半導体装置500の入力端子IN1に対する入力データは、回路モジュールM1の入力端子A1を介してバッファ111、ラッチ回路FF1、およびバッファ112を伝達し、出力端子X1から回路モジュールM2に出力される。また、半導体装置500のクロック入力端子CKからのクロックは、回路モジュールM1のクロック入力端子CK1を介してバッファ113および114を伝達し、クロック出力端子CKO1から回路モジュールM2に出力される。なお、ラッチ回路FF1は、バッファ113の出力クロックにより動作する。
図16では、ライブラリに登録されている回路ブロックの例として、2段のCMOS(Complementary Metal-Oxide Semiconductor)インバータからなるバッファ140を挙げている。この図に示すように、遅延検証に用いられるライブラリ中のパラメータとしては、端子間遅延Tpd、およびスルーレート(Slew-rate)が代表的である。なお、入力スルーレートTsin、出力スルーレートTsoutは、それぞれ回路ブロックの入力側、出力側に対応する。
ライブラリにおいては、上記の「スルー依存性の信号遅延」および「出力負荷容量依存性の信号遅延」を考慮して、図17(A)のように、出力負荷容量CLおよび入力スルーレートTsinと端子間遅延Tpdとを対応付けたTpdテーブルと、図17(B)のように、出力負荷容量CLおよび入力スルーレートTsinと出力スルーレートTsoutとを対応付けたTsoutテーブルとが、回路ブロック内のセルごとに保持される。
第1の検証ステップとしては、各半導体チップの設計時に、チップ外部からの入力信号や出力負荷容量などの情報を制約条件として定義し、それらの情報を基に半導体チップごとに信号遅延を計算し、シミュレーションやSTAを実行する。例えば、図19における半導体チップCP1については、ボード外部からの信号を考慮した入力スルーレートTsinおよびスキューを求め、入力側の制約条件として定義する(図中、ステップS21)。また、半導体チップCP2の入力ピン容量やそこまでの配線容量を考慮して半導体チップCP1の出力負荷容量を求め、出力側の制約条件として定義する(ステップS22)。これにより、半導体チップCP1内の各セルの端子間遅延Tpdが求められる。
第2の検証ステップとしては、各回路ブロックの入出力経路と伝送線路モデルを用いて、ボードシミュレータによるPCBのタイミング検証を行う。ここでは、図20に示すように、半導体チップCP1の出力バッファ115および116と、半導体チップCP2の入力バッファ125および126とを切り出し、ボードシミュレータを用いて信号伝達タイミングを検証する。このとき、半導体チップCP1におけるスルーレートやスキューの情報を、半導体チップCP2の入力側の制約条件として定義する(図中、ステップS31)。そして、半導体チップCP2の入力バッファ125および126を介して出力される信号を観測し、タイミングを検証する(ステップS32)。
図21では、例として、図18における半導体チップCP1と半導体チップCP2との間でのディレイ情報の誤差を模式的に示している。ここでは、半導体チップCP1については、端子間遅延Tpdの判定しきい値を全振幅の50%、スルーレートの判定しきい値を20%〜80%とし、半導体チップCP2については、端子間遅延Tpdの判定しきい値を60%、スルーレートの判定しきい値を10%〜90%としている。
図1は、実施の形態に係る信号遅延評価プログラムの機能について説明する機能ブロック図である。
図2に示すPCB100は、2つの半導体チップCP1およびCP2を備えている。半導体チップCP1は、バッファ111〜114とラッチ回路FF1とから構成される。PCB100の入力端子IN1に対する入力データは、入力端子A1から半導体チップCP1に入力され、バッファ111、ラッチ回路FF1、およびバッファ112を伝達して、出力端子X1から半導体チップCP2に出力される。また、PCB100のクロック入力端子CKからのクロックは、半導体チップCP1のクロック入力端子CK1からバッファ113および114を伝達し、クロック出力端子CKO1から半導体チップCP2に出力される。なお、ラッチ回路FF1は、バッファ113の出力クロックにより動作する。
半導体装置の設計時には、以下のように、チップ外部からの入力信号や出力負荷容量などの情報を制約条件として定義し、それらの情報を基に半導体チップごとに信号遅延を計算し、シミュレーションやSTAを実行する。図3では例として、上記のPCB100内のデータの伝送路を示している。
以下、半導体チップCP1およびCP2のプラットフォームおよび各セルのスペックを、この図4に示すようなものと仮定して、上記の補正処理の具体例について説明する。なお、ここでは、チップ内の各セルの信号遅延特性が、チップごとに共通であるものとする。また、出力負荷容量に対する依存性を無視するものとする。
この図5では、半導体チップCP1からの出力波形を示している。補正領域130では、前後の半導体チップCP1およびCP2の各プラットフォームの情報と、前段の半導体チップCP1の出力波形におけるディレイ情報、具体的には、バッファ112の出力スルーレートTsout_1および端子間遅延Tpd_1とを基に、後段回路に制約条件として与えるスルーレートを補正し、また、Tpd誤差を求める。
Tsout_1’
={Tsout_1/(Vth_e1−Vth_s1)}×(Vth_e2−Vth_s2)
={60/(80−20)}×(90−10)=80[ps] ……(1)
また、Tpd誤差(図中のTpd_err)については、以下のように求められる。前後の回路における端子間遅延Tpdの判定しきい値には10%の差があるが、この差は出力負荷容量に依存するTpd誤差と等価と考えることができる。このため、前段の出力波形の傾き、すなわち出力スルーレートTsout_1から、Tpd誤差を求めることができる。補正値算出手段14は、次の式(2)によりTpd誤差を算出する。
Tpd_err
={Tsout_1/(Vth_e1−Vth_s1)}×(Vth_2−Vth_1)
={60/(80−20)}×(60−50)=10[ps] ……(2)
図6は、PCBにおけるシステム全体の信号遅延量の計算について説明するための図である。
Tpd_total
=Tpd_1+Tpd_1+Tpd_1+Tpd_err+Tpd_2+Tpd_2+Tpd_2
=610[ps] ……(3)
以上説明した信号遅延の評価手法によれば、ベンダやライブラリの仕様、遅延計算に用いる計算式などのプラットフォームが異なる回路ブロックが半導体装置内に混在している場合でも、システム全体を通じた信号遅延量を、各回路ブロックのライブラリを基に直接的に計算することができる。従って、例えば従来のように、回路ブロックごとのタイミング検証と、回路ブロック間のつなぎ目におけるタイミング検証の2つの検証処理によって、半導体装置の全体におけるタイミングを保証する手法と比較して、簡単な処理手順によりシステム全体の正確な信号遅延量を求めることが可能となり、高機能でかつ動作精度の高い半導体装置を設計・製造することができるようになる。
図8に示すプラットフォーム情報421には、回路ブロックの端子間遅延Tpdの判定しきい値の情報、およびスルーレートの判定しきい値の情報が、プラットフォーム名ごとに格納されている。また、各判定しきい値の情報は、さらに、CMOS回路あるいはシュミットトリガ回路などの回路ブロックの入出力インタフェースの種類ごとに用意されている。
図9は、補正用のディレイ計算プログラム320による処理手順を示すフローチャートである。
〔ステップS102〕CPU211は、サブルーチン321の1つであるディレイ補正区間確定ルーチンを実行する。このディレイ補正区間確定ルーチンについては後の図10で詳述するが、この処理により、半導体装置内の回路ブロック間の領域のそれぞれに対して、識別コードが付された境界情報が生成され、ディレイ情報の補正が必要な区間が確定される。
〔ステップS103〕CPU211は、処理対象区間の識別コードが“02”であるか否かを判定する。“02”である場合はステップS107の処理を実行し、それ以外の場合はステップS104の処理を実行する。
〔ステップS121〕CPU211は、処理対象の半導体装置についての設計データを読み込む。
〔ステップS123〕CPU211は、半導体装置内の回路ブロック間の境界のうちの1つに、プラットフォーム情報を関連付ける。
〔ステップS126〕CPU211は、プラットフォーム情報421に基づき、対象の境界において、出力側の出力インタフェースと入力側の入力インタフェースとが同じであるか否かを判定する。同じと判定した場合はステップS128の処理を実行し、異なると判定した場合はステップS127の処理を実行する。
〔ステップS128〕CPU211は、境界情報に識別コード“00”を定義する。
〔ステップS129〕CPU211は、識別コードをすべての境界について定義したか否かを判定する。定義されていない場合、次の境界を処理対象としてステップS123からの処理を再度実行する。全境界について定義されていた場合は、ステップS130の処理を実行する。
〔ステップS141〕CPU211は、処理対象の区間(境界)において、その出力側の出力スルーレートの判定しきい値と、入力側の入力スルーレートの判定しきい値とを、プラットフォーム情報421から読み込む。
〔ステップS143〕CPU211は、処理対象区間の出力側の出力スルーレートの値を読み込む。
〔ステップS145〕CPU211は、補正後の出力スルーレートを出力し、例えば制約条件420に関連付けて、外部記憶装置213に記憶する。
〔ステップS151〕CPU211は、処理対象の区間(境界)において、その出力側および入力側の各端子間遅延Tpdの判定しきい値を、プラットフォーム情報421から読み込む。また、出力側の出力スルーレートの判定しきい値と、入力側の入力スルーレートの判定しきい値も読み込む。
〔ステップS154〕CPU211は、算出した判定しきい値の差と、出力スルーレートとを基に、式(2)に従ってTpd補正値(すなわち、上述したTpd誤差)を計算する。
図13は、制約条件生成ルーチンによる処理手順を示すフローチャートである。
〔ステップS162〕CPU211は、対象の信号端子が出力端子であるか否かを判定する。出力端子であればステップS166の処理を実行し、そうでなければステップS163の処理を実行する。
〔ステップS165〕CPU211は、対象の信号端子がバスであるか否かを判定する。バスである場合はステップS166の処理を実行し、そうでない場合はステップS168の処理を実行する。
〔ステップS167〕CPU211は、対象の信号端子(出力端子)に対して、ステップS166で読み込んだ外部負荷容量を定義する。
図14は、メインのディレイ計算プログラム310による処理手順を示すフローチャートである。
〔ステップS172〕CPU211は、例えばユーザによる入力操作に応じて、対象の半導体装置のセル構成に対応するディレイ情報の入力を受ける。このディレイ情報には、上述したTpd補正値算出ルーチンの処理によるTpd補正値が含まれる。また、半導体装置内の各回路ブロックに対応する制約条件も入力される。この制約条件は、スルーレート補正値算出ルーチンの処理による補正が反映されたものとなっている。
2 遅延評価用ライブラリ
11 プラットフォーム判別手段
12 スルーレート補正手段
13 条件設定手段
14 補正値算出手段
15 遅延量算出手段
Tpd 端子間遅延
Tsin 入力スルーレート
Tsout 出力スルーレート
Claims (11)
- 複数の回路ブロックを備えた半導体装置での信号伝達の遅延を評価する信号遅延評価プログラムにおいて、
第1の回路ブロックのスルーレートと、前記第1の回路ブロックからの出力信号の供給を受ける第2の回路ブロックのスルーレートとが、伝送される信号レベルに対する異なるレベル基準値により定義されたものか否かを判別するプラットフォーム判別工程と、
前記プラットフォーム判別工程において前記各レベル基準値が異なると判別された場合に、前記各レベル基準値の差に応じたスルーレート誤差に基づいて、前記第1の回路ブロックからの出力信号における出力スルーレートを補正するスルーレート補正工程と、
を含む処理をコンピュータに実行させることを特徴とする信号遅延評価プログラム。 - 前記レベル基準値とは、信号の立ち上がりまたは立ち下がりの開始および終了の各タイミングを信号レベルから判定するための開始判定しきい値および終了判定しきい値であることを特徴とする請求項1記載の信号遅延評価プログラム。
- 前記スルーレート補正工程では、前記第1の回路ブロックに対応する前記開始判定しきい値と前記終了判定しきい値との差分値に対する、前記第2の回路ブロックに対応する前記開始判定しきい値と前記終了判定しきい値との差分値の割合を求め、前記第1の回路ブロックからの前記出力スルーレートに対して前記各差分値の割合を乗じた値を前記出力スルーレートの補正値として出力することを特徴とする請求項2記載の信号遅延評価プログラム。
- 前記第1の回路ブロック内のセルと、前記第2の回路ブロック内のセルのそれぞれに対応する入出力端子間遅延データとが、伝送される信号レベルに対する異なる端子間遅延用レベル基準値により定義されたものか否かを判別する端子間遅延プラットフォーム判別工程と、
前記端子間遅延プラットフォーム判別工程において前記各端子間遅延用レベル基準値が異なると判別された場合に、前記各端子間遅延用レベル基準値の差に応じた前記入出力端子間遅延データの誤差を算出し、端子間遅延補正値として出力する補正値算出工程と、
をさらに前記コンピュータに実行させることを特徴とする請求項1乃至3のいずれか1項に記載の信号遅延評価プログラム。 - 前記第1の回路ブロックおよび前記第2の回路ブロックの全体の信号遅延量を計算する際に、前記第1の回路ブロック内のセル、および前記第2の回路ブロック内のセルのそれぞれの前記端子間遅延データに基づく信号遅延量を、前記補正値算出工程における前記端子間遅延補正値によって補正する遅延量算出工程、
をさらに前記コンピュータに実行させることを特徴とする請求項4記載の信号遅延評価プログラム。 - 前記端子間遅延用レベル基準値は、伝送される信号の全振幅に対する割合として表され、
スルーレートに対応する前記レベル基準値は、信号の立ち上がりまたは立ち下がりの開始および終了の各タイミングを判定するための信号レベルを、それぞれ信号の全振幅に対する割合で示した開始判定しきい値および終了判定しきい値として表され、
前記補正値算出工程は、前記第1の回路ブロックからの出力信号における前記出力スルーレートに対応する前記開始判定しきい値と前記終了判定しきい値との差分値で、当該出力スルーレートを除算した除算値に対して、前記第2の回路ブロックに対応する前記端子間遅延用レベル基準値から前記第1の回路ブロックに対応する前記端子間遅延用レベル基準値を差し引いた差分値を乗じることで、前記端子間遅延補正値を算出し、
前記遅延量算出工程は、前記第1の回路ブロック内のセル、および前記第2の回路ブロック内のセルのそれぞれの前記端子間遅延データに基づく信号遅延量に対して、前記端子間遅延補正値を加算する、
ことを特徴とする請求項5記載の信号遅延評価プログラム。 - 複数の回路ブロックを備えた半導体装置での信号伝達の遅延を評価する信号遅延評価プログラムにおいて、
第1の回路ブロック内のセルと、前記第1の回路ブロックからの出力信号の供給を受ける第2の回路ブロック内のセルのそれぞれについての入出力端子間遅延データが、伝送される信号レベルに対する異なる端子間遅延用レベル基準値により定義されたものか否かを判別する端子間遅延プラットフォーム判別工程と、
前記端子間遅延プラットフォーム判別工程において前記各端子間遅延用レベル基準値が異なると判別された場合に、前記各端子間遅延用レベル基準値の差に応じた前記入出力端子間遅延データの誤差を算出し、端子間遅延補正値として出力する補正値算出工程と、
をコンピュータに実行させることを特徴とする信号遅延評価プログラム。 - 複数の回路ブロックを備えた半導体装置での信号伝達の遅延を評価するための信号遅延評価方法において、
情報処理装置が備えるプラットフォーム判別手段が、第1の回路ブロックのスルーレートと、前記第1の回路ブロックからの出力信号の供給を受ける第2の回路ブロックのスルーレートとが、伝送される信号レベルに対する異なるレベル基準値により定義されたものか否かを判別し、
前記プラットフォーム判別手段により前記各レベル基準値が異なると判別された場合に、前記情報処理装置が備えるスルーレート補正手段が、前記各レベル基準値の差に応じたスルーレート誤差に基づいて、前記第1の回路ブロックからの出力信号における出力スルーレートを補正する、
ことを特徴とする信号遅延評価方法。 - 複数の回路ブロックを備えた半導体装置での信号伝達の遅延を評価するための信号遅延評価方法において、
情報処理装置が備える端子間遅延プラットフォーム判別手段が、第1の回路ブロック内のセルと、前記第1の回路ブロックからの出力信号の供給を受ける第2の回路ブロック内のセルのそれぞれについての入出力端子間遅延データが、伝送される信号レベルに対する異なる端子間遅延用レベル基準値により定義されたものか否かを判別し、
前記端子間遅延プラットフォーム判別手段により前記各端子間遅延用レベル基準値が異なると判別された場合に、前記情報処理装置が備える補正値算出手段が、前記各端子間遅延用レベル基準値の差に応じた前記入出力端子間遅延データの誤差を算出し、端子間遅延補正値として出力する、
ことを特徴とする信号遅延評価方法。 - 複数の回路ブロックを備えた半導体装置での信号伝達の遅延を評価する信号遅延評価装置において、
第1の回路ブロックのスルーレートと、前記第1の回路ブロックからの出力信号の供給を受ける第2の回路ブロックのスルーレートとが、伝送される信号レベルに対する異なるレベル基準値により定義されたものか否かを判別するプラットフォーム判別手段と、
前記プラットフォーム判別手段により前記各レベル基準値が異なると判別された場合に、前記各レベル基準値の差に応じたスルーレート誤差に基づいて、前記第1の回路ブロックからの出力信号における出力スルーレートを補正するスルーレート補正手段と、
を有することを特徴とする信号遅延評価装置。 - 複数の回路ブロックを備えた半導体装置での信号伝達の遅延を評価する信号遅延評価装置において、
第1の回路ブロック内のセルと、前記第1の回路ブロックからの出力信号の供給を受ける第2の回路ブロック内のセルのそれぞれについての入出力端子間遅延データが、伝送される信号レベルに対する異なる端子間遅延用レベル基準値により定義されたものか否かを判別する端子間遅延プラットフォーム判別手段と、
前記端子間遅延プラットフォーム判別手段により前記各端子間遅延用レベル基準値が異なると判別された場合に、前記各端子間遅延用レベル基準値の差に応じた前記入出力端子間遅延データの誤差を算出し、端子間遅延補正値として出力する補正値算出手段と、
を有することを特徴とする信号遅延評価装置。
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