JP2962232B2 - スキャンパス回路の自動配置配線方法 - Google Patents
スキャンパス回路の自動配置配線方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩのテスト容
易化設計方法の１つであるスキャンパス回路に関し、特
にスキャンパス回路の自動配置配線方法に関する。
易化設計方法の１つであるスキャンパス回路に関し、特
にスキャンパス回路の自動配置配線方法に関する。
【０００２】
【従来の技術】ＬＳＩの機能テストを容易にするために
行なうスキャンパス方式は、ＬＳＩの回路機能のテスト
のための専用回路であるスキャンパス回路をＬＳＩの内
部に持つ。このスキャンパス回路は、スキャンパスフリ
ップフロップを直列に接続した回路で構成され、シフト
レジスタとして動作する。このスキャンパス回路は、Ｌ
ＳＩの外部からスキャンパステスト用のデータを入力す
るテストデータ入力端子、ＬＳＩの外部からスキャンパ
ステスト用のクロックを入力するテストクロック端子、
スキャンパステストのテスト結果であるデータが出力さ
れるテストデータ出力端子を有している。スキャンパス
方式は、テストモード時に、テストデータ入力端子から
テスト用のデータを入力し、テストクロック端子にテス
ト用のクロックを入力し、そのデータをＬＳＩ内部の組
み合わせ回路により論理演算させ、その演算結果である
所定の出力がテストデータ出力端子から出力されること
を確認することにより、ＬＳＩの組み合わせ回路が正常
に動作していることを確認するものである。
行なうスキャンパス方式は、ＬＳＩの回路機能のテスト
のための専用回路であるスキャンパス回路をＬＳＩの内
部に持つ。このスキャンパス回路は、スキャンパスフリ
ップフロップを直列に接続した回路で構成され、シフト
レジスタとして動作する。このスキャンパス回路は、Ｌ
ＳＩの外部からスキャンパステスト用のデータを入力す
るテストデータ入力端子、ＬＳＩの外部からスキャンパ
ステスト用のクロックを入力するテストクロック端子、
スキャンパステストのテスト結果であるデータが出力さ
れるテストデータ出力端子を有している。スキャンパス
方式は、テストモード時に、テストデータ入力端子から
テスト用のデータを入力し、テストクロック端子にテス
ト用のクロックを入力し、そのデータをＬＳＩ内部の組
み合わせ回路により論理演算させ、その演算結果である
所定の出力がテストデータ出力端子から出力されること
を確認することにより、ＬＳＩの組み合わせ回路が正常
に動作していることを確認するものである。
【０００３】また、スキャンパス回路はシフトレジスタ
として動作するため、テストデータ入力端子より入力さ
れたデータは各スキャンパスフリップフロップ間をクロ
ックごとにシフトして行くが、このときスキャンパスフ
リップフロップが正常にデータを取り込むためには、ク
ロックの入力の後一定時間はデータを保持しなければな
らない。この時間をホールド時間という。
として動作するため、テストデータ入力端子より入力さ
れたデータは各スキャンパスフリップフロップ間をクロ
ックごとにシフトして行くが、このときスキャンパスフ
リップフロップが正常にデータを取り込むためには、ク
ロックの入力の後一定時間はデータを保持しなければな
らない。この時間をホールド時間という。
【０００４】スキャンパス回路のスキャンパスフリップ
フロップのホールド時間を保証するための従来の自動配
置配線方法として下記の方法がある。 （１）配置、配線前の予想遅延量に従って、クロックの
配線に起因する遅延量を推定し、各スキャンパスフリッ
プフロップ間のホールド時間を満たすように、遅延量を
調整する方法。 （２）配置、配線時に、クロック配線に起因する遅延量
によるクロック信号のずれであるクロックスキューが最
小となるように配置、配線処理を行なうクロックツリー
シンセシス方法。 （３）配置、配線後に遅延解析を行ない、遅延制約が満
たされない部分に対しバッファ等の遅延素子の挿入また
は遅延量の異なる同一機能素子への置き換えをすること
により、遅延調整を行なう方法。
フロップのホールド時間を保証するための従来の自動配
置配線方法として下記の方法がある。 （１）配置、配線前の予想遅延量に従って、クロックの
配線に起因する遅延量を推定し、各スキャンパスフリッ
プフロップ間のホールド時間を満たすように、遅延量を
調整する方法。 （２）配置、配線時に、クロック配線に起因する遅延量
によるクロック信号のずれであるクロックスキューが最
小となるように配置、配線処理を行なうクロックツリー
シンセシス方法。 （３）配置、配線後に遅延解析を行ない、遅延制約が満
たされない部分に対しバッファ等の遅延素子の挿入また
は遅延量の異なる同一機能素子への置き換えをすること
により、遅延調整を行なう方法。
【０００５】上記の従来方法（１）、（３）の処理手順
を図４を用いて説明する。まず、配置、配線すべき各素
子の接続情報であるネットリストの入力を行なう（ステ
ップ５０２）。このネットリストに基づき、自動的にス
キャンパスフリップフロップの接続を行なう（ステップ
５０３）。また、ステップ５０３において、配置、配線
前の予想遅延量に基づいて、スキャンパスフリップフロ
ップ間に、スキャンパスのシフト動作におけるホールド
時間制約を保証するために、スキャンパスフリップフロ
ップ間にバッファ等の遅延素子を挿入する処理を行な
う。そして、配置処理および配線処理を行なう（ステッ
プ５０４、５０５）。次に、配置、配線後のレイアウト
から求まる遅延量を用いて、遅延量の計算を行なう（ス
テップ５０６）。この遅延量の計算に基づいてスキャン
パスフリップフロップ間のホールド時間の検証を行な
い、その判定を行なう（ステップ５０７）。ホールド時
間のエラーがなければ、処理は終了する。ホールド時間
の検証処理において、エラーがある場合は、ホールド時
間を満たすまでスキャンパスフリップフロップ間の遅延
量を増加させるために、バッファ等の遅延素子を挿入す
る（ステップ５０８）。その後、必要に応じ、配置、配
線処理を行ない（ステップ５０９、５１０）、処理を終
了する。
を図４を用いて説明する。まず、配置、配線すべき各素
子の接続情報であるネットリストの入力を行なう（ステ
ップ５０２）。このネットリストに基づき、自動的にス
キャンパスフリップフロップの接続を行なう（ステップ
５０３）。また、ステップ５０３において、配置、配線
前の予想遅延量に基づいて、スキャンパスフリップフロ
ップ間に、スキャンパスのシフト動作におけるホールド
時間制約を保証するために、スキャンパスフリップフロ
ップ間にバッファ等の遅延素子を挿入する処理を行な
う。そして、配置処理および配線処理を行なう（ステッ
プ５０４、５０５）。次に、配置、配線後のレイアウト
から求まる遅延量を用いて、遅延量の計算を行なう（ス
テップ５０６）。この遅延量の計算に基づいてスキャン
パスフリップフロップ間のホールド時間の検証を行な
い、その判定を行なう（ステップ５０７）。ホールド時
間のエラーがなければ、処理は終了する。ホールド時間
の検証処理において、エラーがある場合は、ホールド時
間を満たすまでスキャンパスフリップフロップ間の遅延
量を増加させるために、バッファ等の遅延素子を挿入す
る（ステップ５０８）。その後、必要に応じ、配置、配
線処理を行ない（ステップ５０９、５１０）、処理を終
了する。
【０００６】次に、図５によりスキャンパス回路の自動
配置配線方法のホールド時間制約検証処理を説明する。
スキャンパスフリップフロップ（スキャンパスＦ／Ｆ）
４０５、４０６はスキャンパス回路を構成するフリップ
フロップであり、バッファ４０３、４０４は、テストク
ロック端子４０２より入力されたスキャンパステスト用
クロックをスキャンパスフリップフロップ４０５、４０
６のそれぞれのクロック入力端子に分配する。
配置配線方法のホールド時間制約検証処理を説明する。
スキャンパスフリップフロップ（スキャンパスＦ／Ｆ）
４０５、４０６はスキャンパス回路を構成するフリップ
フロップであり、バッファ４０３、４０４は、テストク
ロック端子４０２より入力されたスキャンパステスト用
クロックをスキャンパスフリップフロップ４０５、４０
６のそれぞれのクロック入力端子に分配する。
【０００７】スキャンパスフリップフロップ４０５、４
０６はそれぞれにスキャン入力端子ＳＩＮ、スキャン出
力端子ＳＯＵＴ、クロック入力端子ＣＬＫ、通常データ
入力端子ＤＡＴＡを有している。スキャンパスフリップ
フロップは通常のフリップフロップの入力をスキャン入
力端子ＳＩＮと通常データ入力端子ＤＡＴＡに切り換え
られるようにしたものである。通常データ入力端子ＤＡ
ＴＡはテストを行なう組み合わせ回路の演算結果である
データを入力するための端子である。
０６はそれぞれにスキャン入力端子ＳＩＮ、スキャン出
力端子ＳＯＵＴ、クロック入力端子ＣＬＫ、通常データ
入力端子ＤＡＴＡを有している。スキャンパスフリップ
フロップは通常のフリップフロップの入力をスキャン入
力端子ＳＩＮと通常データ入力端子ＤＡＴＡに切り換え
られるようにしたものである。通常データ入力端子ＤＡ
ＴＡはテストを行なう組み合わせ回路の演算結果である
データを入力するための端子である。
【０００８】ここで、Ｄｃｌｋ１は、テストクロック端
子４０２からスキャンパスフリップフロップ４０６のク
ロック入力端子ＣＬＫまでの遅延時間、Ｄｃｌｋ２はテ
ストクロック端子４０２からスキャンパスフリップフロ
ップ４０５のクロック入力端子ＣＬＫまでの遅延時間、
Ｄｆｆ１はスキャンパスフリップフロップ４０６のスキ
ャン入力端子ＳＩＮからスキャン出力端子ＳＯＵＴまで
の遅延時間、Ｄｎｅｔはスキャンパスフリップフロップ
４０６のスキャン出力端子ＳＯＵＴとスキャンパスフリ
ップフロップ４０５のスキャン入力端子ＳＩＮ間の配線
の遅延時間、ＦＦｈｏｌｄはスキャンパスフリップフロ
ップ４０５のクロック入力端子ＳＩＮに対するスキャン
入力端子ＳＩＮのホールド時間とすると、下記の式を満
たす時にホールド時間が確保されたと判定する。
子４０２からスキャンパスフリップフロップ４０６のク
ロック入力端子ＣＬＫまでの遅延時間、Ｄｃｌｋ２はテ
ストクロック端子４０２からスキャンパスフリップフロ
ップ４０５のクロック入力端子ＣＬＫまでの遅延時間、
Ｄｆｆ１はスキャンパスフリップフロップ４０６のスキ
ャン入力端子ＳＩＮからスキャン出力端子ＳＯＵＴまで
の遅延時間、Ｄｎｅｔはスキャンパスフリップフロップ
４０６のスキャン出力端子ＳＯＵＴとスキャンパスフリ
ップフロップ４０５のスキャン入力端子ＳＩＮ間の配線
の遅延時間、ＦＦｈｏｌｄはスキャンパスフリップフロ
ップ４０５のクロック入力端子ＳＩＮに対するスキャン
入力端子ＳＩＮのホールド時間とすると、下記の式を満
たす時にホールド時間が確保されたと判定する。
【０００９】Ｄｃｌｋ１＋Ｄｆｆ１＋Ｄｎｅｔ−Ｄｃｌ
ｋ２≧ＦＦｈｏｌｄ
ｋ２≧ＦＦｈｏｌｄ
【００１０】
【発明が解決しようとする課題】上述した従来のスキャ
ンパス回路の自動配置配線方法では、下記のような問題
点があった。 （１）配置、配線後の実際の遅延量が予想遅延量と異な
った場合に、ホールド時間が満たされず、スキャンパス
回路のシフト動作が正常に行なえない。 （２）クロックスキューを最小にする配置、配線を行な
うクロックツリーシンセシス方法を用いても、クロック
スキューを無くすことはできないため、バッファ等の遅
延素子を挿入する必要があり、チップ面積のオーバーヘ
ッドを増大させる。 （３）配置、配線後に遅延調整を行なう場合、ホールド
時間を満たすまでバッファ等の遅延素子を追加するた
め、チップ面積のオーバーヘッドを増大させる。
ンパス回路の自動配置配線方法では、下記のような問題
点があった。 （１）配置、配線後の実際の遅延量が予想遅延量と異な
った場合に、ホールド時間が満たされず、スキャンパス
回路のシフト動作が正常に行なえない。 （２）クロックスキューを最小にする配置、配線を行な
うクロックツリーシンセシス方法を用いても、クロック
スキューを無くすことはできないため、バッファ等の遅
延素子を挿入する必要があり、チップ面積のオーバーヘ
ッドを増大させる。 （３）配置、配線後に遅延調整を行なう場合、ホールド
時間を満たすまでバッファ等の遅延素子を追加するた
め、チップ面積のオーバーヘッドを増大させる。
【００１１】本発明の目的は、チップ面積のオーバーヘ
ッドを最小限におさえ、スキャンパス回路の安定動作を
保証できる、スキャンパス回路の自動配置配線方法を提
供することである。
ッドを最小限におさえ、スキャンパス回路の安定動作を
保証できる、スキャンパス回路の自動配置配線方法を提
供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明のスキャンパス回路の自動配置配線方法は、
スキャンパス回路を一旦自動配置配線した後に、前記ス
キャンパス回路を構成する各スキャンパスフリップフロ
ップのクロック入力端子と、ＬＳＩのテストクロック端
子間の配線による遅延量を計算し、前記各スキャンパス
フリップフロップを、前記遅延量が大きい順に接続され
るように、前記各スキャンパスフリップフロップのスキ
ャン入力端子とスキャン出力端子間の配線の再配線を行
なう。
に、本発明のスキャンパス回路の自動配置配線方法は、
スキャンパス回路を一旦自動配置配線した後に、前記ス
キャンパス回路を構成する各スキャンパスフリップフロ
ップのクロック入力端子と、ＬＳＩのテストクロック端
子間の配線による遅延量を計算し、前記各スキャンパス
フリップフロップを、前記遅延量が大きい順に接続され
るように、前記各スキャンパスフリップフロップのスキ
ャン入力端子とスキャン出力端子間の配線の再配線を行
なう。
【００１３】本発明は、クロックネットの遅延時間の大
きい順にスキャンパスフリップフロップを配線すること
により、遅延素子を追加せずにホールド時間を満たすよ
うにしたものである。
きい順にスキャンパスフリップフロップを配線すること
により、遅延素子を追加せずにホールド時間を満たすよ
うにしたものである。
【００１４】したがって、チップ面積のオーバーヘッド
を最小限に押えることができる。
を最小限に押えることができる。
【００１５】また、本発明の実施態様によれば、前記各
スキャンパスフリップフロップ間のスキャンパステスト
用のデータのシフト動作におけるホールド時間の検証を
行ない、前記ホールド時間が保証値以内でない場合、そ
のスキャンパスフリップフロップ間の配線のみ前記ホー
ルド時間が保証値以内となるように再配線する。
スキャンパスフリップフロップ間のスキャンパステスト
用のデータのシフト動作におけるホールド時間の検証を
行ない、前記ホールド時間が保証値以内でない場合、そ
のスキャンパスフリップフロップ間の配線のみ前記ホー
ルド時間が保証値以内となるように再配線する。
【００１６】本実施態様は、再配線の処理を必要最少限
にするものである。
にするものである。
【００１７】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１８】図１は本発明の一実施形態のスキャンパス
回路の自動配置配線方法のフローチャートである。
回路の自動配置配線方法のフローチャートである。
【００１９】まず、ネットリストを入力し各スキャンパ
スフリップフロップの接続を行なう（ステップ１０
２）。次に、各スキャンパスフリップフロップを接続し
たネットリスト情報に基づき配置、配線を行なう（ステ
ップ１０４、１０５）。次に、遅延量の計算を行ない
（ステップ１０６）、スキャンパス接続間にホールド時
間制約エラーがあるか否かの判断をする（ステップ１０
７）。この判定においてエラーが無い場合は処理を終了
する。エラーが検出された場合、スキャンパスフリップ
フロップの再接続処理を行なう（ステップ１０８）。そ
して、再度スキャンパス接続間にホールド時間制約エラ
ーがあるか否かの判断を行なう（ステップ１０７）。そ
してこの判定においてエラーが無い場合は処理を終了す
るが、エラーがある場合はエラーがなくなるまでこの処
理を続ける。ここで、スキャンパス接続において、すべ
てのスキャンパスフリップフロップをそのクロック入力
端子までの遅延量の大きい順に、ＬＳＩのテストデータ
入力端子に近い側から並べ直すことが可能な場合、ステ
ップ１０７のホールド時間検証処理を再度実行すること
は不要である。そのため、この場合は、ステップ１０８
の再接続処理が完了すれば、すべての処理を終了するよ
うなフローにしてもよい。
スフリップフロップの接続を行なう（ステップ１０
２）。次に、各スキャンパスフリップフロップを接続し
たネットリスト情報に基づき配置、配線を行なう（ステ
ップ１０４、１０５）。次に、遅延量の計算を行ない
（ステップ１０６）、スキャンパス接続間にホールド時
間制約エラーがあるか否かの判断をする（ステップ１０
７）。この判定においてエラーが無い場合は処理を終了
する。エラーが検出された場合、スキャンパスフリップ
フロップの再接続処理を行なう（ステップ１０８）。そ
して、再度スキャンパス接続間にホールド時間制約エラ
ーがあるか否かの判断を行なう（ステップ１０７）。そ
してこの判定においてエラーが無い場合は処理を終了す
るが、エラーがある場合はエラーがなくなるまでこの処
理を続ける。ここで、スキャンパス接続において、すべ
てのスキャンパスフリップフロップをそのクロック入力
端子までの遅延量の大きい順に、ＬＳＩのテストデータ
入力端子に近い側から並べ直すことが可能な場合、ステ
ップ１０７のホールド時間検証処理を再度実行すること
は不要である。そのため、この場合は、ステップ１０８
の再接続処理が完了すれば、すべての処理を終了するよ
うなフローにしてもよい。
【００２０】次に、図１中のステップ１０８におけるス
キャンパスフリップフロップの再接続処理を図２、３を
用いて説明する。
キャンパスフリップフロップの再接続処理を図２、３を
用いて説明する。
【００２１】図２は、図１中のスキャンパス回路の自動
配置配線方法を適用する前のスキャンパス回路の回路図
である。
配置配線方法を適用する前のスキャンパス回路の回路図
である。
【００２２】このスキャンパス回路は、組み合わせ回路
２０１と、テストデータ入力端子２０２と、テストクロ
ック端子２０３と、テストデータ出力端子２１０と、バ
ッファ２０４〜２０６と、スキャンパスフリップフロッ
プ２０７〜２０９で構成されている。ここで、バッファ
２０４〜２０６の遅延量の関係は、バッファ２０４の遅
延量が一番大きく、バッファ２０５が次に大きく、バッ
ファ２０６の遅延量が一番小さいものとする。各スキャ
ンパスフリップフロップ２０７〜２０９のクロック入力
端子ＣＬＫに至る経路の遅延量も、スキャンパスフリッ
プフロップ２０７に至る遅延量が一番大きく、次にスキ
ャンパスフリップフロップ２０８に至る遅延量が大き
く、スキャンパスフリップフロップ２０９に至る遅延量
が一番小さいものとする。また、スキャンパスフリップ
フロップ２０７、２０８のクロック入力端子ＣＬＫに至
るクロック配線の遅延量の差が大きく、スキャンパスフ
リップフロップ２０８のスキャン入力端子ＳＩＮからス
キャン出力端子ＳＯＵＴを経由しスキャンパスフリップ
フロップ２０７のスキャン入力端子ＳＩＮに至る遅延量
に対し、スキャンパスフリップフロップ２０７のスキャ
ン入力端子ＳＩＮとクロック入力端子ＣＬＫのホールド
時間の関係から、このままの接続では、ホールド時間の
制約を満たさないものとする。また同様に、スキャンパ
スフリップフロップ２０８、２０９の間においても、そ
のクロックの遅延時間差が大きく、ホールド時間の制約
を満たさないものとする。
２０１と、テストデータ入力端子２０２と、テストクロ
ック端子２０３と、テストデータ出力端子２１０と、バ
ッファ２０４〜２０６と、スキャンパスフリップフロッ
プ２０７〜２０９で構成されている。ここで、バッファ
２０４〜２０６の遅延量の関係は、バッファ２０４の遅
延量が一番大きく、バッファ２０５が次に大きく、バッ
ファ２０６の遅延量が一番小さいものとする。各スキャ
ンパスフリップフロップ２０７〜２０９のクロック入力
端子ＣＬＫに至る経路の遅延量も、スキャンパスフリッ
プフロップ２０７に至る遅延量が一番大きく、次にスキ
ャンパスフリップフロップ２０８に至る遅延量が大き
く、スキャンパスフリップフロップ２０９に至る遅延量
が一番小さいものとする。また、スキャンパスフリップ
フロップ２０７、２０８のクロック入力端子ＣＬＫに至
るクロック配線の遅延量の差が大きく、スキャンパスフ
リップフロップ２０８のスキャン入力端子ＳＩＮからス
キャン出力端子ＳＯＵＴを経由しスキャンパスフリップ
フロップ２０７のスキャン入力端子ＳＩＮに至る遅延量
に対し、スキャンパスフリップフロップ２０７のスキャ
ン入力端子ＳＩＮとクロック入力端子ＣＬＫのホールド
時間の関係から、このままの接続では、ホールド時間の
制約を満たさないものとする。また同様に、スキャンパ
スフリップフロップ２０８、２０９の間においても、そ
のクロックの遅延時間差が大きく、ホールド時間の制約
を満たさないものとする。
【００２３】そこで、テストクロック端子２０３から各
スキャンパスフリップフロップ２０７〜２０９のクロッ
ク入力端子ＣＬＫへの配線であるクロック配線の遅延量
の計算を行なう。その結果スキャンパスフリップフロッ
プ２０７に至るクロック配線の遅延量が一番大きく、ス
キャンパスフリップフロップ２０８、スキャンパスフリ
ップフロップ２０９の順に小さくなるため、スキャンパ
スフリップフロップの再接続の処理を行なう。テストデ
ータ入力端子２０２をスキャンパスフリップフロップ２
０７のスキャン入力端子ＳＩＮに接続し、スキャンパス
フリップフロップ２０７のスキャン出力端子ＳＯＵＴを
スキャンパスフリップフロップ２０８のスキャン入力端
子ＳＩＮに接続する。同様にしてスキャンパスフリップ
フロップ２０８とスキャンパスフリップフロップ２０９
を接続し、スキャンパスフリップフロップ２０９のスキ
ャン出力端子ＳＯＵＴをテストデータ出力端子２１０に
接続し再接続の処理を終了し、図３に示すスキャンパス
回路が得られる。
スキャンパスフリップフロップ２０７〜２０９のクロッ
ク入力端子ＣＬＫへの配線であるクロック配線の遅延量
の計算を行なう。その結果スキャンパスフリップフロッ
プ２０７に至るクロック配線の遅延量が一番大きく、ス
キャンパスフリップフロップ２０８、スキャンパスフリ
ップフロップ２０９の順に小さくなるため、スキャンパ
スフリップフロップの再接続の処理を行なう。テストデ
ータ入力端子２０２をスキャンパスフリップフロップ２
０７のスキャン入力端子ＳＩＮに接続し、スキャンパス
フリップフロップ２０７のスキャン出力端子ＳＯＵＴを
スキャンパスフリップフロップ２０８のスキャン入力端
子ＳＩＮに接続する。同様にしてスキャンパスフリップ
フロップ２０８とスキャンパスフリップフロップ２０９
を接続し、スキャンパスフリップフロップ２０９のスキ
ャン出力端子ＳＯＵＴをテストデータ出力端子２１０に
接続し再接続の処理を終了し、図３に示すスキャンパス
回路が得られる。
【００２４】この再接続処理により、遅延素子を追加せ
ずにスキャンパスフリップフロップ間のホールド時間は
満たされ、スキャンパス回路の安定動作が保証される。
ずにスキャンパスフリップフロップ間のホールド時間は
満たされ、スキャンパス回路の安定動作が保証される。
【００２５】
【発明の効果】以上説明したように、本発明は、素子を
追加せず接続順序の変更のみを行なうことにより、スキ
ャンパス回路のシフト動作におけるホールド時間を満た
すことにより、ＬＳＩのチップ面積のオーバーヘッドを
最小限におさえ、動作が安定したスキャンパス回路を提
供できるという効果を有する。
追加せず接続順序の変更のみを行なうことにより、スキ
ャンパス回路のシフト動作におけるホールド時間を満た
すことにより、ＬＳＩのチップ面積のオーバーヘッドを
最小限におさえ、動作が安定したスキャンパス回路を提
供できるという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施形態のスキャンパス回路の自動
配置配線方法を示すフローチャートである。
配置配線方法を示すフローチャートである。
【図２】図１中のスキャンパス回路の自動配置配線方法
を適用する前のスキャンパス回路の回路図である。
を適用する前のスキャンパス回路の回路図である。
【図３】図１中のスキャンパス回路の自動配置配線方法
を適用した後のスキャンパス回路の回路図である。
を適用した後のスキャンパス回路の回路図である。
【図４】従来のスキャンパス回路の自動配置配線方法を
示すフローチャートである。
示すフローチャートである。
【図５】スキャンパス回路の自動配置配線方法のホール
ド時間制約検証処理の説明図である。
ド時間制約検証処理の説明図である。
１０２〜１０８ ステップ ２０１ 組み合わせ回路 ２０２ テストデータ入力端子 ２０３ テストクロック端子 ２０４〜２０６ バッファ ２０７〜２０９ スキャンパスフリップフロップ ２１０ テストデータ出力端子 ４０１ テストデータ入力端子 ４０２ テストクロック端子 ４０３、４０４ バッファ ４０５、４０６ スキャンパスフリップフロップ ５０２〜５１０ ステップ
Claims (2)
- 【請求項１】 ＬＳＩ内部の組み合わせ回路が正常に動
作していることを確認するスキャンパステストを行なう
スキャンパス回路の自動配置配線方法であって、スキャ
ンパス回路を一旦自動配置配線した後に、前記スキャン
パス回路を構成する各スキャンパスフリップフロップの
クロック入力端子と、ＬＳＩのテストクロック端子間の
配線による遅延量を計算し、前記各スキャンパスフリッ
プフロップを、前記遅延量が大きい順にＬＳＩのテスト
データ入力端子に近い順に接続されるように、前記各ス
キャンパスフリップフロップのスキャン入力端子とスキ
ャン出力端子間の配線の再配線を行なう、スキャンパス
回路の自動配置配線方法。 - 【請求項２】 前記各スキャンパスフリップフロップ間
のスキャンパステスト用のデータのシフト動作における
ホールド時間の検証を行ない、前記ホールド時間が保証
値以内でない場合、そのスキャンパスフリップフロップ
間の配線のみ前記再配線を行なう請求項１記載のスキャ
ンパス回路の自動配置配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203672A JP2962232B2 (ja) | 1996-08-01 | 1996-08-01 | スキャンパス回路の自動配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP8203672A JP2962232B2 (ja) | 1996-08-01 | 1996-08-01 | スキャンパス回路の自動配置配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050847A JPH1050847A (ja) | 1998-02-20 |
| JP2962232B2 true JP2962232B2 (ja) | 1999-10-12 |
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Family Applications (1)
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| JP8203672A Expired - Fee Related JP2962232B2 (ja) | 1996-08-01 | 1996-08-01 | スキャンパス回路の自動配置配線方法 |
Country Status (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002071411A1 (en) * | 2001-03-06 | 2002-09-12 | Koninklijke Philips Electronics N.V. | Clock-skew resistant chain of sequential cells |
-
1996
- 1996-08-01 JP JP8203672A patent/JP2962232B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1050847A (ja) | 1998-02-20 |
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