JP2874719B2 - 集積回路設計装置 - Google Patents
集積回路設計装置Info
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- JP2874719B2 JP2874719B2 JP9185938A JP18593897A JP2874719B2 JP 2874719 B2 JP2874719 B2 JP 2874719B2 JP 9185938 A JP9185938 A JP 9185938A JP 18593897 A JP18593897 A JP 18593897A JP 2874719 B2 JP2874719 B2 JP 2874719B2
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Description
【０００１】
【発明の属する技術分野】本発明は集積回路設計装置に
関し、特に論理回路接続情報を入力とし、この論理回路
接続情報の論理検証を行った後に集積回路のレイアウト
設計を行う集積回路設計装置に関する。
関し、特に論理回路接続情報を入力とし、この論理回路
接続情報の論理検証を行った後に集積回路のレイアウト
設計を行う集積回路設計装置に関する。
【０００２】
【従来の技術】論理回路接続情報が与えられたとき、こ
れをフイールドプログラマブルゲートアレイ（Ｆｉｅｌ
ｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ
ｓ：以下、ＦＰＧＡと略記する）上に展開して論理検証
を行い、論理の正しさが検証された場合に論理回路接続
情報をレイアウトシステムに渡してレイアウト設計を行
い、所望の集積回路を得ることができる。
れをフイールドプログラマブルゲートアレイ（Ｆｉｅｌ
ｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ
ｓ：以下、ＦＰＧＡと略記する）上に展開して論理検証
を行い、論理の正しさが検証された場合に論理回路接続
情報をレイアウトシステムに渡してレイアウト設計を行
い、所望の集積回路を得ることができる。
【０００３】このような集積回路設計装置の一例が、図
８に示されている。この従来の集積回路設計装置は、論
理回路接続情報１０１と、論理回路分割手段１０２と、
分割回路レイアウト手段１０３と、論理検証手段１０４
と、判定手段１０５と、回路修正手段１０６と、集積回
路レイアウト手段１０７と、レイアウト情報１０９と、
クリーンファイル情報１１０とから構成されている。
８に示されている。この従来の集積回路設計装置は、論
理回路接続情報１０１と、論理回路分割手段１０２と、
分割回路レイアウト手段１０３と、論理検証手段１０４
と、判定手段１０５と、回路修正手段１０６と、集積回
路レイアウト手段１０７と、レイアウト情報１０９と、
クリーンファイル情報１１０とから構成されている。
【０００４】このような従来の集積回路設計装置では、
論理回路分割手段１０２が複数のＦＰＧＡ上で論理検証
を実行するために与えられた論理回路接続情報１０１を
複数の論理回路の接続情報に分割し、分割回路レイアウ
ト手段１０３が論理回路分割手段１０２により分割され
た複数の論理回路の接続情報に基づいて複数の論理回路
をＦＰＧＡ上で配置配線する。次に、論理検証手段１０
４がＦＰＧＡを用いて与えられた接続情報の論理の正し
さを検証し、判定手段１０５が論理検証手段１０４での
検証結果を判定する。判定手段１０５で論理の誤りが見
つかった場合、回路修正手段１０６が論理回路接続情報
１０１の誤りを修正する。判定手段１０５で論理が正し
いことが検証された場合、クリーンファイル情報１１０
が生成され、集積回路レイアウト手段１０７がクリーン
ファイル情報１１０に基づいて集積回路の配置配線を行
いレイアウト情報１０９を出力する。
論理回路分割手段１０２が複数のＦＰＧＡ上で論理検証
を実行するために与えられた論理回路接続情報１０１を
複数の論理回路の接続情報に分割し、分割回路レイアウ
ト手段１０３が論理回路分割手段１０２により分割され
た複数の論理回路の接続情報に基づいて複数の論理回路
をＦＰＧＡ上で配置配線する。次に、論理検証手段１０
４がＦＰＧＡを用いて与えられた接続情報の論理の正し
さを検証し、判定手段１０５が論理検証手段１０４での
検証結果を判定する。判定手段１０５で論理の誤りが見
つかった場合、回路修正手段１０６が論理回路接続情報
１０１の誤りを修正する。判定手段１０５で論理が正し
いことが検証された場合、クリーンファイル情報１１０
が生成され、集積回路レイアウト手段１０７がクリーン
ファイル情報１１０に基づいて集積回路の配置配線を行
いレイアウト情報１０９を出力する。
【０００５】
【発明が解決しようとする課題】第１の問題点は、従来
の集積回路設計装置では、信号遅延が正しく検証されな
い場合があり、論理回路の信号遅延条件を満足しないレ
イアウト結果が生成されることがあるということであ
る。その理由は、論理回路の検証の過程とクリーンファ
イル情報が得られた後の最終的なレイアウトの過程にお
いて、論理回路のクリティカルパス情報が有効に活用さ
れていなかったためである。ここで、クリティカルパス
情報とは、論理回路素子間の線長をある値以下に抑える
という電気的制約（以下、信号遅延条件という）を記述
する情報であり、論理回路接続情報と回路規則とに基づ
いて対象回路の論理遅延値を計算し、論理遅延値を対象
回路の制約条件と比較することによりクリティカルパス
を判定してクリティカルパス情報を得ることができる
（例えば、特開平４−２５１９６１号公報等参照）。
の集積回路設計装置では、信号遅延が正しく検証されな
い場合があり、論理回路の信号遅延条件を満足しないレ
イアウト結果が生成されることがあるということであ
る。その理由は、論理回路の検証の過程とクリーンファ
イル情報が得られた後の最終的なレイアウトの過程にお
いて、論理回路のクリティカルパス情報が有効に活用さ
れていなかったためである。ここで、クリティカルパス
情報とは、論理回路素子間の線長をある値以下に抑える
という電気的制約（以下、信号遅延条件という）を記述
する情報であり、論理回路接続情報と回路規則とに基づ
いて対象回路の論理遅延値を計算し、論理遅延値を対象
回路の制約条件と比較することによりクリティカルパス
を判定してクリティカルパス情報を得ることができる
（例えば、特開平４−２５１９６１号公報等参照）。
【０００６】本発明の目的は、論理回路のクリティカル
パス情報を論理回路の検証の過程および最終的なレイア
ウトの過程で有効に活用することにより、信号遅延に関
する制約が離しい論理回路についても、これを高い精度
で検証して最終的に正しく動作するレイアウト設計を実
現する集積回路設計装置を提供することにある。
パス情報を論理回路の検証の過程および最終的なレイア
ウトの過程で有効に活用することにより、信号遅延に関
する制約が離しい論理回路についても、これを高い精度
で検証して最終的に正しく動作するレイアウト設計を実
現する集積回路設計装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の集積回路設計装
置は、論理回路接続情報を入力とし、この論理回路接続
情報の論理検証を行った後に集積回路のレイアウト設計
を行う集積回路設計装置において、素子間の線長をある
値以下に抑えるという信号遅延条件を記述するクリティ
カルパス情報と、前記論理回路接続情報を前記クリティ
カルパス情報を参照してクリティカルパスが複数のＦＰ
ＧＡにまたがらないように複数の論理回路の接続情報に
分割する論理回路分割手段と、この論理回路分割手段に
より分割された複数の論理回路の接続情報に基づいて前
記クリティカルパス情報を参照して信号遅延条件を満足
するように論理回路を複数のＦＰＧＡ上で配置配線する
分割回路レイアウト手段と、この分割回路レイアウト手
段により配置配線された論理回路の論理の正しさを検証
する論理検証手段と、この論理検証手段で論理の誤りが
見つかった場合に前記論理回路接続情報の誤りを修正す
る回路修正手段と、前記論理検証手段で論理が正しいこ
とが検証された場合に生成されるクリーンファイル情報
と、このクリーンファイル情報に基づいて前記クリティ
カルパス情報を参照して信号遅延条件を満足するように
集積回路の配置配線を行いレイアウト情報を出力する集
積回路レイアウト手段とを有する。
置は、論理回路接続情報を入力とし、この論理回路接続
情報の論理検証を行った後に集積回路のレイアウト設計
を行う集積回路設計装置において、素子間の線長をある
値以下に抑えるという信号遅延条件を記述するクリティ
カルパス情報と、前記論理回路接続情報を前記クリティ
カルパス情報を参照してクリティカルパスが複数のＦＰ
ＧＡにまたがらないように複数の論理回路の接続情報に
分割する論理回路分割手段と、この論理回路分割手段に
より分割された複数の論理回路の接続情報に基づいて前
記クリティカルパス情報を参照して信号遅延条件を満足
するように論理回路を複数のＦＰＧＡ上で配置配線する
分割回路レイアウト手段と、この分割回路レイアウト手
段により配置配線された論理回路の論理の正しさを検証
する論理検証手段と、この論理検証手段で論理の誤りが
見つかった場合に前記論理回路接続情報の誤りを修正す
る回路修正手段と、前記論理検証手段で論理が正しいこ
とが検証された場合に生成されるクリーンファイル情報
と、このクリーンファイル情報に基づいて前記クリティ
カルパス情報を参照して信号遅延条件を満足するように
集積回路の配置配線を行いレイアウト情報を出力する集
積回路レイアウト手段とを有する。
【０００８】一方、本発明の記録媒体は、コンピュータ
を、論理回路接続情報をクリティカルパス情報を参照し
てクリティカルパスが複数のＦＰＧＡにまたがらないよ
うに複数の論理回路の接続情報に分割する論理回路分割
手段，この論理回路分割手段により分割された複数の論
理回路の接続情報に基づいて前記クリティカルパス情報
を参照して信号遅延条件を満足するように論理回路を複
数のＦＰＧＡ上で配置配線する分割回路レイアウト手
段，この分割回路レイアウト手段により配置配線された
論理回路の論理の正しさを検証する論理検証手段，この
論理検証手段で論理の誤りが見つかった場合に前記論理
回路接続情報の誤りを修正する回路修正手段，前記論理
検証手段で論理が正しいことが検証された場合に生成さ
れるクリーンファイル情報，およびこのクリーンファイ
ル情報に基づいて前記クリティカルパス情報を参照して
信号遅延条件を満足するように集積回路の配置配線を行
いレイアウト情報を出力する集積回路レイアウト手段と
して機能させるためのプログラムを記録する。
を、論理回路接続情報をクリティカルパス情報を参照し
てクリティカルパスが複数のＦＰＧＡにまたがらないよ
うに複数の論理回路の接続情報に分割する論理回路分割
手段，この論理回路分割手段により分割された複数の論
理回路の接続情報に基づいて前記クリティカルパス情報
を参照して信号遅延条件を満足するように論理回路を複
数のＦＰＧＡ上で配置配線する分割回路レイアウト手
段，この分割回路レイアウト手段により配置配線された
論理回路の論理の正しさを検証する論理検証手段，この
論理検証手段で論理の誤りが見つかった場合に前記論理
回路接続情報の誤りを修正する回路修正手段，前記論理
検証手段で論理が正しいことが検証された場合に生成さ
れるクリーンファイル情報，およびこのクリーンファイ
ル情報に基づいて前記クリティカルパス情報を参照して
信号遅延条件を満足するように集積回路の配置配線を行
いレイアウト情報を出力する集積回路レイアウト手段と
して機能させるためのプログラムを記録する。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１０】図１は、本発明の第１の実施の形態に係る
集積回路設計装置の構成を示すブロック図である。本実
施の形態に係る集積回路設計装置は、論理回路接続情報
１と、論理回路分割手段２と、分割回路レイアウト手段
３と、論理検証手段４と、判定手段５と、回路修正手段
６と、集積回路レイアウト手段７と、クリティカルパス
情報８と、レイアウト情報９と、クリーンファイル情報
１０とから構成されている。
集積回路設計装置の構成を示すブロック図である。本実
施の形態に係る集積回路設計装置は、論理回路接続情報
１と、論理回路分割手段２と、分割回路レイアウト手段
３と、論理検証手段４と、判定手段５と、回路修正手段
６と、集積回路レイアウト手段７と、クリティカルパス
情報８と、レイアウト情報９と、クリーンファイル情報
１０とから構成されている。
【００１１】図２を参照すると、クリティカルパス情報
８は、始点，終点，パス名および遅延制約値から構成さ
れている。
８は、始点，終点，パス名および遅延制約値から構成さ
れている。
【００１２】図３を参照すると、論理回路分割手段２の
処理は、カウンタ初期設定ステップＳ２１と、回路分割
ステップＳ２２と、回路規模計算ステップＳ２３と、収
容性判定ステップＳ２４と、カウンタインクリメントス
テップＳ２５と、カウンタ終了判定ステップＳ２６と、
回路分割不可設定ステップＳ２７と、分割回路数設定ス
テップＳ２８とからなる。
処理は、カウンタ初期設定ステップＳ２１と、回路分割
ステップＳ２２と、回路規模計算ステップＳ２３と、収
容性判定ステップＳ２４と、カウンタインクリメントス
テップＳ２５と、カウンタ終了判定ステップＳ２６と、
回路分割不可設定ステップＳ２７と、分割回路数設定ス
テップＳ２８とからなる。
【００１３】図４を参照すると、分割回路レイアウト手
段３の処理は、カウンタ初期設定ステップＳ３１と、配
置ステップＳ３２と、概略配線ステップＳ３３と、詳細
配線ステップＳ３４と、カウンタ終了判定ステップＳ３
５と、カウンタインクリメントステップＳ３６とからな
る。
段３の処理は、カウンタ初期設定ステップＳ３１と、配
置ステップＳ３２と、概略配線ステップＳ３３と、詳細
配線ステップＳ３４と、カウンタ終了判定ステップＳ３
５と、カウンタインクリメントステップＳ３６とからな
る。
【００１４】図５を参照すると、集積回路レイアウト手
段７の処理は、配置ステップＳ７１と、概略配線ステッ
プＳ７２と、詳細配線ステップＳ７３とからなる。
段７の処理は、配置ステップＳ７１と、概略配線ステッ
プＳ７２と、詳細配線ステップＳ７３とからなる。
【００１５】次に、このように構成された第１の実施の
形態に係る集積回路設計装置の動作について、図６
（ａ）〜（ｄ）に示す具体例を参照しながら説明する。
形態に係る集積回路設計装置の動作について、図６
（ａ）〜（ｄ）に示す具体例を参照しながら説明する。
【００１６】論理回路分割手段２は、図６（ａ）に示す
ように、論理検証手段４に内蔵されるＦＰＧＡの個数ｎ
（正整数）またはそれ以下の数に、与えられた論理回路
接続情報１を分割する。このとき、論理回路分割手段２
は、図６（ｂ）および（ｃ）に示すように、クリティカ
ルパス情報８に基づき、各クリティカルパスが２個以上
のＦＰＧＡにまたがらないように回路分割を行う。
ように、論理検証手段４に内蔵されるＦＰＧＡの個数ｎ
（正整数）またはそれ以下の数に、与えられた論理回路
接続情報１を分割する。このとき、論理回路分割手段２
は、図６（ｂ）および（ｃ）に示すように、クリティカ
ルパス情報８に基づき、各クリティカルパスが２個以上
のＦＰＧＡにまたがらないように回路分割を行う。
【００１７】詳しくは、論理回路分割手段２は、カウン
タｉを１に初期設定し（ステップＳ２１）、回路をｉ個
に分割し、分割した各回路をＤｉとする（ステップＳ２
２）。このとき、論理回路分割手段２は、各クリティカ
ルパスＣｒｉは２つ以上に分割されないようにする。次
に、論理回路分割手段２は、各回路Ｄｉの回路規模を計
算し（ステップＳ２３）、回路ＤｉがＦＰＧＡ（Ｆｉ）
に収容可能かどうかを判定する（ステップＳ２４）。収
容可能でなければ、論理回路分割手段２は、カウンタｉ
を１つインクリメントし（ステップＳ２５）、カウンタ
ｉがＦＰＧＡの個数ｎより大きいかどうかを判定する
（ステップＳ２６）。カウンタｉがＦＰＧＡの個数ｎよ
り大きくなければ、論理回路分割手段２は、ステップＳ
２２に制御を戻し、カウンタｉがＦＰＧＡの個数ｎより
大きければ、回路分割が不可であるとする（ステップＳ
２７）。ステップＳ２４で回路ＤｉがＦＰＧＡ（Ｆｉ）
に収容可能であると判定されれば、論理回路分割手段２
は、カウンタｉを分割回路数Ｉに設定して（ステップＳ
２８）、処理を終了する。
タｉを１に初期設定し（ステップＳ２１）、回路をｉ個
に分割し、分割した各回路をＤｉとする（ステップＳ２
２）。このとき、論理回路分割手段２は、各クリティカ
ルパスＣｒｉは２つ以上に分割されないようにする。次
に、論理回路分割手段２は、各回路Ｄｉの回路規模を計
算し（ステップＳ２３）、回路ＤｉがＦＰＧＡ（Ｆｉ）
に収容可能かどうかを判定する（ステップＳ２４）。収
容可能でなければ、論理回路分割手段２は、カウンタｉ
を１つインクリメントし（ステップＳ２５）、カウンタ
ｉがＦＰＧＡの個数ｎより大きいかどうかを判定する
（ステップＳ２６）。カウンタｉがＦＰＧＡの個数ｎよ
り大きくなければ、論理回路分割手段２は、ステップＳ
２２に制御を戻し、カウンタｉがＦＰＧＡの個数ｎより
大きければ、回路分割が不可であるとする（ステップＳ
２７）。ステップＳ２４で回路ＤｉがＦＰＧＡ（Ｆｉ）
に収容可能であると判定されれば、論理回路分割手段２
は、カウンタｉを分割回路数Ｉに設定して（ステップＳ
２８）、処理を終了する。
【００１８】次に、分割回路レイアウト手段３は、Ｉ個
に分割された論理回路の接続情報を入力し、各ＦＰＧＡ
上で配置配線処理を実行する。本配置配線処理もクリテ
ィカルパス情報８を活用し、各クリティカルパスは、Ｆ
ＰＧＡ内で信号遅延条件を満足するようにレイアウト設
計される。
に分割された論理回路の接続情報を入力し、各ＦＰＧＡ
上で配置配線処理を実行する。本配置配線処理もクリテ
ィカルパス情報８を活用し、各クリティカルパスは、Ｆ
ＰＧＡ内で信号遅延条件を満足するようにレイアウト設
計される。
【００１９】詳しくは、分割回路レイアウト手段３は、
カウンタｉを１に初期設定し（ステップＳ３１）、ＦＰ
ＧＡ（Ｆｉ）内で回路Ｄｉに含まれるクリティカルパス
を考慮して各機能ブロックに配置する（ステップＳ３
２）。次に、分割回路レイアウト手段３は、ＦＰＧＡ
（Ｆｉ）内で回路Ｄｉに含まれるクリティカルパスを考
慮して概略配線を実行する（ステップＳ３３）。続い
て、分割回路レイアウト手段３は、ＦＰＧＡ（Ｆｉ）内
で詳細配線を実行する（ステップＳ３４）。次に、分割
回路レイアウト手段３は、カウンタｉが分割回路数Ｉ以
下かどうかを判定し（ステップＳ３５）、そうであれば
カウンタｉを１つインクリメントして（ステップＳ３
６）、制御をステップＳ３２に戻し、そうでなければ処
理を終了する。
カウンタｉを１に初期設定し（ステップＳ３１）、ＦＰ
ＧＡ（Ｆｉ）内で回路Ｄｉに含まれるクリティカルパス
を考慮して各機能ブロックに配置する（ステップＳ３
２）。次に、分割回路レイアウト手段３は、ＦＰＧＡ
（Ｆｉ）内で回路Ｄｉに含まれるクリティカルパスを考
慮して概略配線を実行する（ステップＳ３３）。続い
て、分割回路レイアウト手段３は、ＦＰＧＡ（Ｆｉ）内
で詳細配線を実行する（ステップＳ３４）。次に、分割
回路レイアウト手段３は、カウンタｉが分割回路数Ｉ以
下かどうかを判定し（ステップＳ３５）、そうであれば
カウンタｉを１つインクリメントして（ステップＳ３
６）、制御をステップＳ３２に戻し、そうでなければ処
理を終了する。
【００２０】続いて、論理検証手段４は、分割回路レイ
アウト手段３による分割結果に基づき、分割回路の論理
検証を行い、判定手段５が検証結果を判定する。論理に
誤りが発見された場合、回路修正手段６が論理回路接続
情報１の誤りの部分を修正し、新しい論理回路接続情報
１を作成して再び論理検証が実行される。
アウト手段３による分割結果に基づき、分割回路の論理
検証を行い、判定手段５が検証結果を判定する。論理に
誤りが発見された場合、回路修正手段６が論理回路接続
情報１の誤りの部分を修正し、新しい論理回路接続情報
１を作成して再び論理検証が実行される。
【００２１】論理が正しければ、クリーンファイル情報
１０が出力され、集積回路レイアウト手段７が、クリー
ンファイル情報１０に基づいてクリティカルパス情報８
を参照して信号遅延条件を満足するように集積回路の配
置配線を行い、レイアウト情報９を出力する。例えば、
図６（ｄ）に示すような集積回路上のレイアウトが得ら
れる。
１０が出力され、集積回路レイアウト手段７が、クリー
ンファイル情報１０に基づいてクリティカルパス情報８
を参照して信号遅延条件を満足するように集積回路の配
置配線を行い、レイアウト情報９を出力する。例えば、
図６（ｄ）に示すような集積回路上のレイアウトが得ら
れる。
【００２２】詳しくは、集積回路レイアウト手段７は、
クリティカルパス情報８を考慮して各機能ブロック間の
信号遅延条件を満足するように各機能ブロックを配置し
（ステップＳ７１）、クリティカルパス情報８を考慮し
て概略配線を実行し（ステップＳ７２）、詳細配線を行
い（ステップＳ７３）、処理を終了する。
クリティカルパス情報８を考慮して各機能ブロック間の
信号遅延条件を満足するように各機能ブロックを配置し
（ステップＳ７１）、クリティカルパス情報８を考慮し
て概略配線を実行し（ステップＳ７２）、詳細配線を行
い（ステップＳ７３）、処理を終了する。
【００２３】図７は、本発明の第２の実施の形態に係る
集積回路設計装置の構成を示すブロック図である。本実
施の形態に係る集積回路設計装置は、キーボード等から
なる入力装置７１と、データ処理装置７２と、記憶装置
７３と、ディスプレイ等からなる出力装置７４と、集積
回路設計プログラム７６を記録する記録媒体７５とから
構成されている。記録媒体７５は、磁気ディスク，半導
体メモリ，その他の記録媒体であってよい。
集積回路設計装置の構成を示すブロック図である。本実
施の形態に係る集積回路設計装置は、キーボード等から
なる入力装置７１と、データ処理装置７２と、記憶装置
７３と、ディスプレイ等からなる出力装置７４と、集積
回路設計プログラム７６を記録する記録媒体７５とから
構成されている。記録媒体７５は、磁気ディスク，半導
体メモリ，その他の記録媒体であってよい。
【００２４】集積回路設計プログラム７６は、記録媒体
７５からデータ処理装置７２を介して記憶装置７３に読
み込まれ、データ処理装置７２の動作を制御する。デー
タ処理装置７２の集積回路設計プログラム７６の制御に
よる動作は、図１ないし図６に示した第１の実施の形態
に係る集積回路設計装置の動作と全く同様になるので、
その詳しい説明を割愛する。
７５からデータ処理装置７２を介して記憶装置７３に読
み込まれ、データ処理装置７２の動作を制御する。デー
タ処理装置７２の集積回路設計プログラム７６の制御に
よる動作は、図１ないし図６に示した第１の実施の形態
に係る集積回路設計装置の動作と全く同様になるので、
その詳しい説明を割愛する。
【００２５】
【発明の効果】以上述べたように、本発明によれば、与
えられた論理回路のクリティカルパス情報を論理回路の
検証の過程および最終的なレイアウトの過程で有効に活
用することにより、信号遅延に関する制約が厳しい論理
回路についても、これを高い精度で検証して最終的に正
しく動作するレイアウト設計を実現することが可能であ
るという効果がある。
えられた論理回路のクリティカルパス情報を論理回路の
検証の過程および最終的なレイアウトの過程で有効に活
用することにより、信号遅延に関する制約が厳しい論理
回路についても、これを高い精度で検証して最終的に正
しく動作するレイアウト設計を実現することが可能であ
るという効果がある。
【図１】本発明の第１の実施の形態に係る集積回路設計
装置を示すブロック図である。
装置を示すブロック図である。
【図２】図１中のクリティカルパス情報の内容を例示す
る図である。
る図である。
【図３】図１中の論理回路分割手段の処理を示す流れ図
である。
である。
【図４】図１中の分割回路レイアウト手段の処理を示す
流れ図である。
流れ図である。
【図５】図１中の集積回路レイアウト手段の処理を示す
流れ図である。
流れ図である。
【図６】第１の実施の形態に係る集積回路設計装置によ
る回路設計の具体例を示し、（ａ）は回路分割例、
（ｂ）はクリティカルパス情報、（ｃ）はクリティカル
パス情報を利用した論理分割例、（ｄ）は集積回路上の
レイアウトをそれぞれ示す図である。
る回路設計の具体例を示し、（ａ）は回路分割例、
（ｂ）はクリティカルパス情報、（ｃ）はクリティカル
パス情報を利用した論理分割例、（ｄ）は集積回路上の
レイアウトをそれぞれ示す図である。
【図７】本発明の第２の実施の形態に係る集積回路設計
装置を示すブロック図である。
装置を示すブロック図である。
【図８】従来の集積回路設計装置の構成を示すブロック
図である。
図である。
１ 論理回路接続情報 ２ 論理回路分割手段 ３ 分割回路レイアウト手段 ４ 論理検証手段 ５ 判定手段 ６ 回路修正手段 ７ 集積回路レイアウト手段 ８ クリティカルパス情報 ９ レイアウト情報 １０ クリーンファイル情報 ７１ 入力装置 ７２ データ処理装置 ７３ 記憶装置 ７４ 出力装置 ７５ 記録媒体 ７６ 集積回路設計プログラム
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 G06F 17/50
Claims (2)
- 【請求項１】 論理回路接続情報を入力とし、この論理
回路接続情報の論理検証を行った後に集積回路のレイア
ウト設計を行う集積回路設計装置において、 論理回路素子間の線長をある値以下に抑えるという信号
遅延条件を記述するクリティカルパス情報と、 前記論理回路接続情報を前記クリティカルパス情報を参
照してクリティカルパスが複数のＦＰＧＡにまたがらな
いように複数の論理回路の接続情報に分割する論理回路
分割手段と、 この論理回路分割手段により分割された複数の論理回路
の接続情報に基づいて前記クリティカルパス情報を参照
して信号遅延条件を満足するように論理回路を複数のＦ
ＰＧＡ上で配置配線する分割回路レイアウト手段と、 この分割回路レイアウト手段により配置配線された論理
回路の論理の正しさを検証する論理検証手段と、 この論理検証手段で論理の誤りが見つかった場合に前記
論理回路接続情報の誤りを修正する回路修正手段と、 前記論理検証手段で論理が正しいことが検証された場合
に生成されるクリーンファイル情報と、 このクリーンファイル情報に基づいて前記クリティカル
パス情報を参照して信号遅延条件を満足するように集積
回路の配置配線を行いレイアウト情報を出力する集積回
路レイアウト手段とを有することを特徴とする集積回路
設計装置。 - 【請求項２】 コンピュータを、論理回路接続情報をク
リティカルパス情報を参照してクリティカルパスが複数
のＦＰＧＡにまたがらないように複数の論理回路の接続
情報に分割する論理回路分割手段，この論理回路分割手
段により分割された複数の論理回路の接続情報に基づい
て前記クリティカルパス情報を参照して信号遅延条件を
満足するように論理回路を複数のＦＰＧＡ上で配置配線
する分割回路レイアウト手段，この分割回路レイアウト
手段により配置配線された論理回路の論理の正しさを検
証する論理検証手段，この論理検証手段で論理の誤りが
見つかった場合に前記論理回路接続情報の誤りを修正す
る回路修正手段，前記論理検証手段で論理が正しいこと
が検証された場合に生成されるクリーンファイル情報，
およびこのクリーンファイル情報に基づいて前記クリテ
ィカルパス情報を参照して信号遅延条件を満足するよう
に集積回路の配置配線を行いレイアウト情報を出力する
集積回路レイアウト手段として機能させるためのプログ
ラムを記録した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185938A JP2874719B2 (ja) | 1997-06-26 | 1997-06-26 | 集積回路設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185938A JP2874719B2 (ja) | 1997-06-26 | 1997-06-26 | 集積回路設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117020A JPH1117020A (ja) | 1999-01-22 |
| JP2874719B2 true JP2874719B2 (ja) | 1999-03-24 |
Family
ID=16179517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9185938A Expired - Fee Related JP2874719B2 (ja) | 1997-06-26 | 1997-06-26 | 集積回路設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874719B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009302212A (ja) * | 2008-06-11 | 2009-12-24 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
-
1997
- 1997-06-26 JP JP9185938A patent/JP2874719B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1117020A (ja) | 1999-01-22 |
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