JPH1116963A - 半導体ウェハーのテスト方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 超大口径半導体ウェハーにも対応しつつ、複
数個の半導体チップの同時テストを容易にし、かつ、テ
スト時間の短縮および移動距離のさらなる減少をも可能
にした半導体ウェハーのテスト方法および装置を提供す
ることである。 【解決手段】 プローブカード１０１は、４つの触針群
２０２を有している。この４つの触針群２０２は、半導
体ウェハー２０１に成形された半導体チップ２０３を４
×４の４つのブロックに区分し、当該４つのブロックの
相対的位置関係（すなわち、各ブロック内で同一の位置
になることをいい、図２においては左上である）を有す
るように設置する。そして、図２中に示した矢印の順序
に動作テストを行っていくことにより、複数個の半導体
チップを同時に、かつ、動作テスト時間の短縮および半
導体ウェハー２０１の移動距離を少なくした半導体チッ
プ２０３の動作テストが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウェハーの
テスト方法および装置に関し、より特定的には、テスト
に伴う半導体ウェハーの移動から生じる絶対的移動誤差
を減少させつつも、複数個の半導体チップの同時テスト
を容易にし、また、超大口径半導体ウェハーをも測定可
能とする半導体ウェハーのテスト方法および装置に関す
る。

【０００２】

【従来の技術】一般的に、半導体チップの動作テスト
は、各半導体チップごとに切断される前の半導体ウェハ
ーの状態（複数の半導体チップが成形されている）で行
われる。この半導体ウェハーに成形されている個々の半
導体チップの動作テストは、半導体チップの各接続端子
（以下、パッドと称する）に触針を押圧接触させて電気
的に行われる。

【０００３】図４に、従来の半導体ウェハーテスト装置
の簡単な構成のブロック図を示す。図４において、従来
の半導体ウェハーテスト装置４００は、プローブカード
４０１と、半導体ウェハー移動装置１０２と、電気回路
１０３と、ＣＰＵ１０４とを備える。なお、図４におい
て、プローブカード４０１と半導体ウェハー移動装置１
０２とを結ぶ破線矢印は、機械的な接続関係を有するこ
とを意味している。

【０００４】プローブカード４０１の構成の一例を、図
５に示す。図５（ａ）は、プローブカード４０１を下面
から見た図を、図５（ｂ）は、図５（ａ）におけるＡ−
Ａ断面を示した図である。図５において、プローブカー
ド４０１は、基本的に、触針２０２ａと基板５０１とか
ら構成される。触針２０２ａの素材としては、タングス
テン等の硬い良導体が用いられる。また、触針２０２ａ
は、図５（ｂ）に示すように、その一方端（図５（ｂ）
中、Ｂの部分）は、パッドに押圧接触可能なように加工
され、その他方端（同図中、Ｃの部分）は、信号等が行
き来できるように半田５０３等により基板５０１と電気
的に接続される。この触針２０２ａは、テスト対象であ
る半導体チップ１個分のパッド（図示せず）の位置に対
応させて複数本をまとめて（以下、触針群２０２と称す
る）基板５０１に配置される。また、それぞれの触針２
０２ａは、熱硬化樹脂５０２等を用いて基板５０１に固
定される。なお、プローブカード４０１は、テスト装置
４００に固定的に取付けられている（当該取付方法につ
いては、本願発明と直接関連がないため、ここでは説明
を省略する）。

【０００５】半導体ウェハー移動装置１０２が備える機
能の一例を、図８に示す。図８において、半導体ウェハ
ー移動装置１０２は、半導体ウェハー２０１を真空吸着
等の手段により載置するチャック８０１と、チャック８
０１をＸ方向にスライド可能とするレール８０２と、チ
ャック８０１をＹ方向にスライド可能とするレール８０
３とを備える。さらに、半導体ウェハー移動装置１０２
は、図示しないが、チャック８０１を上昇および下降す
る手段を有している。これらにより、半導体ウェハー２
０１は、３次元空間を自由に移動することができる。な
お、半導体ウェハー移動装置１０２は、チャック８０１
平面がプローブカード４０１平面と平行になるように、
テスト装置４００に固定的に取付けられている（当該取
付方法についても、本願発明と直接関連がないため、こ
こでは説明を省略する）。

【０００６】図４において、電気回路１０３は、プロー
ブカード４０１の触針２０２ａに、動作テスト用の電源
または信号等を供給する。ＣＰＵ１０４は、半導体ウェ
ハー移動装置１０２のチャック８０１に載置されている
半導体ウェハー２０１に成形された半導体チップの各パ
ッドが、触針２０２ａに押圧接触するように移動制御す
る。また、ＣＰＵ１０４は、電気回路１０３に半導体チ
ップの動作テスト開始の指示を与え、かつ、当該動作テ
ストが正常に終了したかを判断する。

【０００７】上記構成のテスト装置４００によって行わ
れる従来の半導体ウェハーのテスト方法としては、図６
に示すテスト方法が存在する。図６は、従来の半導体ウ
ェハーのテスト方法を説明するにあたり、チャック８０
１上の半導体ウェハー２０１とプローブカード４０１と
の垂直位置関係を示した図である。なお、図６におい
て、半導体ウェハー２０１とプローブカード４０１と
は、一定の間隔を持って配置されている。図６における
従来のテスト方法（以下、第１の従来のテスト方法と称
する）は、半導体チップ２０３の１個分の触針群２０２
を形成したプローブカード４０１を用いて、半導体ウェ
ハー２０１に成形されたすべての半導体チップ２０３を
動作テストするものである。半導体ウェハー２０１に
は、８×８の半導体チップ２０３が成形されている（図
６中、半導体チップ２０３が存在するブロックを、ａ〜
ｈ行および１〜８列で規定し、以降その位置を“ａ１”
等で示す）。図６中のそれぞれのブロック内には、“ａ
１”に図示したような半導体チップ２０３がそれぞれ存
在する（但し、半導体ウェハー２０１は円形であるた
め、実際に完全な形の半導体チップ２０３は、中心にあ
る３２個のみとなる）。以下、その動作を説明する。

【０００８】まず、半導体ウェハー２０１を移動させて
“ａ１”の半導体チップ２０３をプローブカード４０１
の真下（それぞれのパッド２０３ａと触針２０２ａとが
一致した位置）に持ってくる。そして、半導体ウェハー
２０１を、チャック８０１により上昇させ、“ａ１”の
半導体チップ２０３のパッド２０３ａをプローブカード
４０１の触針２０２ａに押圧接触させて動作テストを行
う。この“ａ１”の半導体チップ２０３の動作テストが
終われば、半導体ウェハー２０１を下降させた後、半導
体ウェハー２０１を半導体チップ２０３の１個（１ピッ
チ）分移動させて“ａ２”の半導体チップ２０３をプロ
ーブカード４０１の真下に持ってくる。そして、上記と
同様に“ａ２”の半導体チップ２０３の動作テストを行
う。この操作を繰返し、図６に示した矢印の順序で６４
個すべての半導体チップ２０３の動作テストを行うので
ある。

【０００９】以上のように、第１の従来のテスト方法
は、１個の触針群２０２を備えたプローブカード４０１
を使用し、６３回の半導体ウェハー２０１の移動および
６４回の動作テストにより、すべての半導体チップ２０
３の動作テストを行っている。しかしながら、この第１
の従来のテスト方法では、半導体チップ２０３の１個単
位で移動および動作テストを行っているため、時間がか
かってしまう。

【００１０】そこで、上記問題を解消すべく、１つのプ
ローブカード４０１に、隣接する複数個の半導体チップ
２０３に対応するよう複数の触針群２０２を設けたもの
を使用し、並列的に半導体チップ２０３の動作テストを
行う方法が用いられている。このテスト方法の一例を図
７に示す。図７は、図６と同様、従来の半導体ウェハー
のテスト方法を説明するにあたり、半導体ウェハー２０
１とプローブカード７０１との垂直位置関係を示した図
である。図７における従来のテスト方法（以下、第２の
従来のテスト方法と称する）は、１つのプローブカード
７０１に隣接する４つの触針群２０２を設けたものを使
用し、１回のチャック８０１の上昇・下降動作で、同時
に４個の半導体チップ２０３（“ａ１”、“ｂ１”、
“ｃ１”および“ｄ１”）の動作テストを行うものであ
る。これにより、第２の従来のテスト方法では、図７に
示した矢印の順序で１５回の移動および１６回の動作テ
ストだけで、６４個すべての半導体チップ２０３の動作
テストを行うことができる。

【００１１】

【発明が解決しようとする課題】近年、半導体の高集積
化技術の飛躍的進歩により、半導体素子サイズの縮小お
よび配線寸法の微細化等が図られている。これに伴い、
１つの半導体ウェハー２０１に成形される半導体チップ
２０３の数も増大し、さらに、半導体ウェハーのサイズ
も現在主流の６インチから８インチあるいは次世代の１
２インチへと拡大しようとしている。

【００１２】しかし、上述した第１の従来のテスト方法
では、１つの半導体ウェハー２０１に成形される半導体
チップ２０３の数が増大すればするほど、動作テストの
回数が多くなり時間がかかる。また、第１の従来のテス
ト方法では、半導体ウェハー２０１に成形されている半
導体チップ２０３すべての位置にプローブカード４０１
を移動（実際にはチャック８０１を移動）させなければ
ならず、そのため、絶対的な移動精度の劣化が問題とな
る。すなわち、１ピッチ分の相対的な誤差が小さくて
も、絶対的な誤差は、半導体ウェハー２０１のサイズに
比例して増大してしまう（具体的には、図６において
“ａ１”から“ｈ８”を見た絶対的な誤差は、１ピッチ
分の相対的な誤差の７倍となる）。また、半導体ウェハ
ー２０１に成形されている半導体チップ２０３のすべて
の位置にプローブカード４０１を移動させなければなら
ないため、テスト装置４００の寸法が半導体ウェハー２
０１のサイズにより制限されてしまい、半導体ウェハー
サイズの拡大によりテスト装置４００の縮小化が図れな
い。

【００１３】また、上述した第２の従来のテスト方法で
は、第１の従来のテスト方法における動作テスト回数お
よび移動距離の減少を図るため、隣接する複数個の触針
群２０２を設けたプローブカード７０１を使用し、並列
的に動作テストするようにしている。しかし、上述した
半導体の高集積化技術は、半導体素子サイズの縮小およ
び配線寸法の微細化等のみならず、パッドサイズおよび
隣接するパッド間隔の縮小をも図っている。この隣接す
るパッド間隔の縮小は、プローブカード７０１に１個の
触針群２０２を設ける程度ならまだよいのだが、隣接す
る複数個の触針群２０２を並列的に設けること（特に隣
接辺のパッドの触針２０２ａに関して）を極めて困難に
させている。例えば、６４個のパッドを有する半導体チ
ップ２０３を第２の従来のテスト方法で４個同時に動作
テストする場合は、６４×４＝２５６本の触針２０２ａ
を隣接して集中的に設置しなければならず、これは相当
に困難なことである。

【００１４】それ故、本発明の目的は、超大口径半導体
ウェハーにも対応しつつ、触針を十分に余裕を持たせて
設置できるとともに、複数個の半導体チップの同時テス
トを可能にし、かつ、テスト時間の短縮および移動距離
（すなわち、移動誤差）のさらなる減少をも可能とした
半導体ウェハーのテスト方法および装置を提供すること
である。

【００１５】

【課題を解決するための手段および発明の効果】第１の
発明は、半導体ウェハーに成形された複数の半導体チッ
プを、当該半導体チップの接続パッドと触針群とを押圧
接触させることにより、テストする半導体ウェハーのテ
スト方法であって、複数の半導体チップを同一形状の複
数のブロックに分け、複数の当該ブロックごとの予め定
めた位置にある半導体チップに、同時に押圧接触が可能
な複数の触針群を２次元的に一体として形成したプロー
ブカードを用い、ブロックの中の１つのブロックに対応
する触針群が、当該１つのブロックの範囲内に存在する
半導体チップのみに関し順次テストを行うことで、複数
の触針群により半導体ウェハーに成形された複数の半導
体チップのすべてのテストが可能なことを特徴とする。

【００１６】第２の発明は、半導体ウェハーに成形され
た複数の半導体チップを、当該半導体チップの接続パッ
ドと触針群とを押圧接触させることにより、テストする
半導体ウェハーのテスト装置であって、複数の半導体チ
ップを同一形状の複数のブロックに分け、複数の当該ブ
ロックごとの予め定めた位置にある半導体チップに、同
時に押圧接触が可能な複数の触針群を２次元的に一体と
して形成したプローブカードと、半導体ウェハーを載置
し、かつ、当該半導体ウェハーに成形された複数の接続
パッドと複数の触針群とが押圧接触できるように当該半
導体ウェハーを３次元的に移動させる移動装置とを少な
くとも備え、ブロックの中の１つのブロックに対応する
触針群が、当該１つのブロックの範囲内に存在する半導
体チップのみに関し順次テストを行うことで、複数の触
針群により半導体ウェハーに成形された複数の半導体チ
ップのすべてのテストが可能なことを特徴とする。

【００１７】第３の発明は、複数の半導体チップが成形
された半導体ウェハーのテストに使用するプローブカー
ドであって、当該複数の半導体チップの幾つかに同時に
接触可能な複数の触針群を、任意の相対的位置関係を有
して２次元的に一体として形成したことを特徴とする。

【００１８】上記のように、第１〜第３の発明は、任意
のブロックごとに予め定めた位置に触針群を複数設けた
プローブカードに関するものであり、それぞれ当該プロ
ーブカードを使用したテスト方法およびテスト装置、さ
らにプローブカード自体の発明である。このプローブカ
ードを使用することにより、多数の半導体チップを同時
に動作テストできるとともに、各ブロックごとにそれぞ
れ対応する専用の触針群が設けられているので、ブロッ
ク範囲内での半導体ウェハーの移動のみで当該半導体ウ
ェハーに成形されたすべての半導体チップの動作テスト
を行うことができる。また、動作テストに必要な半導体
ウェハーの移動範囲が、ブロック範囲内に縮小すること
ができ、動作テスト時間の短縮、移動精度の向上および
移動装置メカニズムや装置全体のサイズの小型化が図れ
る。さらに、移動距離が少なくてすむということは、こ
のプローブカードを使用することにより、半導体ウェハ
ーのサイズが６インチ用の装置において、８インチや１
２インチサイズまでの半導体ウェハーを使用することも
可能となる。

【００１９】

【発明の実施の形態】図１は、本発明の一実施形態に係
る半導体ウェハーのテスト方法を実現するためのテスト
装置の一構成例を示したブロック図である。図１におい
て、本発明の一実施形態に係る半導体ウェハーのテスト
方法を実現するためのテスト装置１００は、プローブカ
ード１０１と、半導体ウェハー移動装置１０２と、電気
回路１０３と、ＣＰＵ１０４とを備える。図１におい
て、プローブカード１０１と半導体ウェハー移動装置１
０２とを結ぶ破線矢印は、機械的な接続関係を有するこ
とを意味している。なお、プローブカード１０１以外
は、図４において示した従来のテスト装置４００と同様
の構成であるため、以下同一の参照番号を付し、その説
明を省略する。また、以下の説明で用いる半導体ウェハ
ー２０１についても従来技術において説明したとおり、
８×８の半導体チップ２０３が成形されている。

【００２０】上記構成のテスト装置１００によって実現
される本発明の一実施形態に係る半導体ウェハーのテス
ト方法を図２に示す。図２は、本発明の一実施形態に係
る半導体ウェハーのテスト方法の説明にあたり、チャッ
ク８０１上の半導体ウェハー２０１とプローブカード１
０１との垂直位置関係を示した図である。なお、図２に
おいて、半導体ウェハー２０１とプローブカード１０１
とは、一定の間隔を持って配置されている。

【００２１】図２に示すように、プローブカード１０１
は、隣接しない４つの触針群２０２を有している。この
４つの触針群２０２は、“ａ１”から“ｈ８”の６４個
の半導体チップ２０３を、同形状の４×４の４つのブロ
ック（ａｂｃｄ行×１２３４列、ｅｆｇｈ行×１２３４
列、ａｂｃｄ行×５６７８列、ｅｆｇｈ行×５６７８
列）に区分し、当該４つのブロックの相対的位置関係
（すなわち、各ブロック内で同一の位置になることをい
い、図２においては左上である）を有するように設置さ
れている。

【００２２】半導体ウェハー２０１とプローブカード１
０１の初期状態は、図２に示す位置にある。この状態で
チャック８０１により半導体ウェハー２０１を上昇さ
せ、４つの触針群２０２によりそれぞれ“ａ１”、“ａ
５”、“ｅ１”および“ｅ５”の位置にある半導体チッ
プ２０３の動作テストを行う。この位置での動作テスト
が終われば、チャック８０１を下降させ、半導体ウェハ
ー２０１を１ピッチ分移動させる（図２においては、紙
面に向かって左方向である）。そして、次に“ａ２”、
“ａ６”、“ｅ２”および“ｅ６”の位置にある半導体
チップ２０３の動作テストに移る。このように、図２中
に示した矢印の順序に動作テストを行っていき、最後の
“ｄ１”、“ｄ５”、“ｈ１”および“ｈ５”の位置に
ある半導体チップ２０３の動作テストを行って、６４個
すべての半導体チップ２０３の動作テストが終了する。

【００２３】このように、本願発明の一実施形態に係る
半導体ウェハーのテスト方法は、動作テストに用いるプ
ローブカード１０１に、複数の触針群２０２を２次元的
に相対的位置関係をもたせて設置することで、半導体ウ
ェハー２０１（すなわち、チャック８０１）の移動距離
を短縮できるという効果を有する。

【００２４】上記効果を、図２と図７とを比較して具体
的に説明する。図７における第２のテスト方法では、す
べての半導体チップ２０３の動作テストを行うために、
半導体ウェハー２０１を行方向に４行分、列方向に７列
分移動しなくてはならない（初期に“ａ１”位置にある
触針群２０２を“ｅ８”の位置にまで移動する必要があ
るためである）。これに対し、図２における本願発明の
一実施形態に係るテスト方法では、すべての半導体チッ
プ２０３の動作テストを行うために、行方向に３行分、
列方向に３列分の移動だけですむ（初期に“ａ１”位置
にある触針群２０２は、最も遠くても“ｄ４”の位置ま
での移動でよいからである）。従って、半導体ウェハー
２０１の移動距離は、本願発明の一実施形態に係るテス
ト方法のほうが第２の従来のテスト方法に比べ、直線距
離にして約１／２（＝√（１８／６５））で済むことに
なる。これにより、１ピッチ分の相対移動誤差の積算か
ら生じる絶対移動誤差を減少することができ、すなわ
ち、動作テスト自体の精度向上を図ることができる。ま
た、半導体ウェハー２０１の移動距離が少なくて済むと
いうことは、テスト装置１００のメカニズム（すなわ
ち、テスト装置１００自体の大きさ、テスト設置１００
の床面積等）を縮小することができる。なお、本願発明
の一実施形態に係るテスト方法におけるテスト装置１０
０のメカニズムの縮小率は、約１／３（＝９／２８）と
なる。

【００２５】なお、上記図２と図７との比較において
は、半導体ウェハー２０１の移動距離の縮小は約１／２
程度である。しかし、前述したとおり、半導体の高集積
化に伴い、今後１つの半導体ウェハー２０１に成形され
る半導体チップ２０３の数の増加、および半導体ウェハ
ー２０１自体のインチサイズの拡大等の動向が考えられ
る。本願発明の一実施形態に係るテスト方法は、これら
の動向を鑑みて発明されたものであり、当該動向からテ
スト対象の規模が大きくなればなる程、上記効果が顕著
に現れるという特徴を有している。

【００２６】また、本願発明の一実施形態に係る半導体
ウェハーのテスト方法は、動作テストに用いるプローブ
カード１０１に、複数の触針群を２次元的に任意の間隔
を持たせて設置することで、それぞれの触針群２０２を
半導体の高集積化に影響されず、余裕を持って構成する
ことができる。すなわち、第２の従来のテスト方法のよ
うに、プローブカード７０１に１次元的に触針群２０２
を並べる構成だと、半導体チップ２０３同士が接触する
辺に存在するパッド２０３ａをテストすべき触針２０２
ａは、当該触針２０２ａ同士が密集しすぎて構成するこ
とが容易ではない。このことから、第２の従来のテスト
方法は、将来的に半導体の高集積化に対応できなくなる
可能性が高い。これに対して、本願発明の一実施形態に
係る半導体ウェハーのテスト方法におけるプローブカー
ド１０１は、半導体の高集積化に何ら影響されることな
く複数の触針群２０２を構成することが可能である。

【００２７】さらに、本願発明の一実施形態に係る半導
体ウェハーのテスト方法は、以下の特徴を有する。第２
の従来のテスト方法のようにプローブカード７０１に１
次元的に触針群２０２を並べる構成だと、構成できる触
針群２０２の数が制限される。すなわち、図７でいえ
ば、行または列の数である８つの触針群２０２までしか
プローブカード７０１に構成することはできない（８つ
以上構成しても意味をなさないからである）。これに対
して、本願発明の一実施形態に係る半導体ウェハーのテ
スト方法は、区分するブロックの構成を変化させること
でより多くの半導体チップ２０３を同時に動作テストす
ることが可能である。例えば、２×２のブロックで１６
区分した場合には、プローブカード１０１に触針群を１
６個構成することが可能で、この場合、１回の半導体ウ
ェハー２０１の移動で１６個の半導体チップ２０３を同
時に動作テストすることが可能となる。

【００２８】また、半導体ウェハー２０１は、一般的に
円形であるため、上記説明における角となる部分（例え
ば、図２において“ａ１”、“ａ２”、“ｂ１”等であ
る）には製品となる完全な半導体チップ２０３が存在し
ない。このため、当該角となる部分については、本来動
作テストを行う必要がない。そこで、本願発明に係る半
導体ウェハーのテスト方法では、図３に示すように、ブ
ロックの区分を工夫することで、上記角となる部分のテ
ストを省略することも可能である。図３においては、３
×３のブロックを半導体ウェハー２０１の円形状に沿っ
て区分し、それぞれ触針群２０２（図３において、●の
箇所）を設けている。これにより、無駄な部分（図３に
おいて、斜線の部分）のテストを省略し、テスト全体の
効率化を図ることができる。

【００２９】なお、上記説明において、触針２０２ａと
パッド２０３ａの押圧接触動作に関しては、チャック８
０１により半導体ウェハー２０１を上昇させて行うと述
べたが、プローブカード１０１を半導体ウェハー２０１
に下降させて行ってもよい。また、本願発明の一実施形
態に係る半導体ウェハーのテスト方法におけるプローブ
カード１０１の初期状態を、触針群２０２がそれぞれ
“ａ１”、“ａ５”、“ｅ１”および“ｅ５”の位置に
来るものとしたが、当該位置はこれらに限られず、区分
したブロック内を連続した動作で移動可能であれば、複
数の触針群２０２の相対的位置関係を保持していること
を条件として、他の位置を初期状態とすることも可能で
ある。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体ウェハーのテ
スト方法を実現するためのテスト装置の一構成例を示し
たブロック図である。

【図２】本発明の一実施形態に係る半導体ウェハーのテ
スト方法を示す図である。

【図３】本発明の他の一実施形態に係る半導体ウェハー
のテスト方法を示す図である。

【図４】従来の半導体ウェハーのテスト方法を実現する
ためのテスト装置の一構成例を示したブロック図であ
る。

【図５】プローブカードの構造および形状の一例を示す
図である。

【図６】第１の従来の半導体ウェハーのテスト方法を示
す図である。

【図７】第２の従来の半導体ウェハーのテスト方法を示
す図である。

【図８】半導体ウェハーを載置するチャックのスライド
機構を示す図である。

【符号の説明】

１００、４００…テスト装置 １０１、４０１、７０１…プローブカード １０２…半導体ウェハー移動装置 １０３…電気回路 １０４…ＣＰＵ ２０１…半導体ウェハー ２０２…触針群 ２０２ａ…触針 ２０３…半導体チップ ２０３ａ…パッド ５０１…基板 ５０２…熱硬化樹脂 ５０３…半田 ８０１…チャック ８０２、８０３…レール

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体ウェハーに成形された複数の半導
   体チップを、当該半導体チップの接続パッドと触針群と
   を押圧接触させることにより、テストする半導体ウェハ
   ーのテスト方法であって、 複数の前記半導体チップを同一形状の複数のブロックに
   分け、複数の当該ブロックごとの予め定めた位置にある
   前記半導体チップに、同時に押圧接触が可能な複数の前
   記触針群を２次元的に一体として形成したプローブカー
   ドを用い、 前記ブロックの中の１つのブロックに対応する前記触針
   群が、当該１つのブロックの範囲内に存在する前記半導
   体チップのみに関し順次前記テストを行うことで、複数
   の前記触針群により前記半導体ウェハーに成形された複
   数の前記半導体チップのすべての前記テストが可能な、
   半導体ウェハーのテスト方法。
2. 【請求項２】 半導体ウェハーに成形された複数の半導
   体チップを、当該半導体チップの接続パッドと触針群と
   を押圧接触させることにより、テストする半導体ウェハ
   ーのテスト装置であって、 複数の前記半導体チップを同一形状の複数のブロックに
   分け、複数の当該ブロックごとの予め定めた位置にある
   前記半導体チップに、同時に押圧接触が可能な複数の前
   記触針群を２次元的に一体として形成したプローブカー
   ドと、 前記半導体ウェハーを載置し、かつ、当該半導体ウェハ
   ーに成形された複数の前記接続パッドと複数の前記触針
   群とが押圧接触できるように当該半導体ウェハーを３次
   元的に移動させる移動装置とを少なくとも備え、 前記ブロックの中の１つのブロックに対応する前記触針
   群が、当該１つのブロックの範囲内に存在する前記半導
   体チップのみに関し順次前記テストを行うことで、複数
   の前記触針群により前記半導体ウェハーに成形された複
   数の前記半導体チップのすべての前記テストが可能な、
   半導体ウェハーのテスト装置。
3. 【請求項３】 複数の半導体チップが成形された半導体
   ウェハーのテストに使用するプローブカードであって、
   当該複数の半導体チップの幾つかに同時に接触可能な複
   数の触針群を、任意の相対的位置関係を有して２次元的
   に一体として形成したことを特徴とする、プローブカー
   ド。