JPH11163725A - Sampling a/d converter - Google Patents
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- JPH11163725A JPH11163725A JP32936997A JP32936997A JPH11163725A JP H11163725 A JPH11163725 A JP H11163725A JP 32936997 A JP32936997 A JP 32936997A JP 32936997 A JP32936997 A JP 32936997A JP H11163725 A JPH11163725 A JP H11163725A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はバイポーラトランジ
スタを用いたサンプル・ホールド回路を有する高速のサ
ンプリングＡ／Ｄ変換器に関し、特に、低いサンプリン
グ周波数でも動作可能なサンプリングＡ／Ｄ変換器に関
する。The present invention relates to a high-speed sampling A / D converter having a sample-and-hold circuit using bipolar transistors, and more particularly to a sampling A / D converter operable at a low sampling frequency.
【０００２】[0002]
【従来の技術】従来のバイポーラトランジスタを用いた
サンプル・ホールド回路を有する高速のサンプリングＡ
／Ｄ変換器（以下、単にサンプリングＡ／Ｄ変換器と呼
ぶ。）はアナログ入力信号をサンプル・ホールド回路で
保持し、後段のＡ／Ｄ変換回路によりサンプル・ホール
ド回路の保持した値をディジタル信号に変換することに
より、高速にアナログ入力信号をディジタル信号に変換
する。2. Description of the Related Art A conventional high-speed sampling A having a sample-and-hold circuit using bipolar transistors.
An A / D converter (hereinafter, simply referred to as a sampling A / D converter) holds an analog input signal in a sample / hold circuit, and outputs a value held in the sample / hold circuit by a subsequent A / D converter circuit to a digital signal. To convert the analog input signal into a digital signal at high speed.
【０００３】図６はこのような従来のサンプリングＡ／
Ｄ変換器の一例を示す構成ブロック図である。図６にお
いて１はサンプル・ホールド回路、２はＡ／Ｄ変換回
路、３はタイミング信号発生回路、１００及び１０１は
差動のアナログ入力信号、１０２及び１０３はサンプル
・ホールド回路１の差動の出力信号、１０４及び１０５
はクロック信号である。FIG. 6 shows such a conventional sampling A / A.
FIG. 2 is a configuration block diagram illustrating an example of a D converter. 6, reference numeral 1 denotes a sample and hold circuit, 2 denotes an A / D converter circuit, 3 denotes a timing signal generation circuit, 100 and 101 denote differential analog input signals, and 102 and 103 denote differential outputs of the sample / hold circuit 1. Signals, 104 and 105
Is a clock signal.
【０００４】アナログ入力信号１００及び１０１はサン
プル・ホールド回路１の差動入力端子に接続され、サン
プル・ホールド回路１の差動の出力信号１０２及び１０
３はＡ／Ｄ変換回路２に接続される。また、クロック信
号１０４及び１０５はサンプル・ホールド回路１及びタ
イミング信号発生回路３のクロック入力端子にそれぞれ
接続され、タイミング信号発生回路３の出力はＡ／Ｄ変
換回路２の制御端子に接続される。The analog input signals 100 and 101 are connected to the differential input terminals of the sample and hold circuit 1, and the differential output signals 102 and 10 of the sample and hold circuit 1
3 is connected to the A / D conversion circuit 2. The clock signals 104 and 105 are connected to the clock input terminals of the sample and hold circuit 1 and the timing signal generation circuit 3, respectively, and the output of the timing signal generation circuit 3 is connected to the control terminal of the A / D conversion circuit 2.
【０００５】ここで、図６に示す従来例の動作を簡単に
説明する。サンプル・ホールド回路１はクロック信号１
０４及び１０５のタイミングにより差動のアナログ入力
信号１００及び１０１の入力値を保持する。Here, the operation of the conventional example shown in FIG. 6 will be briefly described. The sample and hold circuit 1 has a clock signal 1
The input values of the differential analog input signals 100 and 101 are held at the timings of 04 and 105.
【０００６】タイミング信号発生回路３はクロック信号
１０４及び１０５に同期してＡ／Ｄ変換回路２にＡ／Ｄ
変換動作の開始を指示する制御信号を出力する。Ａ／Ｄ
変換回路２はサンプル・ホールド回路１で保持された差
動の出力信号を前記制御信号のタイミングでディジタル
信号に変換する。The timing signal generating circuit 3 supplies an A / D signal to the A / D conversion circuit 2 in synchronization with the clock signals 104 and 105.
A control signal for instructing the start of the conversion operation is output. A / D
The conversion circuit 2 converts the differential output signal held by the sample and hold circuit 1 into a digital signal at the timing of the control signal.
【０００７】また、図７は図６中のサンプル・ホールド
回路１の具体例を示す回路図である。図７において１０
０〜１０５は図６と同一符号を付してあり、４，５，
８，１９，２０及び２３は抵抗、６，７，１１，１２，
１３，１４，１７，２１及び２２はバイポーラトランジ
スタ（以下、単にトランジスタと呼ぶ。）、９，１０，
１５，１８，２４及び２５は定電流源、１６は容量であ
る。FIG. 7 is a circuit diagram showing a specific example of the sample and hold circuit 1 in FIG. In FIG.
0 to 105 have the same reference numerals as in FIG.
8, 19, 20, and 23 are resistors, 6, 7, 11, 12,
13, 14, 17, 21 and 22 are bipolar transistors (hereinafter simply referred to as transistors), 9, 10, and
15, 18, 24 and 25 are constant current sources, and 16 is a capacity.
【０００８】差動のアナログ入力信号１００及び１０１
はトランジスタ６及び７のベースに接続され、トランジ
スタ６のコレクタには抵抗４の一端が接続され、トラン
ジスタ７のコレクタは抵抗５の一端、トランジスタ１１
のエミッタ、トランジスタ１２のベース及びトランジス
タ１３のコレクタに接続される。トランジスタ６のエミ
ッタは抵抗８の一端及び定電流源９の一端に接続され、
抵抗８の他端はトランジスタ７のエミッタ及び定電流源
１０の一端にそれぞれ接続される。[0008] Differential analog input signals 100 and 101
Is connected to the bases of transistors 6 and 7, the collector of transistor 6 is connected to one end of resistor 4, the collector of transistor 7 is connected to one end of resistor 5, and transistor 11
, The base of the transistor 12 and the collector of the transistor 13. The emitter of the transistor 6 is connected to one end of the resistor 8 and one end of the constant current source 9,
The other end of the resistor 8 is connected to the emitter of the transistor 7 and one end of the constant current source 10, respectively.
【０００９】トランジスタ１３及び１４のベースにはク
ロック信号１０４及び１０５が入力され、トランジスタ
１３のエミッタはトランジスタ１４のエミッタ及び定電
流源１５の一端に接続される。トランジスタ１４のコレ
クタはトランジスタ１２のエミッタ、容量１６の一端及
びトランジスタ１７のベースにそれぞれ接続される。The clock signals 104 and 105 are input to the bases of the transistors 13 and 14, and the emitter of the transistor 13 is connected to the emitter of the transistor 14 and one end of the constant current source 15. The collector of the transistor 14 is connected to the emitter of the transistor 12, one end of the capacitor 16 and the base of the transistor 17, respectively.
【００１０】トランジスタ１７のエミッタは定電流源１
８の一端及びトランジスタ２１のベースに接続されると
共に出力信号１０２を出力する。トランジスタ２１のエ
ミッタは定電流源２４の一端及び抵抗２３の一端に接続
され、抵抗２３の他端はトランジスタ２２のエミッタ及
び定電流源２５の一端に接続される。トランジスタ２２
のベースは出力信号１０３を出力し、トランジスタ２１
のコレクタは抵抗１９の一端に接続され、トランジスタ
２２のコレクタはトランジスタ１１のベース及び抵抗２
０の一端に接続される。The emitter of the transistor 17 is a constant current source 1
8 and is connected to the base of the transistor 21 and outputs an output signal 102. The emitter of the transistor 21 is connected to one end of the constant current source 24 and one end of the resistor 23, and the other end of the resistor 23 is connected to the emitter of the transistor 22 and one end of the constant current source 25. Transistor 22
Outputs the output signal 103, and the transistor 21
Is connected to one end of the resistor 19, and the collector of the transistor 22 is connected to the base of the transistor 11 and the resistor 2
0 is connected to one end.
【００１１】抵抗４，５，１９及び２０の他端、容量１
６の他端、トランジスタ１１，１２及び１７のコレクタ
は正電圧源に接続され、定電流源９，１０，１５，１
８，２４及び２５の他端は負電圧源に接続される。The other ends of the resistors 4, 5, 19 and 20, the capacitance 1
6 and the collectors of the transistors 11, 12 and 17 are connected to a positive voltage source and the constant current sources 9, 10, 15, 1
The other ends of 8, 24 and 25 are connected to a negative voltage source.
【００１２】ここで、図７に示す従来のサンプル・ホー
ルド回路の動作を説明する。クロック信号１０４がロー
レベル、クロック信号１０５がハイレベルの時にトラン
ジスタ１３及び１４が”ＯＦＦ”及び”ＯＮ”になりサ
ンプルモードとなる。また、トランジスタ１４が”Ｏ
Ｎ”になることによりトランジスタ１２も”ＯＮ”にな
る。Here, the operation of the conventional sample and hold circuit shown in FIG. 7 will be described. When the clock signal 104 is at a low level and the clock signal 105 is at a high level, the transistors 13 and 14 are turned "OFF" and "ON" to enter the sample mode. Further, the transistor 14 is set to “O”
By turning to “N”, the transistor 12 is also turned “ON”.
【００１３】この時、４〜１０で構成される差動増幅器
の出力である抵抗５での電圧降下分がトランジスタ１２
を介して容量１６に印加されて容量１６の両端の電圧が
前記出力電圧に追従する。At this time, the voltage drop at the resistor 5 which is the output of the differential amplifier composed of 4 to 10
And the voltage across the capacitor 16 follows the output voltage.
【００１４】クロック信号１０４がハイレベル、クロッ
ク信号１０５がローレベルの時にトランジスタ１３及び
１４が”ＯＮ”及び”ＯＦＦ”になりホールドモードと
なる。また、トランジスタ１４が”ＯＦＦ”になること
によりトランジスタ１２も”ＯＦＦ”になる。When the clock signal 104 is at the high level and the clock signal 105 is at the low level, the transistors 13 and 14 are turned "ON" and "OFF" to enter the hold mode. When the transistor 14 is turned “OFF”, the transistor 12 is also turned “OFF”.
【００１５】この時に、容量１６で保持された電圧は１
７及び１８で構成されるエミッタフォロワ回路で、１９
〜２５で構成されるブートストラップ回路に供給されて
差動の出力信号１０２及び１０３として出力される。実
際には容量１６で保持された電圧からトランジスタ１７
のベース・エミッタ間電圧”ＶＢＥ”を減算した電圧が
前記出力段回路に供給されることになる。At this time, the voltage held by the capacitor 16 is 1
An emitter follower circuit composed of 7 and 18;
, And is output as differential output signals 102 and 103. Actually, the voltage of the transistor 17
Is subtracted from the base-emitter voltage “VBE”, and is supplied to the output stage circuit.
【００１６】この結果、サンプル・ホールド回路はクロ
ック信号１０４及び１０５のタイミングにより差動のア
ナログ入力信号１００及び１０１の入力値を保持して差
動の出力信号１０２及び１０３として出力することがで
きる。As a result, the sample-and-hold circuit can hold the input values of the differential analog input signals 100 and 101 at the timing of the clock signals 104 and 105 and output them as differential output signals 102 and 103.
【００１７】[0017]
【発明が解決しようとする課題】しかし、１７及び１８
で構成されるエミッタフォロワ回路においてトランジス
タ１７のベース電流は厳密には”０”ではないので容量
１６から電荷が徐々に放電されて容量１６に保持された
電圧も徐々に低下する。これに伴い前記エミッタ・フォ
ロワ回路の出力電圧も徐々に低下して行くことになる。
また、このような現象をドループと呼ぶ。However, 17 and 18
Since the base current of the transistor 17 is not strictly "0" in the emitter-follower circuit constituted by the above, the charge is gradually discharged from the capacitor 16 and the voltage held in the capacitor 16 also gradually decreases. As a result, the output voltage of the emitter-follower circuit gradually decreases.
Such a phenomenon is called droop.
【００１８】図７に示すような差動のサンプル・ホール
ド回路では通常のサンプリング周波数で動作させる場合
には出力信号は差動で出力されるため前述のドループは
相殺されてしまい、ドループはコモンモードでしか認識
できないので問題は生じない。In a differential sample-and-hold circuit as shown in FIG. 7, when operating at a normal sampling frequency, the output signal is output differentially, so that the above-mentioned droop is canceled out, and the droop is reduced to a common mode. There is no problem because it can be recognized only by
【００１９】但し、例えば、従来のＡ／Ｄ変換器を用い
るディジタルオシロスコープにおいて時間軸を大幅に変
更する場合や一時的にクロック信号を停止する場合、若
しくは、Ａ／Ｄ変換器の試験や選別時に高速のクロック
信号を使用できない場合等、サンプリング周波数を極端
に遅くする、若しくは、停止するとドループによる出力
電圧の低下が更に進んでしまう。However, for example, in a digital oscilloscope using a conventional A / D converter, when the time axis is greatly changed, when the clock signal is temporarily stopped, or when the A / D converter is tested or sorted. If the sampling frequency is extremely slowed or stopped, for example, when a high-speed clock signal cannot be used, the output voltage will further decrease due to droop.
【００２０】そして、ドループによる出力電圧の低下が
進んで後段の回路、例えば、サンプル・ホールド回路に
接続されるＡ／Ｄ変換器等の入力電圧範囲を超えてしま
うと、後段の回路のトランジスタの飽和等が生じ動作に
支障をきたす恐れがあると言った問題点があった。この
ため、従来のＡ／Ｄ変換器では最小サンプリング周波数
を規定してそれ以下での使用を避ける必要性があった。
従って本発明が解決しようとする課題は、低いサンプリ
ング周波数でも動作可能なサンプリングＡ／Ｄ変換器を
実現することにある。If the output voltage drops due to the droop and exceeds the input voltage range of a subsequent circuit, for example, an A / D converter connected to a sample-and-hold circuit, the transistor of the subsequent circuit will be turned off. There has been a problem that saturation and the like may occur and hinder operation. For this reason, in the conventional A / D converter, it is necessary to define the minimum sampling frequency and to avoid using it below.
Therefore, an object of the present invention is to realize a sampling A / D converter that can operate even at a low sampling frequency.
【００２１】[0021]
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、バイポ
ーラトランジスタを用いたサンプル・ホールド回路を有
するサンプリングＡ／Ｄ変換器において、アナログ入力
信号をクロック信号に基づきサンプル及びホールドする
サンプル・ホールド回路と、前記クロック信号に基づき
Ａ／Ｄ変換開始信号を発生させるタイミング信号発生回
路と、前記サンプル・ホールド回路のホールド状態が一
定時間続いた場合にドループ検出信号を発生させるドル
ープ検出回路と、前記ドループ検出信号に基づき前記サ
ンプル・ホールド回路の出力若しくは定電圧源の出力電
圧を選択して出力するアナログスイッチ回路と、このア
ナログスイッチ回路の出力を前記Ａ／Ｄ変換開始信号に
基づきディジタル信号に変換するＡ／Ｄ変換回路とを備
えたことにより、クロック信号の周波数を極端に遅くす
る、若しくは、停止した場合であっても後段の回路の入
力電圧範囲を超えないので、低いサンプリング周波数で
も動作が可能になる。To achieve the above object, according to the present invention, there is provided a sampling A / D converter having a sample and hold circuit using a bipolar transistor. A sample and hold circuit that samples and holds an analog input signal based on a clock signal, a timing signal generation circuit that generates an A / D conversion start signal based on the clock signal, and a hold state of the sample and hold circuit that lasts for a predetermined time A droop detection circuit that generates a droop detection signal in the event of an error, an analog switch circuit that selects and outputs an output of the sample and hold circuit or an output voltage of a constant voltage source based on the droop detection signal, and an analog switch circuit. The output is digitalized based on the A / D conversion start signal. A / D conversion circuit for converting the frequency of the clock signal to an extremely low frequency, or even when the clock signal is stopped, does not exceed the input voltage range of the subsequent circuit. But operation is possible.
【００２２】請求項２記載の発明は、請求項１記載の発
明であるサンプリングＡ／Ｄ変換器において、前記ドル
ープ検出回路が前記クロック信号に基づき第１の定電圧
源の出力をサンプル及びホールドするサンプル・ホール
ド回路と、このサンプル・ホールド回路の出力と第２の
定電圧源の出力がそれぞれ入力される比較回路と、この
比較回路の出力がセット入力端子に接続されると共に前
記クロック信号がリセット入力端子に接続されるフリッ
プフロップ回路とから構成されたことにより、周囲温度
やプロセス変動等の影響を受けにくくなる。According to a second aspect of the present invention, in the sampling A / D converter according to the first aspect, the droop detecting circuit samples and holds the output of the first constant voltage source based on the clock signal. A sample-and-hold circuit, a comparison circuit to which the output of the sample-and-hold circuit and the output of the second constant voltage source are respectively input, and an output of the comparison circuit connected to a set input terminal and resetting the clock signal With the configuration including the flip-flop circuit connected to the input terminal, the circuit is less affected by ambient temperature, process fluctuation, and the like.
【００２３】[0023]
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るサンプリングＡ／Ｄ変換
器の一実施例を示す回路図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. FIG. 1 is a circuit diagram showing one embodiment of a sampling A / D converter according to the present invention.
【００２４】図１において２６及び３１はアナログスイ
ッチ回路、２７は容量、２８はドループ検出回路、２９
はタイミング信号発生回路、３０は定電圧源、３２はＡ
／Ｄ変換回路、１００ａはアナログ入力信号、１０４ａ
はクロック信号、１０６は供給信号、１０７はＡ／Ｄ変
換開始信号、１０８はドループ検出信号である。また、
２６及び２７はサンプル・ホールド回路５０を構成して
いる。In FIG. 1, 26 and 31 are analog switch circuits, 27 is a capacitor, 28 is a droop detection circuit,
Is a timing signal generation circuit, 30 is a constant voltage source, 32 is A
/ D conversion circuit, 100a is an analog input signal, 104a
Is a clock signal, 106 is a supply signal, 107 is an A / D conversion start signal, and 108 is a droop detection signal. Also,
26 and 27 constitute a sample and hold circuit 50.
【００２５】アナログ入力信号１００ａはアナログスイ
ッチ回路２６の入力端子に接続され、アナログスイッチ
回路２６の出力は容量２７の一端及びアナログスイッチ
回路３１の一方の入力端子に接続される。また、アナロ
グスイッチ回路３１の他方の入力端子には定電圧源３０
の一端が接続される。さらに、アナログスイッチ回路３
１の出力である供給信号１０６はＡ／Ｄ変換回路３２の
入力端子に接続される。The analog input signal 100a is connected to the input terminal of the analog switch circuit 26, and the output of the analog switch circuit 26 is connected to one end of the capacitor 27 and one input terminal of the analog switch circuit 31. The other input terminal of the analog switch circuit 31 has a constant voltage source 30.
Are connected at one end. Further, the analog switch circuit 3
The supply signal 106, which is the output of No. 1, is connected to the input terminal of the A / D conversion circuit 32.
【００２６】クロック信号１０４ａはアナログスイッチ
回路２６の制御端子、ドループ検出回路及２８びタイミ
ング信号発生回路２９に接続され、ドループ検出回路２
８の出力であるドループ検出信号１０８がアナログスイ
ッチ回路３１の制御端子に接続される。また、タイミン
グ信号発生回路２９の出力であるＡ／Ｄ変換開始信号１
０７がＡ／Ｄ変換回路３２の制御端子に接続される。さ
らに、容量２７の他端及び定電圧源３０の他端は接地さ
れる。The clock signal 104a is connected to a control terminal of an analog switch circuit 26, a droop detecting circuit 28 and a timing signal generating circuit 29, and the droop detecting circuit 2
8 is connected to the control terminal of the analog switch circuit 31. Also, the A / D conversion start signal 1 which is the output of the timing signal generation circuit 29
07 is connected to the control terminal of the A / D conversion circuit 32. Further, the other end of the capacitor 27 and the other end of the constant voltage source 30 are grounded.
【００２７】ここで、図１に示す実施例の動作を図２及
び図３を用いて説明する。図２及び図３はサンプリング
周波数が早い場合及び遅い場合の動作を説明するタイミ
ング図である。図２及び図３において（ａ）はクロック
信号１０４ａ、（ｂ）はＡ／Ｄ変換開始信号１０７、
（ｃ）はドループ検出信号１０８、（ｄ）は供給信号１
０６である。The operation of the embodiment shown in FIG. 1 will be described with reference to FIGS. 2 and 3 are timing charts for explaining the operation when the sampling frequency is high and when the sampling frequency is low. 2 and 3, (a) is a clock signal 104a, (b) is an A / D conversion start signal 107,
(C) is the droop detection signal 108, (d) is the supply signal 1
06.
【００２８】アナログスイッチ回路２６はクロック信号
１０４ａがハイレベル及びローレベルの時に”ＯＮ”及
び”ＯＦＦ”となる。従って、クロック信号１０４ａが
ハイレベルの時にサンプルモードとなり、アナログ入力
信号１００ａがアナログスイッチ回路２６を介して容量
２７に印加されて容量２７の両端の電圧がアナログ入力
信号１００ａに追従する。The analog switch circuit 26 is turned "ON" and "OFF" when the clock signal 104a is at a high level and a low level. Therefore, the sample mode is entered when the clock signal 104a is at the high level, the analog input signal 100a is applied to the capacitor 27 via the analog switch circuit 26, and the voltage across the capacitor 27 follows the analog input signal 100a.
【００２９】一方、クロック信号１０４ａがローレベル
の時にホールドモードとなり、アナログ入力信号１００
ａはアナログスイッチ回路２６で遮断され、容量２７で
保持された電圧がアナログスイッチ回路３１に供給され
る。On the other hand, when the clock signal 104a is at a low level, the hold mode is set, and the analog input signal 100
“a” is cut off by the analog switch circuit 26, and the voltage held by the capacitor 27 is supplied to the analog switch circuit 31.
【００３０】また、アナログスイッチ回路３１はドルー
プ検出回路２８からのドループ検出信号１０８がローレ
ベルの時にサンプル・ホールド回路５０の出力を選択
し、ドループ検出信号１０８がハイレベルの時に定電圧
源３０の出力を選択する。The analog switch circuit 31 selects the output of the sample and hold circuit 50 when the droop detection signal 108 from the droop detection circuit 28 is at a low level, and selects the output of the constant voltage source 30 when the droop detection signal 108 is at a high level. Select output.
【００３１】また、タイミング信号発生回路２９はクロ
ック信号１０４ａがローレベルになってから一定時間後
にＡ／Ｄ変換開始信号１０７をハイレベルにして、クロ
ック信号１０４ａの立ち上がりに同期してＡ／Ｄ変換開
始信号１０７をローレベルにする。The timing signal generation circuit 29 sets the A / D conversion start signal 107 to a high level a predetermined time after the clock signal 104a changes to a low level, and performs A / D conversion in synchronization with the rise of the clock signal 104a. The start signal 107 is set to low level.
【００３２】例えば、図２に示すようにサンプリング周
波数が早い場合には、クロック信号１０４ａがローレベ
ルになって、言い換えれば、ホールドモードになってか
ら図２中”イ”に示すセトリング時間”Ｔｓｔ”に供給
信号１０６が整定し、クロック信号１０４ａの立ち下が
りから図２中”ロ”に示す”Ｔａｃｑ”後にタイミング
信号発生回路２９はＡ／Ｄ変換開始信号１０７をハイレ
ベルにする。For example, when the sampling frequency is high as shown in FIG. 2, the clock signal 104a goes low, in other words, the settling time "Tst" shown in FIG. The timing signal generation circuit 29 sets the A / D conversion start signal 107 to high level after "Tacq" shown in "b" in FIG. 2 from the fall of the clock signal 104a.
【００３３】Ａ／Ｄ変換回路３２はＡ／Ｄ変換開始信号
１０７の立ち上がりから図２中”ハ”に示す”Ｔｃｎ
ｖ”経過後にＡ／Ｄ変換を完了する。そして、図２中”
ニ”に示す時間”Ｔｈ”経過後にクロック信号１０４ａ
が立ち上がる。The A / D conversion circuit 32 starts from the rising edge of the A / D conversion start signal 107 and returns to "Tcn" shown by "c" in FIG.
A / D conversion is completed after v "has elapsed.
The clock signal 104a after the lapse of the time "Th" indicated by "d"
Stand up.
【００３４】また、図２中”ホ”に示すようにセトリン
グ時間経過後からクロック信号１０４ａの立ち上がりま
での間に前述のようにドループが発生してサンプル・ホ
ールド回路５０の出力である供給信号１０６の電圧が徐
々に低下して行くことになる。As shown by "e" in FIG. 2, the droop occurs as described above between the elapse of the settling time and the rising of the clock signal 104a, and the supply signal 106 which is the output of the sample and hold circuit 50 is generated. Will gradually decrease.
【００３５】但し、図２に示すようにサンプリング周波
数が早い場合には、ドループ検出回路２８は一定時間”
Ｔｃｌ”をカウントできないのでドループ検出回路２８
からのドループ検出信号１０８がローレベルのままにな
り、アナログスイッチ回路３１はサンプル・ホールド回
路５０の出力を選択したままの状態になる。However, when the sampling frequency is high as shown in FIG. 2, the droop detecting circuit 28 operates for a certain period of time.
Since Tcl "cannot be counted, the droop detecting circuit 28
, The analog switch circuit 31 keeps selecting the output of the sample and hold circuit 50.
【００３６】例えば、図３に示すようにサンプリング周
波数が遅い場合には、具体的には”Ｔｈ＞Ｔｃｌ”の場
合も前述と同様にクロック信号１０４ａがローレベルに
なって、言い換えれば、ホールドモードになってから図
３中”イ”に示すセトリング時間”Ｔｓｔ”に供給信号
１０６が整定し、クロック信号１０４ａの立ち下がりか
ら図３中”ロ”に示す”Ｔａｃｑ”後にタイミング信号
発生回路２９はＡ／Ｄ変換開始信号１０７をハイレベル
にする。For example, when the sampling frequency is low as shown in FIG. 3, specifically, also when "Th>Tcl", the clock signal 104a becomes low level as described above, in other words, the hold mode After that, the supply signal 106 is settled during the settling time “Tst” indicated by “A” in FIG. 3, and after “Tacq” indicated by “B” in FIG. 3 from the fall of the clock signal 104a, the timing signal generation circuit 29 The A / D conversion start signal 107 is set to a high level.
【００３７】Ａ／Ｄ変換回路３２はＡ／Ｄ変換開始信号
１０７の立ち上がりから図３中”ハ”に示す”Ｔｃｎ
ｖ”経過後にＡ／Ｄ変換を完了する。そして、図３中”
ニ”に示す時間”Ｔｈ”経過後にクロック信号１０４ａ
が立ち上がる。The A / D conversion circuit 32 starts from the rising edge of the A / D conversion start signal 107 and returns to "Tcn" shown in "c" in FIG.
A / D conversion is completed after v "has elapsed.
The clock signal 104a after the lapse of the time "Th" indicated by "d"
Stand up.
【００３８】また、図３中”ホ”に示すようにセトリン
グ時間経過後から前述のようにドループが発生してサン
プル・ホールド回路５０の出力である供給信号１０６の
電圧が徐々に低下して行くことになる。As shown by "e" in FIG. 3, after the settling time has elapsed, droop occurs as described above, and the voltage of the supply signal 106, which is the output of the sample and hold circuit 50, gradually decreases. Will be.
【００３９】但し、図３に示すようにサンプリング周波
数が遅い場合には、ドループ検出回路２８は図３中”
ヘ”に示す一定時間”Ｔｃｌ”をカウントして、ドルー
プ検出信号１０８が図３中”ト”に示すようにハイレベ
ルになる。このため、ドループ検出回路２８からのドル
ープ検出信号１０８がハイレベルになることによりアナ
ログスイッチ回路３１は定電圧源３０の出力を選択す
る。However, when the sampling frequency is low as shown in FIG. 3, the droop detecting circuit 28
The predetermined time "Tcl" shown in "f" is counted, and the droop detection signal 108 becomes high level as shown by "g" in Fig. 3. Therefore, the droop detection signal 108 from the droop detection circuit 28 becomes high level. , The analog switch circuit 31 selects the output of the constant voltage source 30.
【００４０】図３中”ト”の時点でドループ検出信号１
０８がハイレベルになると定電圧源３０の出力である”
Ｖｃｌ”がアナログスイッチ回路３１を介してＡ／Ｄ変
換回路３２に供給信号１０６として印加される。すなわ
ち、供給信号１０６の出力電圧は定電圧源３０の出力電
圧”Ｖｃｌ”に固定されることになる。At the point "G" in FIG. 3, the droop detection signal 1
When 08 becomes a high level, it is the output of the constant voltage source 30. "
Vcl "is applied to the A / D conversion circuit 32 via the analog switch circuit 31 as the supply signal 106. That is, the output voltage of the supply signal 106 is fixed to the output voltage" Vcl "of the constant voltage source 30. Become.
【００４１】そして、図３中”ニ”に示す時間”Ｔｈ”
経過後にクロック信号１０４ａが立ち上がるまで、図３
中”チ”に示すように供給信号１０６が出力電圧”Ｖｃ
ｌ”に固定される。The time "Th" shown in "d" in FIG.
Until the clock signal 104a rises after the elapse, FIG.
As shown in the middle "H", the supply signal 106 is the output voltage "Vc".
l ”.
【００４２】この結果、ドループが一定時間以上続いた
ことを検出して、サンプル・ホールド回路５０の出力電
圧を定電圧に固定することにより、クロック信号の周波
数を極端に遅くする、若しくは、停止した場合であって
も後段の回路の入力電圧範囲を超えないので、低いサン
プリング周波数でも動作が可能になる。As a result, by detecting that the droop has continued for a certain period of time or more and fixing the output voltage of the sample-and-hold circuit 50 to a constant voltage, the frequency of the clock signal is extremely slowed down or stopped. Even in this case, since the input voltage does not exceed the input voltage range of the subsequent circuit, operation is possible even at a low sampling frequency.
【００４３】また、ここで、ドループによるゲインエラ
ー・オフセットは”Ｔａｃｑ”に比例する。すなわち、
サンプリング周波数が変わっても図２（若しくは図３）
中”ロ”に示す”Ｔａｃｑ”は常に一定でありホールド
モードになってからＡ／Ｄ変換が開始される時間は一定
であるので、ドループによるゲインエラー・オフセット
も一定になる。Here, the gain error offset due to droop is proportional to “Tacq”. That is,
Fig. 2 (or Fig. 3) even if the sampling frequency changes
"Tacq" shown in the middle "b" is always constant and the time when A / D conversion is started after the hold mode is set is constant, so that the gain error offset due to droop is also constant.
【００４４】また、ドループ検出回路２８の具体例を説
明する。図４はドループ検出回路の具体例を示す回路図
である。図４において１０４ａ及び１０８は図１と同一
符号を付してあり、３３及び３６は定電圧源、３４はア
ナログスイッチ回路、３５は容量、３７は比較回路、３
８はＲＳフリップフロップ回路（以下、単にフリップフ
ロップ回路と呼ぶ。）、１０９は出力信号である。ま
た、３４及び３５はサンプル・ホールド回路５１を構成
している。A specific example of the droop detecting circuit 28 will be described. FIG. 4 is a circuit diagram showing a specific example of the droop detection circuit. 4, reference numerals 104a and 108 denote the same reference numerals as in FIG. 1, 33 and 36 denote constant voltage sources, 34 denotes an analog switch circuit, 35 denotes a capacitance, 37 denotes a comparison circuit,
Reference numeral 8 denotes an RS flip-flop circuit (hereinafter, simply referred to as a flip-flop circuit), and reference numeral 109 denotes an output signal. 34 and 35 constitute a sample and hold circuit 51.
【００４５】定電圧源３３の一端はアナログスイッチ回
路３４の入力端子に接続され、アナログスイッチ回路３
４の出力は容量３５の一端及び比較回路３７の反転入力
端子にそれぞれ接続される。また、比較回路３７の非反
転入力端子には定電圧源３６の一端が接続される。One end of the constant voltage source 33 is connected to the input terminal of the analog switch circuit 34,
The output of 4 is connected to one end of the capacitor 35 and the inverting input terminal of the comparison circuit 37, respectively. One end of a constant voltage source 36 is connected to a non-inverting input terminal of the comparison circuit 37.
【００４６】比較回路３７の出力はフリップフロップ回
路３８のＳ（セット）入力端子に接続され、フリップフ
ロップ回路３８はドループ検出信号１０８を出力する。
また、クロック信号１０４ａはアナログスイッチ回路３
４の制御端子及びフリップフロップ回路３８のＲ（リセ
ット）入力端子に接続される。さらに、定電圧源３４及
び３６の他端と容量３５の他端は接地される。The output of the comparison circuit 37 is connected to the S (set) input terminal of the flip-flop circuit 38, and the flip-flop circuit 38 outputs a droop detection signal 108.
Further, the clock signal 104a is supplied to the analog switch circuit 3
4 and the R (reset) input terminal of the flip-flop circuit 38. Further, the other ends of the constant voltage sources 34 and 36 and the other end of the capacitor 35 are grounded.
【００４７】ここで、図４に示すドループ検出回路の動
作を図５を用いて説明する。図５は図４のドループ検出
回路の動作を説明するタイミング図である。図５におい
て（ａ）はクロック信号１０４ａ、（ｂ）はサンプル・
ホールド回路５１の出力信号１０９、（ｃ）はドループ
検出信号１０８である。Here, the operation of the droop detecting circuit shown in FIG. 4 will be described with reference to FIG. FIG. 5 is a timing chart for explaining the operation of the droop detecting circuit of FIG. 5A shows a clock signal 104a, and FIG.
The output signal 109 of the hold circuit 51, (c) is a droop detection signal 108.
【００４８】図５中”イ”に示す時点でクロック信号１
０４ａがローレベルになるとアナログスイッチ回路３４
が”ＯＦＦ”になり、サンプル・ホールド回路５１はホ
ールド状態になる。At the point indicated by "A" in FIG.
When the level of the signal 04a goes low, the analog switch circuit 34
Becomes "OFF", and the sample / hold circuit 51 enters the hold state.
【００４９】また、定電圧源３３及び３６の出力電圧
を”Ｖｒ”及び”Ｖｔｈ”とすれば、その関係は、Ｖｒ
＞Ｖｔｈとなる。従って、図５中”イ”の時点では比較
回路３７の非反転入力端子及び反転入力端子には”Ｖｔ
ｈ”及び”Ｖｒ”が印加されるので、比較回路３７の出
力はローレベルになる。If the output voltages of the constant voltage sources 33 and 36 are "Vr" and "Vth", the relationship is Vr
> Vth. Therefore, at the time of "A" in FIG. 5, "Vt" is applied to the non-inverting input terminal and the inverting input terminal of the comparison circuit 37.
Since “h” and “Vr” are applied, the output of the comparison circuit 37 becomes low level.
【００５０】ホールド状態においてサンプル・ホールド
回路５１の出力信号１０９にも前述のようにドループが
生じるので、図５中”ロ”に示すように出力信号レベル
が徐々に低下して行く。In the hold state, droop also occurs in the output signal 109 of the sample / hold circuit 51 as described above, so that the output signal level gradually decreases as indicated by "b" in FIG.
【００５１】そして、出力信号１０９が定電圧源３６の
出力電圧値よりも小さくなると比較回路３７の出力がハ
イレベルになり、フリップフロップ回路３８の出力をセ
ットする。言い換えれば、フリップフロップ回路３８の
出力であるドループ検出信号１０８がハイレベルにな
る。When the output signal 109 becomes smaller than the output voltage value of the constant voltage source 36, the output of the comparison circuit 37 goes high and the output of the flip-flop circuit 38 is set. In other words, the droop detection signal 108 output from the flip-flop circuit 38 goes high.
【００５２】ここで、予め、容量３５の容量値、定電圧
源３３及び３６の電圧値等を選択して、図５中”ハ”に
示す時間が前述の”Ｔｃｌ”となるように調整してお
く。Here, the capacitance value of the capacitor 35, the voltage values of the constant voltage sources 33 and 36, and the like are selected in advance and adjusted so that the time indicated by "c" in FIG. 5 becomes the above-mentioned "Tcl". Keep it.
【００５３】その後、図５中”ニ”に示す時点でクロッ
ク信号１０４ａが立ち上がると、フリップフロップ回路
３８のＲ入力端子に立ち上がりのエッジが入力されるた
めフリップフロップ回路３８はリセットされて出力であ
るドループ検出信号１０８がローレベルになる。Thereafter, when the clock signal 104a rises at the time point indicated by "d" in FIG. 5, the rising edge is input to the R input terminal of the flip-flop circuit 38, so that the flip-flop circuit 38 is reset and output. The droop detection signal 108 goes low.
【００５４】一方、アナログスイッチ回路３４は”Ｏ
Ｎ”になるのでサンプル・ホールド回路５１はサンプル
モードになる。On the other hand, the analog switch circuit 34 has "O"
N ", the sample and hold circuit 51 enters the sample mode.
【００５５】この結果、ドループ検出回路２８はサンプ
ル・ホールド回路５０と同一構成のダミーのサンプル・
ホールド回路５１において生じるドループを利用してド
ループ検出信号１０８を発生させているので、周囲温度
やプロセス変動等の影響を受けにくくなる。As a result, the droop detection circuit 28 is a dummy sample / sample circuit having the same configuration as the sample / hold circuit 50.
Since the droop detection signal 108 is generated by using the droop generated in the hold circuit 51, the droop detection signal 108 is less affected by ambient temperature, process fluctuation, and the like.
【００５６】[0056]
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１の発明
によれば、ドループが一定時間以上続いたことを検出し
て、サンプル・ホールド回路の出力電圧を定電圧に固定
することにより、低いサンプリング周波数でも動作可能
なサンプリングＡ／Ｄ変換器が実現できる。As is apparent from the above description,
According to the present invention, the following effects can be obtained. According to the first aspect of the present invention, by detecting that the droop has continued for a predetermined time or more and fixing the output voltage of the sample and hold circuit to a constant voltage, the sampling A / D converter operable at a low sampling frequency. Vessel can be realized.
【００５７】また、請求項２の発明によれば、サンプル
・ホールド回路と同一構成のダミーのサンプル・ホール
ド回路において生じるドループを利用してドループ検出
信号を発生させることにより、周囲温度やプロセス変動
等の影響を受けにくくなる。According to the second aspect of the present invention, a droop detection signal is generated by using a droop generated in a dummy sample and hold circuit having the same configuration as that of the sample and hold circuit. Less susceptible.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明に係るサンプリングＡ／Ｄ変換器の一実
施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of a sampling A / D converter according to the present invention.
【図２】サンプリング周波数が早い場合の動作を説明す
るタイミング図である。FIG. 2 is a timing chart for explaining the operation when the sampling frequency is high.
【図３】サンプリング周波数が遅い場合の動作を説明す
るタイミング図である。FIG. 3 is a timing chart for explaining the operation when the sampling frequency is low.
【図４】ドループ検出回路の具体例を示す回路図であ
る。FIG. 4 is a circuit diagram showing a specific example of a droop detection circuit.
【図５】ドループ検出回路の動作を説明するタイミング
図である。FIG. 5 is a timing chart illustrating the operation of the droop detection circuit.
【図６】従来のサンプリングＡ／Ｄ変換器の一例を示す
構成ブロック図である。FIG. 6 is a configuration block diagram showing an example of a conventional sampling A / D converter.
【図７】サンプル・ホールド回路の具体例を示す回路図
である。FIG. 7 is a circuit diagram showing a specific example of a sample and hold circuit.
１，５０，５１ サンプル・ホールド回路 ２，３２ Ａ／Ｄ変換回路 ３，２９ タイミング信号発生回路 ４，５，８，１９，２０，２３ 抵抗 ６，７，１１，１２，１３，１４，１７，２１，２２
バイポーラトランジスタ ９，１０，１５，１８，２４，２５ 定電流源 １６，２７，３５ 容量 ２６，３１，３４ アナログスイッチ回路 ２８ ドループ検出回路 ３０，３３，３６ 定電圧源 ３７ 比較回路 ３８ フリップフロップ回路 １００，１００ａ，１０１ アナログ入力信号 １０２，１０３，１０９ 出力信号 １０４，１０４ａ，１０５ クロック信号 １０６ 供給信号 １０７ Ａ／Ｄ変換開始信号 １０８ ドループ検出信号1, 50, 51 sample and hold circuit 2, 32 A / D conversion circuit 3, 29 timing signal generation circuit 4, 5, 8, 19, 20, 23 resistance 6, 7, 11, 12, 13, 14, 17, 21,22
Bipolar transistor 9, 10, 15, 18, 24, 25 Constant current source 16, 27, 35 Capacity 26, 31, 34 Analog switch circuit 28 Droop detection circuit 30, 33, 36 Constant voltage source 37 Comparison circuit 38 Flip-flop circuit 100 , 100a, 101 Analog input signal 102, 103, 109 Output signal 104, 104a, 105 Clock signal 106 Supply signal 107 A / D conversion start signal 108 Droop detection signal
Claims (2)
・ホールド回路を有するサンプリングＡ／Ｄ変換器にお
いて、 アナログ入力信号をクロック信号に基づきサンプル及び
ホールドするサンプル・ホールド回路と、 前記クロック信号に基づきＡ／Ｄ変換開始信号を発生さ
せるタイミング信号発生回路と、 前記サンプル・ホールド回路のホールド状態が一定時間
続いた場合にドループ検出信号を発生させるドループ検
出回路と、 前記ドループ検出信号に基づき前記サンプル・ホールド
回路の出力若しくは定電圧源の出力電圧を選択して出力
するアナログスイッチ回路と、 このアナログスイッチ回路の出力を前記Ａ／Ｄ変換開始
信号に基づきディジタル信号に変換するＡ／Ｄ変換回路
とを備えたことを特徴とするサンプリングＡ／Ｄ変換
器。1. A sampling A / D converter having a sample and hold circuit using a bipolar transistor, a sample and hold circuit for sampling and holding an analog input signal based on a clock signal, and an A / D converter based on the clock signal. A timing signal generation circuit for generating a conversion start signal, a droop detection circuit for generating a droop detection signal when a hold state of the sample and hold circuit continues for a predetermined time, and a sample and hold circuit based on the droop detection signal. An analog switch circuit for selecting and outputting an output or an output voltage of a constant voltage source; and an A / D conversion circuit for converting an output of the analog switch circuit into a digital signal based on the A / D conversion start signal. A / D converter characterized by the following:
に基づき第１の定電圧源の出力をサンプル及びホールド
するサンプル・ホールド回路と、 このサンプル・ホールド回路の出力と第２の定電圧源の
出力がそれぞれ入力される比較回路と、 この比較回路の出力がセット入力端子に接続されると共
に前記クロック信号がリセット入力端子に接続されるフ
リップフロップ回路とから構成されたことを特徴とする
請求項１記載のサンプリングＡ／Ｄ変換器。2. A sample and hold circuit in which the droop detection circuit samples and holds an output of a first constant voltage source based on the clock signal; an output of the sample and hold circuit and an output of a second constant voltage source. And a flip-flop circuit, the output of which is connected to a set input terminal and the clock signal is connected to a reset input terminal. A sampling A / D converter according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32936997A JPH11163725A (en) | 1997-12-01 | 1997-12-01 | Sampling a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32936997A JPH11163725A (en) | 1997-12-01 | 1997-12-01 | Sampling a/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163725A true JPH11163725A (en) | 1999-06-18 |
Family
ID=18220691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32936997A Pending JPH11163725A (en) | 1997-12-01 | 1997-12-01 | Sampling a/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163725A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009177625A (en) * | 2008-01-25 | 2009-08-06 | Anritsu Corp | A/d converter and time interval measurement instrument |
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| WO2020137657A1 (en) * | 2018-12-25 | 2020-07-02 | 京セラ株式会社 | Analogue/digital converter, wireless communication device, and analogue/digital conversion method |
| CN117674853A (en) * | 2023-11-14 | 2024-03-08 | 北京中科海芯科技有限公司 | Sample hold circuit and time digital converter |
-
1997
- 1997-12-01 JP JP32936997A patent/JPH11163725A/en active Pending
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