JPH11163725A - Sampling a/d converter - Google Patents
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- JPH11163725A JPH11163725A JP32936997A JP32936997A JPH11163725A JP H11163725 A JPH11163725 A JP H11163725A JP 32936997 A JP32936997 A JP 32936997A JP 32936997 A JP32936997 A JP 32936997A JP H11163725 A JPH11163725 A JP H11163725A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はバイポーラトランジ
スタを用いたサンプル・ホールド回路を有する高速のサ
ンプリングA/D変換器に関し、特に、低いサンプリン
グ周波数でも動作可能なサンプリングA/D変換器に関
する。The present invention relates to a high-speed sampling A / D converter having a sample-and-hold circuit using bipolar transistors, and more particularly to a sampling A / D converter operable at a low sampling frequency.
【0002】[0002]
【従来の技術】従来のバイポーラトランジスタを用いた
サンプル・ホールド回路を有する高速のサンプリングA
/D変換器(以下、単にサンプリングA/D変換器と呼
ぶ。)はアナログ入力信号をサンプル・ホールド回路で
保持し、後段のA/D変換回路によりサンプル・ホール
ド回路の保持した値をディジタル信号に変換することに
より、高速にアナログ入力信号をディジタル信号に変換
する。2. Description of the Related Art A conventional high-speed sampling A having a sample-and-hold circuit using bipolar transistors.
An A / D converter (hereinafter, simply referred to as a sampling A / D converter) holds an analog input signal in a sample / hold circuit, and outputs a value held in the sample / hold circuit by a subsequent A / D converter circuit to a digital signal. To convert the analog input signal into a digital signal at high speed.
【0003】図6はこのような従来のサンプリングA/
D変換器の一例を示す構成ブロック図である。図6にお
いて1はサンプル・ホールド回路、2はA/D変換回
路、3はタイミング信号発生回路、100及び101は
差動のアナログ入力信号、102及び103はサンプル
・ホールド回路1の差動の出力信号、104及び105
はクロック信号である。FIG. 6 shows such a conventional sampling A / A.
FIG. 2 is a configuration block diagram illustrating an example of a D converter. 6, reference numeral 1 denotes a sample and hold circuit, 2 denotes an A / D converter circuit, 3 denotes a timing signal generation circuit, 100 and 101 denote differential analog input signals, and 102 and 103 denote differential outputs of the sample / hold circuit 1. Signals, 104 and 105
Is a clock signal.
【0004】アナログ入力信号100及び101はサン
プル・ホールド回路1の差動入力端子に接続され、サン
プル・ホールド回路1の差動の出力信号102及び10
3はA/D変換回路2に接続される。また、クロック信
号104及び105はサンプル・ホールド回路1及びタ
イミング信号発生回路3のクロック入力端子にそれぞれ
接続され、タイミング信号発生回路3の出力はA/D変
換回路2の制御端子に接続される。The analog input signals 100 and 101 are connected to the differential input terminals of the sample and hold circuit 1, and the differential output signals 102 and 10 of the sample and hold circuit 1
3 is connected to the A / D conversion circuit 2. The clock signals 104 and 105 are connected to the clock input terminals of the sample and hold circuit 1 and the timing signal generation circuit 3, respectively, and the output of the timing signal generation circuit 3 is connected to the control terminal of the A / D conversion circuit 2.
【0005】ここで、図6に示す従来例の動作を簡単に
説明する。サンプル・ホールド回路1はクロック信号1
04及び105のタイミングにより差動のアナログ入力
信号100及び101の入力値を保持する。Here, the operation of the conventional example shown in FIG. 6 will be briefly described. The sample and hold circuit 1 has a clock signal 1
The input values of the differential analog input signals 100 and 101 are held at the timings of 04 and 105.
【0006】タイミング信号発生回路3はクロック信号
104及び105に同期してA/D変換回路2にA/D
変換動作の開始を指示する制御信号を出力する。A/D
変換回路2はサンプル・ホールド回路1で保持された差
動の出力信号を前記制御信号のタイミングでディジタル
信号に変換する。The timing signal generating circuit 3 supplies an A / D signal to the A / D conversion circuit 2 in synchronization with the clock signals 104 and 105.
A control signal for instructing the start of the conversion operation is output. A / D
The conversion circuit 2 converts the differential output signal held by the sample and hold circuit 1 into a digital signal at the timing of the control signal.
【0007】また、図7は図6中のサンプル・ホールド
回路1の具体例を示す回路図である。図7において10
0〜105は図6と同一符号を付してあり、4,5,
8,19,20及び23は抵抗、6,7,11,12,
13,14,17,21及び22はバイポーラトランジ
スタ(以下、単にトランジスタと呼ぶ。)、9,10,
15,18,24及び25は定電流源、16は容量であ
る。FIG. 7 is a circuit diagram showing a specific example of the sample and hold circuit 1 in FIG. In FIG.
0 to 105 have the same reference numerals as in FIG.
8, 19, 20, and 23 are resistors, 6, 7, 11, 12,
13, 14, 17, 21 and 22 are bipolar transistors (hereinafter simply referred to as transistors), 9, 10, and
15, 18, 24 and 25 are constant current sources, and 16 is a capacity.
【0008】差動のアナログ入力信号100及び101
はトランジスタ6及び7のベースに接続され、トランジ
スタ6のコレクタには抵抗4の一端が接続され、トラン
ジスタ7のコレクタは抵抗5の一端、トランジスタ11
のエミッタ、トランジスタ12のベース及びトランジス
タ13のコレクタに接続される。トランジスタ6のエミ
ッタは抵抗8の一端及び定電流源9の一端に接続され、
抵抗8の他端はトランジスタ7のエミッタ及び定電流源
10の一端にそれぞれ接続される。[0008] Differential analog input signals 100 and 101
Is connected to the bases of transistors 6 and 7, the collector of transistor 6 is connected to one end of resistor 4, the collector of transistor 7 is connected to one end of resistor 5, and transistor 11
, The base of the transistor 12 and the collector of the transistor 13. The emitter of the transistor 6 is connected to one end of the resistor 8 and one end of the constant current source 9,
The other end of the resistor 8 is connected to the emitter of the transistor 7 and one end of the constant current source 10, respectively.
【0009】トランジスタ13及び14のベースにはク
ロック信号104及び105が入力され、トランジスタ
13のエミッタはトランジスタ14のエミッタ及び定電
流源15の一端に接続される。トランジスタ14のコレ
クタはトランジスタ12のエミッタ、容量16の一端及
びトランジスタ17のベースにそれぞれ接続される。The clock signals 104 and 105 are input to the bases of the transistors 13 and 14, and the emitter of the transistor 13 is connected to the emitter of the transistor 14 and one end of the constant current source 15. The collector of the transistor 14 is connected to the emitter of the transistor 12, one end of the capacitor 16 and the base of the transistor 17, respectively.
【0010】トランジスタ17のエミッタは定電流源1
8の一端及びトランジスタ21のベースに接続されると
共に出力信号102を出力する。トランジスタ21のエ
ミッタは定電流源24の一端及び抵抗23の一端に接続
され、抵抗23の他端はトランジスタ22のエミッタ及
び定電流源25の一端に接続される。トランジスタ22
のベースは出力信号103を出力し、トランジスタ21
のコレクタは抵抗19の一端に接続され、トランジスタ
22のコレクタはトランジスタ11のベース及び抵抗2
0の一端に接続される。The emitter of the transistor 17 is a constant current source 1
8 and is connected to the base of the transistor 21 and outputs an output signal 102. The emitter of the transistor 21 is connected to one end of the constant current source 24 and one end of the resistor 23, and the other end of the resistor 23 is connected to the emitter of the transistor 22 and one end of the constant current source 25. Transistor 22
Outputs the output signal 103, and the transistor 21
Is connected to one end of the resistor 19, and the collector of the transistor 22 is connected to the base of the transistor 11 and the resistor 2
0 is connected to one end.
【0011】抵抗4,5,19及び20の他端、容量1
6の他端、トランジスタ11,12及び17のコレクタ
は正電圧源に接続され、定電流源9,10,15,1
8,24及び25の他端は負電圧源に接続される。The other ends of the resistors 4, 5, 19 and 20, the capacitance 1
6 and the collectors of the transistors 11, 12 and 17 are connected to a positive voltage source and the constant current sources 9, 10, 15, 1
The other ends of 8, 24 and 25 are connected to a negative voltage source.
【0012】ここで、図7に示す従来のサンプル・ホー
ルド回路の動作を説明する。クロック信号104がロー
レベル、クロック信号105がハイレベルの時にトラン
ジスタ13及び14が”OFF”及び”ON”になりサ
ンプルモードとなる。また、トランジスタ14が”O
N”になることによりトランジスタ12も”ON”にな
る。Here, the operation of the conventional sample and hold circuit shown in FIG. 7 will be described. When the clock signal 104 is at a low level and the clock signal 105 is at a high level, the transistors 13 and 14 are turned "OFF" and "ON" to enter the sample mode. Further, the transistor 14 is set to “O”
By turning to “N”, the transistor 12 is also turned “ON”.
【0013】この時、4〜10で構成される差動増幅器
の出力である抵抗5での電圧降下分がトランジスタ12
を介して容量16に印加されて容量16の両端の電圧が
前記出力電圧に追従する。At this time, the voltage drop at the resistor 5 which is the output of the differential amplifier composed of 4 to 10
And the voltage across the capacitor 16 follows the output voltage.
【0014】クロック信号104がハイレベル、クロッ
ク信号105がローレベルの時にトランジスタ13及び
14が”ON”及び”OFF”になりホールドモードと
なる。また、トランジスタ14が”OFF”になること
によりトランジスタ12も”OFF”になる。When the clock signal 104 is at the high level and the clock signal 105 is at the low level, the transistors 13 and 14 are turned "ON" and "OFF" to enter the hold mode. When the transistor 14 is turned “OFF”, the transistor 12 is also turned “OFF”.
【0015】この時に、容量16で保持された電圧は1
7及び18で構成されるエミッタフォロワ回路で、19
〜25で構成されるブートストラップ回路に供給されて
差動の出力信号102及び103として出力される。実
際には容量16で保持された電圧からトランジスタ17
のベース・エミッタ間電圧”VBE”を減算した電圧が
前記出力段回路に供給されることになる。At this time, the voltage held by the capacitor 16 is 1
An emitter follower circuit composed of 7 and 18;
, And is output as differential output signals 102 and 103. Actually, the voltage of the transistor 17
Is subtracted from the base-emitter voltage “VBE”, and is supplied to the output stage circuit.
【0016】この結果、サンプル・ホールド回路はクロ
ック信号104及び105のタイミングにより差動のア
ナログ入力信号100及び101の入力値を保持して差
動の出力信号102及び103として出力することがで
きる。As a result, the sample-and-hold circuit can hold the input values of the differential analog input signals 100 and 101 at the timing of the clock signals 104 and 105 and output them as differential output signals 102 and 103.
【0017】[0017]
【発明が解決しようとする課題】しかし、17及び18
で構成されるエミッタフォロワ回路においてトランジス
タ17のベース電流は厳密には”0”ではないので容量
16から電荷が徐々に放電されて容量16に保持された
電圧も徐々に低下する。これに伴い前記エミッタ・フォ
ロワ回路の出力電圧も徐々に低下して行くことになる。
また、このような現象をドループと呼ぶ。However, 17 and 18
Since the base current of the transistor 17 is not strictly "0" in the emitter-follower circuit constituted by the above, the charge is gradually discharged from the capacitor 16 and the voltage held in the capacitor 16 also gradually decreases. As a result, the output voltage of the emitter-follower circuit gradually decreases.
Such a phenomenon is called droop.
【0018】図7に示すような差動のサンプル・ホール
ド回路では通常のサンプリング周波数で動作させる場合
には出力信号は差動で出力されるため前述のドループは
相殺されてしまい、ドループはコモンモードでしか認識
できないので問題は生じない。In a differential sample-and-hold circuit as shown in FIG. 7, when operating at a normal sampling frequency, the output signal is output differentially, so that the above-mentioned droop is canceled out, and the droop is reduced to a common mode. There is no problem because it can be recognized only by
【0019】但し、例えば、従来のA/D変換器を用い
るディジタルオシロスコープにおいて時間軸を大幅に変
更する場合や一時的にクロック信号を停止する場合、若
しくは、A/D変換器の試験や選別時に高速のクロック
信号を使用できない場合等、サンプリング周波数を極端
に遅くする、若しくは、停止するとドループによる出力
電圧の低下が更に進んでしまう。However, for example, in a digital oscilloscope using a conventional A / D converter, when the time axis is greatly changed, when the clock signal is temporarily stopped, or when the A / D converter is tested or sorted. If the sampling frequency is extremely slowed or stopped, for example, when a high-speed clock signal cannot be used, the output voltage will further decrease due to droop.
【0020】そして、ドループによる出力電圧の低下が
進んで後段の回路、例えば、サンプル・ホールド回路に
接続されるA/D変換器等の入力電圧範囲を超えてしま
うと、後段の回路のトランジスタの飽和等が生じ動作に
支障をきたす恐れがあると言った問題点があった。この
ため、従来のA/D変換器では最小サンプリング周波数
を規定してそれ以下での使用を避ける必要性があった。
従って本発明が解決しようとする課題は、低いサンプリ
ング周波数でも動作可能なサンプリングA/D変換器を
実現することにある。If the output voltage drops due to the droop and exceeds the input voltage range of a subsequent circuit, for example, an A / D converter connected to a sample-and-hold circuit, the transistor of the subsequent circuit will be turned off. There has been a problem that saturation and the like may occur and hinder operation. For this reason, in the conventional A / D converter, it is necessary to define the minimum sampling frequency and to avoid using it below.
Therefore, an object of the present invention is to realize a sampling A / D converter that can operate even at a low sampling frequency.
【0021】[0021]
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項1記載の発明は、バイポ
ーラトランジスタを用いたサンプル・ホールド回路を有
するサンプリングA/D変換器において、アナログ入力
信号をクロック信号に基づきサンプル及びホールドする
サンプル・ホールド回路と、前記クロック信号に基づき
A/D変換開始信号を発生させるタイミング信号発生回
路と、前記サンプル・ホールド回路のホールド状態が一
定時間続いた場合にドループ検出信号を発生させるドル
ープ検出回路と、前記ドループ検出信号に基づき前記サ
ンプル・ホールド回路の出力若しくは定電圧源の出力電
圧を選択して出力するアナログスイッチ回路と、このア
ナログスイッチ回路の出力を前記A/D変換開始信号に
基づきディジタル信号に変換するA/D変換回路とを備
えたことにより、クロック信号の周波数を極端に遅くす
る、若しくは、停止した場合であっても後段の回路の入
力電圧範囲を超えないので、低いサンプリング周波数で
も動作が可能になる。To achieve the above object, according to the present invention, there is provided a sampling A / D converter having a sample and hold circuit using a bipolar transistor. A sample and hold circuit that samples and holds an analog input signal based on a clock signal, a timing signal generation circuit that generates an A / D conversion start signal based on the clock signal, and a hold state of the sample and hold circuit that lasts for a predetermined time A droop detection circuit that generates a droop detection signal in the event of an error, an analog switch circuit that selects and outputs an output of the sample and hold circuit or an output voltage of a constant voltage source based on the droop detection signal, and an analog switch circuit. The output is digitalized based on the A / D conversion start signal. A / D conversion circuit for converting the frequency of the clock signal to an extremely low frequency, or even when the clock signal is stopped, does not exceed the input voltage range of the subsequent circuit. But operation is possible.
【0022】請求項2記載の発明は、請求項1記載の発
明であるサンプリングA/D変換器において、前記ドル
ープ検出回路が前記クロック信号に基づき第1の定電圧
源の出力をサンプル及びホールドするサンプル・ホール
ド回路と、このサンプル・ホールド回路の出力と第2の
定電圧源の出力がそれぞれ入力される比較回路と、この
比較回路の出力がセット入力端子に接続されると共に前
記クロック信号がリセット入力端子に接続されるフリッ
プフロップ回路とから構成されたことにより、周囲温度
やプロセス変動等の影響を受けにくくなる。According to a second aspect of the present invention, in the sampling A / D converter according to the first aspect, the droop detecting circuit samples and holds the output of the first constant voltage source based on the clock signal. A sample-and-hold circuit, a comparison circuit to which the output of the sample-and-hold circuit and the output of the second constant voltage source are respectively input, and an output of the comparison circuit connected to a set input terminal and resetting the clock signal With the configuration including the flip-flop circuit connected to the input terminal, the circuit is less affected by ambient temperature, process fluctuation, and the like.
【0023】[0023]
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図1は本発明に係るサンプリングA/D変換
器の一実施例を示す回路図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. FIG. 1 is a circuit diagram showing one embodiment of a sampling A / D converter according to the present invention.
【0024】図1において26及び31はアナログスイ
ッチ回路、27は容量、28はドループ検出回路、29
はタイミング信号発生回路、30は定電圧源、32はA
/D変換回路、100aはアナログ入力信号、104a
はクロック信号、106は供給信号、107はA/D変
換開始信号、108はドループ検出信号である。また、
26及び27はサンプル・ホールド回路50を構成して
いる。In FIG. 1, 26 and 31 are analog switch circuits, 27 is a capacitor, 28 is a droop detection circuit,
Is a timing signal generation circuit, 30 is a constant voltage source, 32 is A
/ D conversion circuit, 100a is an analog input signal, 104a
Is a clock signal, 106 is a supply signal, 107 is an A / D conversion start signal, and 108 is a droop detection signal. Also,
26 and 27 constitute a sample and hold circuit 50.
【0025】アナログ入力信号100aはアナログスイ
ッチ回路26の入力端子に接続され、アナログスイッチ
回路26の出力は容量27の一端及びアナログスイッチ
回路31の一方の入力端子に接続される。また、アナロ
グスイッチ回路31の他方の入力端子には定電圧源30
の一端が接続される。さらに、アナログスイッチ回路3
1の出力である供給信号106はA/D変換回路32の
入力端子に接続される。The analog input signal 100a is connected to the input terminal of the analog switch circuit 26, and the output of the analog switch circuit 26 is connected to one end of the capacitor 27 and one input terminal of the analog switch circuit 31. The other input terminal of the analog switch circuit 31 has a constant voltage source 30.
Are connected at one end. Further, the analog switch circuit 3
The supply signal 106, which is the output of No. 1, is connected to the input terminal of the A / D conversion circuit 32.
【0026】クロック信号104aはアナログスイッチ
回路26の制御端子、ドループ検出回路及28びタイミ
ング信号発生回路29に接続され、ドループ検出回路2
8の出力であるドループ検出信号108がアナログスイ
ッチ回路31の制御端子に接続される。また、タイミン
グ信号発生回路29の出力であるA/D変換開始信号1
07がA/D変換回路32の制御端子に接続される。さ
らに、容量27の他端及び定電圧源30の他端は接地さ
れる。The clock signal 104a is connected to a control terminal of an analog switch circuit 26, a droop detecting circuit 28 and a timing signal generating circuit 29, and the droop detecting circuit 2
8 is connected to the control terminal of the analog switch circuit 31. Also, the A / D conversion start signal 1 which is the output of the timing signal generation circuit 29
07 is connected to the control terminal of the A / D conversion circuit 32. Further, the other end of the capacitor 27 and the other end of the constant voltage source 30 are grounded.
【0027】ここで、図1に示す実施例の動作を図2及
び図3を用いて説明する。図2及び図3はサンプリング
周波数が早い場合及び遅い場合の動作を説明するタイミ
ング図である。図2及び図3において(a)はクロック
信号104a、(b)はA/D変換開始信号107、
(c)はドループ検出信号108、(d)は供給信号1
06である。The operation of the embodiment shown in FIG. 1 will be described with reference to FIGS. 2 and 3 are timing charts for explaining the operation when the sampling frequency is high and when the sampling frequency is low. 2 and 3, (a) is a clock signal 104a, (b) is an A / D conversion start signal 107,
(C) is the droop detection signal 108, (d) is the supply signal 1
06.
【0028】アナログスイッチ回路26はクロック信号
104aがハイレベル及びローレベルの時に”ON”及
び”OFF”となる。従って、クロック信号104aが
ハイレベルの時にサンプルモードとなり、アナログ入力
信号100aがアナログスイッチ回路26を介して容量
27に印加されて容量27の両端の電圧がアナログ入力
信号100aに追従する。The analog switch circuit 26 is turned "ON" and "OFF" when the clock signal 104a is at a high level and a low level. Therefore, the sample mode is entered when the clock signal 104a is at the high level, the analog input signal 100a is applied to the capacitor 27 via the analog switch circuit 26, and the voltage across the capacitor 27 follows the analog input signal 100a.
【0029】一方、クロック信号104aがローレベル
の時にホールドモードとなり、アナログ入力信号100
aはアナログスイッチ回路26で遮断され、容量27で
保持された電圧がアナログスイッチ回路31に供給され
る。On the other hand, when the clock signal 104a is at a low level, the hold mode is set, and the analog input signal 100
“a” is cut off by the analog switch circuit 26, and the voltage held by the capacitor 27 is supplied to the analog switch circuit 31.
【0030】また、アナログスイッチ回路31はドルー
プ検出回路28からのドループ検出信号108がローレ
ベルの時にサンプル・ホールド回路50の出力を選択
し、ドループ検出信号108がハイレベルの時に定電圧
源30の出力を選択する。The analog switch circuit 31 selects the output of the sample and hold circuit 50 when the droop detection signal 108 from the droop detection circuit 28 is at a low level, and selects the output of the constant voltage source 30 when the droop detection signal 108 is at a high level. Select output.
【0031】また、タイミング信号発生回路29はクロ
ック信号104aがローレベルになってから一定時間後
にA/D変換開始信号107をハイレベルにして、クロ
ック信号104aの立ち上がりに同期してA/D変換開
始信号107をローレベルにする。The timing signal generation circuit 29 sets the A / D conversion start signal 107 to a high level a predetermined time after the clock signal 104a changes to a low level, and performs A / D conversion in synchronization with the rise of the clock signal 104a. The start signal 107 is set to low level.
【0032】例えば、図2に示すようにサンプリング周
波数が早い場合には、クロック信号104aがローレベ
ルになって、言い換えれば、ホールドモードになってか
ら図2中”イ”に示すセトリング時間”Tst”に供給
信号106が整定し、クロック信号104aの立ち下が
りから図2中”ロ”に示す”Tacq”後にタイミング
信号発生回路29はA/D変換開始信号107をハイレ
ベルにする。For example, when the sampling frequency is high as shown in FIG. 2, the clock signal 104a goes low, in other words, the settling time "Tst" shown in FIG. The timing signal generation circuit 29 sets the A / D conversion start signal 107 to high level after "Tacq" shown in "b" in FIG. 2 from the fall of the clock signal 104a.
【0033】A/D変換回路32はA/D変換開始信号
107の立ち上がりから図2中”ハ”に示す”Tcn
v”経過後にA/D変換を完了する。そして、図2中”
ニ”に示す時間”Th”経過後にクロック信号104a
が立ち上がる。The A / D conversion circuit 32 starts from the rising edge of the A / D conversion start signal 107 and returns to "Tcn" shown by "c" in FIG.
A / D conversion is completed after v "has elapsed.
The clock signal 104a after the lapse of the time "Th" indicated by "d"
Stand up.
【0034】また、図2中”ホ”に示すようにセトリン
グ時間経過後からクロック信号104aの立ち上がりま
での間に前述のようにドループが発生してサンプル・ホ
ールド回路50の出力である供給信号106の電圧が徐
々に低下して行くことになる。As shown by "e" in FIG. 2, the droop occurs as described above between the elapse of the settling time and the rising of the clock signal 104a, and the supply signal 106 which is the output of the sample and hold circuit 50 is generated. Will gradually decrease.
【0035】但し、図2に示すようにサンプリング周波
数が早い場合には、ドループ検出回路28は一定時間”
Tcl”をカウントできないのでドループ検出回路28
からのドループ検出信号108がローレベルのままにな
り、アナログスイッチ回路31はサンプル・ホールド回
路50の出力を選択したままの状態になる。However, when the sampling frequency is high as shown in FIG. 2, the droop detecting circuit 28 operates for a certain period of time.
Since Tcl "cannot be counted, the droop detecting circuit 28
, The analog switch circuit 31 keeps selecting the output of the sample and hold circuit 50.
【0036】例えば、図3に示すようにサンプリング周
波数が遅い場合には、具体的には”Th>Tcl”の場
合も前述と同様にクロック信号104aがローレベルに
なって、言い換えれば、ホールドモードになってから図
3中”イ”に示すセトリング時間”Tst”に供給信号
106が整定し、クロック信号104aの立ち下がりか
ら図3中”ロ”に示す”Tacq”後にタイミング信号
発生回路29はA/D変換開始信号107をハイレベル
にする。For example, when the sampling frequency is low as shown in FIG. 3, specifically, also when "Th>Tcl", the clock signal 104a becomes low level as described above, in other words, the hold mode After that, the supply signal 106 is settled during the settling time “Tst” indicated by “A” in FIG. 3, and after “Tacq” indicated by “B” in FIG. 3 from the fall of the clock signal 104a, the timing signal generation circuit 29 The A / D conversion start signal 107 is set to a high level.
【0037】A/D変換回路32はA/D変換開始信号
107の立ち上がりから図3中”ハ”に示す”Tcn
v”経過後にA/D変換を完了する。そして、図3中”
ニ”に示す時間”Th”経過後にクロック信号104a
が立ち上がる。The A / D conversion circuit 32 starts from the rising edge of the A / D conversion start signal 107 and returns to "Tcn" shown in "c" in FIG.
A / D conversion is completed after v "has elapsed.
The clock signal 104a after the lapse of the time "Th" indicated by "d"
Stand up.
【0038】また、図3中”ホ”に示すようにセトリン
グ時間経過後から前述のようにドループが発生してサン
プル・ホールド回路50の出力である供給信号106の
電圧が徐々に低下して行くことになる。As shown by "e" in FIG. 3, after the settling time has elapsed, droop occurs as described above, and the voltage of the supply signal 106, which is the output of the sample and hold circuit 50, gradually decreases. Will be.
【0039】但し、図3に示すようにサンプリング周波
数が遅い場合には、ドループ検出回路28は図3中”
ヘ”に示す一定時間”Tcl”をカウントして、ドルー
プ検出信号108が図3中”ト”に示すようにハイレベ
ルになる。このため、ドループ検出回路28からのドル
ープ検出信号108がハイレベルになることによりアナ
ログスイッチ回路31は定電圧源30の出力を選択す
る。However, when the sampling frequency is low as shown in FIG. 3, the droop detecting circuit 28
The predetermined time "Tcl" shown in "f" is counted, and the droop detection signal 108 becomes high level as shown by "g" in Fig. 3. Therefore, the droop detection signal 108 from the droop detection circuit 28 becomes high level. , The analog switch circuit 31 selects the output of the constant voltage source 30.
【0040】図3中”ト”の時点でドループ検出信号1
08がハイレベルになると定電圧源30の出力である”
Vcl”がアナログスイッチ回路31を介してA/D変
換回路32に供給信号106として印加される。すなわ
ち、供給信号106の出力電圧は定電圧源30の出力電
圧”Vcl”に固定されることになる。At the point "G" in FIG. 3, the droop detection signal 1
When 08 becomes a high level, it is the output of the constant voltage source 30. "
Vcl "is applied to the A / D conversion circuit 32 via the analog switch circuit 31 as the supply signal 106. That is, the output voltage of the supply signal 106 is fixed to the output voltage" Vcl "of the constant voltage source 30. Become.
【0041】そして、図3中”ニ”に示す時間”Th”
経過後にクロック信号104aが立ち上がるまで、図3
中”チ”に示すように供給信号106が出力電圧”Vc
l”に固定される。The time "Th" shown in "d" in FIG.
Until the clock signal 104a rises after the elapse, FIG.
As shown in the middle "H", the supply signal 106 is the output voltage "Vc".
l ”.
【0042】この結果、ドループが一定時間以上続いた
ことを検出して、サンプル・ホールド回路50の出力電
圧を定電圧に固定することにより、クロック信号の周波
数を極端に遅くする、若しくは、停止した場合であって
も後段の回路の入力電圧範囲を超えないので、低いサン
プリング周波数でも動作が可能になる。As a result, by detecting that the droop has continued for a certain period of time or more and fixing the output voltage of the sample-and-hold circuit 50 to a constant voltage, the frequency of the clock signal is extremely slowed down or stopped. Even in this case, since the input voltage does not exceed the input voltage range of the subsequent circuit, operation is possible even at a low sampling frequency.
【0043】また、ここで、ドループによるゲインエラ
ー・オフセットは”Tacq”に比例する。すなわち、
サンプリング周波数が変わっても図2(若しくは図3)
中”ロ”に示す”Tacq”は常に一定でありホールド
モードになってからA/D変換が開始される時間は一定
であるので、ドループによるゲインエラー・オフセット
も一定になる。Here, the gain error offset due to droop is proportional to “Tacq”. That is,
Fig. 2 (or Fig. 3) even if the sampling frequency changes
"Tacq" shown in the middle "b" is always constant and the time when A / D conversion is started after the hold mode is set is constant, so that the gain error offset due to droop is also constant.
【0044】また、ドループ検出回路28の具体例を説
明する。図4はドループ検出回路の具体例を示す回路図
である。図4において104a及び108は図1と同一
符号を付してあり、33及び36は定電圧源、34はア
ナログスイッチ回路、35は容量、37は比較回路、3
8はRSフリップフロップ回路(以下、単にフリップフ
ロップ回路と呼ぶ。)、109は出力信号である。ま
た、34及び35はサンプル・ホールド回路51を構成
している。A specific example of the droop detecting circuit 28 will be described. FIG. 4 is a circuit diagram showing a specific example of the droop detection circuit. 4, reference numerals 104a and 108 denote the same reference numerals as in FIG. 1, 33 and 36 denote constant voltage sources, 34 denotes an analog switch circuit, 35 denotes a capacitance, 37 denotes a comparison circuit,
Reference numeral 8 denotes an RS flip-flop circuit (hereinafter, simply referred to as a flip-flop circuit), and reference numeral 109 denotes an output signal. 34 and 35 constitute a sample and hold circuit 51.
【0045】定電圧源33の一端はアナログスイッチ回
路34の入力端子に接続され、アナログスイッチ回路3
4の出力は容量35の一端及び比較回路37の反転入力
端子にそれぞれ接続される。また、比較回路37の非反
転入力端子には定電圧源36の一端が接続される。One end of the constant voltage source 33 is connected to the input terminal of the analog switch circuit 34,
The output of 4 is connected to one end of the capacitor 35 and the inverting input terminal of the comparison circuit 37, respectively. One end of a constant voltage source 36 is connected to a non-inverting input terminal of the comparison circuit 37.
【0046】比較回路37の出力はフリップフロップ回
路38のS(セット)入力端子に接続され、フリップフ
ロップ回路38はドループ検出信号108を出力する。
また、クロック信号104aはアナログスイッチ回路3
4の制御端子及びフリップフロップ回路38のR(リセ
ット)入力端子に接続される。さらに、定電圧源34及
び36の他端と容量35の他端は接地される。The output of the comparison circuit 37 is connected to the S (set) input terminal of the flip-flop circuit 38, and the flip-flop circuit 38 outputs a droop detection signal 108.
Further, the clock signal 104a is supplied to the analog switch circuit 3
4 and the R (reset) input terminal of the flip-flop circuit 38. Further, the other ends of the constant voltage sources 34 and 36 and the other end of the capacitor 35 are grounded.
【0047】ここで、図4に示すドループ検出回路の動
作を図5を用いて説明する。図5は図4のドループ検出
回路の動作を説明するタイミング図である。図5におい
て(a)はクロック信号104a、(b)はサンプル・
ホールド回路51の出力信号109、(c)はドループ
検出信号108である。Here, the operation of the droop detecting circuit shown in FIG. 4 will be described with reference to FIG. FIG. 5 is a timing chart for explaining the operation of the droop detecting circuit of FIG. 5A shows a clock signal 104a, and FIG.
The output signal 109 of the hold circuit 51, (c) is a droop detection signal 108.
【0048】図5中”イ”に示す時点でクロック信号1
04aがローレベルになるとアナログスイッチ回路34
が”OFF”になり、サンプル・ホールド回路51はホ
ールド状態になる。At the point indicated by "A" in FIG.
When the level of the signal 04a goes low, the analog switch circuit 34
Becomes "OFF", and the sample / hold circuit 51 enters the hold state.
【0049】また、定電圧源33及び36の出力電圧
を”Vr”及び”Vth”とすれば、その関係は、Vr
>Vthとなる。従って、図5中”イ”の時点では比較
回路37の非反転入力端子及び反転入力端子には”Vt
h”及び”Vr”が印加されるので、比較回路37の出
力はローレベルになる。If the output voltages of the constant voltage sources 33 and 36 are "Vr" and "Vth", the relationship is Vr
> Vth. Therefore, at the time of "A" in FIG. 5, "Vt" is applied to the non-inverting input terminal and the inverting input terminal of the comparison circuit 37.
Since “h” and “Vr” are applied, the output of the comparison circuit 37 becomes low level.
【0050】ホールド状態においてサンプル・ホールド
回路51の出力信号109にも前述のようにドループが
生じるので、図5中”ロ”に示すように出力信号レベル
が徐々に低下して行く。In the hold state, droop also occurs in the output signal 109 of the sample / hold circuit 51 as described above, so that the output signal level gradually decreases as indicated by "b" in FIG.
【0051】そして、出力信号109が定電圧源36の
出力電圧値よりも小さくなると比較回路37の出力がハ
イレベルになり、フリップフロップ回路38の出力をセ
ットする。言い換えれば、フリップフロップ回路38の
出力であるドループ検出信号108がハイレベルにな
る。When the output signal 109 becomes smaller than the output voltage value of the constant voltage source 36, the output of the comparison circuit 37 goes high and the output of the flip-flop circuit 38 is set. In other words, the droop detection signal 108 output from the flip-flop circuit 38 goes high.
【0052】ここで、予め、容量35の容量値、定電圧
源33及び36の電圧値等を選択して、図5中”ハ”に
示す時間が前述の”Tcl”となるように調整してお
く。Here, the capacitance value of the capacitor 35, the voltage values of the constant voltage sources 33 and 36, and the like are selected in advance and adjusted so that the time indicated by "c" in FIG. 5 becomes the above-mentioned "Tcl". Keep it.
【0053】その後、図5中”ニ”に示す時点でクロッ
ク信号104aが立ち上がると、フリップフロップ回路
38のR入力端子に立ち上がりのエッジが入力されるた
めフリップフロップ回路38はリセットされて出力であ
るドループ検出信号108がローレベルになる。Thereafter, when the clock signal 104a rises at the time point indicated by "d" in FIG. 5, the rising edge is input to the R input terminal of the flip-flop circuit 38, so that the flip-flop circuit 38 is reset and output. The droop detection signal 108 goes low.
【0054】一方、アナログスイッチ回路34は”O
N”になるのでサンプル・ホールド回路51はサンプル
モードになる。On the other hand, the analog switch circuit 34 has "O"
N ", the sample and hold circuit 51 enters the sample mode.
【0055】この結果、ドループ検出回路28はサンプ
ル・ホールド回路50と同一構成のダミーのサンプル・
ホールド回路51において生じるドループを利用してド
ループ検出信号108を発生させているので、周囲温度
やプロセス変動等の影響を受けにくくなる。As a result, the droop detection circuit 28 is a dummy sample / sample circuit having the same configuration as the sample / hold circuit 50.
Since the droop detection signal 108 is generated by using the droop generated in the hold circuit 51, the droop detection signal 108 is less affected by ambient temperature, process fluctuation, and the like.
【0056】[0056]
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項1の発明
によれば、ドループが一定時間以上続いたことを検出し
て、サンプル・ホールド回路の出力電圧を定電圧に固定
することにより、低いサンプリング周波数でも動作可能
なサンプリングA/D変換器が実現できる。As is apparent from the above description,
According to the present invention, the following effects can be obtained. According to the first aspect of the present invention, by detecting that the droop has continued for a predetermined time or more and fixing the output voltage of the sample and hold circuit to a constant voltage, the sampling A / D converter operable at a low sampling frequency. Vessel can be realized.
【0057】また、請求項2の発明によれば、サンプル
・ホールド回路と同一構成のダミーのサンプル・ホール
ド回路において生じるドループを利用してドループ検出
信号を発生させることにより、周囲温度やプロセス変動
等の影響を受けにくくなる。According to the second aspect of the present invention, a droop detection signal is generated by using a droop generated in a dummy sample and hold circuit having the same configuration as that of the sample and hold circuit. Less susceptible.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明に係るサンプリングA/D変換器の一実
施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of a sampling A / D converter according to the present invention.
【図2】サンプリング周波数が早い場合の動作を説明す
るタイミング図である。FIG. 2 is a timing chart for explaining the operation when the sampling frequency is high.
【図3】サンプリング周波数が遅い場合の動作を説明す
るタイミング図である。FIG. 3 is a timing chart for explaining the operation when the sampling frequency is low.
【図4】ドループ検出回路の具体例を示す回路図であ
る。FIG. 4 is a circuit diagram showing a specific example of a droop detection circuit.
【図5】ドループ検出回路の動作を説明するタイミング
図である。FIG. 5 is a timing chart illustrating the operation of the droop detection circuit.
【図6】従来のサンプリングA/D変換器の一例を示す
構成ブロック図である。FIG. 6 is a configuration block diagram showing an example of a conventional sampling A / D converter.
【図7】サンプル・ホールド回路の具体例を示す回路図
である。FIG. 7 is a circuit diagram showing a specific example of a sample and hold circuit.
1,50,51 サンプル・ホールド回路 2,32 A/D変換回路 3,29 タイミング信号発生回路 4,5,8,19,20,23 抵抗 6,7,11,12,13,14,17,21,22
バイポーラトランジスタ 9,10,15,18,24,25 定電流源 16,27,35 容量 26,31,34 アナログスイッチ回路 28 ドループ検出回路 30,33,36 定電圧源 37 比較回路 38 フリップフロップ回路 100,100a,101 アナログ入力信号 102,103,109 出力信号 104,104a,105 クロック信号 106 供給信号 107 A/D変換開始信号 108 ドループ検出信号1, 50, 51 sample and hold circuit 2, 32 A / D conversion circuit 3, 29 timing signal generation circuit 4, 5, 8, 19, 20, 23 resistance 6, 7, 11, 12, 13, 14, 17, 21,22
Bipolar transistor 9, 10, 15, 18, 24, 25 Constant current source 16, 27, 35 Capacity 26, 31, 34 Analog switch circuit 28 Droop detection circuit 30, 33, 36 Constant voltage source 37 Comparison circuit 38 Flip-flop circuit 100 , 100a, 101 Analog input signal 102, 103, 109 Output signal 104, 104a, 105 Clock signal 106 Supply signal 107 A / D conversion start signal 108 Droop detection signal
Claims (2)
・ホールド回路を有するサンプリングA/D変換器にお
いて、 アナログ入力信号をクロック信号に基づきサンプル及び
ホールドするサンプル・ホールド回路と、 前記クロック信号に基づきA/D変換開始信号を発生さ
せるタイミング信号発生回路と、 前記サンプル・ホールド回路のホールド状態が一定時間
続いた場合にドループ検出信号を発生させるドループ検
出回路と、 前記ドループ検出信号に基づき前記サンプル・ホールド
回路の出力若しくは定電圧源の出力電圧を選択して出力
するアナログスイッチ回路と、 このアナログスイッチ回路の出力を前記A/D変換開始
信号に基づきディジタル信号に変換するA/D変換回路
とを備えたことを特徴とするサンプリングA/D変換
器。1. A sampling A / D converter having a sample and hold circuit using a bipolar transistor, a sample and hold circuit for sampling and holding an analog input signal based on a clock signal, and an A / D converter based on the clock signal. A timing signal generation circuit for generating a conversion start signal, a droop detection circuit for generating a droop detection signal when a hold state of the sample and hold circuit continues for a predetermined time, and a sample and hold circuit based on the droop detection signal. An analog switch circuit for selecting and outputting an output or an output voltage of a constant voltage source; and an A / D conversion circuit for converting an output of the analog switch circuit into a digital signal based on the A / D conversion start signal. A / D converter characterized by the following:
に基づき第1の定電圧源の出力をサンプル及びホールド
するサンプル・ホールド回路と、 このサンプル・ホールド回路の出力と第2の定電圧源の
出力がそれぞれ入力される比較回路と、 この比較回路の出力がセット入力端子に接続されると共
に前記クロック信号がリセット入力端子に接続されるフ
リップフロップ回路とから構成されたことを特徴とする
請求項1記載のサンプリングA/D変換器。2. A sample and hold circuit in which the droop detection circuit samples and holds an output of a first constant voltage source based on the clock signal; an output of the sample and hold circuit and an output of a second constant voltage source. And a flip-flop circuit, the output of which is connected to a set input terminal and the clock signal is connected to a reset input terminal. A sampling A / D converter according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32936997A JPH11163725A (en) | 1997-12-01 | 1997-12-01 | Sampling a/d converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32936997A JPH11163725A (en) | 1997-12-01 | 1997-12-01 | Sampling a/d converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11163725A true JPH11163725A (en) | 1999-06-18 |
Family
ID=18220691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP32936997A Pending JPH11163725A (en) | 1997-12-01 | 1997-12-01 | Sampling a/d converter |
Country Status (1)
Country | Link |
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JP (1) | JPH11163725A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN117674853A (en) * | 2023-11-14 | 2024-03-08 | 北京中科海芯科技有限公司 | Sample hold circuit and time digital converter |
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1997
- 1997-12-01 JP JP32936997A patent/JPH11163725A/en active Pending
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