JPH0583135A - Double integral type a/d converter - Google Patents

Abstract

PURPOSE:To provide the high speed dual integral type A/D converter with high accuracy. CONSTITUTION:A comparison voltage generating means 7 divides equally a basic reference voltage Vref and outputs a voltage at each border. A level discrimination means 8 compares a voltage at each border with an analog signal Van to discriminate an area of a level of the analog signal Van. A comparison control means 9 uses a voltage corresponding to a level area of the analog signal Van as a comparison reference voltage to output it from a comparison voltage generating means 7. An integral control means 10 outputs a voltage corresponding to a level area of the analog signal Van as an integrated reference voltage to output it from the comparison voltage generating means 7. Then an integration device 3 integrates a difference between the analog signal Van and the comparison reference voltage by a 1st integration time being a value resulting from dividing a time constant CR of the integration device 3 by number of the level area divided by the comparison voltage generating means 7. Then a difference between the integrated reference voltage and the comparison reference voltage is integrated to obtain a 2nd integration time being a time when an integration output Vo at that time reaches the comparison reference voltage.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は２重積分型Ａ／Ｄコンバ
ータに関するものである。２重積分型Ａ／Ｄコンバータ
は高精度・低消費電力であるが、Ａ／Ｄ変換に時間を要
するため低速である。その結果、使用分野が限定され従
来は主として計測機器に採用されている。近年、高精度
・低消費電力でかつ高速なＡ／Ｄコンバータが望まれて
おり、２重積分型Ａ／Ｄコンバータにおいても、その使
用分野を広げるうえにおいて高速化が要求されている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a double integration type A / D converter. The double integration type A / D converter has high accuracy and low power consumption, but is slow because the A / D conversion requires time. As a result, the field of use is limited, and conventionally it has been mainly used for measuring instruments. In recent years, an A / D converter with high accuracy, low power consumption and high speed has been desired, and a double integration A / D converter is also required to have a high speed in order to expand its field of use.

【０００２】[0002]

【従来の技術】従来、未知のアナログ信号Ｖａｎを標本
化・量子化してＡ／Ｄ変換するためのＡ／Ｄコンバータ
は種々提案されているが、その１つとして、図６に示す
２重積分型Ａ／Ｄコンバータがある。2. Description of the Related Art Conventionally, various A / D converters for sampling / quantizing an unknown analog signal Van and performing A / D conversion have been proposed. One of them is the double integration shown in FIG. There is a type A / D converter.

【０００３】すなわち、スイッチ４１は、電位が負であ
る未知のアナログ信号Ｖａｎと予め定められた正の基準
電圧Ｖｒｅｆとを切り換えて、積分器４２に出力してい
る。その積分器４２はオペアンプ４３とコンデンサＣお
よび抵抗Ｒとで構成され、その積分出力Ｖｏを比較器４
４の反転入力端子に出力している。比較器４４は積分器
４２の積分出力Ｖｏと非反転入力端子のグランド電位
（０Ｖ）とを比較して、両者が等しくなった時に検知信
号をカウンタ回路４５に出力している。演算回路４６は
カウンタ回路４５の出力を入力して、アナログ信号Ｖａ
ｎのＡ／Ｄ変換出力を出力している。また、制御回路４
７はカウンタ回路４５の出力を入力し、それに基づいて
スイッチ４１を制御している。That is, the switch 41 switches between an unknown analog signal Van having a negative potential and a predetermined positive reference voltage Vref, and outputs it to the integrator 42. The integrator 42 is composed of an operational amplifier 43, a capacitor C, and a resistor R.
It outputs to the inverting input terminal of 4. The comparator 44 compares the integrated output Vo of the integrator 42 with the ground potential (0V) of the non-inverting input terminal, and outputs a detection signal to the counter circuit 45 when both are equal. The arithmetic circuit 46 inputs the output of the counter circuit 45 and outputs the analog signal Va.
It outputs n A / D converted outputs. In addition, the control circuit 4
7 receives the output of the counter circuit 45 and controls the switch 41 based on the input.

【０００４】この２重積分型Ａ／ＤコンバータでＡ／Ｄ
変換を行うためには、まず、制御回路４７によってスイ
ッチ４１を動作させて、積分器４２にアナログ信号Ｖａ
ｎを入力する。すると、積分器４２は図７および式
（１）に示すように、積分時間ｔに正比例して積分出力
Ｖｏが増加するという積分出力／時間特性によって積分
を行う（コンデンサＣの容量をＣ、抵抗Ｒの抵抗値を
Ｒ、アナログ信号Ｖａｎの電位の絶対値をＶａｎ、基準
電圧Ｖｒｅｆの電位の絶対値をＶｒｅｆ、積分出力Ｖｏ
の電位をＶｏとする）。With this double integration type A / D converter,
In order to perform the conversion, first, the control circuit 47 operates the switch 41 so that the integrator 42 outputs the analog signal Va.
Enter n. Then, as shown in FIG. 7 and Expression (1), the integrator 42 performs integration by the integral output / time characteristic that the integral output Vo increases in direct proportion to the integral time t (capacitance of the capacitor C is C, resistance is The resistance value of R is R, the absolute value of the potential of the analog signal Van is Van, the absolute value of the potential of the reference voltage Vref is Vref, and the integrated output Vo
The potential of is Vo).

【０００５】Ｖｏ＝（Ｖａｎ／ＣＲ）ｔ……（１） そして、積分時間ｔが時定数ＣＲに等しくなった時、積
分器４２の積分出力Ｖｏはアナログ信号Ｖａｎと等しく
なる。その時の積分時間ｔを式（２）に示すように時間
Ｔ１とする。Vo = (Van / CR) t (1) Then, when the integration time t becomes equal to the time constant CR, the integrated output Vo of the integrator 42 becomes equal to the analog signal Van. The integration time t at that time is defined as time T1 as shown in equation (2).

【０００６】ｔ＝Ｔ１＝ＣＲ……（２） 続いて、時間Ｔ１が経過したその時点で、制御回路４７
によってスイッチ４１を切り換え、予め定められた基準
電圧Ｖｒｅｆを積分器４２に入力する。T = T1 = CR (2) Then, at the time when the time T1 has passed, the control circuit 47
The switch 41 is switched by and the predetermined reference voltage Vref is input to the integrator 42.

【０００７】すると、積分器４２は基準電圧Ｖｒｅｆを
積分し、積分器４２は式（３）に示すように、積分時間
ｔに正比例して積分出力Ｖｏが減少するという積分出力
／時間特性によって積分を行う。その積分出力Ｖｏの傾
きはアナログ信号Ｖａｎとは関係無く、基準電圧Ｖｒｅ
ｆと時定数ＣＲによって定まる。Then, the integrator 42 integrates the reference voltage Vref, and the integrator 42 integrates by the integral output / time characteristic that the integral output Vo decreases in direct proportion to the integral time t as shown in the equation (3). I do. The slope of the integrated output Vo has nothing to do with the analog signal Van, and the reference voltage Vre
It is determined by f and the time constant CR.

【０００８】 Ｖｏ＝−（Ｖｒｅｆ／ＣＲ）ｔ＋（Ｖｒｅｆ／ＣＲ）Ｔ１−Ｖａｎ……（３） そして、積分器４２の積分出力Ｖｏが０Ｖになった時、
比較器４４から検知信号がカウンタ回路４５へ出力され
る。カウンタ回路４５は、比較器４４の検知信号に基づ
いて、スイッチ４１が切り換わった時から積分器４２の
積分出力Ｖｏが０Ｖになるまでの時間Ｔ２を計時し、次
段の演算回路４６に出力する。Vo = − (Vref / CR) t + (Vref / CR) T1-Van (3) Then, when the integrated output Vo of the integrator 42 becomes 0V,
The detection signal is output from the comparator 44 to the counter circuit 45. The counter circuit 45 measures the time T2 from when the switch 41 is switched to when the integrated output Vo of the integrator 42 becomes 0V based on the detection signal of the comparator 44, and outputs it to the arithmetic circuit 46 of the next stage. To do.

【０００９】この時間Ｔ２と時間Ｔ１、および、基準電
圧Ｖｒｅｆの間には式（４）の関係があることから、演
算回路４６は式（５）によってアナログ信号Ｖａｎの値
を求めてＡ／Ｄ変換出力として出力する。Since the time T2 and the time T1 and the reference voltage Vref are related by the equation (4), the arithmetic circuit 46 obtains the value of the analog signal Van by the equation (5) and A / D Output as conversion output.

【００１０】 Ｔ１：Ｖｒｅｆ＝Ｔ２：Ｖａｎ……（４） Ｖａｎ＝Ｖｒｅｆ（Ｔ２／Ｔ１）……（５） すなわち、この２重積分型Ａ／Ｄコンバータは、まず、
時間Ｔ１でアナログ信号Ｖａｎをサンプリングして標本
化する。それと同時に、標本化したアナログ信号Ｖａｎ
を時間Ｔ１だけ積分する（第１回目の積分）。次に、予
め定められた基準電圧Ｖｒｅｆを時間Ｔ２だけ積分する
（第２回目の積分）。以上の２回の積分によって量子化
することによりアナログ信号Ｖａｎの電位をＡ／Ｄ変換
出力として出力している。T1: Vref = T2: Van (4) Van = Vref (T2 / T1) (5) That is, this double integration type A / D converter
At time T1, the analog signal Van is sampled and sampled. At the same time, the sampled analog signal Van
Is integrated for a time T1 (first integration). Next, the predetermined reference voltage Vref is integrated for the time T2 (second integration). The potential of the analog signal Van is output as an A / D conversion output by being quantized by the above two integrations.

【００１１】尚、電位が正である未知のアナログ信号Ｖ
ａｎの場合は、負の基準電圧Ｖｒｅｆを用いればよい。
ところで、この２重積分型Ａ／Ｄコンバータはサンプリ
ングデータが多くなる程、その精度も増すことになる。
サンプリングデータを多くする手段としては、時定数Ｃ
Ｒを大きくしてサンプリング時間Ｔ１を長くする方法
と、カウンタ回路４５を高速にする方法とがある。An unknown analog signal V having a positive potential is used.
In the case of an, the negative reference voltage Vref may be used.
By the way, the accuracy of the double integration A / D converter increases as the sampling data increases.
As a means for increasing the sampling data, the time constant C
There are a method of increasing R to increase the sampling time T1 and a method of increasing the speed of the counter circuit 45.

【００１２】[0012]

【発明が解決しようとする課題】しかしながら、サンプ
リング時間Ｔ１を長くすると、式（３）に示すように２
回目の積分（基準電圧Ｖｒｅｆの積分）に要する時間Ｔ
２も長くなる。従って、Ａ／Ｄ変換に要する時間（＝Ｔ
１＋Ｔ２）は大幅に長くなってしまう。すなわち、Ａ／
Ｄ変換の高精度化を進めるのに相反して低速化するとい
う問題があった。However, if the sampling time T1 is lengthened, as shown in equation (3),
Time T required for the second integration (integration of reference voltage Vref)
2 will be longer. Therefore, the time required for A / D conversion (= T
1 + T2) will be significantly longer. That is, A /
There has been a problem that the speed of the D conversion is contradictory to the higher accuracy of the D conversion.

【００１３】また、カウンタ回路４５は既に高速化され
ており、これ以上、高速化するとなると非常に複雑な回
路になる。すると、構成部品の増加に伴ってコストが上
昇し装置が大型化すると共に、消費電力が増大して２重
積分型Ａ／Ｄコンバータの低消費電力というメリットが
薄れてしまう、等の問題が生じる。Further, the counter circuit 45 has already been speeded up, and if the speed is further increased, it becomes a very complicated circuit. Then, the cost increases with the increase in the number of components, the device becomes large, and the power consumption increases, so that the merit of the low power consumption of the double integration A / D converter is diminished. ..

【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、簡単な回路を付加する
だけで精度を下げることなく、低消費電力で高速変換を
行うことが可能な２重積分型Ａ／Ｄコンバータを提供す
ることにある。The present invention has been made to solve the above problems, and an object thereof is to enable high-speed conversion with low power consumption without lowering accuracy by simply adding a simple circuit. Another object of the present invention is to provide a double integration type A / D converter.

【００１５】[0015]

【課題を解決するための手段】第１図は本発明の原理説
明図である。切り換え手段１は，入力信号としてのアナ
ログ信号Ｖａｎと被積分基準電圧とを切り換えて出力す
る。FIG. 1 is a diagram for explaining the principle of the present invention. The switching means 1 switches between the analog signal Van as an input signal and the integrated reference voltage, and outputs it.

【００１６】切り換え制御手段２は、切り換え手段１か
ら第１積分時間だけアナログ信号Ｖａｎを出力させ、そ
の後に、被積分基準電圧を出力させる。積分器３は、切
り換え手段１の出力と比較基準電圧とを入力して予め定
められた時定数ＣＲに従って積分し、その積分値を積分
出力Ｖｏとして出力する．比較器４は、積分器３から出
力される被積分基準電圧の積分出力Ｖｏと比較基準電圧
とを比較して、被積分基準電圧の積分出力Ｖｏが比較基
準電圧に到達したことを検出する。The switching control means 2 causes the switching means 1 to output the analog signal Van for the first integration time and then to output the integrated reference voltage. The integrator 3 inputs the output of the switching means 1 and the comparison reference voltage, integrates them according to a predetermined time constant CR, and outputs the integrated value as an integrated output Vo. The comparator 4 compares the integrated output Vo of the integrated reference voltage output from the integrator 3 with the comparison reference voltage, and detects that the integrated output Vo of the integrated reference voltage has reached the comparison reference voltage.

【００１７】計時手段５は、比較器４に基づいて、被積
分基準電圧の積分出力Ｖｏが比較基準電圧に到達するま
での時間である第２積分時間を計時する。演算回路６
は、第１および第２積分時間に基づいて、アナログ信号
Ｖａｎのアナログ値を演算してＡ／Ｄ変換出力として出
力する。Based on the comparator 4, the time measuring means 5 measures a second integration time which is a time until the integrated output Vo of the integrated reference voltage reaches the comparison reference voltage. Arithmetic circuit 6
Calculates the analog value of the analog signal Van based on the first and second integration times and outputs it as an A / D conversion output.

【００１８】比較電圧生成手段７は、基本基準電圧Ｖｒ
ｅｆを等分圧し、その区分された各レベル領域の境界の
電圧を出力する。レベル判定手段８は、比較電圧生成手
段７から出力された各境界の電圧とアナログ信号Ｖａｎ
とを比較し、アナログ信号Ｖａｎのレベルの領域を判定
する。The comparison voltage generating means 7 has a basic reference voltage Vr.
The voltage ef is equally divided and the voltage at the boundary of each of the divided level regions is output. The level determination means 8 outputs the voltage of each boundary output from the comparison voltage generation means 7 and the analog signal Van.
And are compared to determine the area of the level of the analog signal Van.

【００１９】比較制御手段９は、レベル判定手段８が判
定したアナログ信号Ｖａｎのレベル領域に対応する電圧
を、前記比較基準電圧として比較電圧生成手段７を介し
て積分器３および比較器５へ出力する。The comparison control means 9 outputs the voltage corresponding to the level region of the analog signal Van judged by the level judgment means 8 to the integrator 3 and the comparator 5 as the comparison reference voltage via the comparison voltage generation means 7. To do.

【００２０】積分制御手段１０は、レベル判定手段８が
判定したアナログ信号Ｖａｎのレベル領域に対応する電
圧を、前記被積分基準電圧として比較電圧生成手段７を
介して切り換え手段１へ出力する。The integration control means 10 outputs the voltage corresponding to the level region of the analog signal Van determined by the level determination means 8 to the switching means 1 via the comparison voltage generation means 7 as the integrated reference voltage.

【００２１】尚、第１積分時間は、比較電圧生成手段７
が区分したレベル領域の数で積分器３の時定数ＣＲを除
した値とする。The first integration time is the comparison voltage generating means 7
Is a value obtained by dividing the time constant CR of the integrator 3 by the number of level areas divided by.

【００２２】[0022]

【作用】第１積分時間は比較電圧生成手段７が区分した
レベル領域の数で積分器３の時定数ＣＲを除した値であ
るため、第１積分時間は時定数ＣＲより短くなる。従っ
て、第２積分時間も第１積分時間に相応して短くなる。
尚、レベル判定手段８と比較制御手段９および積分制御
手段１０の動作に要する時間は、第１，２積分時間に比
べて極めて短いので無視できる。すなわち、Ａ／Ｄ変換
に要する時間は短くなり高速変換を行うことができる。Since the first integration time is a value obtained by dividing the time constant CR of the integrator 3 by the number of level regions divided by the comparison voltage generating means 7, the first integration time is shorter than the time constant CR. Therefore, the second integration time is shortened correspondingly to the first integration time.
The time required for the operations of the level determination means 8, the comparison control means 9, and the integration control means 10 is extremely short compared to the first and second integration times, and can be ignored. That is, the time required for A / D conversion is shortened and high-speed conversion can be performed.

【００２３】しかも、被積分基準電圧と比較基準電圧と
の差分を第２積分時間において積分することにより、第
１積分時間を時定数ＣＲより短くした分を相殺して高速
化している。従って、時定数ＣＲを小さくして高速化し
たわけではないため、第１積分時間を時定数ＣＲと等し
くした場合に比べて精度が低下することはない。Moreover, by integrating the difference between the integrated reference voltage and the comparison reference voltage in the second integration time, the first integration time shorter than the time constant CR is offset to speed up the operation. Therefore, since the time constant CR is not made small to increase the speed, the accuracy is not reduced as compared with the case where the first integration time is made equal to the time constant CR.

【００２４】[0024]

【実施例】（第１実施例）以下、本発明の２重積分型Ａ
／Ｄコンバータを具体化した第１実施例を図２，３に従
って説明する。(First Embodiment) The double integral type A of the present invention will be described below.
A first embodiment embodying the / D converter will be described with reference to FIGS.

【００２５】サンプリング・ホールド（Ｓ／Ｈ）回路１
１は、スイッチＳＷ１がオンの時に、電位が正である未
知のアナログ信号Ｖａｎをサンプリングし、スイッチＳ
Ｗ１がオフの時にはサンプリングしたアナログ信号Ｖａ
ｎをホールドしている。。Sampling and holding (S / H) circuit 1
1 switches the switch S1 to sample an unknown analog signal Van having a positive potential when the switch SW1 is turned on.
Sampled analog signal Va when W1 is off
Holds n. ..

【００２６】切り換え手段としてのスイッチＳＷ２は、
後記する切り換え制御手段としての入力制御回路１２に
て切り換え制御され、グランド（接点ａ）、Ｓ／Ｈ回路
１１の出力（接点ｂ）、スイッチＳＷ３の出力（接点
ｃ）を切り換えて、積分器１３に出力している。The switch SW2 as the switching means is
The integrator 13 is switched and controlled by an input control circuit 12 as a switching control means described later, and switches the ground (contact a), the output of the S / H circuit 11 (contact b), and the output of the switch SW3 (contact c). Is output to.

【００２７】比較電圧生成手段および比較制御手段とし
ての分圧回路１４は、直列に接続された同じ抵抗値の抵
抗Ｒ２１，２２で構成され、予め定められた基本基準電
圧Ｖｒｅｆを均等に２分圧している。The voltage dividing circuit 14 as the comparison voltage generating means and the comparison control means is composed of resistors R21 and R22 having the same resistance value connected in series, and divides the predetermined basic reference voltage Vref into two equal parts. ing.

【００２８】尚、アナログ信号Ｖａｎの電位は、基本基
準電圧Ｖｒｅｆの電位以下とする。また、以下の説明で
は、アナログ信号Ｖａｎの電位を「Ｖａｎ」、基本基準
電圧Ｖｒｅｆの電位を「Ｖｒｅｆ」と表記する（すなわ
ち、Ｖｒｅｆ≧Ｖａｎ≧０）。The potential of the analog signal Van is set to be equal to or lower than the potential of the basic reference voltage Vref. Further, in the following description, the potential of the analog signal Van is described as “Van” and the potential of the basic reference voltage Vref is described as “Vref” (that is, Vref ≧ Van ≧ 0).

【００２９】スイッチＳＷ３は、後記する積分制御回路
１６によって切り換え制御され、分圧回路１４から出力
される基本基準電圧Ｖｒｅｆ（接点ｄ）と、グランド
（接点ｅ）とを切り換えて、被積分基準電圧をスイッチ
ＳＷ２の接点ｃに出力している。The switch SW3 is switched and controlled by an integration control circuit 16 which will be described later, and switches between a basic reference voltage Vref (contact point d) output from the voltage dividing circuit 14 and a ground (contact point e) so that the integrated reference voltage. Is output to the contact c of the switch SW2.

【００３０】レベル判定手段９としての比較器１５は、
Ｓ／Ｈ回路１１から出力されるアナログ信号Ｖａｎと、
分圧回路１４から出力されるＶｒｅｆ／２とを比較す
る。そして、アナログ信号ＶａｎがＶｒｅｆ／２より大
きい時は論理値Ｈレベルの信号を積分制御回路１６に出
力している。また、アナログ信号ＶａｎがＶｒｅｆ／２
と等しいかまたは小さい時は論理値Ｌレベルの信号を積
分制御回路１６に出力している。すなわち、比較器１５
はアナログ信号Ｖａｎのレベル領域の判定を行ってい
る。レベル領域の判定とは、アナログ信号ＶａｎがＶｒ
ｅｆ／２を境界として、それより高い領域にあるか、ま
たは、それ以下の領域にあるかを判定することである。The comparator 15 as the level judging means 9 is
An analog signal Van output from the S / H circuit 11,
The Vref output from the voltage dividing circuit 14 is compared. Then, when the analog signal Van is larger than Vref / 2, it outputs a signal of logical value H level to the integration control circuit 16. In addition, the analog signal Van is Vref / 2.
When it is equal to or smaller than, a signal of logical value L level is output to the integration control circuit 16. That is, the comparator 15
Determines the level region of the analog signal Van. The determination of the level region means that the analog signal Van is Vr.
With ef / 2 as a boundary, it is to determine whether it is in a region higher than it or in a region below it.

【００３１】積分制御回路１６は、比較器１５の出力に
基づいてスイッチＳＷ３を制御している。すなわち、比
較器１５から論理値Ｈレベルの信号を入力した時は、ス
イッチＳＷ３を接点ｅに接続させる。また、比較器１５
から論理値Ｌレベルの信号を入力した時は、スイッチＳ
Ｗ３を接点ｄに接続させる。The integral control circuit 16 controls the switch SW3 based on the output of the comparator 15. That is, when the signal of the logical value H level is input from the comparator 15, the switch SW3 is connected to the contact e. In addition, the comparator 15
When a logical value L level signal is input from the switch S
Connect W3 to contact d.

【００３２】また、積分制御回路１６は、比較器１５が
判定したアナログ信号Ｖａｎのレベル領域を演算回路１
７へ出力している。そして、積分制御回路１６とスイッ
チＳＷ３とで積分制御手段を構成している。The integration control circuit 16 determines the level region of the analog signal Van determined by the comparator 15 as the arithmetic circuit 1.
It outputs to 7. Then, the integral control circuit 16 and the switch SW3 constitute integral control means.

【００３３】積分器１３は、オペアンプ１３ａとコンデ
ンサＣおよび抵抗Ｒとで構成されている。そして、スイ
ッチＳＷ２の出力をオペアンプ１３ａの反転入力端子に
入力している。また、オペアンプ１３ａの非反転入力端
子には、分圧回路１４から出力される比較基準電圧とし
てのＶｒｅｆ／２を入力している。The integrator 13 is composed of an operational amplifier 13a, a capacitor C and a resistor R. Then, the output of the switch SW2 is input to the inverting input terminal of the operational amplifier 13a. Further, Vref / 2 as a comparison reference voltage output from the voltage dividing circuit 14 is input to the non-inverting input terminal of the operational amplifier 13a.

【００３４】そして、積分器１３は、オペアンプ１３ａ
の非反転入力端子の入力電圧（＝Ｖｒｅｆ／２）分だけ
反転入力端子の電位をシフトアップし、コンデンサＣの
容量と抵抗Ｒの抵抗値の積である時定数ＣＲに従ってス
イッチＳＷ２の出力を積分し、積分出力Ｖｏを出力して
いる。尚、本第１実施例における時定数ＣＲは、従来技
術で示した時定数ＣＲと等しい。The integrator 13 has an operational amplifier 13a.
The potential of the inverting input terminal is shifted up by the input voltage (= Vref / 2) of the non-inverting input terminal of, and the output of the switch SW2 is integrated according to the time constant CR which is the product of the capacitance of the capacitor C and the resistance value of the resistor R. Then, the integrated output Vo is output. The time constant CR in the first embodiment is equal to the time constant CR shown in the prior art.

【００３５】比較器１８は、積分器１３の積分出力Ｖｏ
をその反転入力端子に入力している。また、その非反転
入力端子には、分圧回路１４から出力される比較基準電
圧としてのＶｒｅｆ／２を入力している。そして、積分
器１３の積分出力ＶｏとＶｒｅｆ／２とを比較して、両
者が等しくなった時に出力信号のレベルが反転し、その
反転に伴って反転信号を計時手段としてのカウンタ回路
１９に出力している。The comparator 18 outputs the integrated output Vo of the integrator 13.
Is input to its inverting input terminal. Further, Vref / 2 as a comparison reference voltage output from the voltage dividing circuit 14 is input to the non-inverting input terminal. Then, the integrated output Vo of the integrator 13 is compared with Vref / 2, and when both are equal, the level of the output signal is inverted, and with the inversion, the inverted signal is output to the counter circuit 19 as the time counting means. is doing.

【００３６】入力制御回路１２はカウンタ回路１９の出
力信号を入力し、その信号に基づいてスイッチＳＷ２を
制御している。すなわち、入力制御回路１２は、Ｓ／Ｈ
回路１１がアナログ信号Ｖａｎをサンプリングしている
時、および、比較器１５がアナログ信号ＶａｎとＶｒｅ
ｆ／２を比較している時には、スイッチＳＷ２を接点ａ
に接続させる。次に、アナログ信号ＶａｎのＡ／Ｄ変換
処理が開始されると同時に、スイッチＳＷ２を接点ｂに
接続させる。その後、カウンタ回路１９が時定数ＣＲの
１／２に等しい時間である時間Ｔ３（＝第１積分時間）
を計時した時点で、スイッチＳＷ２を接点ｂから接点ｃ
に切り換える。The input control circuit 12 inputs the output signal of the counter circuit 19 and controls the switch SW2 based on the signal. That is, the input control circuit 12 uses the S / H
When the circuit 11 is sampling the analog signal Van, and when the comparator 15 outputs the analog signals Van and Vre.
When comparing f / 2, set switch SW2 to contact a
Connect to. Next, the switch SW2 is connected to the contact b at the same time when the A / D conversion process of the analog signal Van is started. After that, the time T3 (= first integration time), which is the time when the counter circuit 19 is equal to 1/2 of the time constant CR.
Switch SW2 from contact b to contact c
Switch to.

【００３７】カウンタ回路１９は、スイッチＳＷ２が接
点ｂに接続されると同時に計時動作を開始し、時間Ｔ３
を計時した時点で、一旦計時動作を中止してカウント値
を零に戻す。そして、スイッチＳＷ２が接点ｃに切り換
えられると同時に新たな計時動作を開始し、比較器１８
から反転信号が入力されるまでの時間Ｔ４（＝第２積分
時間）を計時する。The counter circuit 19 starts the time counting operation at the same time when the switch SW2 is connected to the contact b, and the time T3 is reached.
When the clock is timed, the clocking operation is temporarily stopped and the count value is reset to zero. Then, at the same time when the switch SW2 is switched to the contact c, a new timing operation is started, and the comparator 18
The time T4 (= second integration time) from when the inverted signal is input to the time is measured.

【００３８】演算回路１７は、カウンタ回路１９から時
間Ｔ４を入力すると共に、積分制御回路１６からアナロ
グ信号Ｖａｎのレベル領域を入力している。そして、時
間Ｔ４、予め記憶している時間Ｔ３、アナログ信号Ｖａ
ｎのレベル領域、被積分基準電圧と比較基準電圧との差
電圧であるＶｒｅｆ／２、よりアナログ信号Ｖａｎを演
算して求め、Ａ／Ｄ変換出力として出力している。The arithmetic circuit 17 receives the time T4 from the counter circuit 19 and the level region of the analog signal Van from the integration control circuit 16. Then, the time T4, the previously stored time T3, and the analog signal Va
An analog signal Van is calculated and calculated from the level region of n and Vref / 2 which is the difference voltage between the integrated reference voltage and the comparison reference voltage, and is output as an A / D conversion output.

【００３９】次に、上記のように構成した２重積分型Ａ
／Ｄコンバータの作用を図３に従って説明する。尚、以
下の説明では、コンデンサＣの容量を「Ｃ」，抵抗Ｒの
抵抗値を「Ｒ」、積分出力Ｖｏの電位を「Ｖｏ」と表記
する。Next, the double integral type A constructed as described above.
The operation of the / D converter will be described with reference to FIG. In the following description, the capacitance of the capacitor C will be referred to as “C”, the resistance value of the resistor R as “R”, and the potential of the integrated output Vo as “Vo”.

【００４０】まず、Ｓ／Ｈ回路１１のスイッチＳＷ１を
オンにし、スイッチＳＷ２を接点ａ、スイッチＳＷ３を
接点ｅにそれぞれ接続する。そして、Ｓ／Ｈ回路１１に
よってアナログ信号Ｖａｎをサンプリングする。次に、
スイッチＳＷ１をオフにしてアナログ信号Ｖａｎをホー
ルドする。この後、スイッチＳＷ１はアナログ信号Ｖａ
ｎのＡ／Ｄ変換処理が終了するまでオフの状態を続け
る。First, the switch SW1 of the S / H circuit 11 is turned on to connect the switch SW2 to the contact a and the switch SW3 to the contact e, respectively. Then, the S / H circuit 11 samples the analog signal Van. next,
The switch SW1 is turned off and the analog signal Van is held. After that, the switch SW1 turns on the analog signal Va.
The off state is continued until the A / D conversion process of n is completed.

【００４１】続いて、Ｓ／Ｈ回路１１によってホールド
されたアナログ信号Ｖａｎと、分圧回路１４から出力さ
れるＶｒｅｆ／２とを比較器１５で比較する。積分制御
回路１６は比較器１５の出力信号に基づいて、Ｖａｎ＞
Ｖｒｅｆ／２の場合はスイッチＳＷ３を接点ｅに接続さ
せる。また、Ｖａｎ≦Ｖｒｅｆ／２の場合はスイッチＳ
Ｗ３を接点ｄに接続させる。Then, the comparator 15 compares the analog signal Van held by the S / H circuit 11 with Vref / 2 output from the voltage dividing circuit 14. The integration control circuit 16 outputs Van> based on the output signal of the comparator 15.
In the case of Vref / 2, the switch SW3 is connected to the contact e. If Van ≦ Vref / 2, the switch S
Connect W3 to contact d.

【００４２】そして、アナログ信号ＶａｎのＡ／Ｄ変換
処理を開始する。まず、入力制御回路１２によってスイ
ッチＳＷ２を接点ｂに接続させて、積分器１３にＳ／Ｈ
回路１１によってホールドされたアナログ信号Ｖａｎを
入力する。Then, the A / D conversion process of the analog signal Van is started. First, the input control circuit 12 connects the switch SW2 to the contact b to cause the integrator 13 to perform S / H.
The analog signal Van held by the circuit 11 is input.

【００４３】すると、積分器１３は、オペアンプ１３ａ
の非反転入力端子の入力電圧である比較基準電圧（＝Ｖ
ｒｅｆ／２）分だけ反転入力端子の電位をシフトアップ
し、時定数ＣＲに従ってアナログ信号Ｖａｎを積分して
積分出力Ｖｏを出力する。Then, the integrator 13 operates in the operational amplifier 13a.
Reference voltage (= V) which is the input voltage of the non-inverting input terminal of
The potential of the inverting input terminal is shifted up by ref / 2), the analog signal Van is integrated according to the time constant CR, and the integrated output Vo is output.

【００４４】すなわち、図３に示すように、積分時間ｔ
＝０においては積分出力Ｖｏ＝Ｖｒｅｆ／２となる。そ
して、積分時間ｔに正比例して積分出力Ｖｏが増加また
は減少するという、積分出力／時間特性を示す。That is, as shown in FIG. 3, the integration time t
At = 0, the integrated output becomes Vo = Vref / 2. The integrated output / time characteristic is shown in which the integrated output Vo increases or decreases in direct proportion to the integration time t.

【００４５】つまり、Ｖａｎ≦Ｖｒｅｆ／２の場合、オ
ペアンプ１３ａの反転入力端子の電位はＶｒｅｆ／２で
あるため、抵抗Ｒには図２に示す矢印αの方向へ電流が
流れる。従って、積分出力Ｖｏは積分時間ｔに正比例し
て増加し、その積分出力／時間特性の傾きＡは式（６）
に示すようになる。That is, when Van ≦ Vref / 2, the potential of the inverting input terminal of the operational amplifier 13a is Vref / 2, and therefore a current flows through the resistor R in the direction of arrow α shown in FIG. Therefore, the integral output Vo increases in direct proportion to the integral time t, and the slope A of the integral output / time characteristic is given by the equation (6).
As shown in.

【００４６】Ａ＝Ｖａｎ／２ＣＲ……（６） また、Ｖａｎ＞Ｖｒｅｆ／２の場合、抵抗Ｒには図２に
示す矢印βの方向へ電流が流れる。従って、積分出力Ｖ
ｏは積分時間ｔに正比例して減少し、その積分出力／時
間特性の傾きＡは式（７）に示すようになる。A = Van / 2CR (6) When Van> Vref / 2, a current flows through the resistor R in the direction of arrow β shown in FIG. Therefore, the integrated output V
o decreases in direct proportion to the integration time t, and the slope A of the integration output / time characteristic is as shown in equation (7).

【００４７】Ａ＝−Ｖａｎ／２ＣＲ……（７） 次に、カウンタ回路１９が時間Ｔ３を計時した時点で、
入力制御回路１２はスイッチＳＷ２を接点ｂから接点ｃ
に切り換える。そして、カウンタ回路１９は計時動作を
一旦中止して、カウント値を零に戻す。A = -Van / 2CR (7) Next, when the counter circuit 19 measures the time T3,
The input control circuit 12 switches the switch SW2 from the contact b to the contact c.
Switch to. Then, the counter circuit 19 temporarily stops the time counting operation and returns the count value to zero.

【００４８】尚、時間Ｔ３は、式（８）に示すように、
時定数ＣＲの１／２に等しい時間に予め定められてい
る。つまり、時間Ｔ３は、従来技術における時間Ｔ１の
１／２である。The time T3 is as shown in the equation (8).
The time is predetermined to be equal to 1/2 of the time constant CR. That is, the time T3 is 1/2 of the time T1 in the conventional technique.

【００４９】Ｔ３＝ＣＲ／２＝Ｔ１／２……（８） 続いて、スイッチＳＷ３の出力を積分器１３に入力す
る。それと同時に、カウンタ回路１９は新たな計時動作
を開始する。T3 = CR / 2 = T1 / 2 (8) Then, the output of the switch SW3 is input to the integrator 13. At the same time, the counter circuit 19 starts a new timing operation.

【００５０】すると、積分器１３は、オペアンプ１３ａ
の非反転入力端子の入力電圧である比較基準電圧（＝Ｖ
ｒｅｆ／２）分だけ反転入力端子の電位をシフトアップ
し、スイッチＳＷ３の出力（＝被積分基準電圧）を積分
して積分出力Ｖｏを出力する。Then, the integrator 13 has the operational amplifier 13a.
Reference voltage (= V) which is the input voltage of the non-inverting input terminal of
The potential of the inverting input terminal is shifted up by ref / 2), the output of the switch SW3 (= integrated reference voltage) is integrated, and the integrated output Vo is output.

【００５１】つまり、Ｖａｎ＜Ｖｒｅｆ／２の場合、ス
イッチＳＷ３からはＶｒｅｆが出力される。すると、オ
ペアンプ１３ａの反転入力端子の電位はＶｒｅｆ／２で
あるため、抵抗Ｒの両端電圧はＶｒｅｆ／２になり、図
２に示す矢印βの方向へ電流が流れる。従って、積分出
力Ｖｏは積分時間ｔに正比例して減少し、その積分出力
／時間特性の傾きＢはアナログ信号Ｖａｎとは関係無く
一定で、式（９）に示すようになる。That is, when Van <Vref / 2, Vref is output from the switch SW3. Then, since the potential of the inverting input terminal of the operational amplifier 13a is Vref / 2, the voltage across the resistor R becomes Vref / 2, and the current flows in the direction of arrow β shown in FIG. Therefore, the integral output Vo decreases in direct proportion to the integral time t, and the slope B of the integral output / time characteristic is constant irrespective of the analog signal Van and is as shown in the equation (9).

【００５２】Ｂ＝−Ｖｒｅｆ／２ＣＲ……（９） また、Ｖａｎ＞Ｖｒｅｆ／２の場合、スイッチＳＷ３は
接点ｅすなわちグランドに接続される。すると、オペア
ンプ１３ａの反転入力端子の電位はＶｒｅｆ／２である
ため、抵抗Ｒの両端電圧はＶｒｅｆ／２になり、図２に
示す矢印αの方向へ電流が流れる。従って、積分出力Ｖ
ｏは積分時間ｔに正比例して増加し、その積分出力／時
間特性の傾きＢはアナログ信号Ｖａｎとは関係無く一定
で、式（１０）に示すようになる。B = -Vref / 2CR (9) When Van> Vref / 2, the switch SW3 is connected to the contact e, that is, the ground. Then, since the potential of the inverting input terminal of the operational amplifier 13a is Vref / 2, the voltage across the resistor R becomes Vref / 2, and a current flows in the direction of arrow α shown in FIG. Therefore, the integrated output V
o increases in direct proportion to the integration time t, and the slope B of the integration output / time characteristic is constant regardless of the analog signal Van, and is as shown in equation (10).

【００５３】Ｂ＝Ｖｒｅｆ／２ＣＲ……（１０） そして、積分器１３の積分出力ＶｏがＶｒｅｆ／２と等
しくなった時、比較器１８は反転信号をカウンタ回路１
９に出力する。B = Vref / 2CR (10) When the integrated output Vo of the integrator 13 becomes equal to Vref / 2, the comparator 18 outputs an inverted signal to the counter circuit 1
Output to 9.

【００５４】カウンタ回路１９は、スイッチＳＷ２が接
点ｃに切り換えられてから、積分器１３の積分出力Ｖｏ
がＶｒｅｆ／２と等しくなるまでの時間Ｔ４を計時し、
次段の演算回路１７に出力する。The counter circuit 19 outputs the integrated output Vo of the integrator 13 after the switch SW2 is switched to the contact c.
Time T4 until is equal to Vref / 2,
It outputs to the arithmetic circuit 17 of the next stage.

【００５５】すると、演算回路１７は、時間Ｔ４、時間
Ｔ３、アナログ信号Ｖａｎのレベル領域、被積分基準電
圧と比較基準電圧との差電圧であるＶｒｅｆ／２、より
アナログ信号Ｖａｎを求めてＡ／Ｄ変換出力として出力
する。Then, the arithmetic circuit 17 obtains the analog signal Van from time T4, time T3, the level region of the analog signal Van, Vref / 2 which is the difference voltage between the integrated reference voltage and the comparison reference voltage, and A / A is obtained. Output as D conversion output.

【００５６】すなわち、オペアンプ１３ａの反転入力端
子の電位は、非反転入力端子に入力されているＶｒｅｆ
／２の分だけシフトアップされている。従って、積分出
力ＶｏもＶｒｅｆ／２だけシフトアップされている。そ
こで、アナログ信号Ｖａｎのレベル領域に応じて積分出
力Ｖｏのシフトアップ分を補正することにより、アナロ
グ信号Ｖａｎを求めている。That is, the potential of the inverting input terminal of the operational amplifier 13a is Vref input to the non-inverting input terminal.
It has been shifted up by 1/2. Therefore, the integrated output Vo is also shifted up by Vref / 2. Therefore, the analog signal Van is obtained by correcting the shift-up amount of the integrated output Vo according to the level region of the analog signal Van.

【００５７】つまり、Ｖａｎ≦Ｖｒｅｆ／２の場合、時
間Ｔ４、時間Ｔ３、Ｖｒｅｆ／２の間には式（１１）の
関係があることから、演算回路１７は式（１２）によっ
てアナログ信号Ｖａｎの値を求めてＡ／Ｄ変換出力とし
て出力する。That is, when Van ≦ Vref / 2, the arithmetic circuit 17 has the relationship of the equation (11) between the time T4, the time T3, and Vref / 2. The value is obtained and output as an A / D conversion output.

【００５８】 Ｔ３：Ｖｒｅｆ／２＝Ｔ４：Ｖｒｅｆ／２−Ｖａｎ……（１１） Ｖａｎ＝Ｖｒｅｆ／２（１−Ｔ４／Ｔ３）……（１２） また、Ｖａｎ＞Ｖｒｅｆ／２の場合、時間Ｔ４、時間Ｔ
３、Ｖｒｅｆ／２の間には式（１３）の関係がある。従
って、演算回路１７は式（１４）によってアナログ信号
Ｖａｎの値を求めてＡ／Ｄ変換出力として出力する。T3: Vref / 2 = T4: Vref / 2−Van (11) Van = Vref / 2 (1−T4 / T3) (12) When Van> Vref / 2, the time T4. , Time T
3 and Vref / 2 have the relationship of Expression (13). Therefore, the arithmetic circuit 17 obtains the value of the analog signal Van by the equation (14) and outputs it as the A / D conversion output.

【００５９】 Ｔ３：Ｖｒｅｆ／２＝Ｔ４：Ｖａｎ−Ｖｒｅｆ／２……（１３） Ｖａｎ＝Ｖｒｅｆ／２（１＋Ｔ４／Ｔ３）……（１４） 上記のように、この２重積分型Ａ／Ｄコンバータは、ま
ず、アナログ信号ＶａｎとＶｒｅｆ／２とを比較し、ア
ナログ信号ＶａｎがＶｒｅｆ／２より大きい場合と、等
しいかまたは小さい場合とに分けるという、アナログ信
号Ｖａｎのレベル領域の判定を行う。そして、アナログ
信号Ｖａｎと比較基準電圧Ｖｒｅｆ／２との差電圧であ
るＶｒｅｆ／２を第１積分時間だけ積分器１３で積分す
る。T3: Vref / 2 = T4: Van-Vref / 2 (13) Van = Vref / 2 (1 + T4 / T3) (14) As described above, this double integration A / D converter First, the analog signal Van and Vref / 2 are compared with each other, and the level region of the analog signal Van is determined to be divided into a case where the analog signal Van is larger than Vref / 2 and a case where the analog signal Van is equal to or smaller than Vref / 2. Then, Vref / 2, which is the difference voltage between the analog signal Van and the comparison reference voltage Vref / 2, is integrated by the integrator 13 for the first integration time.

【００６０】次に、アナログ信号Ｖａｎのレベル領域に
応じた被積分基準電圧と比較基準電圧Ｖｒｅｆ／２との
差電圧であるＶｒｅｆ／２を第２積分時間だけ積分器１
３で積分する。Next, Vref / 2, which is the difference voltage between the integrated reference voltage corresponding to the level region of the analog signal Van and the comparison reference voltage Vref / 2, is set to the integrator 1 for the second integration time.
Integrate with 3.

【００６１】以上の２回の積分を行った後、演算回路１
７においてアナログ信号Ｖａｎのレベル領域に応じて補
正した演算を行う。そして、アナログ信号Ｖａｎの電位
をＡ／Ｄ変換出力として出力している。After performing the above two integrations, the arithmetic circuit 1
At 7, the calculation is performed according to the level range of the analog signal Van. Then, the potential of the analog signal Van is output as an A / D conversion output.

【００６２】従って、式（８）に示すように、第１回目
の積分の積分時間は、従来例（Ｔ１）に比べて、本実施
例（Ｔ３）では半分に短縮される。従って、式（６）〜
（１０）より、本実施例における第２回目の積分の積分
時間Ｔ４も、従来例における第２回目の積分の積分時間
Ｔ２に比べて半分に短縮される。すなわち、本実施例は
従来例より高速変換を行うことができる（アナログ信号
Ｖａｎのレベル領域の判定、および、スイッチＳＷ３の
切り換えに要する時間は、時間Ｔ３，Ｔ４に比べて極め
て短いため無視できる）。Therefore, as shown in the equation (8), the integration time of the first integration is shortened to half in this embodiment (T3) as compared with the prior art (T1). Therefore, equation (6)-
From (10), the integration time T4 of the second integration in the present embodiment is also halved compared to the integration time T2 of the second integration in the conventional example. That is, the present embodiment can perform faster conversion than the conventional example (the time required for the determination of the level region of the analog signal Van and the switching of the switch SW3 is extremely shorter than the times T3 and T4 and can be ignored). ..

【００６３】しかも、式（６），（７）より、本実施例
の第１回目の積分における積分出力Ｖｏの傾きＡは、式
（１）に示す従来例の傾きの１／２である。従って、従
来例の１／２の時間（Ｔ３）で第１回目の積分を行うに
も関わらず、その積分出力Ｖｏの傾きＡも１／２である
ため、本実施例の精度は従来例と変わらない。Moreover, from the expressions (6) and (7), the slope A of the integrated output Vo in the first integration of this embodiment is 1/2 of the slope of the conventional example shown in the expression (1). Therefore, even though the first integration is performed in half the time (T3) of the conventional example, the slope A of the integrated output Vo is also 1/2, and the accuracy of this embodiment is the same as that of the conventional example. does not change.

【００６４】このように、本実施例においては、従来例
に比べて精度を下げることなく、低消費電力で高速変換
を行うことが可能な２重積分型Ａ／Ｄコンバータを提供
することができる。As described above, the present embodiment can provide a double integration type A / D converter capable of performing high-speed conversion with low power consumption without lowering accuracy as compared with the conventional example. ..

【００６５】尚、上記では正の電位であるアナログ信号
Ｖａｎについて説明したが、負の電位であるアナログ信
号Ｖａｎの場合は、負の基本基準電圧Ｖｒｅｆを用いて
上記と同様の方法によって、アナログ信号ＶａｎをＡ／
Ｄ変換することができる。Although the analog signal Van having a positive potential has been described above, in the case of the analog signal Van having a negative potential, the analog signal Van is used in the same manner as above using the negative basic reference voltage Vref. Van for A /
D conversion is possible.

【００６６】また、第１回目の積分を行う時間Ｔ３は、
時定数ＣＲの１／２以下の時間にして実施してもよい。 （第２実施例）以下、本発明を具体化した第２実施例を
図４，５に従って説明する。Further, the time T3 for performing the first integration is
The time may be set to 1/2 or less of the time constant CR. (Second Embodiment) A second embodiment of the present invention will be described below with reference to FIGS.

【００６７】尚、第１実施例と構成が同じ部分について
は符号を同じにしてその詳細な説明を省略し、異なる構
成についてのみ説明する。比較電圧生成手段としての分
圧回路３０は、直列に接続された同じ抵抗値の抵抗Ｒ３
１〜３３で構成され、予め定められた基本基準電圧Ｖｒ
ｅｆを均等に３分圧している。尚、アナログ信号Ｖａｎ
は正であって、基本基準電圧Ｖｒｅｆの電位以下とする
（すなわち、Ｖｒｅｆ≧Ｖａｎ≧０）。The parts having the same structure as those of the first embodiment are designated by the same reference numerals, and the detailed description thereof will be omitted. Only the different structure will be described. The voltage dividing circuit 30 as the comparison voltage generating means includes a resistor R3 connected in series and having the same resistance value.
1 to 33, which is a predetermined basic reference voltage Vr
ef is evenly divided by 3 minutes. The analog signal Van
Is positive and equal to or lower than the potential of the basic reference voltage Vref (that is, Vref ≧ Van ≧ 0).

【００６８】スイッチＳＷ３は、後記する積分制御回路
３３によって切り換え制御され、分圧回路３０から出力
されるＶｒｅｆ・２／３（接点ｆ）、Ｖｒｅｆ／３（接
点ｇ）、グランド（接点ｈ）を切り換えて、被積分基準
電圧をスイッチＳＷ２の接点ｃに出力している。The switch SW3 is switched and controlled by an integration control circuit 33 described later, and switches Vref · 2/3 (contact point f), Vref / 3 (contact point g), and ground (contact point h) output from the voltage dividing circuit 30. By switching, the integrated reference voltage is output to the contact c of the switch SW2.

【００６９】スイッチＳＷ４は、後記する積分制御回路
３３によって切り換え制御され、分圧回路３０から出力
されるＶｒｅｆ・２／３（接点ｉ）、Ｖｒｅｆ／３（接
点ｊ）、グランド（接点ｋ）を切り換えて、比較基準電
圧を積分器１３のオペアンプ１３ａと比較器１８のそれ
ぞれの非反転入力端子に出力している。The switch SW4 is switched and controlled by an integration control circuit 33 described later, and switches Vref · 2/3 (contact point i), Vref / 3 (contact point j), and ground (contact point k) output from the voltage dividing circuit 30. By switching, the comparison reference voltage is output to the non-inverting input terminals of the operational amplifier 13a of the integrator 13 and the comparator 18, respectively.

【００７０】比較器３１は、Ｓ／Ｈ回路１１から出力さ
れるアナログ信号Ｖａｎと、分圧回路３０から出力され
るＶｒｅｆ・２／３とを比較する。そして、アナログ信
号ＶａｎがＶｒｅｆ・２／３より大きい時は論理値Ｈレ
ベルの信号を積分制御回路３３に出力している。また、
アナログ信号ＶａｎがＶｒｅｆ・２／３と等しいかまた
は小さい時は論理値Ｌレベルの信号を積分制御回路３３
に出力している。The comparator 31 compares the analog signal Van output from the S / H circuit 11 with Vref · 2/3 output from the voltage dividing circuit 30. Then, when the analog signal Van is larger than Vref · 2/3, a signal of logical value H level is output to the integration control circuit 33. Also,
When the analog signal Van is equal to or smaller than Vref · 2/3, the integration control circuit 33 outputs a signal of logical value L level.
Is output to.

【００７１】比較器３２は、Ｓ／Ｈ回路１１から出力さ
れるアナログ信号Ｖａｎと、分圧回路３０から出力され
るＶｒｅｆ／３とを比較する。そして、アナログ信号Ｖ
ａｎがＶｒｅｆ／３より大きい時は論理値Ｈレベルの信
号を積分制御回路３３に出力している。また、アナログ
信号ＶａｎがＶｒｅｆ／３と等しいかまたは小さい時は
論理値Ｌレベルの信号を積分制御回路３３に出力してい
る。The comparator 32 compares the analog signal Van output from the S / H circuit 11 with Vref / 3 output from the voltage dividing circuit 30. And the analog signal V
When an is larger than Vref / 3, a signal of logical H level is output to the integration control circuit 33. Further, when the analog signal Van is equal to or smaller than Vref / 3, it outputs a signal of logical value L level to the integration control circuit 33.

【００７２】積分制御回路３３は比較器３１，３２の出
力を入力し、それに基づいてスイッチＳＷ３，４を制御
している。すなわち、比較器３１から論理値Ｈレベルの
信号を入力した時は、スイッチＳＷ３を接点ｇに接続
し、スイッチＳＷ４を接点ｉに接続している。また、比
較器３１から論理値Ｌレベルの信号を入力し、比較器３
２から論理値Ｈレベルの信号を入力した時は、スイッチ
ＳＷ３を接点ｈに接続し、スイッチＳＷ４を接点ｊに接
続している。また、比較器３２から論理値Ｌレベルの信
号を入力した時はスイッチＳＷ３を接点ｆに接続し、ス
イッチＳＷ４を接点ｊに接続している。The integration control circuit 33 inputs the outputs of the comparators 31 and 32 and controls the switches SW3 and SW4 based on the inputs. That is, when a signal of logical H level is input from the comparator 31, the switch SW3 is connected to the contact g and the switch SW4 is connected to the contact i. Further, the signal of the logical value L level is input from the comparator 31, and the comparator 3
When the signal of logical value H level is input from 2, the switch SW3 is connected to the contact h and the switch SW4 is connected to the contact j. Further, when the signal of the logical value L level is input from the comparator 32, the switch SW3 is connected to the contact f and the switch SW4 is connected to the contact j.

【００７３】また、積分制御回路３３は、アナログ信号
Ｖａｎのレベル領域の判定を行い、アナログ信号Ｖａｎ
のレベル領域を演算回路１７へ出力している。レベル領
域の判定とは、Ｖｒｅｆ・２／３とＶｒｅｆ／３を境界
として、アナログ信号Ｖａｎがどの領域にあるかを判定
することである。すなわち、Ｖａｎ＞Ｖｒｅｆ・２／
３、Ｖｒｅｆ・２／３≧Ｖａｎ＞Ｖｒｅｆ／３、Ｖｒｅ
ｆ／３≧Ｖａｎ、のいずれの領域にあるかを判定するこ
とである。Further, the integration control circuit 33 determines the level region of the analog signal Van and determines the analog signal Van.
The level region of is output to the arithmetic circuit 17. The determination of the level region is to determine in which region the analog signal Van is located with Vref · 2/3 and Vref / 3 as boundaries. That is, Van> Vref / 2 /
3, Vref · 2/3 ≧ Van> Vref / 3, Vre
It is to determine in which region of f / 3 ≧ Van.

【００７４】そして、積分制御回路３３と比較器３１，
３２とでレベル判定手段を構成し、積分制御回路３３と
スイッチＳＷ４とで比較制御手段を構成し、積分制御回
路３３とスイッチＳＷ３とで積分制御手段を構成してい
る。Then, the integration control circuit 33 and the comparator 31,
32 forms a level determination means, the integration control circuit 33 and the switch SW4 form a comparison control means, and the integration control circuit 33 and the switch SW3 form an integration control means.

【００７５】積分器１３は、オペアンプ１３ａとコンデ
ンサＣおよび抵抗Ｒとで構成されている。そして、オペ
アンプ１３ａの非反転入力端子の入力電圧であるスイッ
チＳＷ４の出力（＝比較基準電圧）分だけ反転入力端子
の電位をシフトアップし、コンデンサＣの容量と抵抗Ｒ
の抵抗値の積である時定数ＣＲに従って、スイッチＳＷ
２の出力を積分して積分出力Ｖｏを出力している。尚、
本第２実施例における時定数ＣＲは、従来技術で示した
時定数ＣＲと等しい。The integrator 13 is composed of an operational amplifier 13a, a capacitor C and a resistor R. Then, the potential of the inverting input terminal is shifted up by the output (= comparison reference voltage) of the switch SW4 which is the input voltage of the non-inverting input terminal of the operational amplifier 13a, and the capacitance of the capacitor C and the resistance R
According to the time constant CR which is the product of the resistance values of the switch SW
The output of 2 is integrated and the integrated output Vo is output. still,
The time constant CR in the second embodiment is equal to the time constant CR shown in the prior art.

【００７６】比較器１８は、積分器１３の積分出力Ｖｏ
とスイッチＳＷ４の出力とを比較して、比較器１８の差
動入力が反転した時に出力信号のレベルが反転し、その
反転に伴って反転信号をカウンタ回路１９に出力してい
る。The comparator 18 outputs the integrated output Vo of the integrator 13.
And the output of the switch SW4 are compared, and the level of the output signal is inverted when the differential input of the comparator 18 is inverted, and the inverted signal is output to the counter circuit 19 in accordance with the inversion.

【００７７】入力制御回路１２はカウンタ回路１９の出
力を入力し、それに基づいてスイッチＳＷ２を制御して
いる。すなわち、入力制御回路１２は、Ｓ／Ｈ回路１１
がアナログ信号Ｖａｎをサンプリングしている時、およ
び、比較器３１，３２がアナログ信号ＶａｎとＶｒｅｆ
・２／３，Ｖｒｅｆ／３とをそれぞれ比較している時に
は、スイッチＳＷ２を接点ａに接続させる。次に、アナ
ログ信号ＶａｎのＡ／Ｄ変換処理が開始されると同時
に、スイッチＳＷ２を接点ｂに接続させる。その後、カ
ウンタ回路１９が時定数ＣＲの１／３に等しい時間であ
る時間Ｔ５（＝第１積分時間）を計時した時点で、スイ
ッチＳＷ２を接点ｂから接点ｃに切り換える。The input control circuit 12 receives the output of the counter circuit 19 and controls the switch SW2 based on the input. That is, the input control circuit 12 includes the S / H circuit 11
Is sampling the analog signal Van, and the comparators 31 and 32 are analog signals Van and Vref.
-When comparing 2/3 and Vref / 3, respectively, the switch SW2 is connected to the contact a. Next, the switch SW2 is connected to the contact b at the same time when the A / D conversion process of the analog signal Van is started. After that, when the counter circuit 19 measures the time T5 (= first integration time) which is a time equal to 1/3 of the time constant CR, the switch SW2 is switched from the contact b to the contact c.

【００７８】カウンタ回路１９は、スイッチＳＷ２が接
点ｂに接続されると同時に計時を開始し、時間Ｔ５を計
時した時点で、一旦計時動作を中止しカウント値を零に
戻す。そして、スイッチＳＷ２が接点ｃに切り換えられ
ると同時に新たな計時動作を開始し、比較器１８から反
転信号が入力されるまでの時間Ｔ６（＝第２積分時間）
を計時する。The counter circuit 19 starts timing at the same time when the switch SW2 is connected to the contact b, and when the time T5 is counted, the counting operation is temporarily stopped and the count value is returned to zero. Then, at the same time that the switch SW2 is switched to the contact c, a new timing operation is started, and a time T6 (= second integration time) until the inverted signal is input from the comparator 18
Time.

【００７９】演算回路１７は、カウンタ回路１９から時
間Ｔ５を入力すると共に、積分制御回路３３からアナロ
グ信号Ｖａｎのレベル領域を入力している。そして、時
間Ｔ５，Ｔ６、アナログ信号Ｖａｎのレベル領域、被積
分基準電圧と比較基準電圧との差電圧であるＶｒｅｆ／
３、よりアナログ信号Ｖａｎを演算して求め、Ａ／Ｄ変
換出力として出力している。The arithmetic circuit 17 receives the time T5 from the counter circuit 19 and the level region of the analog signal Van from the integration control circuit 33. Then, at times T5 and T6, the level region of the analog signal Van, Vref / which is the difference voltage between the integrated reference voltage and the comparison reference voltage.
3, the analog signal Van is calculated and obtained, and is output as an A / D conversion output.

【００８０】次に、上記のように構成した２重積分型Ａ
／Ｄコンバータの作用を図５に従って説明する。尚、以
下の説明では、コンデンサＣの容量を「Ｃ」、抵抗Ｒの
抵抗値を「Ｒ」と表記する。Next, the double integral type A configured as described above.
The operation of the / D converter will be described with reference to FIG. In the following description, the capacitance of the capacitor C will be referred to as “C” and the resistance value of the resistor R will be referred to as “R”.

【００８１】まず、Ｓ／Ｈ回路１１のスイッチＳＷ１を
オンにし、ＳＷ２を接点ａ、ＳＷ３を接点ｈ、ＳＷ４を
接点ｋにそれぞれ接続する。そして、Ｓ／Ｈ回路１１に
よってアナログ信号Ｖａｎをサンプリングする。次に、
スイッチＳＷ１をオフにしてアナログ信号Ｖａｎをホー
ルドする。この後、スイッチＳＷ１はアナログ信号Ｖａ
ｎのＡ／Ｄ変換処理が終了するまでオフの状態を続け
る。First, the switch SW1 of the S / H circuit 11 is turned on to connect SW2 to the contact a, SW3 to the contact h, and SW4 to the contact k, respectively. Then, the S / H circuit 11 samples the analog signal Van. next,
The switch SW1 is turned off and the analog signal Van is held. After that, the switch SW1 turns on the analog signal Va.
The off state is continued until the A / D conversion process of n is completed.

【００８２】続いて、Ｓ／Ｈ回路１１によってホールド
されたアナログ信号Ｖａｎと、分圧回路３０から出力さ
れたＶｒｅｆ・２／３とを比較器３１で比較する。ま
た、Ｓ／Ｈ回路１１によってホールドされたアナログ信
号Ｖａｎと、分圧回路３０から出力されたＶｒｅｆ／３
とを比較器３２で比較する。Then, the comparator 31 compares the analog signal Van held by the S / H circuit 11 with Vref · 2/3 output from the voltage dividing circuit 30. In addition, the analog signal Van held by the S / H circuit 11 and the Vref / 3 output from the voltage dividing circuit 30.
Are compared by the comparator 32.

【００８３】積分制御回路３３は比較器３１，３２の出
力信号に基づいて、Ｖａｎ＞Ｖｒｅｆ・２／３の場合
は、スイッチＳＷ３を接点ｇに接続させると共に、スイ
ッチＳＷ４を接点ｉに接続させる。The integration control circuit 33 connects the switch SW3 to the contact g and the switch SW4 to the contact i based on the output signals of the comparators 31 and 32 when Van> Vref · 2/3.

【００８４】また、Ｖｒｅｆ・２／３≧Ｖａｎ＞Ｖｒｅ
ｆ／３の場合は、スイッチＳＷ３を接点ｈに接続させる
と共に、スイッチＳＷ４を接点ｊに接続させる。また、
Ｖｒｅｆ／３≧Ｖａｎの場合は、スイッチＳＷ３を接点
ｆに接続させると共に、スイッチＳＷ４を接点ｊに接続
させる。Further, Vref · 2/3 ≧ Van> Vre
In the case of f / 3, the switch SW3 is connected to the contact h and the switch SW4 is connected to the contact j. Also,
When Vref / 3 ≧ Van, the switch SW3 is connected to the contact f and the switch SW4 is connected to the contact j.

【００８５】そして、アナログ信号ＶａｎのＡ／Ｄ変換
処理を開始する。まず、入力制御回路１２によってスイ
ッチＳＷ２を接点ｂに接続させて、積分器１３にＳ／Ｈ
回路１１によってホールドされたアナログ信号Ｖａｎを
入力する。Then, the A / D conversion process of the analog signal Van is started. First, the input control circuit 12 connects the switch SW2 to the contact b to cause the integrator 13 to perform S / H.
The analog signal Van held by the circuit 11 is input.

【００８６】すると、積分器１３は、オペアンプ１３ａ
の非反転入力端子の入力電圧であるスイッチＳＷ４の出
力（＝比較基準電圧）分だけ反転入力端子の電位をシフ
トアップし、アナログ信号Ｖａｎを積分して積分出力Ｖ
ｏを出力する。Then, the integrator 13 operates in the operational amplifier 13a.
The potential of the inverting input terminal is shifted up by the output (= comparison reference voltage) of the switch SW4, which is the input voltage of the non-inverting input terminal of, and the integrated output V is obtained by integrating the analog signal Van.
Output o.

【００８７】すなわち、図５に示すように、積分時間ｔ
＝０において、Ｖａｎ＞Ｖｒｅｆ・２／３の場合は積分
出力Ｖｏ＝Ｖｒｅｆ・２／３となる。また、Ｖｒｅｆ・
２／３≧Ｖａｎ＞Ｖｒｅｆ／３の場合とＶｒｅｆ／３≧
Ｖａｎの場合は積分出力Ｖｏ＝Ｖｒｅｆ／２となる。That is, as shown in FIG. 5, the integration time t
= 0, if Van> Vref · 2/3, the integrated output Vo = Vref · 2/3. Also, Vref
2/3 ≧ Van> Vref / 3 and Vref / 3 ≧
In the case of Van, the integrated output Vo = Vref / 2.

【００８８】そして、積分時間ｔに正比例して積分出力
Ｖｏが増加または減少するという、積分出力／時間特性
を示す。つまり、Ｖａｎ＞Ｖｒｅｆ・２／３の場合、オ
ペアンプ１３ａの反転入力端子の電位はＶｒｅｆ・２／
３であるため、抵抗Ｒには図２に示す矢印βの方向へ電
流が流れる。従って、積分出力Ｖｏは積分時間ｔに正比
例して減少し、その積分出力／時間特性の傾きＡは式
（１５）に示すようになる。An integral output / time characteristic is shown in which the integral output Vo increases or decreases in direct proportion to the integral time t. That is, when Van> Vref · 2/3, the potential of the inverting input terminal of the operational amplifier 13a is Vref · 2/2 /
3, the current flows through the resistor R in the direction of the arrow β shown in FIG. Therefore, the integral output Vo decreases in direct proportion to the integral time t, and the slope A of the integral output / time characteristic becomes as shown in the equation (15).

【００８９】Ａ＝−Ｖａｎ／３ＣＲ……（１５） また、Ｖｒｅｆ・２／３≧Ｖａｎ＞Ｖｒｅｆ／３の場
合、オペアンプ１３ａの反転入力端子の電位はＶｒｅｆ
／３であるため、抵抗Ｒには図２に示す矢印βの方向へ
電流が流れる。従って、積分出力Ｖｏは積分時間ｔに正
比例して減少し、その積分出力／時間特性の傾きＡは式
（１５）に示すようになる。A = -Van / 3CR (15) When Vref · 2/3 ≧ Van> Vref / 3, the potential of the inverting input terminal of the operational amplifier 13a is Vref.
Therefore, a current flows through the resistor R in the direction of the arrow β shown in FIG. Therefore, the integral output Vo decreases in direct proportion to the integral time t, and the slope A of the integral output / time characteristic becomes as shown in the equation (15).

【００９０】また、Ｖｒｅｆ／３≧Ｖａｎの場合、オペ
アンプ１３ａの反転入力端子の電位はＶｒｅｆ／３であ
るため、抵抗Ｒには図２に示す矢印αの方向へ電流が流
れる。従って、積分出力Ｖｏは積分時間ｔに正比例して
増加し、その積分出力／時間特性の傾きＡは式（１６）
に示すようになる。When Vref / 3 ≧ Van, the electric potential of the inverting input terminal of the operational amplifier 13a is Vref / 3, and therefore a current flows through the resistor R in the direction of arrow α shown in FIG. Therefore, the integral output Vo increases in direct proportion to the integral time t, and the slope A of the integral output / time characteristic is given by the equation (16).
As shown in.

【００９１】Ａ＝Ｖａｎ／３ＣＲ……（１６） 次に、カウンタ回路１９が時間Ｔ５を計時した時点で、
入力制御回路１２はスイッチＳＷ２を接点ｂから接点ｃ
に切り換える。そして、カウンタ回路１９は計時動作を
一旦中止して、カウント値を零に戻す。A = Van / 3CR (16) Next, when the counter circuit 19 measures the time T5,
The input control circuit 12 switches the switch SW2 from the contact b to the contact c.
Switch to. Then, the counter circuit 19 temporarily stops the time counting operation and returns the count value to zero.

【００９２】尚、時間Ｔ５は、式（１７）に示すよう
に、時定数ＣＲの１／３に等しい時間に予め定められて
いる。つまり、時間Ｔ５は、従来技術における時間Ｔ１
の１／３である。The time T5 is preset to a time equal to 1/3 of the time constant CR, as shown in the equation (17). That is, the time T5 is the time T1 in the conventional technique.
1/3 of that.

【００９３】Ｔ５＝ＣＲ／３＝Ｔ１／３……（１７） 続いて、スイッチＳＷ３の出力を積分器１３に入力す
る。それと同時に、カウンタ回路１９は新たな計時動作
を開始する。T5 = CR / 3 = T1 / 3 (17) Then, the output of the switch SW3 is input to the integrator 13. At the same time, the counter circuit 19 starts a new timing operation.

【００９４】すると、積分器１３は、オペアンプ１３ａ
の非反転入力端子の入力電圧であるスイッチＳＷ４の出
力（＝比較基準電圧）分だけ反転入力端子の電位をシフ
トアップし、スイッチＳＷ３の出力（＝被積分基準電
圧）を積分して積分出力Ｖｏを出力する。Then, the integrator 13 operates in the operational amplifier 13a.
The potential of the inverting input terminal is shifted up by the output (= comparison reference voltage) of the switch SW4, which is the input voltage of the non-inverting input terminal of, and the output (= integrated reference voltage) of the switch SW3 is integrated to obtain an integrated output Vo Is output.

【００９５】つまり、Ｖａｎ＞Ｖｒｅｆ・２／３の場
合、スイッチＳＷ３からはＶｒｅｆ／３が出力される。
すると、オペアンプ１３ａの反転入力端子の電位はＶｒ
ｅｆ・２／３であるため、抵抗Ｒの両端電圧はＶｒｅｆ
／３になり、図２に示す矢印αの方向へ電流が流れる。
従って、積分出力Ｖｏは積分時間ｔに正比例して増加
し、その積分出力／時間特性の傾きＢはアナログ信号Ｖ
ａｎとは関係無く一定で、式（１８）に示すようにな
る。That is, when Van> Vref · 2/3, Vref / 3 is output from the switch SW3.
Then, the potential of the inverting input terminal of the operational amplifier 13a becomes Vr.
Since it is ef · 2/3, the voltage across the resistor R is Vref.
It becomes / 3, and a current flows in the direction of arrow α shown in FIG.
Therefore, the integral output Vo increases in direct proportion to the integral time t, and the slope B of the integral output / time characteristic is the analog signal V.
It is constant regardless of an and becomes as shown in Expression (18).

【００９６】Ｂ＝Ｖｒｅｆ／３ＣＲ……（１８） また、Ｖｒｅｆ・２／３≧Ｖａｎ＞Ｖｒｅｆ／３の場
合、スイッチＳＷ３は接点ｈすなわちグランドに接続さ
れる。すると、オペアンプ１３ａの反転入力端子の電位
はＶｒｅｆ／３であるため、抵抗Ｒの両端電圧はＶｒｅ
ｆ／３になり、図２に示す矢印αの方向へ電流が流れ
る。従って、積分出力Ｖｏは積分時間ｔに正比例して増
加し、その積分出力／時間特性の傾きＢはアナログ信号
Ｖａｎとは関係無く一定で、式（１８）に示すようにな
る。B = Vref / 3CR (18) When Vref · 2/3 ≧ Van> Vref / 3, the switch SW3 is connected to the contact point h, that is, the ground. Then, since the potential of the inverting input terminal of the operational amplifier 13a is Vref / 3, the voltage across the resistor R becomes Vre
It becomes f / 3, and current flows in the direction of arrow α shown in FIG. Therefore, the integral output Vo increases in direct proportion to the integral time t, and the slope B of the integral output / time characteristic is constant regardless of the analog signal Van, and is as shown in the equation (18).

【００９７】また、Ｖｒｅｆ／３≧Ｖａｎの場合、スイ
ッチＳＷ３からはＶｒｅｆ・２／３が出力される。する
と、オペアンプ１３ａの反転入力端子の電位はＶｒｅｆ
／３であるため、抵抗Ｒの両端電圧はＶｒｅｆ／３にな
り、図２に示す矢印βの方向へ電流が流れる。従って、
積分出力Ｖｏは積分時間ｔに正比例して減少し、その積
分出力／時間特性の傾きＢはアナログ信号Ｖａｎとは関
係無く一定で、式（１９）に示すようになる。When Vref / 3 ≧ Van, Vref · 2/3 is output from the switch SW3. Then, the potential of the inverting input terminal of the operational amplifier 13a becomes Vref.
Since it is / 3, the voltage across the resistor R becomes Vref / 3, and a current flows in the direction of arrow β shown in FIG. Therefore,
The integral output Vo decreases in direct proportion to the integral time t, and the slope B of the integral output / time characteristic is constant regardless of the analog signal Van, and is as shown in the equation (19).

【００９８】Ｂ＝−Ｖｒｅｆ／３ＣＲ……（１９） そして、積分器１３の積分出力ＶｏがスイッチＳＷ４の
出力と等しくなった時、比較器１８は反転信号をカウン
タ回路１９に出力する。B = -Vref / 3CR (19) Then, when the integrated output Vo of the integrator 13 becomes equal to the output of the switch SW4, the comparator 18 outputs an inverted signal to the counter circuit 19.

【００９９】カウンタ回路１９は、スイッチＳＷ２が接
点ｃに切り換えられてから、積分器１３の積分出力Ｖｏ
がスイッチＳＷ４の出力と等しくなるまでの時間Ｔ６を
計時し、次段の演算回路１７に出力する。The counter circuit 19 outputs the integrated output Vo of the integrator 13 after the switch SW2 is switched to the contact c.
Is counted as the output of the switch SW4, and the time T6 is measured and output to the arithmetic circuit 17 in the next stage.

【０１００】すると、演算回路１７は、時間Ｔ５、時間
Ｔ６、アナログ信号Ｖａｎのレベル領域、被積分基準電
圧と比較基準電圧との差電圧であるＶｒｅｆ／３、より
アナログ信号Ｖａｎを求めてＡ／Ｄ変換出力として出力
する。Then, the arithmetic circuit 17 obtains the analog signal Van from the time T5, the time T6, the level region of the analog signal Van, Vref / 3 which is the difference voltage between the integrated reference voltage and the comparison reference voltage, and A / A is obtained. Output as D conversion output.

【０１０１】すなわち、オペアンプ１３ａの反転入力端
子の電位は、非反転入力端子に入力されているスイッチ
ＳＷ４の出力分だけシフトアップされている。従って、
積分出力ＶｏもスイッチＳＷ４の出力分だけシフトアッ
プされている。そこで、アナログ信号Ｖａｎのレベル領
域に応じて積分出力Ｖｏのシフトアップ分を補正してい
る。That is, the potential of the inverting input terminal of the operational amplifier 13a is shifted up by the output of the switch SW4 input to the non-inverting input terminal. Therefore,
The integrated output Vo is also shifted up by the output of the switch SW4. Therefore, the shift-up amount of the integrated output Vo is corrected according to the level region of the analog signal Van.

【０１０２】つまり、Ｖａｎ＞Ｖｒｅｆ・２／３の場
合、時間Ｔ６、時間Ｔ５、スイッチＳＷ４の出力である
Ｖｒｅｆ・２／３の間には式（２０）の関係があること
から、演算回路１７は式（２１）によってアナログ信号
Ｖａｎの値を求めてＡ／Ｄ変換出力として出力する。That is, in the case of Van> Vref · 2/3, the arithmetic circuit 17 has the relationship of equation (20) between time T6, time T5, and Vref · 2/3 which is the output of the switch SW4. Calculates the value of the analog signal Van by the equation (21) and outputs it as an A / D conversion output.

【０１０３】 Ｔ５：Ｖｒｅｆ／３＝Ｔ６：Ｖａｎ−Ｖｒｅｆ・２／３……（２０） Ｖａｎ＝Ｖｒｅｆ／３（２＋Ｔ６／Ｔ５）……（２１） また、Ｖｒｅｆ・２／３≧Ｖａｎ＞Ｖｒｅｆ／３の場
合、時間Ｔ６、時間Ｔ５、スイッチＳＷ４の出力である
Ｖｒｅｆ／３の間には式（２２）の関係があることか
ら、演算回路１７は式（２３）によってアナログ信号Ｖ
ａｎの値を求めてＡ／Ｄ変換出力として出力する。T5: Vref / 3 = T6: Van−Vref · 2/3 (20) Van = Vref / 3 (2 + T6 / T5) (21) Further, Vref / 2/3 ≧ Van> Vref / In the case of 3, there is a relation of equation (22) among time T6, time T5, and Vref / 3 which is the output of the switch SW4. Therefore, the arithmetic circuit 17 uses the equation (23) to calculate the analog signal V
The value of an is obtained and output as an A / D conversion output.

【０１０４】 Ｔ５：Ｖｒｅｆ／３＝Ｔ６：Ｖｒｅｆ／３−Ｖａｎ……（２２） Ｖａｎ＝Ｖｒｅｆ／３（１−Ｔ６／Ｔ５）……（２３） また、Ｖｒｅｆ／３≧Ｖａｎの場合、時間Ｔ６、時間Ｔ
５、スイッチＳＷ４の出力であるＶｒｅｆ／３の間には
式（２４）の関係があることから、演算回路１７は式
（２５）によってアナログ信号Ｖａｎの値を求めてＡ／
Ｄ変換出力として出力する。T5: Vref / 3 = T6: Vref / 3−Van (22) Van = Vref / 3 (1−T6 / T5) (23) When Vref / 3 ≧ Van, the time T6. , Time T
5 and Vref / 3, which is the output of the switch SW4, have the relationship of Expression (24), so that the arithmetic circuit 17 obtains the value of the analog signal Van by Expression (25) and A /
Output as D conversion output.

【０１０５】 Ｔ５：Ｖｒｅｆ／３＝Ｔ６：Ｖａｎ−Ｖｒｅｆ／３……（２４） Ｖａｎ＝Ｖｒｅｆ／３（１＋Ｔ６／Ｔ５）……（２５） 上記のように、この２重積分型Ａ／Ｄコンバータは、ま
ず、アナログ信号ＶａｎとＶｒｅｆ／３およびＶｒｅｆ
・２／３とを比較し、アナログ信号Ｖａｎのレベル領域
の判定を行う。そして、そして、アナログ信号Ｖａｎと
比較基準電圧との差電圧であるＶｒｅｆ／３を第１積分
時間だけ積分器１３で積分する。T5: Vref / 3 = T6: Van−Vref / 3 (24) Van = Vref / 3 (1 + T6 / T5) (25) As described above, this double integration A / D converter is used. First, the analog signals Van and Vref / 3 and Vref
-Compare with 2/3 and determine the level area of the analog signal Van. Then, Vref / 3, which is the difference voltage between the analog signal Van and the comparison reference voltage, is integrated by the integrator 13 for the first integration time.

【０１０６】次に、アナログ信号Ｖａｎのレベル領域に
応じた被積分基準電圧と比較基準電圧との差電圧である
Ｖｒｅｆ／３を第２積分時間だけ積分器１３で積分す
る。以上の２回の積分を行った後、演算回路１７におい
てアナログ信号Ｖａｎのレベル領域に応じて補正した演
算を行う。そして、アナログ信号Ｖａｎの電位をＡ／Ｄ
変換出力として出力している。Next, Vref / 3, which is the difference voltage between the integrated reference voltage and the comparison reference voltage corresponding to the level region of the analog signal Van, is integrated by the integrator 13 for the second integration time. After performing the above-described two integrations, the arithmetic circuit 17 performs the arithmetic operation corrected according to the level region of the analog signal Van. Then, the potential of the analog signal Van is set to A / D.
It is output as conversion output.

【０１０７】従って、式（１７）に示すように、第１回
目の積分の積分時間は、従来例（Ｔ１）に比べて、本実
施例（Ｔ５）では１／３に短縮される。従って、式（１
５）〜（１９）より、本実施例における第２回目の積分
の積分時間Ｔ６も、従来例における第２回目の積分の積
分時間Ｔ２に比べて１／３に短縮される。すなわち、本
実施例は従来例より高速変換を行うことができる（アナ
ログ信号Ｖａｎのレベル領域の判定、および、スイッチ
ＳＷ３，ＳＷ４の切り換えに要する時間は、時間Ｔ５，
Ｔ６に比べて極めて短いため無視できる）。Therefore, as shown in equation (17), the integration time of the first integration is shortened to 1/3 in this embodiment (T5) as compared with the prior art (T1). Therefore, the formula (1
From 5) to (19), the integration time T6 of the second integration in this embodiment is also shortened to 1/3 of the integration time T2 of the second integration in the conventional example. That is, the present embodiment can perform faster conversion than the conventional example (the time required for determining the level region of the analog signal Van and switching the switches SW3, SW4 is the time T5.
It is extremely short compared to T6 and can be ignored).

【０１０８】しかも、式（１５），（１６）より、本実
施例の第１回目の積分における積分出力Ｖｏの傾きＡ
は、式（１）に示す従来例の傾きの１／３である。従っ
て、従来例の１／３の時間（Ｔ５）で第１回目の積分を
行うにも関わらず、その積分出力Ｖｏの傾きＡも１／３
であるため、本実施例の精度は従来例と変わらない。Moreover, from the equations (15) and (16), the slope A of the integrated output Vo in the first integration of this embodiment is
Is 1/3 of the inclination of the conventional example shown in Expression (1). Therefore, although the first integration is performed in 1/3 of the time (T5) of the conventional example, the slope A of the integrated output Vo is also 1/3.
Therefore, the accuracy of this embodiment is the same as that of the conventional example.

【０１０９】このように、本実施例においては、従来例
に比べて精度を下げることなく、低消費電力で高速変換
を行うことが可能な２重積分型Ａ／Ｄコンバータを提供
することができる。尚、上記では正の電位であるアナロ
グ信号Ｖａｎについて説明したが、負の電位であるアナ
ログ信号Ｖａｎの場合は、負の基本基準電圧Ｖｒｅｆを
用いて上記と同様の方法によって、アナログ信号Ｖａｎ
をＡ／Ｄ変換することができる。As described above, the present embodiment can provide the double integration type A / D converter capable of performing high-speed conversion with low power consumption without lowering the accuracy as compared with the conventional example. .. Although the analog signal Van having the positive potential has been described above, in the case of the analog signal Van having the negative potential, the analog signal Van is used in the same manner as above using the negative basic reference voltage Vref.
Can be A / D converted.

【０１１０】また、第１回目の積分を行う時間Ｔ５は、
時定数ＣＲの１／３以下の時間にして実施してもよい。
尚、本発明は上記実施例に限定されるものではなく、例
えば、アナログ信号Ｖａｎのレベル領域をさらに細分化
して実施してもよい。但し、レベル領域を細分化しすぎ
ると精度が低下してしまうため、アナログ信号Ｖａｎの
レベルに応じて適宜に決定する必要がある。The time T5 for performing the first integration is
The time may be set to 1/3 or less of the time constant CR.
The present invention is not limited to the above-described embodiment, and for example, the level region of the analog signal Van may be further subdivided and implemented. However, if the level region is subdivided too much, the accuracy is lowered, and therefore it is necessary to appropriately determine it according to the level of the analog signal Van.

【０１１１】[0111]

【発明の効果】以上詳述したように本発明によれば、簡
単な回路を付加するだけで精度を下げることなく、低消
費電力で高速変換を行うことが可能な２重積分型Ａ／Ｄ
コンバータを提供できるという優れた効果がある。As described above in detail, according to the present invention, a double integration type A / D capable of performing high speed conversion with low power consumption without lowering accuracy by adding a simple circuit.
There is an excellent effect that a converter can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.

【図２】第１実施例を示す回路図である。FIG. 2 is a circuit diagram showing a first embodiment.

【図３】第１実施例の積分器の積分出力の時間変位を示
す特性図である。FIG. 3 is a characteristic diagram showing a time displacement of an integrated output of the integrator of the first embodiment.

【図４】第２実施例を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment.

【図５】第２実施例の積分器の積分出力の時間変位を示
す特性図である。FIG. 5 is a characteristic diagram showing the time displacement of the integrated output of the integrator of the second embodiment.

【図６】従来例を示す回路図である。FIG. 6 is a circuit diagram showing a conventional example.

【図７】従来例の積分器の積分出力の時間変位を示す特
性図である。FIG. 7 is a characteristic diagram showing a time displacement of an integrated output of a conventional integrator.

【符号の説明】[Explanation of symbols]

１ 切り換え手段 Ｖａｎ アナログ信号 ＣＲ 時定数 Ｃ 時定数を決定するコンデンサ Ｒ 時定数を決定する抵抗 ２ 切り換え制御手段 ３ 積分器 Ｖｏ 積分出力 ４ 比較器 ５ 計時手段 ６ 演算回路 Ｖｒｅｆ 基本基準電圧 ７ 比較電圧生成手段 ８ レベル判定手段 ９ 比較制御手段 １０ 積分制御手段 1 switching means Van analog signal CR time constant C capacitor for determining time constant R resistance for determining time constant 2 switching control means 3 integrator Vo integration output 4 comparator 5 timing means 6 arithmetic circuit Vref basic reference voltage 7 comparison voltage generation Means 8 Level judging means 9 Comparison control means 10 Integral control means

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 入力信号としてのアナログ信号（Ｖａ
ｎ）と被積分基準電圧とを切り換えて出力する切り換え
手段（１）と、 切り換え手段（１）から第１積分時間だけアナログ信号
（Ｖａｎ）を出力させ、その後に、被積分基準電圧を出
力させる切り換え制御手段（２）と、 切り換え手段（１）の出力と比較基準電圧とを入力して
予め定められた時定数（ＣＲ）に従って積分し、その積
分値を積分出力（Ｖｏ）として出力する積分器（３）
と、 積分器（３）から出力される被積分基準電圧の積分出力
（Ｖｏ）と比較基準電圧とを比較して、被積分基準電圧
の積分出力（Ｖｏ）が比較基準電圧に到達したことを検
出する比較器（４）と、 比較器（４）に基づいて、被積分基準電圧の積分出力
（Ｖｏ）が比較基準電圧に到達するまでの時間である第
２積分時間を計時する計時手段（５）と、 第１および第２積分時間に基づいて、アナログ信号（Ｖ
ａｎ）のアナログ値を演算してＡ／Ｄ変換出力として出
力する演算回路（６）とからなる２重積分型Ａ／Ｄコン
バータにおいて、 基本基準電圧を等分圧し、その区分された各レベル領域
の境界の電圧を出力する比較電圧生成手段（７）と、 比較電圧生成手段（７）から出力された各電圧とアナロ
グ信号（Ｖａｎ）とを比較し、アナログ信号（Ｖａｎ）
のレベルの領域を判定するレベル判定手段（８）と、 レベル判定手段（８）が判定したアナログ信号（Ｖａ
ｎ）のレベル領域に対応する電圧を、前記比較基準電圧
として比較電圧生成手段（７）を介して積分器（３）お
よび比較器（４）へ出力させる比較制御手段（９）と、 レベル判定手段（８）が判定したアナログ信号（Ｖａ
ｎ）のレベル領域に対応する電圧を、前記被積分基準電
圧として比較電圧生成手段（７）を介して切り換え手段
（１）へ出力させる積分制御手段（１０）とを備えると
共に、 前記第１積分時間を、比較電圧生成手段（７）が区分し
たレベル領域の数で積分器（３）の時定数（ＣＲ）を除
した値としたことを特徴とする２重積分型Ａ／Ｄコンバ
ータ。1. An analog signal (Va as an input signal
switching means (1) for switching between n) and the integrated reference voltage for output, and an analog signal (Van) is output from the switching means (1) for a first integration time, and then the integrated reference voltage is output. The switching control means (2), the output of the switching means (1) and the comparison reference voltage are input, integration is performed according to a predetermined time constant (CR), and the integrated value is output as an integrated output (Vo). Bowl (3)
And comparing the integrated output (Vo) of the integrated reference voltage output from the integrator (3) with the comparison reference voltage, and confirming that the integrated output (Vo) of the integrated reference voltage has reached the comparison reference voltage. A comparator (4) for detecting, and a time-measuring means for measuring a second integration time which is a time until the integrated output (Vo) of the integrated reference voltage reaches the comparison reference voltage based on the comparator (4) ( 5) and the first and second integration times based on the analog signal (V
in a double integration type A / D converter comprising an arithmetic circuit (6) for calculating an analog value of (an) and outputting it as an A / D conversion output, a basic reference voltage is equally divided, and each divided level region is divided. The comparison voltage generation means (7) for outputting the voltage at the boundary of the comparison voltage and each voltage output from the comparison voltage generation means (7) are compared with the analog signal (Van) to obtain the analog signal (Van).
Level determination means (8) for determining the level area of the analog signal (Va) determined by the level determination means (8).
A comparison control means (9) for outputting a voltage corresponding to the level region of n) to the integrator (3) and the comparator (4) via the comparison voltage generation means (7) as the comparison reference voltage, and the level determination The analog signal (Va determined by the means (8)
n) is provided with integration control means (10) for outputting the voltage corresponding to the level region to the switching means (1) via the comparison voltage generation means (7) as the integrated reference voltage, and the first integration A double integration type A / D converter, wherein the time is a value obtained by dividing the time constant (CR) of the integrator (3) by the number of level regions divided by the comparison voltage generation means (7).