JPS6216063B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は入力信号のレベルを基準レベルにクラ
ンプするクランプ回路に関し、特にテレビジヨン
受像機等において映像信号の直流分再生を行なう
ためのクランプ回路に用いて最適なものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a clamp circuit that clamps the level of an input signal to a reference level, and is particularly suitable for use in a clamp circuit for reproducing the DC component of a video signal in a television receiver or the like. be.

例えばテレビジヨン受像機においては、映像信
号の直流分再生を行なうためのクランプ回路が必
要とされる。このクランプ回路では、例えばコン
デンサを同期パルスごとに充電してそのコンデン
サの端子電圧を同期パルスのピーク値に保持し、
これにより映像信号のクランプを行なつている。
しかし上記コンデンサは信号源に対して直列に設
けられる必要がある。またコンデンサの出力側の
端子はクランプすべきレベルにダイオードを介し
て接続される必要がある。 For example, a television receiver requires a clamp circuit for reproducing the DC component of a video signal. In this clamp circuit, for example, a capacitor is charged every synchronization pulse and the terminal voltage of the capacitor is held at the peak value of the synchronization pulse.
This clamps the video signal.
However, the capacitor needs to be placed in series with the signal source. Further, the output terminal of the capacitor must be connected to the level to be clamped via a diode.

従つてこのようなクランプ回路をIC化する場
合、上記コンデンサ用の二端子をICに設けなけ
ればならず、ICのピン端子が増加する欠点があ
つた。 Therefore, when such a clamp circuit is implemented as an IC, two terminals for the capacitor must be provided on the IC, which has the disadvantage of increasing the number of pin terminals on the IC.

本発明は上述の問題点に鑑みてなされたもので
あつて、そのベースに帰還電圧が供給される第１
のトランジスタとそのベースに基準電圧が供給さ
れる第２のトランジスタとが差動接続された比較
回路と、前記第１のトランジスタのコレクタから
得られる制御信号をこのコレクタにおいて入力信
号に差動的に加算して得られる加算信号を出力信
号として取り出すための第１のエミツタホロワ回
路と、前記加算信号をサンプリングするためにサ
ンプリングパルスによつて開閉されるゲート回路
とこのゲート回路によつてサンプリングされた信
号をホールドするためのサンプルホールド用コン
デンサとから成るサンプルホールド回路と、前記
加算信号を前記サンプルホールド回路へ供給する
ための第２のエミツタホロワ回路と、前記サンプ
ルホールド用コンデンサから得られるサンプルホ
ールド電圧を前記帰還電圧として前記第１のトラ
ンジスタのベースに供給するための第３のエミツ
タホロワ回路とをそれぞれ具備し、前記第１のエ
ミツタホロワ回路におけるPN接合の数と、前記
第２及び第３のエミツタホロワ回路におけるPN
接合の数の和とが一致するように構成することに
よつて、前記出力信号がトランジスタの温度特性
により変動するのを防止するように構成すると共
に、前記入力信号の前記サンプリングパルスに対
応する部分のレベルが前記基準電圧に応じた基準
レベルにクランプされた出力信号が得られるよう
に構成したことを特徴とするクランプ回路に係る
ものである。 The present invention has been made in view of the above-mentioned problems, and is directed to a first circuit whose base is supplied with a feedback voltage.
and a second transistor whose base is supplied with a reference voltage are differentially connected, and a control signal obtained from the collector of the first transistor is differentially connected to the input signal at the collector. A first emitter follower circuit for taking out the added signal obtained by the addition as an output signal, a gate circuit that is opened and closed by a sampling pulse to sample the added signal, and a signal sampled by the gate circuit. a sample-and-hold circuit consisting of a sample-and-hold capacitor for holding the sample-and-hold voltage; a second emitter follower circuit for supplying the addition signal to the sample-and-hold circuit; and a sample-and-hold voltage obtained from the sample and hold capacitor to and a third emitter follower circuit for supplying a feedback voltage to the base of the first transistor, the number of PN junctions in the first emitter follower circuit and the PN in the second and third emitter follower circuits respectively.
By configuring the sum of the numbers of junctions to match, the output signal is configured to be prevented from fluctuating due to the temperature characteristics of the transistor, and the portion of the input signal corresponding to the sampling pulse is configured. The present invention relates to a clamp circuit characterized in that the clamp circuit is configured to obtain an output signal whose level is clamped to a reference level corresponding to the reference voltage.

このように構成することによつて、入力信号を
基準レベルに安定にクランプすることができ、ま
たクランプ回路をIC化した場合、ICのピン端子
数を減少させることができるようにしている。 With this configuration, the input signal can be stably clamped to the reference level, and when the clamp circuit is implemented as an IC, the number of pin terminals of the IC can be reduced.

また第１〜第３のエミツタホロワ回路を構成す
るトランジスタの温度特性による出力電圧の変動
を無くして安定した出力信号を得ることができる
ようにしている。 Further, fluctuations in the output voltage due to temperature characteristics of the transistors constituting the first to third emitter follower circuits are eliminated, thereby making it possible to obtain a stable output signal.

以下本発明の実施例を図面を参照して説明す
る。 Embodiments of the present invention will be described below with reference to the drawings.

第１図は本発明を適用し得るクランプ回路の原
理を概略的に示す回路図である。 FIG. 1 is a circuit diagram schematically showing the principle of a clamp circuit to which the present invention can be applied.

第１図において、入力信号１（例えばテレビジ
ヨンの映像信号）と制御信号１５とが加算回路２
において差動的に加算される。この加算回路の出
力信号は、ゲート手段４及びホールドコンデンサ
５から成るサンプルホールド回路にバツフアーア
ンプ３を介して供給される。このコンデンサ５に
おいて保持されたサンプルホールド電圧は、バツ
フアーアンプ６を介して抵抗７，８から成る電圧
分割回路１３に供給される。この電圧分割回路１
３の分割電圧は、トランジスタ９，１０から成る
比較回路１４に供給され、ここで基準電圧源１１
の基準電圧Erと上記分割電圧との比較が行なわ
れる。そしてこの比較回路１４において検出され
た比較誤差に基いて形成された制御信号１５が、
上記加算回路２において入力信号と差動的に加算
される。 In FIG. 1, an input signal 1 (for example, a television video signal) and a control signal 15 are sent to an adder circuit 2.
are added differentially at . The output signal of this adder circuit is supplied via a buffer amplifier 3 to a sample and hold circuit consisting of a gate means 4 and a hold capacitor 5. The sample and hold voltage held in this capacitor 5 is supplied via a buffer amplifier 6 to a voltage dividing circuit 13 consisting of resistors 7 and 8. This voltage divider circuit 1
The divided voltage of 3 is supplied to a comparator circuit 14 consisting of transistors 9 and 10, where the reference voltage source 11
A comparison is made between the reference voltage Er and the divided voltage. The control signal 15 formed based on the comparison error detected in this comparison circuit 14 is
In the adder circuit 2, the signal is differentially added to the input signal.

このような構成によれば、ゲート手段４が閉じ
たとき（サンプリングしたとき）に、加算回路２
―（バツフアーアンプ３）―ゲート手段４―（バ
ツフアーアンプ６）―電圧分割回路１３―比較回
路１４から成るフイードバツクループが形成さ
れ、帰還信号（上記制御信号１５）は加算回路２
に差動的に供給される。そしてこの制御信号１５
は基準電圧源１１の基準電圧Erと比較して形成
され、この制御信号の変動分は入力信号１のペデ
スタルレベルの変動値とほゞ等しくなるようにな
つている。従つてサンプリング時の加算回路２の
出力信号は入力信号のペデスタル部分の電位が変
動しても常に所定の基準レベルに保持され、かつ
サンプリング以外の期間においては、この基準レ
ベルはホールドコンデンサ５において保持されて
いる。この結果、加算回路２から得られる出力信
号は、入力信号の基準レベルにクランプされるこ
とになる。 According to such a configuration, when the gate means 4 closes (samples), the adder circuit 2
A feedback loop is formed consisting of - (buffer amplifier 3) - gate means 4 - (buffer amplifier 6) - voltage divider circuit 13 - comparator circuit 14, and the feedback signal (the above control signal 15) is sent to the adder circuit 2.
differentially supplied. And this control signal 15
is formed by comparing it with the reference voltage Er of the reference voltage source 11, and the fluctuation of this control signal is made to be approximately equal to the fluctuation value of the pedestal level of the input signal 1. Therefore, the output signal of the adder circuit 2 during sampling is always held at a predetermined reference level even if the potential of the pedestal portion of the input signal fluctuates, and this reference level is held by the hold capacitor 5 during periods other than sampling. has been done. As a result, the output signal obtained from the adder circuit 2 is clamped to the reference level of the input signal.

次に第２図は本発明のクランプ回路の具体的実
施例の１つを示す回路図である。但し、第２図に
おいて、第１図に既に示されている部分には同一
の符号を付している。なお第３図は第２図の各部
の波形を示す波形図である。 Next, FIG. 2 is a circuit diagram showing one specific embodiment of the clamp circuit of the present invention. However, in FIG. 2, the same reference numerals are given to the parts already shown in FIG. 1. Note that FIG. 3 is a waveform diagram showing waveforms at various parts in FIG. 2.

第２図において、例えばテレビジヨンの映像信
号源２８からの映像信号（第３図ａ）が、トラン
ジスタ１６と抵抗２２とから成るエミツタホロワ
に供給される。このエミツタホロワの出力信号
（以下において信号電流と称する）は抵抗２４の
一端の接続点Ａを経てトランジスタ１７、ダイオ
ード２５及び抵抗３０から成るバツフアー用エミ
ツタホロワ（第１のエミツタホロワ回路）の出力
手段に供給される。そしてこのダイオード２５の
カソード側から出力信号e₀として取り出される。
一方、接続点Ａにおける信号は、トランジスタ１
８を用いて構成したエミツタホロワ（第２のエミ
ツタホロワ回路）から成るバツフアーアンプを経
てゲート回路４とコンデンサ５とから成るサンプ
ルホールド回路に供給される。 In FIG. 2, a video signal (FIG. 3a) from, for example, a television video signal source 28 is supplied to an emitter follower consisting of a transistor 16 and a resistor 22. In FIG. The output signal of this emitter follower (hereinafter referred to as a signal current) is supplied to the output means of a buffer emitter follower (first emitter follower circuit) consisting of a transistor 17, a diode 25, and a resistor 30 through a connection point A at one end of the resistor 24. Ru. Then, it is taken out from the cathode side of this diode 25 as an output signal e ₀ .
On the other hand, the signal at connection point A is
The signal is supplied to a sample-and-hold circuit consisting of a gate circuit 4 and a capacitor 5 through a buffer amplifier consisting of an emitter follower (second emitter follower circuit) configured using a gate circuit 4 and a capacitor 5.

ゲート回路４は、ゲート用トランジスタ２０と
このゲート用トランジスタ２０を制御するスイツ
チングトランジスタ１９と抵抗２７，２６とから
構成されている。このトランジスタ１９のベース
端子には、第２図ｂに示すサンプリングパルス
Psが外部回路から供給される。このサンプリン
グパルスPsは、第３図ｂに示すように、映像信
号ａの同期信号の後縁のペデスタル部分をサンプ
リングするようなタイミングで形成されているパ
ルスである。従つてサンプリングパルスPsがト
ランジスタ１９のベースに供給されると、このト
ランジスタ１９がオンとなり、トランジスタ２０
がオンとなる。この結果、トランジスタ１８のエ
ミツタ端子における信号電圧は、トランジスタ２
０を通つてホールドコンデンサ５に充電される。 The gate circuit 4 includes a gate transistor 20, a switching transistor 19 for controlling the gate transistor 20, and resistors 27 and 26. The base terminal of this transistor 19 is supplied with a sampling pulse as shown in FIG. 2b.
Ps is supplied from an external circuit. As shown in FIG. 3b, this sampling pulse Ps is a pulse formed at a timing to sample the pedestal portion of the trailing edge of the synchronizing signal of the video signal a. Therefore, when the sampling pulse Ps is supplied to the base of the transistor 19, this transistor 19 is turned on and the transistor 20 is turned on.
turns on. As a result, the signal voltage at the emitter terminal of transistor 18 is
0 and is charged to the hold capacitor 5.

コンデンサ５の端子におけるホールド電圧はエ
ミツタホロワ（第３のエミツタホロワ回路）を構
成するトランジスタ２１を介して抵抗７，８から
成る電圧分割回路１３に供給される。この電圧分
割回路１３において適当な値に分割されたホール
ド電圧は、トランジスタ９，１０より成る比較回
路１４における一方のトランジスタ９のベース端
子に帰還される。また他方のトランジスタ１０の
ベース端子には、基準電圧源１１による基準電圧
Erが供給されている。従つて比較回路１４にお
いては、帰還電圧と基準電圧Erとが比較され、
比較誤差に比例した電流（以下において制御電流
と称する）がトランジスタ９のコレクタに流れ
る。このトランジスタ９のコレクタ端子は上記抵
抗２４の一端の接続点Ａに接続されている。 The hold voltage at the terminal of the capacitor 5 is supplied to a voltage dividing circuit 13 consisting of resistors 7 and 8 via a transistor 21 forming an emitter follower (third emitter follower circuit). The hold voltage divided into appropriate values by this voltage dividing circuit 13 is fed back to the base terminal of one transistor 9 in a comparator circuit 14 consisting of transistors 9 and 10. Further, a reference voltage from a reference voltage source 11 is connected to the base terminal of the other transistor 10.
Er is supplied. Therefore, in the comparator circuit 14, the feedback voltage and the reference voltage Er are compared,
A current proportional to the comparison error (hereinafter referred to as control current) flows through the collector of transistor 9. The collector terminal of this transistor 9 is connected to a connection point A at one end of the resistor 24.

従つてトランジスタ１６のコレクタを流れる信
号電流とトランジスタ９のコレクタを流れる制御
電流とは抵抗２４を共通に流れる。即ち接続点Ａ
の電位は信号電流と制御電流とを加算した電流に
比例している。ただしこの加算は、以下に説明す
るように、差動的な加算となつている。即ち、第
３図ｂに示すサンプリングパルスPsがゲート回
路４に供給されると、トランジスタ２０がオン状
態となつて既述の帰還ループが形成され、この結
果第３図ａに示す映像信号のペデスタル部分のサ
ンプリングが行なわれる。この時点で映像信号の
ペデスタル部分の電位が上昇していて、トランジ
スタ１６を流れる信号電流IsがΔIsだけ増加した
とすると、抵抗２４の電位がΔIsR₂₄だけ降下す
る。この電位降下は、トランジスタ１８，２０，
２１を介して電圧分割回路１３に伝達されるの
で、抵抗７と８との接続点の電位が分割比に応じ
て降下する。この電位降下は帰還ループを介して
トランジスタ９のベース端子に供給される。この
結果、トランジスタ９を流れる制御電流IcはΔIc
だけ減少する。この場合に、帰還ループのゲイン
が充分大であれば、ΔIs＝ΔIcとなる。即ちＡ点
を流れる電流の増加分と減少分とはほゞ等しくな
る。従つて、抵抗２４を流れる電流は、 （Is＋ΔIs）＋（Ic―ΔIc）＝Is＋Ic となつて変動しない。この結果、映像信号のペデ
スタル部分の電位が変動しても、サンプリング時
の接続点Ａの電位は実質的に変動しない。 Therefore, the signal current flowing through the collector of transistor 16 and the control current flowing through the collector of transistor 9 flow through resistor 24 in common. That is, connection point A
The potential is proportional to the sum of the signal current and the control current. However, this addition is a differential addition, as explained below. That is, when the sampling pulse Ps shown in FIG. 3b is supplied to the gate circuit 4, the transistor 20 is turned on and the feedback loop described above is formed, and as a result, the pedestal of the video signal shown in FIG. 3a is Partial sampling is performed. If the potential of the pedestal portion of the video signal is rising at this point and the signal current Is flowing through the transistor 16 increases by ΔIs, the potential of the resistor 24 drops by ΔIsR ₂₄ . This potential drop is caused by the transistors 18, 20,
21 to the voltage dividing circuit 13, the potential at the connection point between the resistors 7 and 8 drops in accordance with the division ratio. This potential drop is supplied to the base terminal of transistor 9 via a feedback loop. As a result, the control current Ic flowing through transistor 9 is ΔIc
only decreases. In this case, if the gain of the feedback loop is sufficiently large, ΔIs=ΔIc. That is, the increase and decrease in the current flowing through point A are approximately equal. Therefore, the current flowing through the resistor 24 is (Is+ΔIs)+(Ic−ΔIc)=Is+Ic and does not vary. As a result, even if the potential of the pedestal portion of the video signal varies, the potential of the connection point A during sampling does not substantially vary.

なお接続点Ａの電位Epは以下の様にして計算
し得る。即ち、トランジスタ９とトランジスタ１
０とのエミツタが互いに共通に接続されているの
で、トランジスタ９のベース電位は基準電圧源１
１の基準電圧Erにほゞ等しい。従つて抵抗７と
８との接続点の電位はErとなり、トランジスタ
９のベース電流が極めて極少であるとすれば、ト
ランジスタ２１のエミツタ電位は、 Ee＝Ｒ_７＋Ｒ_８／Ｒ_８Er となる。トランジスタ１８及び２１のベース−エ
ミツタ電圧をＶ_BEとすると、トランジスタ２０の
エミツタ・コレクタ間の電圧は無視出来るので、
Ａ点の電位Epは、 Ep＝Ｒ_７＋Ｒ_８／Ｒ_８Er＋2V_BE となる。従つて、サンプリング時においてＡ点の
電位を常に一定とする回路動作が行なわれる。但
し、上式にはトランジスタの温度特性によつてそ
の値が変動する2V_BEの項が含まれている。 Note that the potential Ep at the connection point A can be calculated as follows. That is, transistor 9 and transistor 1
Since the emitters of transistor 9 and 0 are commonly connected to each other, the base potential of transistor 9 is equal to reference voltage source 1.
It is approximately equal to the reference voltage Er of 1. Therefore, the potential at the connection point between the resistors 7 and 8 is Er, and if the base current of the transistor 9 is extremely small, the emitter potential of the transistor 21 is Ee=R ₇ +R ₈ /R ₈ Er. If the base-emitter voltage of transistors 18 and 21 is _VBE , the voltage between the emitter and collector of transistor 20 can be ignored, so
The potential Ep at point A is Ep=R ₇ +R ₈ /R ₈ Er+2V _BE . Therefore, a circuit operation is performed in which the potential at point A is always kept constant during sampling. However, the above equation includes a 2V _BE term whose value varies depending on the temperature characteristics of the transistor.

このため出力信号E₀は、トランジスタ１７と
ダイオード２５を経て取り出すようにしている。
即ち、上記第２のエミツタホロワ回路及び第３の
エミツタホロワ回路にはPN接合が合計２個介在
しているので、出力信号を取り出すための第１の
エミツタホロワ回路を構成するトランジスタ１７
のエミツタには上記したようにダイオード２５を
接続している。このため、この第１のエミツタホ
ロワ回路におけるPN接合の数が、上記第２及び
第３のエミツタホロワ回路におけるPN接合の数
の和と等しくなるので、上記ダイオード２５のオ
ン電圧をＶ_BEとすると、出力信号e₀の電圧E₀は、 E₀＝Ep―2V_BE＝Ｒ_７＋Ｒ_８／Ｒ_８Er となつて、2V_BEの項をキヤンセルすることがで
きるから、トランジスタの温度特性による出力電
圧の変動を無くすことができる。 Therefore, the output signal E ₀ is taken out via the transistor 17 and the diode 25.
That is, since a total of two PN junctions are interposed in the second emitter follower circuit and the third emitter follower circuit, the transistor 17 constituting the first emitter follower circuit for extracting the output signal
The diode 25 is connected to the emitter as described above. Therefore, the number of PN junctions in the first emitter follower circuit is equal to the sum of the numbers of PN junctions in the second and third emitter follower circuits, so if the on-voltage of the diode 25 is _VBE , the output The voltage E ₀ of the signal e ₀ becomes E ₀ = Ep - 2V _BE = R ₇ + R ₈ /R ₈ Er, and the 2V _BE term can be canceled, so the output voltage fluctuation due to the temperature characteristics of the transistor can be eliminated.

なおサンプリングによつて、Ａ点の電位はホー
ルドコンデンサ５に充電される。そして次のサン
プリングまでこの充電電圧はコンデンサ５に保持
されている。そしてサンプリングパルスPsのパ
ルス巾以外の期間（サンプリング周期）では、帰
還ループは形成されずに、コンデンサ５の充電電
圧がトランジスタ２１、電圧分割回路１３を介し
てトランジスタ９のベースに供給されている。従
つてトランジスタ９のコレクタには、サンプリン
グ周期の間、ペデスタル部分の電圧Epに対応し
た一定値の制御電流Icが流れている。この結果、
抵抗２４にはこの制御電流を基準として、信号電
流Isが重畳して流れる。即ちＡ点の電位は、映像
信号のペデスタル部分の基準レベルにクランプさ
れたことになる。従つてダイオード２５のカソー
ドの出力端子から、映像信号のペデスタル部分に
クランプされた出力信号が得られる。 Note that by sampling, the potential at point A is charged to the hold capacitor 5. This charged voltage is held in the capacitor 5 until the next sampling. During a period (sampling cycle) other than the pulse width of the sampling pulse Ps, the charging voltage of the capacitor 5 is supplied to the base of the transistor 9 via the transistor 21 and the voltage dividing circuit 13 without forming a feedback loop. Therefore, a constant value of control current Ic corresponding to the voltage Ep of the pedestal portion flows through the collector of the transistor 9 during the sampling period. As a result,
A signal current Is flows through the resistor 24 in a superimposed manner with this control current as a reference. That is, the potential at point A is clamped to the reference level of the pedestal portion of the video signal. Therefore, an output signal clamped to the pedestal portion of the video signal is obtained from the output terminal of the cathode of the diode 25.

次に第４図は本発明のクランプ回路の別の具体
的実施例を示す回路図である。 Next, FIG. 4 is a circuit diagram showing another specific embodiment of the clamp circuit of the present invention.

第４図においては、Ａ点への信号電流の供給方
法が異なつている。即ち信号電流は、トランジス
タ２９のエミツタから抵抗２４を介して流れる。
従つて第２図と同様に、Ａ点において信号電流と
制御電流とは差動的に加算される。この結果、第
１の実施例と同じ回路動作が行なわれて、映像信
号がペデスタル部分の電位にクランプされる。 In FIG. 4, the method of supplying the signal current to point A is different. That is, the signal current flows from the emitter of the transistor 29 through the resistor 24.
Therefore, as in FIG. 2, the signal current and control current are differentially added at point A. As a result, the same circuit operation as in the first embodiment is performed, and the video signal is clamped to the potential of the pedestal portion.

本発明は上述の如く構成したので。比較的簡単
なIC化に適した回路でもつて、入力信号を基準
レベルに安定にクランプすることができる。また
サンプルホールド回路を構成するサンプルホール
ド用コンデンサはその一端が接地された構成とな
し得るので、本発明によるクランプ回路をIC化
した場合に、ICのピン端子数を減少させること
ができる。 The present invention is constructed as described above. Even with a relatively simple circuit suitable for IC implementation, it is possible to stably clamp the input signal to the reference level. Furthermore, since the sample-and-hold capacitor constituting the sample-and-hold circuit can have one end grounded, when the clamp circuit according to the present invention is integrated into an IC, the number of pin terminals of the IC can be reduced.

また出力信号を取り出すための第１のエミツタ
ホロワ回路におけるPN接合の数を第２及び第３
のエミツタホロワ回路におけるPN接合の数の和
と一致させてあるので、第１〜第３のエミツタホ
ロワ回路を構成するトランジスタの温度特性によ
る出力電圧の変動を無くすことができて安定した
出力信号を得ることができる。 In addition, the number of PN junctions in the first emitter follower circuit for taking out the output signal is
Since the sum of the numbers of PN junctions in the emitter follower circuits is made equal to the sum of the numbers of PN junctions in the emitter follower circuits, it is possible to eliminate fluctuations in the output voltage due to the temperature characteristics of the transistors constituting the first to third emitter follower circuits, thereby obtaining a stable output signal. I can do it.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明を適用し得るクランプ回路の原
理を概略的に示す回路図、第２図は本発明のクラ
ンプ回路の具体的実施例の１つを示す回路図、第
３図は第２図の各部の波形図、第４図は本発明の
クランプ回路の別の具体的実施例を示す回路図で
ある。 なお図面に用いられている符号において、１は
入力信号、２は加算回路、３はバツフアーアン
プ、４はゲート回路、５はホールドコンデンサ、
６はバツフアーアンプ、１１は基準電圧源、１４
は比較回路、１５は制御信号、２５はダイオード
である。 FIG. 1 is a circuit diagram schematically showing the principle of a clamp circuit to which the present invention can be applied, FIG. 2 is a circuit diagram showing one specific embodiment of the clamp circuit of the present invention, and FIG. FIG. 4 is a circuit diagram showing another specific embodiment of the clamp circuit of the present invention. In addition, in the symbols used in the drawings, 1 is an input signal, 2 is an adder circuit, 3 is a buffer amplifier, 4 is a gate circuit, 5 is a hold capacitor,
6 is a buffer amplifier, 11 is a reference voltage source, 14
1 is a comparison circuit, 15 is a control signal, and 25 is a diode.

Claims (1)

【特許請求の範囲】 １ そのベースに帰還電圧が供給される第１のト
ランジスタとそのベースに基準電圧が供給される
第２のトランジスタとが差動接続された比較回路
と、 前記第１のトランジスタのコレクタから得られ
る制御信号をこのコレクタにおいて入力信号に差
動的に加算して得られる加算信号を出力信号とし
て取り出すための第１のエミツタホロワ回路と、 前記加算信号をサンプリングするためにサンプ
リングパルスによつて開閉されるゲート回路とこ
のゲート回路によつてサンプリングされた信号を
ホールドするためのサンプルホールド用コンデン
サとから成るサンプルホールド回路と、 前記加算信号を前記サンプルホールド回路へ供
給するための第２のエミツタホロワ回路と、 前記サンプルホールド用コンデンサから得られ
るサンプルホールド電圧を前記帰還電圧として前
記第１のトランジスタのベースに供給するための
第３のエミツタホロワ回路とをそれぞれ具備し、 前記第１のエミツタホロワ回路におけるPN接
合の数と、前記第２及び第３のエミツタホロワ回
路におけるPN接合の数の和とが一致するように
構成することによつて、前記出力信号がトランジ
スタの温度特性により変動するのを防止するよう
に構成すると共に、 前記入力信号の前記サンプリングパルスに対応
する部分のレベルが前記基準電圧に応じた基準レ
ベルにクランプされた出力信号が得られるように
構成したことを特徴とするクランプ回路。[Claims] 1. A comparator circuit in which a first transistor whose base is supplied with a feedback voltage and a second transistor whose base is supplied with a reference voltage are differentially connected; and the first transistor. a first emitter follower circuit for differentially adding a control signal obtained from a collector to an input signal in this collector and extracting an added signal as an output signal; a sample-and-hold circuit comprising a gate circuit that is opened and closed by the gate circuit and a sample-and-hold capacitor for holding the signal sampled by the gate circuit; and a second sample-and-hold circuit for supplying the addition signal to the sample-and-hold circuit. and a third emitter follower circuit for supplying a sample-and-hold voltage obtained from the sample-and-hold capacitor to the base of the first transistor as the feedback voltage, the first emitter-follower circuit The number of PN junctions in the second and third emitter follower circuits is configured to match the sum of the numbers of PN junctions in the second and third emitter follower circuits, thereby preventing the output signal from varying due to the temperature characteristics of the transistor. A clamp circuit characterized in that the clamp circuit is configured to: and to obtain an output signal in which the level of a portion of the input signal corresponding to the sampling pulse is clamped to a reference level corresponding to the reference voltage.