JP2001222888A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2001222888A JP2001222888A JP2000030912A JP2000030912A JP2001222888A JP 2001222888 A JP2001222888 A JP 2001222888A JP 2000030912 A JP2000030912 A JP 2000030912A JP 2000030912 A JP2000030912 A JP 2000030912A JP 2001222888 A JP2001222888 A JP 2001222888A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- sense amplifier
- group
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 回路構成を複雑にすることなく、読み出し/
書き込み時とリフレッシュ時とでアクティブ領域のセン
スアンプを適切に駆動できるようにする。 【解決手段】 同じバンク内に備えられる複数のセンス
アンプ4を複数のグループに分け、それぞれのグループ
内のセンスアンプ4を各グループ毎に独立した共通のセ
ンスアンプ用電源配線(Viid)5に接続するととも
に、各グループのセンスアンプ用電源配線(Viid)5
をそれぞれ独立した電源回路PS1〜PS4に接続する
ことにより、バンク内で少なくとも1つのサブブロック
3がアクティブになる読み出し/書き込み時と、複数の
サブブロック3が同時にアクティブになるリフレッシュ
時とで、駆動される電源回路に対して活性化されるセン
スアンプの割合が等しくなるようにして、特別な制御回
路を別に設けることなく、オーバードライブの駆動能力
の過不足を防止できるようにする。
書き込み時とリフレッシュ時とでアクティブ領域のセン
スアンプを適切に駆動できるようにする。 【解決手段】 同じバンク内に備えられる複数のセンス
アンプ4を複数のグループに分け、それぞれのグループ
内のセンスアンプ4を各グループ毎に独立した共通のセ
ンスアンプ用電源配線(Viid)5に接続するととも
に、各グループのセンスアンプ用電源配線(Viid)5
をそれぞれ独立した電源回路PS1〜PS4に接続する
ことにより、バンク内で少なくとも1つのサブブロック
3がアクティブになる読み出し/書き込み時と、複数の
サブブロック3が同時にアクティブになるリフレッシュ
時とで、駆動される電源回路に対して活性化されるセン
スアンプの割合が等しくなるようにして、特別な制御回
路を別に設けることなく、オーバードライブの駆動能力
の過不足を防止できるようにする。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、複数の電源を切り替えて使用する機能を有す
る半導体記憶装置、例えばオーバードライブセンスアン
プを備えるDRAM等のメモリに用いて好適なものであ
る。
し、特に、複数の電源を切り替えて使用する機能を有す
る半導体記憶装置、例えばオーバードライブセンスアン
プを備えるDRAM等のメモリに用いて好適なものであ
る。
【0002】
【従来の技術】近年、大容量化が進むDRAMなどに代
表される半導体記憶装置では、メモリデバイスの集積度
が年々増加しており、トランジスタ等の素子の微細化も
年々進んでいる。これに伴い、低消費電力化や信頼性の
点からメモリセル部に印加できる電圧も年々低下してき
ている。
表される半導体記憶装置では、メモリデバイスの集積度
が年々増加しており、トランジスタ等の素子の微細化も
年々進んでいる。これに伴い、低消費電力化や信頼性の
点からメモリセル部に印加できる電圧も年々低下してき
ている。
【0003】しかし、DRAMのメモリセルから出力さ
れた微小電荷を増幅するセンスアンプでは、低電圧化に
伴って駆動能力が低下し、ビット線電圧の増幅を行う時
間が増大してしまう。これは、DRAMのサイクル時間
やアクセス時間の増加をもたらす結果となる。そこで、
メモリセル部に印加される電圧を低く抑え、かつ、セン
スアンプによるビット線電圧の増幅を高速に行うため
に、オーバードライブ型のセンスアンプが提案されてい
る。
れた微小電荷を増幅するセンスアンプでは、低電圧化に
伴って駆動能力が低下し、ビット線電圧の増幅を行う時
間が増大してしまう。これは、DRAMのサイクル時間
やアクセス時間の増加をもたらす結果となる。そこで、
メモリセル部に印加される電圧を低く抑え、かつ、セン
スアンプによるビット線電圧の増幅を高速に行うため
に、オーバードライブ型のセンスアンプが提案されてい
る。
【0004】図5は、オーバードライブ型センスアンプ
の一般的な一部構成例および動作を示す図である。図5
(a)は、DRAMを構成するマトリクス状のメモリセ
ルアレイに対応して備えられる複数のセンスアンプの中
から、1つのセンスアンプ部を取り出して示した構成図
である。
の一般的な一部構成例および動作を示す図である。図5
(a)は、DRAMを構成するマトリクス状のメモリセ
ルアレイに対応して備えられる複数のセンスアンプの中
から、1つのセンスアンプ部を取り出して示した構成図
である。
【0005】図5(a)に示すように、センスアンプ
は、ビット線対BL,/BLにフリップフロップ構成に
て接続される。このビット線対BL,/BLには更に、
図示しないメモリセルを構成するトランジスタのドレイ
ンが接続される。センスアンプは、データの読み出し時
にアクセスされたメモリセルの容量素子に蓄積されてい
る電荷に応じてビット線対BL,/BLに生じる差電圧
を増幅する。
は、ビット線対BL,/BLにフリップフロップ構成に
て接続される。このビット線対BL,/BLには更に、
図示しないメモリセルを構成するトランジスタのドレイ
ンが接続される。センスアンプは、データの読み出し時
にアクセスされたメモリセルの容量素子に蓄積されてい
る電荷に応じてビット線対BL,/BLに生じる差電圧
を増幅する。
【0006】このときセンスアンプは、フリップフロッ
プの高電位側端子が共通に接続された信号線より供給さ
れる信号lex、およびフリップフロップの低電位側端
子が共通に接続された信号線より供給される信号lez
によって活性化される。すなわち、図5(b)および
(c)に示すように、センスアンプは、信号lexが低
レベルに変化するとともに信号lezが高レベルに変化
し、これらがあるレベルに達したときに活性化され始め
る。
プの高電位側端子が共通に接続された信号線より供給さ
れる信号lex、およびフリップフロップの低電位側端
子が共通に接続された信号線より供給される信号lez
によって活性化される。すなわち、図5(b)および
(c)に示すように、センスアンプは、信号lexが低
レベルに変化するとともに信号lezが高レベルに変化
し、これらがあるレベルに達したときに活性化され始め
る。
【0007】図5(b)に示すように、オーバードライ
ブ型センスアンプでは、センスアンプを駆動する際に
は、まず最初にメモリ蓄積電圧である内部降圧電圧(コ
ア用電圧)Viicより高いレベルの外部電圧(周辺用電
圧)Vddを電源電圧Viidとして供給する。そして、過
渡的なオーバードライブ期間tovdの経過後に、供給され
る電源電圧Viidがメモリ蓄積電圧レベルの内部降圧電
圧Viicに下げられる。
ブ型センスアンプでは、センスアンプを駆動する際に
は、まず最初にメモリ蓄積電圧である内部降圧電圧(コ
ア用電圧)Viicより高いレベルの外部電圧(周辺用電
圧)Vddを電源電圧Viidとして供給する。そして、過
渡的なオーバードライブ期間tovdの経過後に、供給され
る電源電圧Viidがメモリ蓄積電圧レベルの内部降圧電
圧Viicに下げられる。
【0008】このときのビット線対BL,/BLの電圧
レベルの変化を示したのが、図5(c)である。この図
5(c)に示されるように、オーバードライブ期間tovd
においてビット線対BL,/BLの電圧レベルが急激に
開いていき、短時間のうちにビット線電圧の増幅が行わ
れる。このように、駆動の初期段階において内部降圧電
圧Viicよりも高レベルの外部電圧Vddを用いてビット
線対BL,/BLを駆動することにより、ビット線増幅
にかかる時間を短くできるようにしている。
レベルの変化を示したのが、図5(c)である。この図
5(c)に示されるように、オーバードライブ期間tovd
においてビット線対BL,/BLの電圧レベルが急激に
開いていき、短時間のうちにビット線電圧の増幅が行わ
れる。このように、駆動の初期段階において内部降圧電
圧Viicよりも高レベルの外部電圧Vddを用いてビット
線対BL,/BLを駆動することにより、ビット線増幅
にかかる時間を短くできるようにしている。
【0009】なお、図5(c)に示すような適切な状態
では、ビット線対BL,/BLの電圧は、増幅が行われ
た後は内部降圧電圧Viicの1/2レベルの電圧にプリ
チャージされる。
では、ビット線対BL,/BLの電圧は、増幅が行われ
た後は内部降圧電圧Viicの1/2レベルの電圧にプリ
チャージされる。
【0010】オーバードライブ期間tovdは、メモリの設
計時にシミュレーション等により求めた値に従って固定
の遅延素子により作る方法や、モニタ用のダミーセンス
アンプを別に設けてその状態をセンスすることにより作
る方法などがある(後者の手法は本出願人が既に出願済
みである)。何れの手法も、実際のビット線そのものの
電位を検出してオーバードライブ期間tovdを決めている
訳ではない。
計時にシミュレーション等により求めた値に従って固定
の遅延素子により作る方法や、モニタ用のダミーセンス
アンプを別に設けてその状態をセンスすることにより作
る方法などがある(後者の手法は本出願人が既に出願済
みである)。何れの手法も、実際のビット線そのものの
電位を検出してオーバードライブ期間tovdを決めている
訳ではない。
【0011】また、近年、DRAMのランダムアクセス
を高速化する要求が出てきており、それを実現するため
のデバイスの一例として、FCRAM(Fast Cycle RA
M)が開発された。このFCRAMの基本技術はWO98/56
004に開示されている。FCRAMは、1つのメモリブ
ロックを更に複数のサブブロックに分割し、データの読
み出し/書き込み時においては、ロウアドレスによって
選択されたサブブロックのみを活性化することによって
センスアンプの動作領域を狭めて処理し、処理が終わっ
たら自動的にプリチャージを行うようにしたデバイスで
ある。
を高速化する要求が出てきており、それを実現するため
のデバイスの一例として、FCRAM(Fast Cycle RA
M)が開発された。このFCRAMの基本技術はWO98/56
004に開示されている。FCRAMは、1つのメモリブ
ロックを更に複数のサブブロックに分割し、データの読
み出し/書き込み時においては、ロウアドレスによって
選択されたサブブロックのみを活性化することによって
センスアンプの動作領域を狭めて処理し、処理が終わっ
たら自動的にプリチャージを行うようにしたデバイスで
ある。
【0012】図6は、FCRAMにオーバードライブ型
センスアンプを適用した場合の構成例を示す図であり、
1つのメモリブロック(バンク)を示している。図6に
おいて、行デコーダ(ロウデコーダ)1は、ロウアドレ
ス信号をデコードし、マトリクス状に配列された各メモ
リセルアレイ(サブブロック)3の各行ごとに設けられ
ている複数のワード線(図示せず)の中から、アクセス
するメモリセルが接続されているワード線を活性化す
る。
センスアンプを適用した場合の構成例を示す図であり、
1つのメモリブロック(バンク)を示している。図6に
おいて、行デコーダ(ロウデコーダ)1は、ロウアドレ
ス信号をデコードし、マトリクス状に配列された各メモ
リセルアレイ(サブブロック)3の各行ごとに設けられ
ている複数のワード線(図示せず)の中から、アクセス
するメモリセルが接続されているワード線を活性化す
る。
【0013】列デコーダ(カラムデコーダ)2は、カラ
ムアドレス信号をデコードし、マトリクス状に配列され
たメモリセルアレイ(サブブロック)3の各列ごとに設
けられている複数のビット線対(図示せず)の中から、
アクセスするメモリセルが接続されているビット線対を
選択し、選択したビット線対を図示しないデータバスに
接続する。
ムアドレス信号をデコードし、マトリクス状に配列され
たメモリセルアレイ(サブブロック)3の各列ごとに設
けられている複数のビット線対(図示せず)の中から、
アクセスするメモリセルが接続されているビット線対を
選択し、選択したビット線対を図示しないデータバスに
接続する。
【0014】センスアンプ4は、データの読み出し時に
アクセスされたメモリセルの容量素子に蓄積されている
電荷に応じてビット線対に生じる差電圧を増幅する。こ
のセンスアンプ4は、1つのバンク内にマトリクス状に
配置された複数のメモリセルアレイ(サブブロック)3
の両側に夫々配置される。センスアンプ用電源配線(V
iid)5は、各センスアンプ4に電源電圧を供給するた
めの配線であり、マトリクス状に配置された複数のメモ
リセルアレイ(サブブロック)3および複数のセンスア
ンプ4にメッシュ状に接続されている。
アクセスされたメモリセルの容量素子に蓄積されている
電荷に応じてビット線対に生じる差電圧を増幅する。こ
のセンスアンプ4は、1つのバンク内にマトリクス状に
配置された複数のメモリセルアレイ(サブブロック)3
の両側に夫々配置される。センスアンプ用電源配線(V
iid)5は、各センスアンプ4に電源電圧を供給するた
めの配線であり、マトリクス状に配置された複数のメモ
リセルアレイ(サブブロック)3および複数のセンスア
ンプ4にメッシュ状に接続されている。
【0015】オーバードライブ電源を与える電源回路P
S1〜PS4は、メモリブロックに応じて分散配置され
ており、それぞれ電源のスイッチングを行うためのpM
OSトランジスタ6-1〜6-4,7-1〜7-4を備えてい
る。一方のpMOSトランジスタ6-1〜6-4は、センス
アンプ用電源配線(Viid)5と外部電圧Vddの電源と
の間に接続され、他方のpMOSトランジスタ7-1〜7
-4は、センスアンプ用電源配線(Viid)5と内部降圧
電圧Viicの電源との間に接続されている。これらのp
MOSトランジスタ6-1〜6-4,7-1〜7-4によってセ
ンスアンプ4の駆動回路が構成される。
S1〜PS4は、メモリブロックに応じて分散配置され
ており、それぞれ電源のスイッチングを行うためのpM
OSトランジスタ6-1〜6-4,7-1〜7-4を備えてい
る。一方のpMOSトランジスタ6-1〜6-4は、センス
アンプ用電源配線(Viid)5と外部電圧Vddの電源と
の間に接続され、他方のpMOSトランジスタ7-1〜7
-4は、センスアンプ用電源配線(Viid)5と内部降圧
電圧Viicの電源との間に接続されている。これらのp
MOSトランジスタ6-1〜6-4,7-1〜7-4によってセ
ンスアンプ4の駆動回路が構成される。
【0016】Viid制御回路8は、それぞれの電源回路
PS1〜PS4内に備えられたpMOSトランジスタ6
-1〜6-4,7-1〜7-4のON/OFFを制御する。この
Viid制御回路8は、pMOSトランジスタ6-1〜
6-4,7-1〜7-4をON/OFFしてセンスアンプ4を
駆動する際に、まず最初に一方のpMOSトランジスタ
6 -1〜6-4を一括してONとすることにより、内部降圧
電圧Viicより高いレベルの外部電圧Vddをセンスアン
プ用電源配線(Viid)5に供給する。
PS1〜PS4内に備えられたpMOSトランジスタ6
-1〜6-4,7-1〜7-4のON/OFFを制御する。この
Viid制御回路8は、pMOSトランジスタ6-1〜
6-4,7-1〜7-4をON/OFFしてセンスアンプ4を
駆動する際に、まず最初に一方のpMOSトランジスタ
6 -1〜6-4を一括してONとすることにより、内部降圧
電圧Viicより高いレベルの外部電圧Vddをセンスアン
プ用電源配線(Viid)5に供給する。
【0017】そして、オーバードライブ期間tovdの経過
後に、一方のpMOSトランジスタ6-1〜6-4をOFF
として他方のpMOSトランジスタ7-1〜7-4を一括し
てONとすることにより、センスアンプ用電源配線(V
iid)5に内部降圧電圧Viicを供給する。このようにし
て、センスアンプ4のオーバードライブが実行され、ビ
ット線電圧の増幅の高速化が図られる。
後に、一方のpMOSトランジスタ6-1〜6-4をOFF
として他方のpMOSトランジスタ7-1〜7-4を一括し
てONとすることにより、センスアンプ用電源配線(V
iid)5に内部降圧電圧Viicを供給する。このようにし
て、センスアンプ4のオーバードライブが実行され、ビ
ット線電圧の増幅の高速化が図られる。
【0018】図7および図8は、FCRAMの読み出し
/書き込み動作およびリフレッシュ動作においてアクテ
ィブとなるサブブロックの数を比較した図である。図7
に示すように、データの読み出し/書き込み時には、選
択された1つのサブブロック3およびその両側のセンス
アンプ4のみがアクティブとなる。一方、図8に示すよ
うに、リフレッシュ動作時には、リフレッシュ回数を削
減する目的で、複数のサブブロック3(ロウデコーダ1
によって選択された列の4個のサブブロック3)および
それらの両側のセンスアンプ4がアクティブとなる。
/書き込み動作およびリフレッシュ動作においてアクテ
ィブとなるサブブロックの数を比較した図である。図7
に示すように、データの読み出し/書き込み時には、選
択された1つのサブブロック3およびその両側のセンス
アンプ4のみがアクティブとなる。一方、図8に示すよ
うに、リフレッシュ動作時には、リフレッシュ回数を削
減する目的で、複数のサブブロック3(ロウデコーダ1
によって選択された列の4個のサブブロック3)および
それらの両側のセンスアンプ4がアクティブとなる。
【0019】
【発明が解決しようとする課題】しかしながら、従来の
オーバードライブ型センスアンプでは、センスアンプ4
を駆動する4つの電源回路PS1〜PS4は、全て一括
動作して電源を供給するようになっており、かつ、デー
タの読み出し/書き込み時とリフレッシュ時とでその動
作に違いはなかった。そのため、各電源回路PS1〜P
S4からアクティブ領域のセンスアンプ4に与えられる
負荷の大きさが、データの読み出し/書き込み時とリフ
レッシュ時とで異なってしまっていた。
オーバードライブ型センスアンプでは、センスアンプ4
を駆動する4つの電源回路PS1〜PS4は、全て一括
動作して電源を供給するようになっており、かつ、デー
タの読み出し/書き込み時とリフレッシュ時とでその動
作に違いはなかった。そのため、各電源回路PS1〜P
S4からアクティブ領域のセンスアンプ4に与えられる
負荷の大きさが、データの読み出し/書き込み時とリフ
レッシュ時とで異なってしまっていた。
【0020】すなわち、図7に示す読み出し/書き込み
時においては、4つの電源回路PS1〜PS4からの負
荷が1つのアクティブ領域に集中して与えられるのに対
して、図8に示すリフレッシュ時においては、4つの電
源回路PS1〜PS4からの負荷が4つのアクティブ領
域に分散して与えられることになる。
時においては、4つの電源回路PS1〜PS4からの負
荷が1つのアクティブ領域に集中して与えられるのに対
して、図8に示すリフレッシュ時においては、4つの電
源回路PS1〜PS4からの負荷が4つのアクティブ領
域に分散して与えられることになる。
【0021】この場合において、例えばリフレッシュ時
に合わせてオーバードライブ期間tovdの長さを設計する
と、データの読み出し/書き込み時にはセンスアンプに
対する駆動能力が過剰となってしまい、図5(d)に示
すような状態となってしまう。この状態では、ビット線
対BL,/BLに必要以上に高い電圧が印加されて信頼
性が劣化してしまう。また、ビット線対BL,/BLが
ショートされ、プリチャージをしたときにそのプリチャ
ージレベルが通常より上昇してしまうため、次のデータ
読み出し動作において他のメモリセルからのデータ読み
出しに悪影響を与えてしまうという問題が生じる。
に合わせてオーバードライブ期間tovdの長さを設計する
と、データの読み出し/書き込み時にはセンスアンプに
対する駆動能力が過剰となってしまい、図5(d)に示
すような状態となってしまう。この状態では、ビット線
対BL,/BLに必要以上に高い電圧が印加されて信頼
性が劣化してしまう。また、ビット線対BL,/BLが
ショートされ、プリチャージをしたときにそのプリチャ
ージレベルが通常より上昇してしまうため、次のデータ
読み出し動作において他のメモリセルからのデータ読み
出しに悪影響を与えてしまうという問題が生じる。
【0022】一方、データの読み出し/書き込み時に合
わせてオーバードライブ期間tovdを設計すると、リフレ
ッシュ時には各センスアンプに対する駆動能力が不足し
てしまい、図5(e)に示すような状態となってしま
う。この状態では、ビット線電圧の増幅が遅れ、正常な
データ読み出しができなくなってしまうことがあるとい
う問題が生じる。
わせてオーバードライブ期間tovdを設計すると、リフレ
ッシュ時には各センスアンプに対する駆動能力が不足し
てしまい、図5(e)に示すような状態となってしま
う。この状態では、ビット線電圧の増幅が遅れ、正常な
データ読み出しができなくなってしまうことがあるとい
う問題が生じる。
【0023】このような不都合を解消するために、デー
タの読み出し/書き込み時とリフレッシュ時とのそれぞ
れにおいて適切な駆動負荷となるように、オーバードラ
イブ期間tovdをデータの読み出し/書き込み時とリフレ
ッシュ時とで異ならせるように制御することが考えられ
る。しかしながら、このような処理は複雑であり、また
そのような制御回路を別に設ける必要もあり、回路構成
を複雑化する要因となってしまう。
タの読み出し/書き込み時とリフレッシュ時とのそれぞ
れにおいて適切な駆動負荷となるように、オーバードラ
イブ期間tovdをデータの読み出し/書き込み時とリフレ
ッシュ時とで異ならせるように制御することが考えられ
る。しかしながら、このような処理は複雑であり、また
そのような制御回路を別に設ける必要もあり、回路構成
を複雑化する要因となってしまう。
【0024】本発明は、このような問題を解決するため
に成されたものであり、回路構成を複雑にすることな
く、データの読み出し/書き込み時とリフレッシュ時と
のそれぞれにおいてアクティブ領域のセンスアンプを適
切にオーバードライブできるようにすることを目的とす
る。
に成されたものであり、回路構成を複雑にすることな
く、データの読み出し/書き込み時とリフレッシュ時と
のそれぞれにおいてアクティブ領域のセンスアンプを適
切にオーバードライブできるようにすることを目的とす
る。
【0025】
【課題を解決するための手段】本発明の半導体記憶装置
は、同じバンク内に備えられる複数のセンスアンプを複
数のグループに分け、それぞれのグループ内のセンスア
ンプを各グループ毎に独立した共通の電源線に接続する
とともに、各グループの電源線をそれぞれ独立した電源
回路に接続している。これにより、バンク内で少なくと
も1つのセンスアンプがアクティブになる第1の動作モ
ードと、バンク内で第1の動作モード時よりも多くのセ
ンスアンプがアクティブになる第2の動作モードとの双
方で、駆動される電源回路に対して活性化されるセンス
アンプの割合を等しくすることが可能となり、第1の動
作モード時と第2の動作モード時とで各電源回路から見
たセンスアンプの負荷が同じになるようにすることがで
きる。
は、同じバンク内に備えられる複数のセンスアンプを複
数のグループに分け、それぞれのグループ内のセンスア
ンプを各グループ毎に独立した共通の電源線に接続する
とともに、各グループの電源線をそれぞれ独立した電源
回路に接続している。これにより、バンク内で少なくと
も1つのセンスアンプがアクティブになる第1の動作モ
ードと、バンク内で第1の動作モード時よりも多くのセ
ンスアンプがアクティブになる第2の動作モードとの双
方で、駆動される電源回路に対して活性化されるセンス
アンプの割合を等しくすることが可能となり、第1の動
作モード時と第2の動作モード時とで各電源回路から見
たセンスアンプの負荷が同じになるようにすることがで
きる。
【0026】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図1は、本実施形態による半導体
記憶装置の1つのメモリブロック(バンク)の構成を示
す図であり、図6〜図8に示した構成要素と同じものに
は同一の符号を付している。図1に示す半導体記憶装置
は、DRAM、例えば高速サイクル型のFCRAMに適
用したものである。
に基づいて説明する。図1は、本実施形態による半導体
記憶装置の1つのメモリブロック(バンク)の構成を示
す図であり、図6〜図8に示した構成要素と同じものに
は同一の符号を付している。図1に示す半導体記憶装置
は、DRAM、例えば高速サイクル型のFCRAMに適
用したものである。
【0027】本実施形態のFCRAMにおいては、例え
ば図1のように16個のメモリセルアレイ(サブブロッ
ク)3がマトリクス状に配置された1つのバンクを、4
つの電源回路PS1〜PS4が属する行ごとに4つのグ
ループに分割して考える。そして、センスアンプ用電源
配線(Viid)5を各グループ間では接続せず、グルー
プ毎に分離して接続するようにする。
ば図1のように16個のメモリセルアレイ(サブブロッ
ク)3がマトリクス状に配置された1つのバンクを、4
つの電源回路PS1〜PS4が属する行ごとに4つのグ
ループに分割して考える。そして、センスアンプ用電源
配線(Viid)5を各グループ間では接続せず、グルー
プ毎に分離して接続するようにする。
【0028】すなわち、本実施形態では、データの読み
出し/書き込み時にセンスアンプ4がアクティブとなる
カラム範囲を1つのグループとする。そして、バンク内
のそれぞれのグループに対してセンスアンプ用電源配線
(Viid)5をメッシュ状に接続し、隣接するグループ
間では当該センスアンプ用電源配線(Viid)5は接続
しないようにする。そして、各グループに対してそれぞ
れ所定数(例えば1個)の電源回路PS1〜PS4を接
続する。
出し/書き込み時にセンスアンプ4がアクティブとなる
カラム範囲を1つのグループとする。そして、バンク内
のそれぞれのグループに対してセンスアンプ用電源配線
(Viid)5をメッシュ状に接続し、隣接するグループ
間では当該センスアンプ用電源配線(Viid)5は接続
しないようにする。そして、各グループに対してそれぞ
れ所定数(例えば1個)の電源回路PS1〜PS4を接
続する。
【0029】図2および図3は、本実施形態によるFC
RAMの読み出し/書き込み動作時およびリフレッシュ
動作時の状態を示す図である。図2に示すように、デー
タの読み出し/書き込み時には、選択されたサブブロッ
ク3およびその両側のセンスアンプ4のみがアクティブ
となる。この場合、センスアンプ用電源配線(Viid)
5はグループ毎に分離して接続されているので、アクテ
ィブとなったセンスアンプ4には、そのセンスアンプ4
が含まれるグループに接続されている1つの電源回路P
S2のみから電源電圧が供給される。
RAMの読み出し/書き込み動作時およびリフレッシュ
動作時の状態を示す図である。図2に示すように、デー
タの読み出し/書き込み時には、選択されたサブブロッ
ク3およびその両側のセンスアンプ4のみがアクティブ
となる。この場合、センスアンプ用電源配線(Viid)
5はグループ毎に分離して接続されているので、アクテ
ィブとなったセンスアンプ4には、そのセンスアンプ4
が含まれるグループに接続されている1つの電源回路P
S2のみから電源電圧が供給される。
【0030】一方、図3に示すように、リフレッシュ動
作時には、ロウデコーダ1によって選択された列の4個
のサブブロック3およびそれらの両側のセンスアンプ4
がアクティブとなる。この場合、センスアンプ用電源配
線(Viid)5はグループ毎に分離して接続されている
ので、各グループ内にてアクティブとなったセンスアン
プ4には、そのセンスアンプ4が含まれるグループに接
続されているそれぞれの電源回路PS1〜PS4から電
源電圧が別々に供給される。
作時には、ロウデコーダ1によって選択された列の4個
のサブブロック3およびそれらの両側のセンスアンプ4
がアクティブとなる。この場合、センスアンプ用電源配
線(Viid)5はグループ毎に分離して接続されている
ので、各グループ内にてアクティブとなったセンスアン
プ4には、そのセンスアンプ4が含まれるグループに接
続されているそれぞれの電源回路PS1〜PS4から電
源電圧が別々に供給される。
【0031】すなわち、1番上のグループ内に含まれる
アクティブとなったセンスアンプ4には、そのグループ
に接続されている1つの電源回路PS1のみから電源電
圧が供給される。また、2番目のグループ内に含まれる
アクティブとなったセンスアンプ4には、そのグループ
に接続されている1つの電源回路PS2のみから電源電
圧が供給される。3番目、4番目のグループ内に含まれ
るセンスアンプ4にも、そのグループに接続されている
1つの電源回路PS3,PS4のみから電源電圧が夫々
供給される。
アクティブとなったセンスアンプ4には、そのグループ
に接続されている1つの電源回路PS1のみから電源電
圧が供給される。また、2番目のグループ内に含まれる
アクティブとなったセンスアンプ4には、そのグループ
に接続されている1つの電源回路PS2のみから電源電
圧が供給される。3番目、4番目のグループ内に含まれ
るセンスアンプ4にも、そのグループに接続されている
1つの電源回路PS3,PS4のみから電源電圧が夫々
供給される。
【0032】これにより、データ読み出し/書き込み時
とリフレッシュ時とで電源回路PS1〜PS4から見た
アクティブセンスアンプ4の負荷が同じになるようにす
ることができ、負荷の差をなくすことができる。したが
って、読み出し/書き込み時とリフレッシュ時とでオー
バードライブ期間tovdを調整するような複雑な回路を別
に設けることなく、データの読み出し/書き込み時とリ
フレッシュ時とのそれぞれにおいてアクティブ領域のセ
ンスアンプ4を適切にオーバードライブすることができ
るようになる。
とリフレッシュ時とで電源回路PS1〜PS4から見た
アクティブセンスアンプ4の負荷が同じになるようにす
ることができ、負荷の差をなくすことができる。したが
って、読み出し/書き込み時とリフレッシュ時とでオー
バードライブ期間tovdを調整するような複雑な回路を別
に設けることなく、データの読み出し/書き込み時とリ
フレッシュ時とのそれぞれにおいてアクティブ領域のセ
ンスアンプ4を適切にオーバードライブすることができ
るようになる。
【0033】以上のように、センスアンプ用電源配線
(Viid)5はグループ毎に分離して接続されているの
で、データ読み出し/書き込み時およびリフレッシュ時
のどちらの場合も、従来と同様に4つの電源回路PS1
〜PS4を全て一括動作させても良いが、データ読み出
し/書き込み時には非アクティブ領域に対しても無駄な
駆動を行うことになり、ロスが大きい。よって、アクテ
ィブ領域の属するグループに接続された1つの電源回路
だけを動作させるのが好ましい。
(Viid)5はグループ毎に分離して接続されているの
で、データ読み出し/書き込み時およびリフレッシュ時
のどちらの場合も、従来と同様に4つの電源回路PS1
〜PS4を全て一括動作させても良いが、データ読み出
し/書き込み時には非アクティブ領域に対しても無駄な
駆動を行うことになり、ロスが大きい。よって、アクテ
ィブ領域の属するグループに接続された1つの電源回路
だけを動作させるのが好ましい。
【0034】図4は、動作させる電源回路を選択する電
源選択部の構成例を示す図である。この図4に示すよう
な構成の電源選択部が各電源回路PS1〜PS4に対し
て設けられる。ここでは、第1の電源回路PS1に対し
て設けられた電源選択部の構成を示しており、図1〜図
3に示した構成要素と同じものには同一の符号を付して
いる。
源選択部の構成例を示す図である。この図4に示すよう
な構成の電源選択部が各電源回路PS1〜PS4に対し
て設けられる。ここでは、第1の電源回路PS1に対し
て設けられた電源選択部の構成を示しており、図1〜図
3に示した構成要素と同じものには同一の符号を付して
いる。
【0035】図4において、第1のオーバードライブセ
ンスアンプ制御信号gvddは、センスアンプ4の電源を高
レベルの外部電圧Vddにオーバードライブする時間を制
御する信号である。第2のオーバードライブセンスアン
プ制御信号gviic は、センスアンプ4の電源を内部降圧
電圧Viicに保持する時間を制御する信号である。テス
トモード制御信号test0x,test0z は、テスト時に用いる
信号である。
ンスアンプ制御信号gvddは、センスアンプ4の電源を高
レベルの外部電圧Vddにオーバードライブする時間を制
御する信号である。第2のオーバードライブセンスアン
プ制御信号gviic は、センスアンプ4の電源を内部降圧
電圧Viicに保持する時間を制御する信号である。テス
トモード制御信号test0x,test0z は、テスト時に用いる
信号である。
【0036】また、オーバードライブセンスアンプブロ
ック選択信号brcvddz は、センスアンプ4を動作させる
ブロック(グループ)を選択する信号である。データの
読み出し/書き込み時には、4つの電源回路PS1〜P
S4に対応して設けられた4つの電源選択部のうち、何
れか1つの電源選択部に対するオーバードライブセンス
アンプブロック選択信号brcvddz のみが活性化される。
これは、アクティブ領域を選択するカラムアドレス信号
に基づいて制御される。一方、リフレッシュ時には、4
つの電源選択部に対するオーバードライブセンスアンプ
ブロック選択信号brcvddz が全て活性化される。
ック選択信号brcvddz は、センスアンプ4を動作させる
ブロック(グループ)を選択する信号である。データの
読み出し/書き込み時には、4つの電源回路PS1〜P
S4に対応して設けられた4つの電源選択部のうち、何
れか1つの電源選択部に対するオーバードライブセンス
アンプブロック選択信号brcvddz のみが活性化される。
これは、アクティブ領域を選択するカラムアドレス信号
に基づいて制御される。一方、リフレッシュ時には、4
つの電源選択部に対するオーバードライブセンスアンプ
ブロック選択信号brcvddz が全て活性化される。
【0037】これらの信号gvdd,gviic ,test0x,test0
z ,brcvddz は何れも負論理の信号であり、Viid制御
回路8より供給される。このうち、第1のオーバードラ
イブセンスアンプ制御信号gvdd、テストモード制御信号
test0xおよびオーバードライブセンスアンプブロック選
択信号brcvddz は、NAND回路11に供給される。N
AND回路11の出力信号はpMOSトランジスタ6-1
のゲートに接続されており、上記NAND回路11への
3つの入力信号が全て活性化されたときにpMOSトラ
ンジスタ6-1がONとなり、外部電圧Vddがセンスアン
プ用電源配線(Viid)5に供給される。
z ,brcvddz は何れも負論理の信号であり、Viid制御
回路8より供給される。このうち、第1のオーバードラ
イブセンスアンプ制御信号gvdd、テストモード制御信号
test0xおよびオーバードライブセンスアンプブロック選
択信号brcvddz は、NAND回路11に供給される。N
AND回路11の出力信号はpMOSトランジスタ6-1
のゲートに接続されており、上記NAND回路11への
3つの入力信号が全て活性化されたときにpMOSトラ
ンジスタ6-1がONとなり、外部電圧Vddがセンスアン
プ用電源配線(Viid)5に供給される。
【0038】また、第2のオーバードライブセンスアン
プ制御信号gviic およびテストモード制御信号test0z
は、NOR回路12に供給される。NOR回路12の出
力信号はpMOSトランジスタ7-1のゲートに接続され
ており、上記NOR回路12への2つの入力信号のうち
少なくとも一方が活性化されたときにpMOSトランジ
スタ7-1がONとなり、内部降圧電圧Viicがセンスア
ンプ用電源配線(Viid)5に供給される。
プ制御信号gviic およびテストモード制御信号test0z
は、NOR回路12に供給される。NOR回路12の出
力信号はpMOSトランジスタ7-1のゲートに接続され
ており、上記NOR回路12への2つの入力信号のうち
少なくとも一方が活性化されたときにpMOSトランジ
スタ7-1がONとなり、内部降圧電圧Viicがセンスア
ンプ用電源配線(Viid)5に供給される。
【0039】この図4に示すような電源選択部を設ける
ことにより、データ読み出し/書き込み時には、4つの
電源回路PS1〜PS4のうち、アクティブ領域の属す
るグループに接続された1つの電源回路だけを動作させ
るとともに、リフレッシュ時には、4つの電源回路PS
1〜PS4を全て動作させるようにすることができる。
これにより、特にデータ読み出し/書き込み時における
電源のロスを抑制することができる。
ことにより、データ読み出し/書き込み時には、4つの
電源回路PS1〜PS4のうち、アクティブ領域の属す
るグループに接続された1つの電源回路だけを動作させ
るとともに、リフレッシュ時には、4つの電源回路PS
1〜PS4を全て動作させるようにすることができる。
これにより、特にデータ読み出し/書き込み時における
電源のロスを抑制することができる。
【0040】なお、以上に示した実施形態は、本発明を
実施するにあたっての具体化の一例を示したものに過ぎ
ず、これによって本発明の技術的範囲が限定的に解釈さ
れてはならないものである。すなわち、本発明はその精
神、またはその主要な特徴から逸脱することなく、様々
な形で実施することができる。
実施するにあたっての具体化の一例を示したものに過ぎ
ず、これによって本発明の技術的範囲が限定的に解釈さ
れてはならないものである。すなわち、本発明はその精
神、またはその主要な特徴から逸脱することなく、様々
な形で実施することができる。
【0041】例えば、上記実施形態では、オーバードラ
イブはpMOSトランジスタのみに使っているが、nM
OSトランジスタにも使うことが可能である。また、本
実施形態の半導体記憶装置は、オーバードライブを行う
メモリであれば、FCRAM以外のDRAMにも適用可
能である。また、オーバードライブに限らず、電源電圧
を切り替えて供給する機能を有するメモリであれば、そ
のようなメモリにも適用可能である。
イブはpMOSトランジスタのみに使っているが、nM
OSトランジスタにも使うことが可能である。また、本
実施形態の半導体記憶装置は、オーバードライブを行う
メモリであれば、FCRAM以外のDRAMにも適用可
能である。また、オーバードライブに限らず、電源電圧
を切り替えて供給する機能を有するメモリであれば、そ
のようなメモリにも適用可能である。
【0042】
【発明の効果】本発明は上述したように、同じバンク内
に備えられる複数のセンスアンプを複数のグループに分
け、それぞれのグループ内のセンスアンプを各グループ
毎に独立した共通の電源線に接続するとともに、各グル
ープの電源線をそれぞれ独立した電源回路に接続したの
で、バンク内で少なくとも1つのセンスアンプがアクテ
ィブになる第1の動作モードと、バンク内で第1の動作
モード時よりも多くのセンスアンプがアクティブになる
第2の動作モードとでセンスアンプの電源の負荷が等し
くなるようにすることができ、例えばオーバードライブ
の制御を容易に行うことができる。これにより、特別な
制御回路を別に設けることなく、オーバードライブの駆
動能力の過不足を防止し、半導体記憶装置の高速化を達
成することができる。
に備えられる複数のセンスアンプを複数のグループに分
け、それぞれのグループ内のセンスアンプを各グループ
毎に独立した共通の電源線に接続するとともに、各グル
ープの電源線をそれぞれ独立した電源回路に接続したの
で、バンク内で少なくとも1つのセンスアンプがアクテ
ィブになる第1の動作モードと、バンク内で第1の動作
モード時よりも多くのセンスアンプがアクティブになる
第2の動作モードとでセンスアンプの電源の負荷が等し
くなるようにすることができ、例えばオーバードライブ
の制御を容易に行うことができる。これにより、特別な
制御回路を別に設けることなく、オーバードライブの駆
動能力の過不足を防止し、半導体記憶装置の高速化を達
成することができる。
【図1】本実施形態による半導体記憶装置の1つのメモ
リブロック(バンク)の構成を示す図である。
リブロック(バンク)の構成を示す図である。
【図2】本実施形態による半導体記憶装置のデータ読み
出し/書き込み動作時の状態を示す図である。
出し/書き込み動作時の状態を示す図である。
【図3】本実施形態による半導体記憶装置のリフレッシ
ュ動作時の状態を示す図である。
ュ動作時の状態を示す図である。
【図4】本実施形態による電源選択部の構成例を示す図
である。
である。
【図5】オーバードライブ型センスアンプの一般的な一
部構成例および動作を示す図である。
部構成例および動作を示す図である。
【図6】従来の半導体記憶装置の1つのメモリブロック
(バンク)の構成を示す図である。
(バンク)の構成を示す図である。
【図7】従来の半導体記憶装置のデータ読み出し/書き
込み動作時の状態を示す図である。
込み動作時の状態を示す図である。
【図8】従来の半導体記憶装置のリフレッシュ動作時の
状態を示す図である。
状態を示す図である。
1 ロウデコーダ 2 カラムデコーダ 3 メモリセルアレイ(サブブロック) 4 センスアンプ 5 センスアンプ用電源配線(Viid) 6-1〜6-4,7-1〜7-4 pMOSトランジスタ 8 Viid制御回路 11 NAND回路 12 NOR回路 Viic 内部降圧電圧 Vdd 外部電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/108 H01L 27/10 681G 21/8242
Claims (6)
- 【請求項1】 ビット線電圧を増幅するセンスアンプが
同じバンク内に複数備えられた半導体記憶装置であっ
て、 上記同じバンク内に備えられる複数のセンスアンプを複
数のグループに分け、それぞれのグループ内のセンスア
ンプを各グループ毎に独立した共通の電源線に接続する
とともに、各グループの電源線をそれぞれ独立した電源
回路に接続したことを特徴とする半導体記憶装置。 - 【請求項2】 上記電源回路による電源の供給には、当
該電源回路に対応するグループ内のセンスアンプに第1
の電源電圧を供給して該センスアンプを活性化する第1
の段階と、第2の電源電圧を供給して該センスアンプを
活性化する第2の段階とを有することを特徴とする請求
項1に記載の半導体記憶装置。 - 【請求項3】 上記電源回路は、上記センスアンプのオ
ーバードライブ用電源回路であることを特徴とする請求
項2に記載の半導体記憶装置。 - 【請求項4】 上記同じバンク内で少なくとも1つのセ
ンスアンプがアクティブになる第1の動作モードと、上
記同じバンク内で上記第1の動作モード時よりも多くの
センスアンプがアクティブになる第2の動作モードとを
有することを特徴とする請求項1に記載の半導体記憶装
置。 - 【請求項5】 上記第1の動作モード時および上記第2
の動作モード時のそれぞれにおいて駆動する電源回路を
選択する電源選択部を備えることを特徴とする請求項4
に記載の半導体記憶装置。 - 【請求項6】 上記第1の動作モードはデータ読み出し
/書き込みモードであり、上記第2の動作モードはリフ
レッシュモードであることを特徴とする請求項4に記載
の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000030912A JP2001222888A (ja) | 2000-02-08 | 2000-02-08 | 半導体記憶装置 |
US09/773,013 US6459639B2 (en) | 2000-02-08 | 2001-01-31 | Semiconductor memory device |
TW090102084A TW473804B (en) | 2000-02-08 | 2001-02-01 | Semiconductor memory device |
KR1020010005780A KR20010078352A (ko) | 2000-02-08 | 2001-02-07 | 반도체 기억 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000030912A JP2001222888A (ja) | 2000-02-08 | 2000-02-08 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001222888A true JP2001222888A (ja) | 2001-08-17 |
Family
ID=18555858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000030912A Pending JP2001222888A (ja) | 2000-02-08 | 2000-02-08 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6459639B2 (ja) |
JP (1) | JP2001222888A (ja) |
KR (1) | KR20010078352A (ja) |
TW (1) | TW473804B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100708561B1 (ko) * | 2000-11-09 | 2007-04-19 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치 및 그 제어 방법 |
US7417912B2 (en) | 2005-11-09 | 2008-08-26 | Hynix Semiconductor Inc. | Bit-line sense amplifier driver |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6920076B2 (en) * | 2003-02-28 | 2005-07-19 | Union Semiconductor Technology Corporation | Interlayered power bus for semiconductor device |
US6912171B2 (en) * | 2003-02-28 | 2005-06-28 | Union Semiconductor Technology Corporation | Semiconductor device power bus system and method |
KR100604660B1 (ko) * | 2004-04-30 | 2006-07-26 | 주식회사 하이닉스반도체 | 오버드라이버의 구동력을 조절하는 반도체 메모리 소자 |
KR20060018972A (ko) * | 2004-08-26 | 2006-03-03 | 주식회사 하이닉스반도체 | 비트 라인 감지 증폭기 제어 회로 |
KR100739992B1 (ko) * | 2005-05-30 | 2007-07-16 | 주식회사 하이닉스반도체 | 센스앰프 오버 드라이빙 구조를 갖는 반도체 메모리 장치및 그것의 센스앰프를 오버 드라이빙시키는 방법 |
TW200721163A (en) * | 2005-09-23 | 2007-06-01 | Zmos Technology Inc | Low power memory control circuits and methods |
US7668007B2 (en) | 2005-11-30 | 2010-02-23 | Samsung Electronics Co., Ltd. | Memory system including a resistance variable memory device |
KR100745601B1 (ko) * | 2005-11-30 | 2007-08-02 | 삼성전자주식회사 | 상 변화 메모리 장치 및 그것의 읽기 방법 |
JP2007157317A (ja) | 2005-11-30 | 2007-06-21 | Samsung Electronics Co Ltd | 相変化メモリ装置及びそれの読み出し方法 |
US8243542B2 (en) | 2005-11-30 | 2012-08-14 | Samsung Electronics Co., Ltd. | Resistance variable memory devices and read methods thereof |
US8081500B2 (en) * | 2009-03-31 | 2011-12-20 | Ramtron International Corporation | Method for mitigating imprint in a ferroelectric memory |
KR101053532B1 (ko) * | 2009-09-30 | 2011-08-03 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법 |
KR20130081472A (ko) * | 2012-01-09 | 2013-07-17 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법 |
CN108630249B (zh) | 2017-03-24 | 2022-03-04 | 铠侠股份有限公司 | 半导体存储装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5822262A (en) * | 1996-05-25 | 1998-10-13 | Texas Instruments Incorporated | Apparatus and method for a dynamic random access memory data sensing architecture |
US5774408A (en) * | 1997-01-28 | 1998-06-30 | Micron Technology, Inc. | DRAM architecture with combined sense amplifier pitch |
TW378330B (en) | 1997-06-03 | 2000-01-01 | Fujitsu Ltd | Semiconductor memory device |
US5822251A (en) * | 1997-08-25 | 1998-10-13 | Bit Microsystems, Inc. | Expandable flash-memory mass-storage using shared buddy lines and intermediate flash-bus between device-specific buffers and flash-intelligent DMA controllers |
KR100252050B1 (ko) * | 1997-11-21 | 2000-04-15 | 윤종용 | 칼럼선택라인을 공유한 복수개의 메모리 뱅크를 구비한 동기식 디램 및 데이터 전송방법 |
-
2000
- 2000-02-08 JP JP2000030912A patent/JP2001222888A/ja active Pending
-
2001
- 2001-01-31 US US09/773,013 patent/US6459639B2/en not_active Expired - Lifetime
- 2001-02-01 TW TW090102084A patent/TW473804B/zh not_active IP Right Cessation
- 2001-02-07 KR KR1020010005780A patent/KR20010078352A/ko active Search and Examination
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100708561B1 (ko) * | 2000-11-09 | 2007-04-19 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치 및 그 제어 방법 |
US7417912B2 (en) | 2005-11-09 | 2008-08-26 | Hynix Semiconductor Inc. | Bit-line sense amplifier driver |
Also Published As
Publication number | Publication date |
---|---|
US20010012227A1 (en) | 2001-08-09 |
KR20010078352A (ko) | 2001-08-20 |
TW473804B (en) | 2002-01-21 |
US6459639B2 (en) | 2002-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6862229B2 (en) | Physically alternating sense amplifier activation | |
US20100165704A1 (en) | Circuit and Method for a High Speed Memory Cell | |
US8169847B2 (en) | Semiconductor memory apparatus and refresh control method of the same | |
JP2001222888A (ja) | 半導体記憶装置 | |
US20050281110A1 (en) | Semiconductor integrated circuit device | |
US9171595B2 (en) | Semiconductor device including negative bias voltage generation circuit | |
JP3874655B2 (ja) | 半導体記憶装置、及び半導体記憶装置のデータアクセス方法 | |
US7697339B2 (en) | Sense amplifier overdriving circuit and semiconductor device using the same | |
JP2005085454A (ja) | メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法 | |
US6324111B1 (en) | Semiconductor memory | |
JP4272592B2 (ja) | 半導体集積回路 | |
US6359825B1 (en) | Dynamic memory with increased access speed and reduced chip area | |
JP2000156085A (ja) | 半導体記憶装置 | |
US6483765B2 (en) | Semiconductor memory device and bit line connecting method thereof | |
JP2004140344A (ja) | 半導体集積回路 | |
JPH11328966A (ja) | 半導体記憶装置及びデータ処理装置 | |
US7864610B2 (en) | Sense amplifier controlling circuit and controlling method | |
JP2001344995A (ja) | 半導体記憶装置およびその検査方法 | |
JP2003338176A (ja) | 半導体メモリ | |
JPH08190790A (ja) | 半導体記憶装置 | |
JP2720158B2 (ja) | 半導体記憶装置 | |
US8553483B2 (en) | Semiconductor memory device | |
KR20060038578A (ko) | 메모리 뱅크 구조 | |
JP3192709B2 (ja) | 半導体記憶装置 | |
JP3236156B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070208 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090421 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090901 |