JP3535394B2 - ビーム走査式検査装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビームを走査する
ことにより被検出物の検査を行うビーム走査式検査装置
に関し、特にディジタル演算手段によりビーム走査のた
めのディジタル偏向信号を生成し、これをＤＡ変換手段
によりアナログ信号に変換して偏向器へ印加し、ビーム
走査を行うようにしたビーム走査式検査装置に関する。

【０００２】

【従来の技術】従来のビーム走査式検査装置では、例え
ば特開平５−２５８７０３号公報に示される様に、偏向
回路部をアナログ積分回路で構成した方式である（以後
本方式をアナログ方式と呼ぶ）。アナログ積分回路で生
成されるアナログ信号はランプ波形で、ランプ波の傾斜
量であるスロープ値、ランプ波の振り戻し量であるリト
レース値が偏向のディジタル制御情報としてアナログ積
分回路に与えられる。また、前記傾斜の補正としてライ
ンサイズ、オフセットの補正としてオフセットの信号等
も用いられる。

【０００３】

【発明が解決しようとする課題】従来のビーム走査式検
査装置等に用いる偏向回路は、上記特開平５−２５８７
０３号公報に示される様にアナログ方式で行われてい
る。上記方式の場合、高い直線性が要求される高精度ア
ナログ回路が要求され、かつアナログ偏向信号は、誤差
が許容範囲の直線部分のみを使用する必要がある。従っ
て、偏向領域は、前記直線部分に対応する領域でかつ偏
向回路の偏向歪みが無視できる領域となる。さらにビー
ム位置については、高周波の小さな誤差はアナログ偏向
回路のオフセット等で補正を行うが、低周波の大きな誤
差はウェハ等の被検出物を移動をさせることにより補正
している。従って偏向回路は、歪みの少ない高精度なも
のが要求され、かつ被検出物を搭載するステージ及びそ
の制御系は変動の少ない高精度なものが要求され、全体
として高価格となり、また歪みや誤差による精度確保の
困難さからチューニングに関わる製造期間の長期化など
の問題がある。

【０００４】一方、一般に制御機器において、高性能、
高機能、コストダウン、ダウンサイジング等の観点から
アナログ技術のディジタル化が進められている。高速高
精度なビーム制御にこのディジタル技術の応用を考える
と、それはディジタル演算手段によりディジタル偏向信
号を生成し、それをＤ／Ａ変換して偏向回路を駆動する
ことになる。これはいわばディジタル方式であり、これ
を精度良く実現できれば、上記アナログ方式の課題を以
下のように解決できる。 （１）アナログ方式では不可能であった光学系起因によ
るビームの歪みや、電子回路起因の歪み等、歪みに対す
る複雑な補正処理を実現でき、精度向上と偏向走査領域
の拡大が可能になり、かつ精度やチューニングに関わる
コストと製造期間を大幅に低減できる。 （２）微細なレベルの偏向信号に対する補正処理（線形
性、ビットの誤差等の補正）が可能となり精度向上と走
査領域の拡大が可能になり、かつ精度やチューニングに
関わるコストと製造期間を大幅に低減できる。 （３）偏向信号を操る自由度が飛躍的に向上し、パラメ
ータ設定や変更等によって、補正処理の変更を検査中に
逐次実行でき、大幅に機能を向上させる事ができ、精度
向上と非検出物の検査領域の拡大ができる。 （４）ステージ等のメカニカルな部分の制御と高速にリ
ンケージできることにより、ビームによる目的とする位
置への追従制御が可能となり、メカ部の精度やチューニ
ングに関わるコストと製造期間を大幅に低減できる。

【０００５】このような利点を持つディジタル方式を実
現する上で、検査装置として要求される条件から、高速
に動作可能でかつ高精度のＤ／Ａ変換手段が要求され
る。ここで特に高精度化を目的としたＤＡ変換回路その
ものの公知例としては、例えば特開平９−１４８９３１
号公報、特開平５−３２７４９８号公報等に示されてい
るように、補正値記憶回路からの補正データに基づいて
アナログ補正値を生成する補助ＤＡ変換器を用いて、主
ＤＡ変換器の温度特性（温度変化に伴う非線形性）を補
正しているもの、あるいは特開平２−５８９２６号公報
等に示されているように、低分解能のＤＡ変換器を複数
組み合わせて高分解能なＤＡ変換装置を構成しているも
の等がある。

【０００６】ところが、Ｄ／Ａ変換器の高精度化技術と
高速化技術は一般に技術的にトレードオフの関係にあ
り、高精度追求の結果、高速性が犠牲にされてきた。即
ち、高速素子を用いた超高速ＤＡ変換器は、一般に低分
解能かつ高ノイズであり、線形性に関する特性も十分で
ない。従って前記高速素子を用いて、高精度を実現する
には、温度に起因する補正、素子のばらつきに起因する
誤差補正、動作周波数でのアナログ歪みによる補正な
ど、同時に複数の補正を行う必要がある。更にそれらの
補正を含むＤＡＣのアナログ出力のタイミングの同時
性、つまり時刻精度の管理が要求される。タイミングの
ばらつきは、グリッジ等の要因になり、精度の低下と動
作速度の低下を招く。サンプルホールドアンプ等の比較
的低速なアナログ素子を用いずに実現する事が要求され
る。

【０００７】ここで、本発明の対象であるビーム走査式
検査装置の例としてＬＳＩ検査装置を考えると、ウェハ
には大量のＬＳＩチップが形成されており、これらのチ
ップをタクトタイムを短縮して出来るだけ早く検査する
ことが望まれている。また、デザインルールの微細化に
よる欠陥検出サイズの微細化（現状０．０５μｍ）、ウ
ェハサイズの大型化（現状１２インチ）により、検査領
域に対する相対精度の向上、検査すべきチップ数もそれ
に伴って面積的に増加する為、高速化高精度化の要求は
高まる一方である。現状要求されているビームの走査速
度は、画像で１０２４画素分のラインを走査するのに１
０μｓ程度とされており、１ピクセル当たり１０ｎＳ以
下、周波数にして１００ＭＨｚ以上の高速性に加えて、
ビーム走査領域とビーム位置指定精度の関係から少なく
とも１６ビット以上の精度（分解能ではない）のスペッ
クが要求されている。このような超高速性能と高精度性
能が両立するＤＡ変換装置を実現しなければ、ビーム走
査式検査装置のディジタル化という課題を実現できな
い。

【０００８】従って本発明の目的は、ビーム走査式検査
装置の偏向制御回路のディジタル化であり、そのため
に、ランダムな入力データに対して、超高速高精度が両
立する１つの高性能ＤＡ変換器とみなすことが可能な、
複数のＤＡＣを組み合わせた構成のＤＡ変換装置を実現
し、これを備えたビーム走査式検査装置を提供すること
である。

【０００９】

【課題を解決するための手段】本発明は、被検出物を走
査するための偏向信号をディジタル偏向信号として基準
周期ごとに生成するディジタル演算手段と、前記ディジ
タル偏向信号を処理して被変換データを生成したのち、
それぞれが前記被変換データの連続したビット列から成
るところの複数の部分データに分割する被変換データ生
成・分割手段と、前記複数の部分データのうち最も上位
の部分データである上位データの値ごとに定められた補
正データを格納し、前記上位データが与えられると対応
する補正データを出力するメモリ手段と、前記複数の部
分データ及び前記メモリ手段から出力された補正データ
の各々を前記基準周期ごとにＤ／Ａ変換するための、各
部分データ及び補正データごとに設けられたＤ／Ａ変換
手段と、このＤ／Ａ変換手段の各々のアナログ出力レベ
ルを、前記部分データ及び補正データの前記被変換デー
タの桁位置に対応するレベルに変換するための、各Ｄ／
Ａ変換手段出力に設けられたレベル変換手段と、このレ
ベル変換手段の各々の出力を加算してビーム偏向器へ与
えるアナログ偏向信号を生成するためのアナログ加算手
段と、を備えたビーム走査式検査装置において、前記被
変換データ生成・分割手段から出力された部分データの
各々をラッチする第１のラッチ手段と、前記部分データ
のうちの最も上位の部分データである上位データをラッ
チして前記メモリ手段へのアドレス信号を出力するとこ
ろの前記第１のラッチ手段と同じタイミングで動作する
第２のラッチ手段と、前記第１のラッチ手段の動作タイ
ミングより前記基準周期だけ遅れたタイミングで前記第
１のラッチ手段にラッチされた各部分データをラッチす
る第３のラッチ手段と、前記メモリ手段から前記アドレ
ス信号により読み出された補正データを前記第３のラッ
チ手段と同じタイミングでラッチする第４のラッチ手段
とを備えたことを特徴とするビーム走査式検査装置を開
示する。

【００１０】更に本発明は、ビーム走査式検査装置にお
いて、前記Ｄ／Ａ変換手段の入力部に設けられ前記第３
及び第４のラッチ手段にラッチされた部分データ及び補
正データの対応するデータを前記第３及び第４のラッチ
手段の動作タイミングより前記基準周期だけ遅れたタイ
ミングでラッチして該当するＤ／Ａ変換手段へ供給する
第５のラッチ手段を設けたことを特徴とするビーム走査
式検査装置を開示する。

【００１１】更に本発明は、ビーム走査式検査装置にお
いて、前記上位データの値がそのデータの最下位桁で１
づつ変化しかつ他の部分データの値が変化しない標準デ
ータを前記被変換データ生成・分割手段へ順次入力する
標準データ出力手段と、前記標準データの１つが前記被
変換データ生成・分割手段へ入力されて生成された前記
部分データと０もしくは一定値の値をもつ補正データと
から前記Ｄ／Ａ変換手段、前記レベル変換手段、及び前
記アナログ加算手段を介して生成されたアナログ偏向信
号の電圧を測定するための電圧計測手段と、この手段に
より計測された電圧と前記標準データの示す電圧との差
からその差をなくすための補正データを求め、求めた補
正データを前記標準データの上位データに対応する補正
データとして前記メモリ手段へ格納するメモリ書き込み
手段と、を備えたことを特徴とするビーム走査式検査装
置を開示する。

【００１２】

【００１３】

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。図１は、本発明になる
ビーム走査式検査装置の構成例を示すブロック図で、ウ
ェハの検査装置の例である。この装置は、ビーム偏向／
追従制御部１０００、ウェハ光学検査部１０１０、画像
計測／処理部１０２０、及びステージ制御部１０３０か
ら構成されている。

【００１５】ウェハ光学検査部１０１０では、ビーム光
源１０１１から出力されたビームが偏向器１０１２で偏
向されたのち、光学系レンズ部１０１３を経由して被検
出物としてのウェハ１０４に照射される。この電子ビー
ムの照射領域は、検査欠陥のサイズに対応した分解能に
より決められ、ビーム径の拡大縮小、焦点絞りを、ビー
ムのある基準点でのビーム状態と偏向に伴う変動分を考
慮して制御することにより照射領域が制御される。この
ための制御値の演算は、ビーム偏向／追従制御部１００
０で行われ、その結果得られたビーム径の拡大縮小のた
めの制御値は、非点補正制御として偏向器１０１２に与
えられてビーム径が制御され、焦点絞りのための制御値
は、動焦点補正として光学系レンズ部１０１３に与えら
れて焦点が制御される。一方、ウェハ１０１４への電子
ビームの照射強度は、検出する電子の量やＳ／Ｎに反映
するが、この制御は、光源１０１１に於ける加速電圧や
リターディング電圧により行われる。

【００１６】偏向部１０１２は、多極板の静電偏向器も
しくは偏向コイルで構成され、電圧もしくは電流値にて
電子ビームを偏向させてウェハ上のビーム照射位置を制
御する。制御値に対してビームの偏向する量には、例え
ば樽型、糸巻き型等と呼ばれる偏向歪みが存在し、通常
３次関数で近似される。歪み及びドリフト（変動）は、
他にもリターディング電圧による電場、各部の帯電、磁
性体による磁場等により発生する。これらの歪みやドリ
フトは事前の計測値、逐次行われるアライメント（調
整）により算出されるパラメータ、ステージ１０１５の
位置、偏向領域などの変数を基にビーム偏向／追従制御
部１０００が演算を行い、偏向器１０１２に与える制御
値に反映させることで補正される。

【００１７】ステージ１０１５はステージ制御部１０３
０によりその位置制御が行われる。例えば、図には示し
ていないが、レーザ干渉計によりステージ位置を例えば
１００ｎＳ間隔で計測し、その計測値を基にステージ１
０１５とそこに搭載された検査対象であるウェハ１０１
４の位置及び移動速度を制御する。前記ステージ位置の
計測値は、ビーム偏向／追従制御部１０００に送られ
る。

【００１８】ビーム偏向／追従制御部１０００内のディ
ジタル演算部７では、検査が検査時間短縮のため移動し
ながら行われるため、例えば１００ｎＳ間隔の計測値ご
とにステージの位置誤差と速度の補間演算、ピッチング
誤差の算出等を行い、画素単位（例えば１０ｎＳ）の演
算出力に変換し、偏向制御出力に反映している。上記以
外にも、ウェハとステージの位置関係、ウェハ上のチッ
プ単位の位置に依存するオフセットや回転などの誤差、
前記ステージ位置計測にレーザ干渉計を用いる場合はそ
のミラーの取り付け誤差とミラー非直線誤差、ステージ
のガイドのヨーイングに起因するアッベの誤差等があ
り、これらは事前にアライメント等で測定され目標位置
として制御値に反映される。図には示していないが、ウ
ェハ高さ方向の誤差も存在し、これは高さセンサにより
検出され、ビーム偏向／追従制御部１０００に送られ制
御値に反映される。この高さ方向の誤差は、位置以外に
焦点にも影響を及ぼすが、前記動焦点補正にて補正す
る。

【００１９】ビーム偏向／追従制御部１０００のＤＡ変
換装置１００は、ディジタル制御値をアナログ変換（Ｄ
Ａ変換）してアナログ偏向信号を生成し、これを偏向器
１０１２に出力し、ウェハ上にビームを走査させる。こ
の部分の詳細は後述するが、このＤＡ変換装置１００の
計測可能な、静的な誤差（段差、非直線性、ドリフ
ト）、動作状況により変化する動的な誤差（フィルタ成
分による歪み）は、補正データ部４を用いて補正され、
またディジタル演算部７による歪み補正処理により、補
正される。本発明のディジタル処理方式を実現する為に
は、このＤＡ変換部３に高速かつ高精度性能が要求され
る。

【００２０】画像検出器１０１６は、電子ビーム照射情
報（ビーム走査による例えば２次電子量等の情報）を画
像情報として取り込み、画像計測処理部１０２０へ送
る。画像計測処理部１０２０は、ウェハ上に形成された
欠陥と欠陥位置等の検出を行う。ビームを偏向するタイ
ミングと、画像を取り込むタイミングを一致させる為、
ビーム偏向／追従制御ディジタル演算部７は、画像計測
処理部１０２０（画像検出器１０１６でもよい）に取込
タイミング信号を送っている。

【００２１】本発明の特徴とするＤＡ変換装置１００
は、高速化と高精度化とを両立するため、概略以下の要
素及び原理で構成されている。 （１）目的とするアナログ情報を指定するための基本デ
ィジタル情報を２つもしくは複数のビット列の組に分け
て、複数の高速ＤＡＣにそれぞれ与え、得られた出力を
加算することにより、基本ディジタル情報に対応した１
つの基本アナログ出力を得る。 （２）補正用高速ＤＡＣと、それに補正値を与える補正
メモリを設け、最上位のＤＡＣを主とした各種デバイス
やプロセスのばらつきや非線形性、切り換え段差等を補
正する補正アナログ出力を得る。 （３）（１）の基本アナログ出力と（２）の補正アナロ
グ出力を加算して、前記基本ディジタル情報に対応した
１つのリニヤな目的とするアナログ出力を得る。 （４）アナログ出力タイミングのずれを無くすため、複
数の高速ＤＡＣ及び補正用高速ＤＡＣに与えるディジタ
ル情報を１つの基本クロックに同期化させ、同時性を獲
得するための出力ラッチを備える。また、高速なサンプ
リング動作に対応するため、補正メモリ部を中心にパイ
プライン化する。さらにＤＡＣ出力のアナログ部での信
号通過時間も同時に揃える。

【００２２】以下、このＤＡ変換装置１００の詳細を説
明する。図２は、被変換データの生成・分割部１の構成
を示すものである。まずＤＡ変換用フルデータ出力回路
１１はＤＡ変換のための基本ディジタル情報ＤＳＰを生
成するもので、ディジタル演算部７で前述したように種
々の補正量も含めて生成されたディジタル偏向信号ＤＳ
Ｗが基準クロックＣＬに同期して与えられると、これに
対する変換処理又は透過処理を施して基準クロックＣＬ
に同期した基本ディジタル情報ＤＳＰを出力する。ま
た、後述のＤＡＣの段差補正等のための補正データを得
るために、外部から定数として与えられた標準データＤ
ＳＴに変換処理を施すかあるいは透過処理して基本ディ
ジタル情報ＤＳＰとして出力する。ここで透過処理とい
うのは、入力された情報ＤＳＷまたはＤＳＴをそのまま
基本ディジタル情報ＤＳＰとして出力する処理であり、
また変換処理というのは、フルデータ出力回路１１内で
他のソース情報または基準クロックＣＬに同期した内部
のソース情報生成回路からの情報と組み合わせる処理で
ある。フルデータ出力回路１１内部のクロックＣＬに同
期したソース情報生成回路としてはカウンタ回路などが
あり、例えばカウンタ回路の出力とディジタル偏向信号
ＤＳＷとを演算してクロックＣＬに同期した基本ディジ
タル情報ＤＳＰを生成する。また、標準データＤＳＴも
ソース情報の１つとして用いられることがある。

【００２３】以上のようにして生成された基本ディジタ
ル情報ＤＳＰは、上位用マルチプレクサ１２及び下位用
マルチプレクサ１３により上位データＤ１と下位データ
Ｄ２とに分割される。図２の構成では、分割の自由度を
向上させるため、基本ディジタル情報ＤＳＰをいくつか
の連続したビット列Ｉ０、Ｉ１、…に分け、セレクト信
号ＳＬ／ＳＨによってそれらのビット列を上位用マルチ
プレクサ１２及び下位用マルチプレクサ１３で選択し
て、上位ディジタルデータＤ１及び下位ディジタルデー
タＤ２を生成している。ここでセレクト信号ＳＬ／ＳＨ
は、外部スイッチ又はソフトウェアプログラミングによ
り与える。

【００２４】図３（ａ）、（ｂ）は、マルチプレクサ１
２、１３によって分割された上位データＤ１及び下位デ
ータＤ２の例を示したものである。簡単のためＤＡ変換
フルデータ出力回路１１から出力されるデータは、実際
にはディジタル情報にＤＳＰ以外の余分なビットも含ま
れることがあり、その中の有効とみなせる部分が基本デ
ィジタル情報ＤＳＰであるが、ここでは便宜上、余分な
ビットは省略している。図３（ａ）は、上位データＤ１
が１０ビット、下位データＤ２が６ビットで、１６ビッ
トの基本ディジタル情報ＤＳＰが単に２分された構成で
ある。フルデータの中の有効な連続したビット列を基本
ディジタル情報ＤＳＰと考え、それが単に２つに分割さ
れている。しかし、図３（ｂ）に示したように、上位デ
ータＤ１と下位データＤ２とを重ねるケースもありう
る。これは重なった部分に特別なオフセット値を何らか
の形で割り付ける必要があるか、ＤＡ変換された後のア
ナログ情報を特別な条件で使用する場合等である。例え
ば、重ねた部分に相当するアナログ値分を、後述する補
正ＤＡＣのアナログ出力値内にキャンセル量（マイナス
のアナログ値）として含ませて、アナログ的に加算すれ
ば、目的とする必要な合成アナログ値がより良好な線形
性を確保した形で得られる可能性がある。なお、図３の
補正データについては後に説明する。

【００２５】図４は、図１の同期部２及び補正データ部
４（点線枠内）の構成を示す。この部分の詳細は後述す
るが、説明の都合上ここでは概略を述べる。まず、上位
データＤ１は補正データを指定するためのアドレスとし
て用いられ、補正用メモリ４１に与えることによってそ
のアドレスに対応する補正データＤＭが出力される。上
位データＤ１、下位データＤ２及び補正データＤＭは、
出力段ＦＦ２１及び２２を介してそれぞれ上位ＤＡＣ用
データＤ１Ｓ、下位ＤＡＣ用データＤ２Ｓ、及び補正Ｄ
ＡＣ用データＤＭＳとして出力される。ここで上位／下
位ＤＡＣ用出力段ＦＦ２１と、補正ＤＡＣ用出力段ＦＦ
２２は、１つの基準クロックＣＬによってトリガされ、
値を更新するラッチ動作を行う。これによって、各ＤＡ
Ｃ用データＤ１Ｓ、Ｄ２Ｓ、ＤＭＳの同時性を獲得す
る。基準クロックＣＬは、ドライバ２７や配線長等によ
って負荷電流、スキュー等の最適化を行い、各ＤＡＣに
与えるデータ出力タイミングを最適化している。

【００２６】図５は、図１のＤＡ変換部３の構成例を示
したもので、上位ＤＡＣ用データＤ１Ｓ、下位ＤＡＣ用
データＤ２Ｓ、及び補正ＤＡＣ用データＤＭＳは、対応
する３つのＤＡＣすなわち、上位ＤＡＣ５０１、下位Ｄ
ＡＣ５０２、及び補正ＤＡＣ５０３にそれぞれ入力され
る。各ＤＡＣからのアナログ出力は、それぞれ係数回路
５０４〜５０６に与えられる。係数回路５０４〜５０６
の出力は、同時性確保の為、１つのオペアンプ５０７で
１度に加算され、最終的な目的とするアナログ出力（合
成アナログ出力）ＡＳＷを得ている。ここで、各係数回
路５０４〜５０６は、各ＤＡＣが電流出力である事を前
提としており、シリーズ抵抗とプルダウン抵抗による電
流分配回路として構成している。より同時性を高めるた
め、各ＤＡＣは同じタイプのもの（ロットも同等で、更
にシュリンクして特性を合わせたものが最適）を用いた
方が良い。更に高速性と同時性を追求するためには、内
部にラッチレジスタを備え、クロック同期可能なＤＡＣ
を用いた方が良い。クロックには基準クロックＣＬをド
ライバ５０８で負荷と遅延を調整して用いる。

【００２７】加算回路は、オペアンプ５０７と、その出
力とマイナス入力との間のフィードバック抵抗５０９、
基準ＧＮＤへのプラス入力の接地、オペアンプ立ち上が
り特性補正用のマイナス−プラス入力間抵抗５１０、及
び高周波入力ノイズ除去用のキャパシタ（容量負荷）５
１１と積分フィルタ用のキャパシタ５１２等の周辺回路
で構成される。高い応答性能を得るためには、オペアン
プ５０７の出力電流容量とリニアリティ特性の許す限り
フィードバック抵抗５０９の抵抗値を小さくし、フィー
ドバック速度を向上させた方が良い。また、キャパシタ
ンス５１１を設けると、フィードバック時の負荷やＤＡ
Ｃ側から見た場合の係数回路と絡んだ時定数回路となる
ため、オペアンプ出力のジャンピングやセトリングタイ
ム遅れにつながる。従って、キャパシタ５１１として
は、出来るだけ容量が小さくかつ高周波特性の良い物を
用いる必要がある。そこで、合成電流の共通ライン５１
３を基板の内層や表面層で適当な大きさのべた面として
構成し、基準ＧＮＤ等との間にキャパシタを形成する
等、インダクタ成分を除去して必要最小限の小容量でも
高周波に対して高特性を有する構造をとるのが望まし
い。

【００２８】抵抗５１０は、オペアンプ５０７の出力Ａ
ＳＷの立ち上がり特性を調整するために用いる。オペア
ンプ５０７は、高速な立ち上がり特性（高スルーレー
ト）を有し、応答の高速なものを用い、必要な立ち上が
り特性を抵抗５１０で、ノイズ除去をキャパシタ５１
１、５１２で調整する。すなわち、抵抗５１０の抵抗値
を小さくするとオペアンプ５０７の立ち上がりは特に収
束電圧付近で急速に低下し、出力のジャンピングを小さ
くコントロール可能である。また、キャパシタ５１２も
ノイズ除去効果（ローパスフィルタ）の他にオペアンプ
の位相を補償することが抵抗５１０と類似したジャンピ
ング除去効果も得られるが、収束電圧に達する時間も長
くなり、セトリングタイム特性を低下させる（精度の低
下にもつながる）ため、出来る限り小さい容量とする方
が良い。キャパシタ５１１は、既に述べた特性の他に、
オペアンプによってはその容量を増大させると出力ＡＳ
Ｗのジャンピングが大きくなるケースが多い。以上の検
討から、キャパシタ５１１の容量は高周波ノイズが十分
除去可能な範囲で、出来るだけ小さく（特にリード等に
含まれるインダクタを限りなくゼロにすることは重
要）、キャパシタ５１２の容量はオペアンプノイズや誘
導ノイズが除去できる範囲で特に小さく（無い方が良
い）、抵抗５１０の抵抗値はオペアンプの出力ジャンピ
ングを十分の小さく抑え込める範囲で適当な値に、各々
調整して、必要な出力特性を得るようにするち効果的で
あるといえる。

【００２９】更に高速化を追求した場合、各ＤＡＣ５０
１〜５０３としては、なるべく高速タイプのものを用い
る方が良い。これに依って、グリッジエネルギのサンプ
リングタイムに対する相対的な低減や、オペアンプ５０
７に対するＤＡＣ出力のタイミングの同時性の向上等の
ＡＣ／ＤＣ特性改善が図れる。また、各ＤＡＣそのもの
から生成されるＤＡＣノイズも高周波化されるため、係
数回路５０４〜５０６とキャパシタ５１１で構成される
入力ノイズフィルタで除去されやすくなる。それでも入
力ノイズレベルが大きい場合は、抵抗５１０の抵抗値を
出来るだけ小さくしていく方法でもノイズレベルを低減
する効果が得られる。

【００３０】高周波成分を含むＤＡＣのグリッジノイズ
やディジタルスイッチングノイズ（特にＤＡＣの入力段
のデータ線からのもの）等が空間や配線間の誘導エネル
ギとしてＤＡＣの内部や電源／ＧＮＤに混入して、不正
な誘導ノイズをＤＡＣのアナログ出力に発生させること
がある。この場合は、ＤＡＣ５０１〜５０３のアナログ
出力とアース間に直接フィルタ用コンデンサ５１４〜５
１６をそれぞれ設け、突発的なグリッジノイズや誘導ノ
イズをＧＮＤ等にリークしてそのノイズレベルを低下さ
せると、後段のオペアンプ５０７の不定動作を未然に防
げ効果的である。しかし容量を大きくしすぎると、高速
サンプリング動作における信号変化時のオペアンプ５０
７に対する過渡電流がサンプリング時間内に所定の大き
さに収束せず、一時的な精度の低下につながる。従っ
て、リードレスの小容量コンデンサを用いるか、理想的
には、基板の中にリードレスのキャパシタンスを形成す
る（内層や外層にＧＮＤに対してベタで形成する）等、
インダクタンス成分を極小化したコンデンサを用いるの
が望ましい。

【００３１】次に図６は、ＤＡ変換部３の別の構成例を
示すもので、上位用、下位用の各ＤＡＣ６０１〜６０３
は、ＯＵＴ−Ｎ、ＯＵＴの２出力端を持つ超高速の差動
出力型ＤＡ出力を用いており、また、それら各ＤＡＣ出
力と図５と同様の係数回路５０４〜５０６の間に電流分
配によるゲイン調整用係数回路６２０〜６２２とバッフ
ァ用オペアンプ６２３〜６２５とをシリーズに挿入した
ものである。この構成によれば、ボード上での各ＤＡＣ
からの電流出力ライン上に寄生するキャパシタを小さく
設計することができる。すなわち、図５の構成では、構
成上、大きなベタ配線として３つのＤＡＣの出力が直接
集中結線されるため、寄生容量の増加は避けられない
が、図６の構成では、電流出力ラインを短く配線可能な
ため、寄生容量に蓄えられた電荷による共振等の悪影響
を小さくできると共にＤＡＣの高速性を高く保つことが
できる。

【００３２】また、超高速ＤＡＣは差動出力型であるの
で、２つの出力の終端処理（インピーダンスマッチン
グ）を正しく行わないと出力にひずみエネルギーが発生
する可能性がある。この場合、ＡＣ的に変化する高周波
レベルでの不整合を抑え込む必要が生じる。図６の様
に、使用しない出力端（ＯＵＴ）を終端抵抗Ｒ０（多く
の場合５０Ω）の抵抗でアナロググラウンドに対し静的
に終端したとすると、使用する側（ＯＵＴ−Ｎ）も静的
に終端する必要が生ずる。しかし、電圧帰還タイプのオ
ペアンプを使用すると、常にオペアンプの入力点（マイ
ナス入力）を仮想ゼロ電位に保つことは不可能である。
つまり、入力信号が変化すると電圧フィードバック遅延
時間を経てゼロ電位に収束させる様動作するため、収束
するまでの時間は電位が発生してしまう。そこで、電圧
帰還アンプの代わりに電流帰還アンプを使用すると良
い。電流帰還アンプは、仮想ゼロ電位点（オペアンプの
マイナス入力）の電位をアンプ内部ですばやく補正し、
図６の例では常にゼロ電位に保つ働きがあり、本問題の
解決には有用であると共に、周波数特性やセトリング
（高速性）の点でも高い特性を持ったものが多く、電流
増幅タイプのバッファアンプとしては有効である。しか
し、ドリフト等の点で問題もあり、アンプの温度を一定
に保つ等の工夫が必要である。

【００３３】その他、オペアンプ６２３〜６２５には、
帰還抵抗６２６〜６２８とそれと並列に設けたコンデン
サ６２９〜６３１とで積分フィルタ機能を持たせ、ＤＡ
Ｃ６０１〜６０３それぞれからのグリッヂエネルギーや
混入ノイズを平滑化して問題のないレベルに除去する働
きを持たせてもいる。また、どれかのＤＡＣの出力に大
きなオフセット電位を持たせる必要がある場合、そのＤ
ＡＣの出力データそのものにそのオフセット電位を加え
た形（例えばユニポーラ出力）で出力させるのは好まし
くない。ＤＡＣの出力は、例えばバイポーラタイプのア
ナロググラウンド電位を中心とした対称出力を選択する
等、オペアンプ６０１〜６０３のリニア領域をなるべく
活用できる様にオペアンプへの入力範囲を決めた方が精
度の点で有効であるからである。そこで、必要なオフセ
ット電位を得るために、オフセット補正電源６３２を設
けて、合成用オペアンプ５０７の入力段に抵抗を介して
必要なオフセット電流を供給する様に構成している。

【００３４】次に補正について説明する。まず、補正デ
ータＤＭは、図３（ｂ）に示したように、上位の最下位
ビット（ＬＳＢ）と同等かより上位にその最上位ビット
（ＭＳＢ）を有し、また下位データＤ２の最下位ビット
と同等かより下位にその最下位ビットを有するような値
とする。図３（ａ）のように、基本ディジタル情報ＤＳ
Ｐを単純に２分割して上位及び下位データとしたとき
は、少なくとも下位ディジタルデータＤ２のＭＳＢより
１ビット以上上位に補正データＤＭのＭＳＢがあるよう
にする。６ビットの下位データＤ２に対して最上位及び
最下位の各ビットを１ビットずつ左右に拡張した８ビッ
トの補正ＤＭを設定している。これによって、１０ビッ
トの上位データＤ１を段差も含めて適正な値に補正可能
であると共に、下位データＤ２の１／２ＬＳＢ（最小分
解能の１／２）までが調整可能となる。

【００３５】このように、補正データＤＭを下位データ
Ｄ２よりも上位へ拡張したデータとする理由は、上位Ｄ
ＡＣの出力間に生じるゲイン、オフセットの相対的なず
れが原因となって上位データＤ１の変化時前後において
下位データＤ２との最終的なアナログ加算値に段差が生
じるから、これを補正できるようにするためである。図
７は、この段差の説明図で、上位データＤ１と下位デー
タＤ２の合計Ｄ＝Ｄ１＋Ｄ２が図のように時間ｔととも
に上昇しており、時刻ｔ１の直前で下位データデータ２
がその最大値Ｅｙ、上位データＤ１が最小値０であった
とする。更に合計Ｄが上昇すると次のデータとしては下
位データＤ２が０、上位データＤ１が１ステップ分のＥ
ｘとなる。その結果、時刻ｔ１直後の合計Ｄの変化量Ｅ
ｚは

【数１】Ｅｚ＝Ｅｘ−Ｅｙ となる。ここで上記のような各ＤＡＣの不完全さから、
Ｅｘ、Ｅｙに設計値からのずれがあると、合計Ｄの変化
量Ｅｚにも誤差が生じ、これが段差である。このような
段差は、上位、下位ＤＡＣ全体としてのＤ／Ａ変換特性
に非線形特性を与えてしまうので、補正データＤＭを前
述のように設定してこれを補正する必要がある。なお、
ここでの説明は各ＤＡＣに入力されるデータＤ１Ｓ、Ｄ
２Ｓ、ＤＭＳに代わって、これらが同期部２を通る前の
データＤ１、Ｄ２、ＤＭを用いて説明しているが、タイ
ミング以外については同期部２以降の説明でも同様であ
る。

【００３６】以上で上位データＤ１、下位データＤ２に
対しても必要な補正データＤＭの値の条件が明らかにな
ったが、次にこれら各データを各ＤＡＣ（図５の場合は
ＤＡＣ５０１〜５０３）のどのビット列へ割り当てる
か、そしてそれに対応して係数回路５０４〜５０６の係
数をどう定めるかについて説明する。図８は、図５のＤ
Ａ変換部へ図３（ａ）に示した上位、下位データを入力
してアナログデータへ変換する場合のＤＡＣの使用ビッ
トと係数回路の関係を例示したものである。ケース１、
２とも係数回路５０４は透過の条件（Ｒ１＝０、Ｒ２＝
∞）としている。各係数回路はどれも図５のようにシリ
ーズ抵抗と基準電位へのプルダウン抵抗とから成る電流
分配回路となっている。またＤＡＣ５０１〜５０３はす
べて同等の１２ビットＤＡＣを使用するものとする。

【００３７】ケース１では、上位データＤ１（図８では
Ｄ１Ｓとしているが、値を考え限りこれはＤ１と同じで
ある。Ｄ２、ＤＭ同様）をＤＡＣ５０１の最上位１０ビ
ット分（第１１〜第２ビット）に割り付け（図８ではＬ
ＳＢから順に上位へ向かって第０、第１、…ビットと表
記）下位データＤ２をＤＡＣ５０２の（最下位＋１ビッ
ト）から上位へ６ビット分（第６〜第１ビット）に割り
付けたケースである。この時補正ＤＡＣ５０３へは、最
下位８ビット分（第７〜第０ビット）に補正データＤＭ
を割り付けることになる。そうすると、オペアンプ５０
７で加算するときの桁合わせから係数回路５０５、５０
６の各抵抗値は

【数２】Ｒ３／Ｒ４＝Ｒ５／Ｒ６＝（２⁵−１）／１ を満たすように設定すればよいことがわかる。

【００３８】図８のケース２では、上位データＤ１、下
位データＤ２をともに上位ＤＡＣ５０１、下位ＤＡＣ５
０２のＭＳＢ（第１１ビット）から割り当てている。こ
れに合わせて補正データＤＭも補正ＤＡＣ５０３のＭＳ
Ｂから８ビット分割り当てると、係数回路５０５、５０
６の各抵抗値は

【数３】Ｒ３／Ｒ４＝（２¹⁰−１）／１、Ｒ５／Ｒ６＝
（２⁹−１）／１ を満たすように設定すればよい。以上から、ケース１で
はＲ３＝Ｒ５＝３１０Ω、Ｒ４＝Ｒ６＝１０Ω程度の抵
抗値の設定が可能であり、ケース２で同じＲ４＝Ｒ６＝
１０Ωとするには、Ｒ３＝１０２３０Ω、Ｒ５＝５１１
０Ωを設定する必要がある。係数回路とオペアンプ５０
７の入力段の容量性負荷で決まる時定数を小さくする方
が好ましいことを考えると、Ｒ３、Ｒ５の小さいケース
１の方が好ましい設定である。

【００３９】上記のように、各ＤＡＣへの入力データの
ビット割り付け、基本ディジタル情報ＤＳＰの分割方法
や回路特性等に応じて適切な方法が定まるから、図１の
ＤＡ変換装置１００としては、同期部２の出力段ＦＦ２
１、２２にビット割付機能を持たせるか、それら出力段
ＦＦ２１、２２の前段に特別に上記の設定機能回路を用
意すると便利である。さらに別の方法として、被変換デ
ータの生成・分割部１のマルチプレクサ１２、１３（図
２）に同様の設定機能を設けても良い。これらの設定機
能回路は、ＤＡＣ５０１〜５０３のフルレンジ（上記で
は１２ビット）のデータをアサインできる（データ出力
Ｄ１Ｓ、Ｄ２Ｓ、ＤＭＳから与える）様にしておき、そ
のレンジ内の選択された必要な連続したビット列に対し
て対応する上位／下位／補正の各データ列をアサインで
きると便利である。なお、アサインされていないＤＡＣ
のビットにはゼロ（場合によっては１）等の固定値をセ
ットできる様にしておくと効果的である。

【００４０】次に、補正メモリへの補正データの設定に
ついて述べる。補正データの設定に用いるのは、ＤＡ変
換部３からの合成アナログ出力ＡＳＷまたはその出力が
アナログ出力回路５を通った後の信号を計測する高精度
な電圧計測部６と図４の補正データ部４である。まず、
標準データＤＳＴを出力し、これを被変換データとした
ときの合成アナログ出力ＡＳＷを電圧計測部６により計
測する。この時補正ＤＡＣ５０３へ入力する補正データ
ＤＭは０等の定数値が出力される様にしておく。次に補
正データ生成部４２は、電圧計測部６で計測された合成
アナログ出力ＡＳＷの計測値Ｘを取り込み、これと目標
値Ｘ０との差分を誤差値として求め、その誤差値がキャ
ンセルされるような補正値を求める。さらにゲイン、オ
フセット等の補正要素を補正データに加味してもよい。
ここで、目標値Ｘ０は、標準データＤＳＴに対して生成
されるべきアナログ出力ＡＳＷの真値であって、これは
標準データＤＳＴの表すアナログ量としてわかってい
る。あるいは何らかの仮定値、例えば。実際に計測した
計測値Ｘのフルスケール値を基準に理想的なリニアリテ
ィ等を計算し、それに基づいて、入力ディジタル値に対
する仮定アナログ値をＸ０とするようにしてもよい。

【００４１】上記の計測と補正値算出は、上記ＤＡＣ５
０１への入力データＤ１Ｓが１づつ変化するように標準
データＤＳＴを定めて繰り返し行う。この時、下位ＤＡ
Ｃへの入力は標準データＤＳＴを変えても常に一定であ
る。そして、上位ＤＡＣ５０１への入力データＤ１Ｓの
値ごとに対応したアドレスをメモリ４１上に定めてその
アドレスへ該当する補正値を書き込む。この書き込みの
ために、補正データ生成部４２は、アドレス線（ＷＡＤ
ＤＲ）と書き込みパルス線（ＷＴ）と補正データ書き込
み線（ＩＤ）とから成る補正データ書き込みライン４３
をもち、書き込みデータとアドレスを書き込み線（Ｉ
Ｄ）とアドレス線（ＷＡＤＤＲ）に設定し、書き込みパ
ルス線（ＷＴ）をアクティブにする事で補正メモリ４１
へ書き込み動作を行う。

【００４２】補正データを以上のようにして生成し、こ
れによって実動作時の合成アナログ出力ＡＳＷに補正値
をプログラムしておくことにより補正すれば、上位ＤＡ
Ｃのオフセットやゲイン誤差及び非線形性、下位ＤＡＣ
のオフセット誤差、上位ＤＡＣと下位ＤＡＣとの間の段
差誤差、係数回路の抵抗値誤差、オペアンプの非線形性
及びオフセットやゲイン誤差等、上位データＤ１に対し
てほとんど定数的に決定可能なパラメータの誤差を一括
して補正でき、線形性の高い合成アナログ出力を得るこ
とが出来る。また、上記の補正手段は、高精度システム
では必ず問題となる各デバイスや電子基板などの絶対的
又は相対的な個体差（特性バラツキ）誤差も一緒に補正
することとなるため、非常に有効な調整手段である。

【００４３】さらに精度を向上する手段として、最も精
度誤差の影響を受け易い上位ＤＡＣの温度管理（例えば
ＤＡＣがＬＳＩならＬＳＩチップのジャンクション温度
を一定に保つ）を行う方法がある。一例として、ＤＡＣ
にサーミスタや熱電対等の温度検出手段とペルチェ素子
等の冷却手段とを組み込み、温度検出情報に基づいて、
予め定めた規定温度より高ければ冷却手段によって冷却
し、常に規定温度付近にＤＡＣを保つ温度フィードバッ
ク制御を行う。これにより、温度の影響を受け易いアナ
ログ出力信号のドリフト特性、ＡＣタイミング特性、熱
雑音、線形特性、等の各特性を一定に保つことができ、
高精度化に効果がある。

【００４４】次に、高速化、例えばサンプリングタイム
が１００ＭＨｚ程度以上のような場合の動作について説
明する。高速化に伴う問題点は、１）補正メモリ４１の
読み出しアクセス時間、２）ＤＡ変換フルデータ出力回
路１１及び上位／下位データ分配回路１２／１３の遅延
時間、３）上位／下位／補正ＤＡＣ用データＤ１Ｓ／Ｄ
２Ｓ／ＤＭＳが各ＤＡＣ５０１、５０２、５０３に到達
するまでの遅延時間（出力バッファや基板上のパスの遅
延）、等が規定のサンプリング周期（ｆ＝１００ＭＨｚ
なら１０ｎＳ以内）内に入らなくなって来ることであ
る。

【００４５】上記１）の補正メモリ４１のアクセス時間
を短縮する対策としては、補正メモリ４１の前に、基準
クロックＣＬに同期したラッチレジスタ２５（図４）を
設け、読み出しアクセスをパイプライン化している。こ
れによってフルデータ出力回路１１から補正メモリ４１
へ至るアクセス時間を常にサンプリング周期程度にでき
る。さらにラッチレジレスタ２５の同期タイミングを、
クロックドライバ２６、２７やクロックライン長で調整
して、出力段ＦＦ２２の同期タイミングより早めに設定
すれば、補正メモリ４１の読み出し時間をサンプリング
周期より長めに確保する事も可能である。

【００４６】上記２）の回路内の遅延対策としては、フ
ルデータ出力回路１１内を基準クロックＣＬによってパ
イプライン化すると共に、出力段ＦＦ２１の前にラッチ
レジスタ２３を設けることで、フルデータ出力回路１１
からのパスの遅延を除去する事が出来る。なお、上位デ
ータＤ１のパスに関しては、ラッチレジスタ２３の代わ
りにラッチレジスタ２５で代用することもできる。ま
た、ラッチレジスタ２３の具備は、ラッチレジスタ２５
を設けた補正メモリ４１の読み出しパスとのパイプライ
ン段数を整合させる上でも重要であり、これによって、
上位／下位ＤＡＣ用データ出力Ｄ１Ｓ／Ｄ２Ｓと補正Ｄ
ＡＣデータＤＭＳとのタイミングを一致させることがで
きる。また、ラッチレジスタ２３を設けることで、ラッ
チレジスタ２３から出力段ＦＦ２１に至るパスの遅延時
間に余裕が出来る。そこで、例えばＤＡＣ５０１、５０
２に与えるデータの形式を外部から与えられるフォーマ
ットセレクト信号ＳＥＬに応じて変換して出力する（例
えば、オフセットバイナリ、ストレートバイナリ、コン
プリメンタバイナリ等への変換を行う）フォーマット変
換回路２４を、データ変換処理回路として出力段ＦＦ２
１とラッチレジスタ２３との間に備えると汎用性が高ま
り便利である。

【００４７】上記３）の伝達に伴う遅延対策としては、
上位／下位／補正用の各ＤＡＣの入力や内部に基準クロ
ックＣＬに同期したラッチレジスタを設け、遅延時間を
除去する方法が有効である。このパスは、電子基板上で
配線される可能性が大きく、遅延時間が大きくなりがち
なため、出力段ＦＦ２１、２２の同期タイミングをドラ
イバ２７やクロックパスの調整等で早めることで、各Ｄ
ＡＣ用データＤ１Ｓ、Ｄ２Ｓ、ＤＭＳの出力タイミング
を出来るだけ早めておくとより効果的である。

【００４８】図９は、上記した各パイプラインを全体と
してまとめて示した動作説明図で、パイプラインを構成
するハードウェアイメージも示している。時刻ｔ０→ｔ
１の期間はデータ入力処理に当たり、この期間にＤＡ変
換基本情報段ＤＳＷがＤＡ変換フルデータ出力回路１１
へ入力されて基本ディジタル情報ＤＳＰが生成され、マ
ルチプレクサ１２、１３により上位／下位データＤ１／
Ｄ２に分割される。生成されたデータＤ１、Ｄ２は時刻
ｔ１にラッチレジスタ２３、２５にそれぞれラッチされ
る。次に、フォーマット変換回路２４の処理と補正メモ
リ４１の読み出し処理を並列に時刻ｔ１→ｔ２の期間で
行う。そして時刻ｔ２に出力段ＦＦ２１に回路２４の出
力情報（Ｄ１Ｓ、Ｄ２Ｓ）がラッチされ、かつ出力段Ｆ
Ｆ２２に補正メモリ４１の出力情報（ＤＭＳ）がラッチ
される。次の時刻ｔ２→ｔ３の期間には、それぞれの出
力情報Ｄ１Ｓ、Ｄ２Ｓ、ＤＭＳがＤＡＣ５０１、５０
２、５０３へ並列伝送され、時刻ｔ３にこれらの各出力
情報が該当するＤＡＣの入力段ラッチレジスタ又は各Ｄ
ＡＣ内部のラッチレジスタにラッチされる。そして時刻
ｔ３→ｔ４の期間にそれぞれＤＡ変換されて対応するア
ナログ情報が出力される。

【００４９】以上のパイプライン動作のパイプラインピ
ッチ（ｔ０→ｔ１、ｔ１→ｔ２、ｔ２→ｔ３、ｔ３→ｔ
４の各期間）は、本例では基準クロックＣＬの周期と等
しいとしている。従って、上記パイプラインの各ピッチ
ごとの処理やデータ転送の各々がクロックＣＬの１周期
以内で処理できれば、基準クロックＣＬの周期を持つＤ
Ａ変換基本情報ＤＳＷをＤ／Ａ変換して合成アナログ出
力ＡＳＷを得ることができる。ただし、変換時間のレイ
テンシとしては、パイプライン段数分の遅れが生じる可
能性あるが、この様な高速用途では、出力結果をフィー
ドバックする周期または遅延許容時間に関しては一般的
にサンプリング周期に対し十分大きいため、問題になる
ことは少ない。

【００５０】以上、本発明になるビーム走査式検査装置
の構成例、特にその最も特徴とするＤＡ変換装置の詳細
な構成と動作を説明したが、ここまでの説明ではＤＡ変
換部３としては主に図５の構成を用いている。しかしこ
れは図６に示したＤＡ変換部でも同様であることは云う
までもない。また、被変換データとしての基本ディジタ
ル情報ＤＳＰを上位と下位に２分割するものとしたが、
３ないしそれ以上に分割しても同様に構成可能である。

【００５１】また、上記に説明したＤＡ変換装置は、ビ
ーム走査式検査装置に用いるものとしているが、このＤ
Ａ変換装置部の技術は、ビーム光源からのビームを偏向
してビーム走査を行う全ての装置、例えば描画装置、顕
微鏡（ＳＥＭ）などで、ディジタル制御信号を生成して
それをＤ／Ａ変換する装置にも利用すれば、極めて高速
かつ高精度なビーム走査を行うことが容易になる。

【００５２】

【発明の効果】本発明の効果は以下の通りである。 （１）アナログ方式では不可能であった光学系起因によ
るのビームの歪みや、電子回路起因の歪み等、歪みに対
する複雑な補正処理を実現でき、精度向上と偏向走査領
域の拡大が可能になり、かつ精度やチューニングに関わ
るコストと製造期間を大幅に低減できる。 （２）微細なレベルの制御信号に対する補正処理（線形
性、ビットの誤差等の補正）が可能となり、精度向上と
走査領域の拡大が可能になり、かつ精度やチューニング
に関わるコストと製造期間を大幅に低減できる。 （３）制御信号を操る自由度が飛躍的に向上し、パラメ
ータ設定や変更等によって、補正処理の変更を検査中に
逐次実行でき、大幅に機能を向上させる事ができ、精度
向上と非検出物の検査領域の拡大ができる。 （４）ステージ等のメカニカルな部分の制御と高速にリ
ンケージできることにより、ビームの目的とする位置へ
の追従制御が可能となり、メカ部の精度やチューニング
に関わるコストと製造期間を大幅に低減できる。

【００５３】また、上記効果を得るためのＤＡ変換装置
には、以下の特徴がある。 （ａ）複数のＤＡＣを組み合わせた高精度化と、精度誤
差の比重が大きな上位ＤＡＣの線形性等の補償と、ディ
ジタル情報の出力タイミングの同時性の補償とを同時に
実現出来る効果があり、高速性能かつ高精度性能を備え
たＤＡＣとしての機能が達成できる。 （ｂ）上位ＤＡＣと下位ＤＡＣとの相対的精度のばらつ
きや、係数回路の誤差やばらつき、上位ＤＡＣの非線型
性、オペアンプの非線型性、ボードやデバイス等のプロ
セスばらつき等と一緒に補償し、見かけ上１つのＤＡＣ
として高精度を図る事が可能となる効果がある。 （ｃ）高速サンプリング動作に対応でき、これにより超
高速ＤＡ変換動作を必要とするアプリケーションを実現
できる効果がある。

【図面の簡単な説明】

【図１】本発明になるビーム走査式検査装置の構成例を
示すブロック図である。

【図２】被変換データの生成・分割部の構成例を示した
図である。

【図３】上位データ、下位データ、及び補正データのビ
ット配置例を示した図である。

【図４】同期部の構成例を示した図である。

【図５】ＤＡ変換部の構成例を示した図である。

【図６】ＤＡ変換部の他の構成例を示した図である。

【図７】アナログ加算値に生じる段差誤差の説明図であ
る。

【図８】図５の回路の係数設定例を示す図である。

【図９】ＤＡ変換装置に於けるパイプライン処理の説明
図である。

【符号の説明】

１ 被変換データの生成・分割部 ２ 同期部 ３ ＤＡ変換部 ４ 補正データ部 ６ 電圧計測部 ７ ディジタル演算部 ８ 基準クロック部 １１ ＤＡ変換フルデータ出力回路 １２ 上位用マルチプレクサ １３ 下位用マルチプレクサ ２１、２２ 出力段ＦＦ ２３、２５ ラッチレジスタ ２４ フォーマット変換回路 ２６、２７ クロックドライバ ４１ 補正メモリ ４２ 補正データ生成部 ５０１、６０１ 上位ＤＡＣ ５０２、６０２ 下位ＤＡＣ ５０３、６０３ 補正ＤＡＣ ５０８ ドライバ ５０４〜５０６、６０２〜６２２ 係数回路 ５０７ 加算用オペアンプ １０００ ビーム偏向／追従制御部 １０１０ ウェハ光学検査部 １０１２ 偏向器 １０１５ ステージ １０２０ 画像計測処理部 １０３０ ステージ制御部 ＡＳＷ 合成アナログ出力 ＣＬ 基準同期クロック Ｄ１ 上位データ Ｄ１Ｓ 上位ＤＡＣ用データ Ｄ２ 下位データ Ｄ２Ｓ 下位ＤＡＣ用データ ＤＭＳ 補正ＤＡＣ用データ ＤＳＴ 標準データ ＤＳＰ 基本ディジタル情報 ＤＳＷ ディジタル偏向信号

フロントページの続き (72)発明者 二宮 拓 茨城県ひたちなか市市毛882番地 株式 会社日立製作所 計測器事業部内 (56)参考文献 特開 平９−289450（ＪＰ，Ａ) 特開 昭57−201327（ＪＰ，Ａ) 特開 平２−217019（ＪＰ，Ａ) 実開 昭60−101838（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 被検出物を走査するための偏向信号をデ
   ィジタル偏向信号として基準周期ごとに生成するディジ
   タル演算手段と、 前記ディジタル偏向信号を処理して被変換データを生成
   したのち、それぞれが前記被変換データの連続したビッ
   ト列から成るところの複数の部分データに分割する被変
   換データ生成・分割手段と、 前記複数の部分データのうち最も上位の部分データであ
   る上位データの値ごとに定められた補正データを格納
   し、前記上位データが与えられると対応する補正データ
   を出力するメモリ手段と、 前記複数の部分データ及び前記メモリ手段から出力され
   た補正データの各々を前記基準周期ごとにＤ／Ａ変換す
   るための、各部分データ及び補正データごとに設けられ
   たＤ／Ａ変換手段と、 このＤ／Ａ変換手段の各々のアナログ出力レベルを、前
   記部分データ及び補正データの前記被変換データの桁位
   置に対応するレベルに変換するための、各Ｄ／Ａ変換手
   段出力に設けられたレベル変換手段と、 このレベル変換手段の各々の出力を加算してビーム偏向
   器へ与えるアナログ偏向信号を生成するためのアナログ
   加算手段と、を備えたビーム走査式検査装置において、 前記被変換データ生成・分割手段から出力された部分デ
   ータの各々をラッチする第１のラッチ手段と、 前記部分データのうちの最も上位の部分データである上
   位データをラッチして前記メモリ手段へのアドレス信号
   を出力するところの前記第１のラッチ手段と同じタイミ
   ングで動作する第２のラッチ手段と、 前記第１のラッチ手段の動作タイミングより前記基準周
   期だけ遅れたタイミングで前記第１のラッチ手段にラッ
   チされた各部分データをラッチする第３のラッチ手段
   と、 前記メモリ手段から前記アドレス信号により読み出され
   た補正データを前記第３のラッチ手段と同じタイミング
   でラッチする第４のラッチ手段とを備えたことを特徴と
   するビーム走査式検査装置。
2. 【請求項２】 請求項１に記載のビーム走査式検査装置
   において、前記Ｄ／Ａ変換手段の入力部に設けられ前記
   第３及び第４のラッチ手段にラッチされた部分データ及
   び補正データの対応するデータを前記第３及び第４のラ
   ッチ手段の動作タイミングより前記基準周期だけ遅れた
   タイミングでラッチして該当するＤ／Ａ変換手段へ供給
   する第５のラッチ手段を設けたことを特徴とするビーム
   走査式検査装置。
3. 【請求項３】 請求項１又は２に記載のビーム走査式検
   査装置において、 前記上位データの値がそのデータの最
   下位桁で１づつ変化しかつ他の部分データの値が変化し
   ない標準データを前記被変換データ生成・分割手段へ順
   次入力する標準データ出力手段と、 前記標準データの１つが前記被変換データ生成・分割手
   段へ入力されて生成された前記部分データと０もしくは
   一定値の値をもつ補正データとから前記Ｄ／Ａ変換手
   段、前記レベル変換手段、及び前記アナログ加算手段を
   介して生成されたアナログ偏向信号の電圧を測定するた
   めの電圧計測手段と、 この手段により計測された電圧と前記標準データの示す
   電圧との差からその差をなくすための補正データを求
   め、求めた補正データを前記標準データの上位データに
   対応する補正データとして前記メモリ手段へ格納するメ
   モリ書き込み手段と、 を備えたことを特徴とするビーム走査式検査装置。